WO1997008707A1

WO1997008707A1 - Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif

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Publication number: WO1997008707A1
Application number: PCT/JP1996/002419
Authority: WO
Inventors: Toshihiro Tanaka; Masataka Kato; Osamu Tsuchiya; Toshiaki Nishimoto
Original assignee: Hitachi, Ltd.
Priority date: 1995-08-31
Filing date: 1996-08-29
Publication date: 1997-03-06
Also published as: JP4038823B2; AU6837296A; TW364115B; US5978270A; US6442070B1; KR100460845B1; JP2009105448A; KR19990044225A; US6130841A

Description

明細書半導体不揮発性記憶装置及びそれを用いたコンピュータジステム技術分野

本発明は、しき、値電圧を電気的に書き換えることが可能なトランジスタからなる半導体不揮発性記憶装置に関し、時にしきい値電圧の電気的書き換えを頻発的に行う場合に好適な半導体不揮発性記憶装置及びそれを用いたコンピュータシステムなどに関し、特に単一電源電圧で駆動される半導体不揮発性記憶装置の安定した読み出し動作とその装置の小型化を可能とする技術分野に関する。

背景技術

記憶内容を電気的に一括消去できる 1 トランジスタ Zセル構成の半導体不揮発性記憶装置にフラッシュメモリがある。フラッシュメモリはその構成上、 1 ビット当たりの占有面積が少なく高集積化が可能であるため、近年注目され、その構造や駆動方法などに関する研究開発が活発に行なわれている。

例えば、第 1に Symposium on VL S I Circuits Digest of Technical Papers pp 97 - 98 1 99 3に記載されている D I N 0 R方式、第 2に同 pp 99 - 1 00 1 993に記載されている N 0 R方式、第 3に同 pp6 1— 62 1 9 94に記載されている AND方式、第 4に International Electron Devices meeting Tech. Dig. pp 1 9— 22に記載されている H I C R方式が提案されている。

上記各方式とも、読み出し時にはヮ一ド線電位を電源電圧 V c cとし、ビット線電位には弱い電子の引き抜きが起こらないように 1 V程度の低電圧を印加し、センスアンプ回路でメモリセルの情報の読み出しを行う。浮遊ゲー卜に電子が蓄積された状態を消去状態と定義すると、消去状態では、メモリセルしきい値電圧は高くなるので読み出し時にワード線を選択してもドレイン電流は流れず、ビット線電位はプリチャージ電位 1 Vを保持している。電子の注入が行なわれていない（電子が放出されている）状態を書き込み状態と定義すると、書き込み状態では、メモリセルしきい値電圧は低くなるのでヮ一ド線を選択すると電流が流れ、ビット線電位はプリチャージ電位 1 Vより低くなる。ビット線電位をセンスアンプで増幅し、情報の " 0" 、 "1 " を判定する。

たとえば、第 1にインタナショナルエレクトロンデバイシズミーティングテク二力ノレタイジエスッ (International Electron Devices meeting Tech. Dig.)p 99 1 - 993 1 992に記載されているアンド（AND) 方式、第 2に同 ppl 9 _ 22 1 993に記載されているェイチアイシ一ァール（H I CR) 方式が提案されている。

上記各方式とも、ヮ一ド線単位のセクタで、メモリセルのしきい値電圧を上げる動作を消去動作と定義している。

シンポジウムオンブイエルエスアイサーモキッッダイジヱストォブ ,テクニ力ノレぺ一ノ、。一ス (Symposium on V L S I Circuits Digest of Technical Papers) pp 6 1 - 62 1 994に記載されている AND方式の消去動作電圧は、選択セクタすなわち選択ワード線に 1 6 Vの正の高電圧を印加し、メモリセルのドレインおよびソース端子電圧を接地電圧 V s sの 0 Vとしている _c 選択セクタのメモリセルの浮遊ゲートとチャネル間に、電圧差が生じ、チャネル内の電子が浮遊ゲート内にフアウラ · ノルドハイム（Fowler- Nordheim)トンネル現象で注入され、メモリセルのしきい値電圧を上げる消去動作ができる。

ところで、上記方式のフラッシュメモリにおいては、メモリセルのしきい値電圧が負の電圧になると誤読み出しの原因となるので、メモリセルのしき、値電圧が負の電圧にならないように制御する必要がある。そのため、従来は、図 29に示す書き込み動作シーケンスを実行している。例えば、第 3の従来の技術である AND方式の書き込み動作では、メモリセルアレイの所定ヮ一ド線に接続されているメモリセル群（セクタ）に単位書き込み時間を設定して一括してデータ書き込みを行なつた後、そのメモリセルデータを読み出して書き込み不十分のメモリセルがある場合に再書き込みを行う動作（ベリファイ動作）を行う。メモリセルのしき、値電圧が書き込みしき、値電圧に達しているかを確認するべリファイ動作時のワード線電位は、書き込みしきい値電圧の分布の広がりを考慮して、セク夕内のメモリセル群の全てのメモリセルのしき、値電圧が負の値とならないような値、例えば 1. 5 Vに設定される。 Symposium on V L S I Technology Digest of Techni cal Papers pp 8 3— 8 4 1 9 9 3には、 erratic不良、すなわち、浮遊ゲート中の電子の注入および放出を絶縁膜であるトンネル膜を介して行うため、トンネル膜中のトラップ準位が正電圧に帯電している状態でトンネル膜中の内部電界が強まり、局所的に電子が浮遊ゲートから放出しやすくなる現象、またはトラップ準位が書き換え回数によって正電圧に帯電したり、しなかったりする現象が報告されている。上記従来の技術では、図 2 6に示すように書き込み動作を行う際に発生した errat i c 不良を検出できず、 errat i c 不良が発生した場合、正確な情報を半導体不揮発性記憶装置から読み出すことができないという問題点があつた。

一方、上記各方式とも書き込み動作は、選択のメモリセルのしきい値電圧を下げる動作である。 A N D型では、同記載によればメモリセルのビット線毎に書き込みデータのラツチ動作を行うセンスラツチ回路を備え、セクタ単位の書き込みを一括に行う。メモリセルの制御ゲートすなわちヮード線に一 9 Vの負電圧を印加し、メモリセルのドレイン端子電圧は、センスラッチ回路のデータにより、選択セルでは 4 Vの電圧とし、非選択セルでは 0 Vとする。選択メモリセルの浮遊ゲー卜とドレイン間には、電圧差が生じ、浮遊ゲ一ト内の電子がドレイン側に Fo ler-Nordheim トンネル現象で引き抜かれる。非選択のメモリセルでは、浮遊ゲー卜とドレイン間との電圧差が小さいため、浮遊ゲート内の電子の放出を防ぐことができる。

また、書き込み動作では、非選択セクタのメモリセルは、選択ドレイン端子電圧によって、弱ししきい値電圧の低下が生じる。それを阻止するために、非選択ワード線には、電源電圧 V c cを印加している。

上記従来技術の A N D型の半導体不揮発性記憶装置では、装置を構成する M 0 S トランジスタの耐圧を、書き込み、消去動作のうち最も電位差が大きくなる消去動作のヮ一ド線電圧である 1 6 V以上とする必要がある。耐圧を確保するために、 M〇S トランジスタのゲート絶縁膜をたとえば 2 5 nm以上に厚くしてゲート酸化膜に加わる電界強度を低減させるとともに、拡散層を高耐圧構造とし、 0 . 4〃m の最小加工ルールを用いたとしても、ゲ一ト長をたとえば、 1 . 5 HI以上にする必要があった。その結果、 M O S トランジスタのレイァゥ卜面積は大きくなり、半導体不揮発性記憶装置のチップサイズが大きくなるという問題点があつた。

また、このようなフラッシュメモリにおいては、たとえば特開平 7— 1 7 6 7 0 5号公報に記載されている AND型が提案されている。図 1 9にメモリセルの接続図、図 2 0に特開平 7— 1 7 6 7 0 5号の図 1の概略レイァゥト図を示す。メモリセルを列方向に複数個接続した単位プロックとし、メモリセルのドレインが MOS トランジスタを介してビット線に、メモリセルのソースは、 MOS トランジスタを介して共通ソース線に接続されている。また、ビッ卜線には単位プロックが複数個接続されている。図 2 0に示すように、共通ソース線は、ビット線間に垂直な方向に拡散層で形成され L (SL) 、さらに、副数本のビット線毎に、ビット線と平行な方向にビット線と同層の金属配線 M l (SL) を用いて、配線されている。

上記従来技術の AND型フラッシュメモリでは、ヮ一ド線に接続されているメモリセル群のセクタ単位で一括に読み出し動作および書き換え後のメモリセルのしきい値電圧のベリファイ動作を行っている。共通ソース線 L (SL) が拡散層で形成されているため、図 5 3のメモリセルアレイの等価回路に示すように共通ソース線 L (SL) に流れるメモリセル電流により、共通ソース線 L (S L) において電圧効果が生じる。この結果、メモリセルには実効的に基板バイアスがか力、り、しきい値電圧を変化させる。このしきい値電圧の変動量は、メモリセルに記憶された情報パターンやメモリセルの位置により異なる。一方、サブソース線 Sub Source Line も拡散層により形成されているが、メモリセル 1セル分の電流しか流れないため、セクタに対してメモリセルしき、値電圧ばらつきの原因とならない。

図 5 6にメモリセルのビット線位置に対するしきい値電圧依存性を示す：基板バイアスはソース線から離れているメモリセルに対して最も影響し、基板バイァス効果によりメモリセルのしきい値電圧は上がる。メモリセル全ビッ卜が書き込みビット、すなわちしきい値電圧が低くセル電流が流れる場合で最大となる。一方、ソース線に隣合うセルのみの 1 ビットが書き込みセルにおいて、しきい値電圧が最も低くなる。上記のしきい値電圧差 t hがセクタ内でのメモリセルのしきい値電圧ばらつきをひきおこしている。

メモリ情報の読み出しには、しきい値電圧差 A V t hを小さくし、読み出し動作の安定化を図らなければならない。このために図 2 0中の共通ソース線 M l ( S L) をビット線 3 2本毎に形成する必要があるが、メモリアレイ部の面積が 3 %以上増加するという問題があつた。

そこで、本発明の 1つの目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部で errati c現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することにある。

また、本発明の別な目的は、電気的書き換えが可能な半導体不揮発性記憶装置の消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、チップサイズを低減した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することである。

さらに、本発明のもう一つ別の目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減し、さらに、装置の面積を低減した半導体不揮発性記憶装置を提供することである。

発明の開示

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明の最初の問題点を解決する半導体不揮発性記憶装置は、図 2 に代表されるしきい値電圧を電気的に書き換える（消去、書き込み）ことが可能なトランジスタからなる半導体不揮発性記憶装置に適用されるものであり、書き込み動作（しきい値電圧を下げる動作）シーケンスに、メモリセルを一括または選択的にしきい値電圧を下げた後、新たにワード線に接続されているメモリセル群単位で、一括してしきい値電圧を検証（ベリファイ）し、その後一括してメモリセル毎のしきい値電圧に対応して、しきい値電圧を上げる動作シーケンスを備えた半導体不揮発性記憶装置である。

図 1 2の半導体不揮発性記憶装置の機能ブロック図に示すように、メモリセルのビット線毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップと、ベリファイ後メモリセルのしきい値状態に応じてビット毎にフリップフ口ップの再データを自動設定を行う回路、総称センスラッチ回路を備え、さらに内蔵電源電圧回路でメモリセルしきい値電圧を戻す電圧やべリファイヮード線電圧等を発生する半導体不揮発性記憶装

¾. あ

また、本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。

前記した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムによれば、書き込み動作（しきい値電圧を下げる動作）シーケンスに、新たに装置内部で自動的に、ワード線に接続されているメモリセル群単位で、一括にしきい値電圧を検証（ベリファイ）し、その後一括にメモリセル毎のしきい値電圧に対応してしきい値電圧を上げる動作手段を備えた半導体不揮発性記憶装置とすることにより、 errat i c現象で下がったメモリセルしきい値電圧をもどし、しきい値電圧分布を少なくすることができる。さらに、ベリファイワード線電圧を接地電位（V s s ) で読み出すことにより、 errat i c現象でデブリートしたビットを選択的にしき、値電圧をもどし、誤つた読み出しを防止できる。

例えば、書き込み後のメモリセルしきい値電圧を 1 . 5 Vとし、浮遊ゲート中の電子の放出とベリフアイ動作とを繰り返し、書き込み対象の全てのメモリセルしきい値電圧が 1 . 5 V以下とした後、選択ヮ一ド線の電位を接地電位（V s s ) でべリファイ（読み出し）し、メモリセルしきい値電圧が 0 V以下（デプレッシヨン）の errat i c現象で下がったセルを選定し、その読み出しデータをセンスラッチ回路のフリップフ口ップのデ一タとし、ビッ卜線すなわちドレイン電圧を選択的に接地電位（V s s ) 、書き込みを行った選択ワード線の電位を 1 6 V程度の高電圧とし、チャネル全面の Fowl er-Nordhe imトンネル現象を利用して、電子を浮遊ゲートに注入することで、メモリセルしきい値電圧を選択的にもどす。なお、デブリ一トしていないメモリセルに接続されているセンスラツチ回路のフリップフ口ップのデ一タは電源電圧であるので、しき、値電圧を上げる動作中はチャネル電位（電源電圧）とワード線間に十分な電界差が生じないため、書き込み後のメモリセルしきい値電圧 1 . 5 Vを保持できる。

また、 errati c現象を考慮して書き換え回数の制約を決めることなく、本発明により書き換え回数を大幅に向上させることができる。

さらに、メモリセルしきい値電圧をもどす動作に Fowler- Nordheimトンネル現象を利用することで、低電圧の単一電源化が図れる。

これにより、電気的書き換えが可能な半導体不揮発性記憶装置において、ベリフアイ動作としき、値を戻す動作を追加した書き込み動作シーケンスにより、 errat i c現象を抑制し、書き換え耐性を向上させることができる。特に、これを用いたコンピュータシステム等において、低電圧化による消費電力の低減、信頼性の向上が可能となる。

また第 2の問題点を解決する半導体不揮発性記憶装置の消去動作において、従来、選択ワード線にのみ正の高電圧を印加していたことに対し、本発明では、ヮード線電圧に正電圧を、メモリウエルに負の電圧を分配して印加し、消去動作電圧を供給する。なお、メモリウエル電圧の絶対値は、読み出し時のワード線電圧と同程度またはそれ以下とする。

図 3 3には本発明のメモリマツ卜の概念図を示す。半導体不揮発性記憶装置のメモリ々ットを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ（選択セクタ）、消去が非選択でワード線電圧とメモリウエル電圧が異なるセクタ（非選択セクタ）、さらに消去が非選択でワード線電圧とメモリセルのソース · ドレィン間電圧（チヤネル電圧）が等しいセクタ（完全非選択セクタ）を備えている。

完全非選択セクタが、消去動作においてメモリウヱルに負電圧を加え、チヤネル電圧とヮード線電圧が接地電圧となるメモリセル、またはメモリゥェル電圧とチヤネル電圧とヮード線電圧が接地電圧であるメモリセルからなる。この場合のメモリセルの接続は、複数のメモリセルが並列に接続された単位プロックと、該メモリセルのドレインが M〇S トランジスタを介してビット線に接続され、該メモリセルのソースが、 M〇 S トランジスタを介してソース線に接続されている。したがって、選択セクタと非選択セクタが同一の単位ブロックであり、それ以外のプロックを構成するセクタは完全非選択セクタである。図 35に半導体不揮発性記憶装置のメモリセルの断面模式図を示す。メモリセルに負電圧を印加するために、メモリセルのゥエル DP well と上記 MOSトランジス夕のゥヱルおよびメモリセルのソ一ス線とビット線の電位をトランスファする MOSトランジスタのゥヱルを、記憶装置の基板 p_subと分離するために阻止分離層 ni so領域内に形成している。

本発明の半導体不揮発性記憶装置は、図 37の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、そのメモリマットのゥヱル電圧を切り換える回路 MW V C、ヮード線すなわちセクタを選択する行デコーダ回路 XDCR、センス動作と書き込みデータのラツチ動作を行うセンスラッチ回路 SLを備え、さらに消去動作電圧のワード線電圧 Vh、メモリゥヱル電圧 V m wおよび書き込み動作電圧のヮード線電圧 V I、ビット線電圧 V I b等を発生する内蔵電源回路 VSを備えている。

また、消去動作での消去電圧の立上り波形は、負荷容量をつけ、数秒から数十秒で立ち上げることにより、急激な電界をメモリセルに加えることを防止する。メモリゥエル電圧の立上り時の電圧到達時間がヮード線電圧の電圧到達時間に等しいタイミングとするモードコントロール回路 MCを半導体不揮発性記憶装置に備えている。

本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。

本発明では、行デコーダ回路 XDCRを介して選択ワード線に 1 2Vを加え、メモリマツトウヱル切り換え回路 MWVCを介してメモリウヱルにー 4 Vを加えることによって、消去動作に必要とされるメモリセルへの印加電圧 1 6 Vを達成している。このため、行デコーダ回路 XDCRの M〇S トランジスタに加わる最大電圧が 1 2 Vとなり、耐圧を従来の 1 6 Vから 1 2 Vに低減させることができる。

一方、書き込み動作では、選択メモリセルに対し、行デコーダ回路 XDCRを介してワード線に一 9 V、センスラッチ回路 S Lのデータに従って選択ビット線に 4 Vを加え、非選択のワード線電圧を電源電圧 Vc cとしている。このため、行デコーダ回路 XDCRの MOSトランジスタは一 9 Vと電源電圧 V c cを選択する必要があり、 3. 3 Vの電源電圧 V c cに対しては、 MO S トランジスタの耐圧として 1 2. 3 Vが要求される。

したがって、本発明の装置を構成する MOS トランジスタでは、上記消去動作および書き込み動作により、最大 1 2. 3 Vの耐圧を確保すれば良く、 1 m程度のゲート長を用いることができる。

また、メモリセルの接続力複数のメモリセルを並列に接続した単位ブロックとし、共通のドレインが MOS トランジスタを介してビット線に接続され、その単位のソースが、 MOS トランジスタを介してソース線に接続されている方式では、選択セクタと同一ブロックの非選択セクタのみが、メモリゥヱル電圧のディスターブを受ける。そのため、ディスターブ寿命時間は、ビット線と交差するセクタ数 8 kビット（ 1 k = 1 0 2 4ビット）から単位ブロックを構成するセクタ数たとえば 6 4ビットの 1/1 2 8に低減でき、信頼性の向上が可能となる。図 4 9は、第 3の問題点を解決する為の単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図 2は、メモリマットの金属配線層のレイァゥトの模式図を示す。

本発明の半導体不揮発性記憶装置では、メモリセルアレイのメモリマットにおいて、共通ソース線（Ml ) は、ビット線間に配置せずに、ワード線と平行に配置するレイァゥト構成とする。共通ソース線（M l ) の金属配線層は、ビッ卜線に使用する金属配線層より前の製造工程で形成される。ダミーメモリセル列を含むメモリマツ卜の終端には、ビッ卜線と同じ層の金属配線層で列方向（ビット線と平行）の共通ソース線（M2以上）が配置されるレイァゥト構成とする。また、共通ソース線の幅は、ビット線の幅に対して 1 0 0倍程度太くする。

本発明のメモリセルの接続方法は、少なくとも、ビット線に MO S トランジスタを介して複数のメモリセルが接続される単位プロック構成で、該単位プロック毎のソースが共通ソース線（Ml ) に接続されている。

本発明の半導体不揮発性記憶装置は、図 5 7の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、ワード線すなわちセクタを選択する行デコーダ回路 XD C R、センス動作と書き込みデ —夕のラツチ動作を行うセンスラツチ回路 SNSを備え、さらに書き換え動作電圧を発生する内蔵電源回路 V Sを備えている。

メモリセルァレイマツトの共通ソ一ス線を単位ブロックのメモリセル列ごとに接続し、ビット線間にダミーメモリセル列を配置しないことにより、メモリマツトのサイズを低減できる。

また、共通ソース線の配線幅をビット線幅より 1 0 0倍程度太くするので、同一のヮード線、すなわちセクタに接続されているメモリセルに加わる基板バイァスは一定となり、しきい値電圧のばらつきが低減する。従って、セクタ単位での情報の読みだしが安定する。

図面の簡単な説明

図 1は、本発明の第 1の実施例である書き込み動作（メモリセルしきい値電圧を下げる動作）のフローチャート図である。

図 2は、本発明の第 2の実施例である書き込み動作のフローチヤ一ト図である _c 図 3は、本発明の第 3の実施例である書き込み動作のフローチヤ一卜図である c 図 4は、本発明の第 4の実施例である書き込み動作のフローチヤ一ト図である c 図 5は、半導体不揮発性メモリセルのトランジスタを示す断面図である。

図 6 A , 6 Bは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に下げる動作での電圧印加例を示す断面図である。

図 7 A， 7 Bは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に上げる動作での電圧印加例を示す断面図である。

図 8は、本発明のメモリセルしきい値電圧を選択的に下げる動作（書き込み動作）のセンスラツチ回路内のフリップフ口ップのデータを示す図である。

図 9は、本発明の 1回の動作でメモリセルしき、値電圧を選択的に戻す動作のセンスラツチ回路内のフリップフロップのデータを示す図である。

図 1 0は、本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフ口ップのデータにより選択戻しを行う場合のフリップフ口ップのデータを示す図である。

図 1 1は、本発明のメモリセルしきい値電圧を再び選択的に下げる動作（書き込み動作）のセンスラツチ回路内のフリップフ口ップのデータを示す図である。図 1 2は、本発明の半導体不揮発性記憶装置を示す機能ブロック図である。図 1 3はシリアルアクセス方式のタイミングチヤ一ト。

図 1 4 A， 1 4 Bは、メモリセルの出力状態図。

図 1 5は、ランダムアクセス方式のタイミングチャート。

図 1 6は、メモリセルの出力状態図。

図 1 7は、メモリマツトを構成するメモリセルの接続例（N O R) を示す回路図である。

図 1 8は、メモリマツ卜を構成するメモリセルの接続例（D I N O R) を示す回路図である。

図 1 9は、メモリマツトを構成するメモリセルの接続例（A N D) を示す回路図である。

図 2 0は、メモリマツ卜を構成するメモリセルの接続例（H I C R) を示す回路図である。

図 2 1は、本発明のセンスラッチ回路をメモリマツ卜に対してオープンビット線方式としたプロック図である。

図 2 2は、本発明のセンスラッチ回路をメモリマツ卜に対して折り返しビット線方式としたプロック図である。

図 2 3は、本発明のセンスラッチ回路を詳細に示す回路図である。

図 2 4は、従来のしきい値電圧を選択的に下げる動作（書き込み動作）時の動作タイミングを示す波形図である。

図 2 5は、本発明の 1回の動作でメモリセルしきい値電圧を選択的に戻す動作時の動作タイミングを示す波形図である。

図 2 6は、本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフ口ップのデータにより選択戻し動作時の動作タイミングを示す波形図である。

図 2 7は、本発明のメモリセルしきい値電圧を再び選択的に下げる動作（書き込み動作）時の動作タイミングを示す波形図である。

図 2 8は、本発明の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。

図 2 9は、従来の書き込み動作（メモリセルしきい値電圧を下げる動作）のフローチャート図である。

図 3ひは、従来のメモリセルのしきい値電圧を下げる動作（書き込み動作）を行った際の書き込み状態を示す図である。

図 3 1 A, 3 1 B , 3 1 Cは、本発明のメモリセルのしきい値電圧を下げる動作（書き込み動作）を行った際の書き込み状態を示す図である。

図 3 2は、本発明のメモリセルの端子に印加する電圧を示す図である。

図 3 3は、本発明の一実施例の半導体不揮発性記憶装置のメモリマツ卜の概念図。

図 3 4 A， 3 4 Bは、従来例の半導体不揮発性メモリセルの消去動作での電圧印加例を示すトランジスタの断面図。

図 3 5は、本発明の一実施例の消去動作での選択メモリセルの電圧印加例を示すトランジスタの断面図。

図 3 6 A, 3 6 B , 3 6 Cは、本発明の一実施例の半導体不揮発性メモリセルの消去動作での非選択メモリセルの電圧印加例を示すトランジス夕の断面図。図 3 7は、本発明の実施例の半導体不揮発性記憶装置を示す機能プロック図。図 3 8は、本発明の一実施例のセンスラッチ回路を詳細に示す回路図。

図 3 9は、本発明の一実施例において、 A N D型メモリセルで構成されるメモリマツトを詳細に示す回路図。

図 4 0は、本発明の一実施例の消去動作でメモリマツ卜へ供給される電圧を発生するための機能ブロック図。

図 4 1は、本発明の一実施例のメモリウエル電圧切り換え回路の回路図。図 4 2は、本発明の実施例のワード線を選択する行デコーダ回路の回路図。図 4 3は、従来例の消去動作のタイミングを示す波形図。

図 4 4は、本発明の一実施例の第 1の消去動作のタイミングを示す波形図。図 4 5は、本発明の一実施例の第 2の消去動作のタイミングを示す波形図。図 4 6は、本発明の一実施例の第 3の消去動作のタイミングを示す波形図。図 4 7は、本発明の一実施例の第 4の消去動作のタイミングを示す波形図。図 4 8は、本発明のメモリセルアレイマツト部の金属配線層のレイァゥトを示す図である。図 4 9は、本発明のメモリセルアレイマツト部の金属配線層のレイァゥトを示す図である。

図 5 0は、従来のメモリセルアレイ部のレイァゥ卜の概略を示す図である。図 5 1は、本発明のメモリセルアレイ部のレイアウトの概略を示す図である。図 5 2は、 N AND型メモリセルの接続例を示す回路図である。

図 5 3は、従来のメモリセルアレイの等価回路図を示す。

図 5 4は、本発明のメモリセルアレイの等価回路図を示す。

図 5 5は、ソース線間のビット線本数に対するソース線の面積割合を示す図でめる。

図 5 6は、メモリセルのビット線位置に対するしきい値電圧の依存性を示す図である。

図 5 7は、本実施例の半導体不揮発性記憶装置を示す機能プロック図である。図 5 8は、本実施例のセンスラッチ回路を詳細に示す回路図である。

図 5 9は、本実施例の読み出し動作のタイミングを示す波形図である。

図 6 0は、 P Cカードへの適用例を示すブロック図。

発明を実施する為の最良の形態

以下、本発明の実施例を図面に基づいて詳細に説明する。

図 1 2により、本実施例の半導体不揮発性記憶装置の基本構成を説明する。本実施例の半導体不揮発性記憶装置は、たとえばしきレ、値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマツトにより構成される EE PR OMとされ、メモリマット Memory Mat. 行アドレスバッファ X A D B、行ァドレスデコーダ XDCR、センスアンプおよびデータラッチ共用のセンスラツチ回路 S Lと列ゲートアレイ回路 YG、列アドレスバッファ YADB、列アドレスデコーダ YDCR、人力バッファ回路 D I B、出力バッファ回路 DOB、マルチプレクサ回路 MP、モードコントロール回路 MC、コントロール信号バッファ回路 C SB、内蔵電源回路 VSなどから構成されている。

この半導体不揮発性記憶装置において、コントロール信号バッファ回路 C S B には、特に制限されるものではないが、たとえば外部端子 ZCE、 /OE、 /W E、 S Cなどに供給されるチップイネ一ブル信号、アウトプットイネ一ブル信号、ライトイネ一ブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモ一ドコントロール回路 M Cには外部端子 (/B) からレディ/ビジィ信号力く入力されている。なお、本実施例における CE、 /OE、 ZWEなどの「/」は相補信号を表している _c さらに、内蔵電源回路 VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧 Vc cが入力され、読み出しワード線電圧 V rw、書き込みワード線電圧 Vww、書き込みべリファイワード線電圧 Vwv、消去ワード線電圧 V e w、消去べリファイヮ一ド線電圧 V e V、読み出しビット線電圧 V r b、読み出しリファレンスビット線電圧 Vr r、書き込みドレイン端子電圧 Vwd、書き込みトランスファゲート電圧 Vw t、低しきい値べリファイワード線電圧 V l v、選択戻しワード線電圧 Vpw、選択戻し非選択チャネル · ドレイン電圧 V P c、選択戻しトランスファゲ一ト電圧 Vp t、高しきい値べリファイヮード線電圧 Vhv、再選択書き込みワード線電圧 V sw、再選択書き込みドレイン端子電圧 Vs d、再選択書き込みトランスファゲート電圧 V s tなどが生成されるようになつている。なお、上記各電圧は外部から供給されるようにしてもよい。ここで生成された各電圧は、読み出しワード線電圧 V rw、書き込みワード線電圧 Vww、書き込みべリファイワード線電圧 Vwv、消去ワード線電圧 Vew、消去ベリファイワ一ド線電圧 V e v、書き込みトランスファゲ一ト電圧 Vw t、低しきい値べリファイワード線電圧 V 1 v、選択戻しワード線電圧 Vpw、選択戻しトランスファゲ一ト電圧 Vp t、高しきい値べリファイヮード線電圧 Vh v、再選択書き込みヮ一ド線電圧 V s w、再選択書き込みトランスファゲ一ト電圧 V s 1カ\ 行アドレスデコーダ XDCRに、読み出しビット線電圧 Vrb、読み出しリファレンスビット線電圧 Vr r、書き込みドレイン端子電圧 Vwd、選択戻し非選択チャネル · ドレイン電圧 Vp c、再選択書き込みドレイン端子電圧 V s d、書き込みトランスファゲート電圧 Vwt、選択戻し卜ランスファゲ一ト電圧 Vp t、再選択書き込みトランスファゲート電圧 Vs tがセンスラッチ回路 SL にそれぞれ入力されている。

内蔵電源電圧は、電源電圧の共用化を図ってもよい。たとえば、消去ワード線電圧 V e wと選択戻しヮード線電圧 V p w、書き込みワード線電圧 V w wと再選択書き込みヮード線電圧 V s w、書き込みドレイン端子電圧 Vwdと再選択書き込みドレイン端子電圧 Vs d、書き込みトランスファゲ一ト電圧 Vwtと再選択書き込みトランスファゲ一ト電圧 Vs tなどが共用の電圧となりえる。

この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号 AX、 AYを受ける行、列アドレスバッファ XADB、 YADBを通して形成された相補アドレス信号が行、列アドレスデコーダ XDCR、 YDCRに供給される。また、特に制限されるものではないが、たとえば、上記行、列アドレスバッファ XADB、 YADBは装置内部のチップイネ一ブル選択信号 Z C E により活性化され、外部端子からのアドレス信号 AX、 AYを取り込み、外部端子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァドレス信号とからなる相補ァドレス信号を形成する。

行ァドレスデコーダ XDCRは、行ァドレスバッファ XADBの相補ァドレス信号に従ったメモリセル群のヮ一ド線 Wの選択信号を形成し、列アドレスデコーダ YDCRは、列ァドレスバッファ YADBの相補ァドレス信号に従ったメモリセル群のビット線 Bの選択信号を形成する。これにより、メモリマット Memory Mat 内において、任意のワード線 Wおよびビット線 Bが指定されて所望のメモリセルが選択される。

特に制限されるものではないが、たとえばメモリセルの選択は 8ビットあるいは 1 6ビット単位などでの書き込み、読み出しを行うために行ァドレスデコーダ XDCRと列アドレスデコーダ YDCRによりメモリセルは 8個あるいは 1 6個などが選択される。 1つのデ一タブ口ックのメモリセルはヮード線方向（行方向）に m個、ビット線方向（列方向）に n個とすると、 mx n個のメモリセル群のデ一夕ブロックが 8個あるいは 1 6個などから構成される。

ここで、メモリマトリックス Memory Matrix の任意のメモリセルを選択し、この選択されたメモリセルからのデータの読み出し動作について、メモリセルに対してシリアルアクセス方式を用いる場合と、ランダムアクセス方式を用いる場合について、図 1 3〜図 1 6により説明する。本実施の形態においては、出力の際に一時データをラツチするセンスラツチ回路を設けてシリアルアクセス方式を採用することで、特に大きな効果が期待できる。たとえば、シリアルアクセス方式においては、図 1 3のようなタイミングチヤ —トとなり、メモリマトリックス Memory Matrix の一部概略を示す図 1 4 A， 1 4 Bのようにしてデータが出力される。すなわち、チップイネ一ブル信号 ZC E、ァゥトプットイネーブル信号 ZO E、ライトイネーブル信号/ WEが活性化され、データ入力コマンド Din の入力後にァドレス信号 Address が入力されると、シリアルクロック信号 S Cに同期して、ァドレス信号が順次インクリメントまたはデクリメントされ、たとえば 0ビッ卜から 5 1 1 ビッ卜までの 5 1 2ビッ卜のデ一タ Dataが順次出力される。

この場合に、メモリマトリックス Memory Matri においては、図 1 4 Aのように 1つのワード線 W L iが指定され、さらにデータ線 D L jが順に指定されることで、ヮ一ド線 WL iとビット線 B L jに接続されるメモリセルが順次選択されて、センスラッチ回路にデータが取り込まれる。そして、このセンスラッチ回路に取り込まれたデータは、図 1 4 Bのようにメインアンプを通じて順次出力される。たとえば、アドレス信号 Address が入力されてから最初のデータが出力されるまでの時間 twscは 1 i s、 1つのデータが出力される時間 tsccは 5 O nsとなることができ、データの高速な読み出しが可能となる。

これに対して、ランダムアクセス方式においては、図 1 5のようなタイミングチャートとなり、メモリマトリツクス Memory Matri の一部概略を示す図 1 6のようにしてデータが出力される。すなわち、最初のアドレス信号 Address が入力されると、メモリマトリックス Memory Matrix においては、 1つのワード線 WL iと 1つのビット線 B L jが指定され、このヮ一ド線 WL iとビット線 B L jに接続されるメモリセルが選択される。そして、この選択されたメモリセルのデー夕はセンスアンプを通じて出力される。同様に、次のアドレス信号 Address に対しても、このァドレス信号 Address の入力から時間 tacc後に、ヮード線 WL i とビット線 B L jにより選択されたメモリセルのデ一夕を出力することができる。上記メモリセルは、特に制限されるものではないが、たとえば E P R O Mのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。ここでは、制御ゲートと浮遊ゲートとを有するメモリセルの構造を図 5により説明する。

図 5において、この不揮発性メモリセルは、たとえば 1 9 87年に発行された International Electron Devices Meeting Tech. Dig. pp. 5 6 0 - 5 6 3において発表されたフェラッシュメモリのメモリセルのトランジスタと同一の構造である。このメモリセルは、特に制限されるものではないが、たとえば単結晶 P型シリコンからなる半導体基板上に形成される。

すなわち、この不揮発性メモリセルは、図 5に示すように制御ゲート電極 1、ドレイン電極 2、ソース電極 3、浮遊ゲート 4、眉間絶縁膜 5、トンネル絶縁膜 6、 P型基板 7、ドレイン ' ソース領域の高不純物濃度の N型拡散層 8， 9、ドレイン側の低不純物濃度の N型拡散層 1 0、ソース側の低不純物濃度の P型拡散層 1 1からなるトランジスタ 1素子によって、 1つのフラッシュ消去型の EE P ROMセルが構成されている。

これらのメモリセルを複数接続するメモリセル群については、種々の接続例が提案されており、特に制限されるものではないが、たとえば、図 1 7から図 2 0 に示すような NOR型、 D I NOR型、 AND型、 H I CR型などがあり、以下順に説明する。

図 1 7は、メモリセルを NOR型により接続した例であり、メモリセルの MO S トランジスタに対してワード線 W 1， …， Wmとビット線 B 1, …， Bn、さらに Source Line が接続され、これらを通して書き換え（書き込み、消去）動作または読み出し動作が行われる。すなわち、ワード線 W1, Wmは MOS トランジス夕のゲート、ビット線 B 1, …， B nは MOS トランジスタのドレイン、 Source Line は MO S トランジスタのソースにそれぞれ接続されている。

図 1 8は、 D I NOR型によるメモリセルの接続例で、 Select Gate および Sub Bit Lineが追加され、 Select Gate の MOS トランジスタのソースはビット線 B 1 , …， Bnに接続され、またこの MO S トランジスタのドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOS トランジスタのドレインに接続されている。

図 1 9は、 AND型による接続例を示し、 Select Gate 1および Select Gate 2、さらに Sub Source Line を有し、 Select Gate 1の MOS トランジスタのソ —スは、ビット線 B l， …， Bnに接続され、さらにこの MOSトランジスタのドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOSトランジスタのドレインに接続されている。また、 Select Gate 2の MOSトランジスタのソ一スは Source Line に接続され、さらにこの MOSトランジスタのドレインは Sub Source Line を通してそれぞれのメモリセルの MO Sトランジスタのソースに接続されている。

図 20は、 H I CR型によるメモリセルの接続例で、 Select Gate 1の MOS トランジスタのソースはビット線 B 1， …， Bnに接続され、さらにこの MOS トランジスタのドレインは Sub Bit Lineを通してそれぞれのメモリセルの MOS トランジスタのドレインに接続されている。また、 Select Gate 2の MOS トランジス夕のソースは Source Line に接続され、さらにこの MOSトランジスタのドレインは Sub Source Line を通してそれぞれのメモリセルの MO S 卜ランジス夕のソースに接続されている。

メモリセルのしきい値電圧を選択的に上げる若しくは下げる動作すなわち書換え動作手法を図 6A, 6 B、図 7 A, 7 Bのメモリセルの断面模式図と端子印加電圧を用いて説明する。

図 6A, 6 Bは、メモリセルのしきい値電圧を選択的に下げる動作を示したものである。図 6 A、図 6 Bは、それぞれの制御ゲ一卜が共通のヮード線に接続されたメモリセルであり、図 6 Aの端子印加電圧はメモリセルのしきい値電圧を下げる際の端子印加電圧を示してあり、図 6 Bの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図 6 A、図 6 Bの制御ゲー卜が共通に接続されたワード線にたとえば一 1 0 V程度の負の電圧を印加し、図 6 Aのメモリセルのドレイン端子には選択的にたとえば 5 V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側に Fowler-Nordheimトンネル現象で引き抜かれる。図 6 Bのメモリセルのドレイン端子には 0 Vを印加することで、浮遊ゲ一トとドレイン間との電圧差を少なくさせ、浮遊ゲート内の電子の放出を防ぐ。

尚、メモリセルのしきい値電圧を下げる動作において、非選択のワード線の電圧は、ドレイン電圧によるディスターブ（電子の放電）を防止するため正電圧が印加されている。そのため、書換え動作ではソース電極を openとすることで、定常電流が流れることを防止する。

図 7 A， 7 Bは、メモリセルのしきい値電圧を選択的に上げる動作を示したものである。図 7 A、図 7 Bは、それぞれの制御ゲートが共通のワード線に接続されたメモリセルであり、図 7 Aの端子印加電圧はメモリセルのしきい値電圧を上げる際の端子印加電圧を示してあり、図 7 Bの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図 7 A、図 7 Bの制御ゲ一卜が共通に接続されたワード線にたとえば 1 6 V程度の高電圧を印加し、図 7 A のメモリセルのドレイン端子には選択的にたとえば 0 Vの電圧を印加することで、浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内に Fowl er-Nordheimトンネル現象で注入される。図 7 Bのメモリセルのドレイン端子にはたとえば 8 V程度の電圧を印加することで、浮遊ゲートとチヤネル間との電圧差を少なくさせ、浮遊ゲート内への電子の注入を防ぐ。

また、メモリセルのしきい値電圧を上げる動作でのドレイン電圧すなわちチヤネル電圧を負の電圧として、制御ゲートすなわちワード線電圧を下げることも可能である。

図 6 A, 6 B、図 7 A, 7 Bから明らかなように、メモリセルのドレイン端子に印加する電圧値を選択的に制御することにより、選択的にメモリセルのしきい値電圧を書き換えられる。メモリセルのドレイン端子に印加する電圧値を選択的に制御するには、後述するように、メモリセルのドレイン端子が接続されるビット線ごとにフリップフ口ップを有するセンスラツチ回路を接続し、センスラツチ回路にドレイン端子の電圧情報に関するデータを持たせればよい。

本実施例のメモリマツト Memory Matとセンスラッチ回路 S Lとの接続について、その概要を図 2 1と図 2 2により説明する。本実施例においては、ビット線 B 1 から B nの 1本に 1つのセンスラツチ回路 S Lが設けられることが特徴であり、たとえば図 2 1に示すようにセンスラッチ回路 S L 1から S L nをメモリマツ卜 Memory Mat a、 bのビット線 B a 1から B a n、 B b 1から B b nに対してォ —プンビット線方式で配置して、図 2 2のようにビット線 B 1から B nの 2本に 2つのセンスラツチ回路 S Lが設ける折り返しビット線方式で配置する。次に、センスラッチ回路 S Lの詳細な回路図を説明する。メモリマット Memory Matとセンスラッチ回路 SLとの接続を図 2 1のオープンビット線方式で配置した場合のセンスラッチ回路 SLの回路図を図 2 3に示す。

この図 2 3に示すセンスラッチ回路 SLにおいては、ビット線 B anと Bbn に対してフリップフロップを含むセンスラッチ回路 SLが接続されており、ビット線 B a nと B a n、 Bbn— 1と Bbnに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路 SLはビット線の偶数 Z奇数に対してコントロール信号を分けており、ビット線 B a n— 1と B b nに対して同一（等価）の接続構成を有している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側（以下、 even側という）に接続されているメモリセルのセンス動作中は、奇数ビット線側（以下、 odd 側という）の電位を V s sとして寄生線間容量を一定の値で、 even側のメモリセルの読み出しを行う。

メモリマツト Memory Mat aのビット線 B a 1を例に説明すると、ビット線 B a 1には、ビット線の電位を接地電圧 V s sにデイスチャージを行うゲート信号 BD e uを入力とする MOS トランジスタ!^ 1と、ビット線の電位のプリチヤ一ジを行うゲ一ト信号 RC e uを入力とする MOS トランジスタ M 2と、フリップフロップの情報をゲート入力信号とする MOS トランジスタ M 4を介してプリチヤージ信号 PC e uをゲ一トとする MOS トランジスタ M3が接続されている。

M 3と M 4との接続は限定するものではなく、電源電圧 V c c側が M 3、ビット線側が M4でもよい。ビット線 B a 1とフリップフ口ップ側配線 B a 1 f 間には、ゲー卜信号 TRe uを入力とする MOS トランジスタ M5が接続されている。フリップフロップ側配線 B a 1 f には、フリップフロップの電位を接地電圧 V s s にデイスチャージを行うゲート信号 RS L e uを入力とする MOS トランジスタ M 6と、列アドレスに応じて列ゲ一ト信号 Y a d dを入力としフリップフロップの情報をデータ出力を行う MOS トランジスタ M7と、ゲ一ト入力信号をフリップフロップの情報とする MOS トランジスタ M8に接続されている。 MOS トランジスタ M 8のドレインは共用信号 A L e u、ソースは接地電圧 V s sとし、多段入力 NOR回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧 V s sになることを判定する MO S トランジスタである。以上、本実施例の半導体不揮発性記憶装置の基本構成を述べてきたが、次に、本実施例の特徴であるしきい値電圧を下げる動作（書き込み動作）シーケンスを図 1から図 4の動作シーケンスにより説明する。

尚、図 1から図 4の動作シーケンスをしきい値電圧を下げる動作を消去シ一ケンスに適用することも可能である。

本実施例の第 1の実施例の動作シーケンスを図 1に示す。本実施例は、 Aシーゲンス、すなわち、前述した図 2 9の動作シーケンスの後に、 Bシーケンス、すなわち、メモリセルのデータを読み出し、所定のレベル以上書き込み過ぎたメモリセル（以下、低しきい値のメモリセルという）がないかを確認する低しきい値ベリフアイ動作を行い、低しきい値電圧のメモリセルのしきい値電圧を選択的に戻す動作（選択戻し動作）を追加した。

図 3 1 Aにより、 Bシーケンスを詳述する。低しきい値べリファイ動作時のヮード線電位は、メモリセルのしきい値電圧が負の値とならないような電圧、たとえば接地電圧 V s sに設定する。しきい値電圧が V s s以下である低しきい値のメモリセルに接続されたヮード線を選択すると電流が流れるので、低しきい値のメモリセルの存否を確認できる。低しきい値のメモリセルが存在すれば、単位戻し時間を設定して、図 7に示すチャネル全面 Fowl er-Nordhe imトンネル現象により、低しきい値のメモリセルのしきい値電圧を 1回の動作で選択的に V s s以上のしきい値に戻す。

本実施例の第 2の実施例の動作シーケンスを図 2に示す。第 1の実施例では 1 回の動作で選択戻し動作を行うのに対して、第 2の実施例では、低しきい値ベリフアイ動作及び選択戻し動作を複数回に分けて行う Cシーケンスを Aシーケンスの後に行う。 Cシーケンスを繰り返す間に、メモリセルのしきい値電圧が戻ったメモリセル、すなわち、低しきい値ではなくなつたメモリセルは、 Cシーケンスの動作対象からはずれ、不必要な選択戻し動作が行われないように設定される。尚、 Cシーケンスにおいて最初に行われる低しきい値ベリフアイ時のヮード線電圧と 2回目以降に繰り返し行われる低しきい値べリファイ時のヮード線電圧は一致していなくてもよい。たとえば、最初に行われる低しきい値べリファイ時のワード線電圧を接地電圧 V S Sとし、上述した Bシーケンスの如くデプレッションしているメモリセルを判定し、単位戻し時間を設定して、低しきい値のメモリセルのしきい値電圧を 1回の動作で選択的に V s s以上のしきい値に戻し、 2回目以降に繰り返し行われる低しきい値べリファイ時のワード線電圧を、図 3 1 B のように、たとえば 0 . 5 Vとし、メモリセルのしきい値電圧が 0 . 5 V以上に戻してもよい。

本実施例の第 3の実施例の動作シーケンスを図 3に示す。第 3の実施例では、低しきい値べリファイ動作、選択戻し動作を行った後、書き込みが所定のレベルまで達していないメモリセル（以下、高しきい値のメモリセルという）の存否を確認する高しきい値べリファイ動作を行い、高しきい値のメモリセルがあればそのメモリセルに対し、しきい値電圧の選択書き込み動作（以下、再選択書き込みという）を行う。選択戻し動作と再選択書き込み動作との間には、しきい値電圧を下げる動作をしているので、再データ入力のベリファイ動作が必要である。しきい値電圧を保っているものと、少しだけしきい値電圧が変動したものとの区別を ί亍ぅためである。

再データ入力べリファイのヮード線電圧をたとえば 2 V程度の電圧を印加して、書き込みデータをフリップフロップにラッチさせる。後述するように、この書き込みデータと、高しきい値べリファイ動作の結果とに応じて、再選択書き込みを行うメモリセルを決定する。高しきい値べリファイ動作時のヮ一ド線電圧には、たとえば 1 . 5 V程度の電圧を印加して、書き込み対象セルのしきい値電圧を、 1 . 5 V以下にする。再選択書き込み動作は、書き込み動作と同様なシーケンスにより実現できる。

このシーケンスにより、書き込み状態のしきい値電圧レベルを、低しきい値べリフアイ時のヮード線電圧 0 . 5 Vから高しきい値ベリフアイ時のヮード線電圧 1 . 5 Vの間に収めることができる。

本実施例の第 4の実施例の動作シーケンスを図 4に示す。第 4の実施例の動作シーケンスは Cシーケンスと Dシーケンス、すなわち、選択戻し動作と再選択書き込み動作をあらかじめ規定した回数だけ繰り返す動作シーケンスである。

以下、上述した A、 B、 C、 Dシーケンスをさらに詳述する。本実施例の図 1から図 4に記載の A、 B、 C Dシーケンス行う際のセンスラツチ回路 S L内のフリップフ口ップのデータをそれぞれ図 8、図 9、図 1 0、図 1 1に示し、また、 A、 B、 C、 Dシーケンス行う際の図 2 3のセンスラッチ回路 S L内の内部信号のタイミング波形図を図 2 4、図 2 5、図 2 6、図 2 7に示す。図 8から図 1 1に記載のフリップフロップのデータ " 0 " は、フリップフロップが接続されているメモリセルのしきい値電圧が高い状態（消去状態）と定義しており、フリップフロップのデ一夕は接地電圧 V s sである。また、フリップフロップのデータ " 1 " は、メモリセルのしきい値電圧が低い状態（書き込み状態）と定義しており、フリップフロップのデータはたとえば外部電源電圧 V c c であり、書き換え動作時には内部昇圧電位の書き込みドレイン端子電圧 V w d、選択戻し非選択チャネル · ドレイン電圧 V p c、再選択書き込みドレイン端子電圧 V s dとなる。

図 2 4から図 2 7のタイミング波形図は、メモリマツト Memory Mat a側のメモリセル群（セクタ）を選択した（対象メモリマツト Memory Mat側の）波形図であり、実線の波形は、図 2 3において添字に uがついている制御信号の波形であり、破線の波形は、図 1 9において添字に dがついている制御信号の波形図であまず、書き込み動作シーケンス（Aシーケンス）を図 8で説明する。しきい値が高い状態（消去状態）を保持するメモリセルにビット線を介して接続されているセンスラッチ回路内のフリップフロップを " 0 " とし、しきい値が低い状態 (書き込み）に書き換えるメモリセルにビット線を介して接続されているフリツプフロップを " 1 " とするデータを入力し、その後図 6に示したドレインエツヂ Fowl er-Nordhe im トンネル現象で浮遊ゲート内の電子を引き抜く。ベリファイでは、選択ワード線の電圧を 1 . 5 Vとし、フリップフロップのデータ " 1 " に対応するビット線のみを選択的にプリチャージを行う。書き込みしきい値電圧レべノレ、すなわちべ'リファイ時のワード線電圧である 1 . 5 Vに到達したメモリセルではセル電流が流れ Passとなり、ビット線の電位を放電する。従って、フリップフロップのデータは " 0 " に書き換えられる。 1 . 5 Vに未達のメモリセルではセル電流は流れず Fai 1となり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータは "1" を保持している。ベリファイ後のフリップフ口ップのデータを再書き込みデータとし、書き込みとベリフアイ動作を繰り返すフリップフロップの全てのデ一タカく "0" となることで書き込み動作を終了する c この一括判定は、チップ内で自動的に行う。

図 24に書き込み動作シーケンス（Aシーケンス）時のセンスラッチ回路 SL 内の内部信号のタイミング波形図を示す。

t 1までにセンスラツチ回路 S L内のフリップフ口ップに書き込みデータを入力し、 t 1から t 5の間に書き込み、 t 5から t 9の間に even側のベリファイ、 t 9から t 1 1の間に odd側のベリファイ、 t 1 1から t 1 3の間にメモリセルしきい値電圧の全ビット終了判定を行う。 t 1までの書き込みデータ入力は、上述したように、メモリセルのしきい値電圧を選択的に下げたいメモリセルに対応するビット線 B 1, …， Bnに接続されているフリップフロップのデータを High レベル、しきい値電圧を下げたくないデータを接地電圧 V s sとする。

t 1から t 2の間に PC e u、 P C o uを選択することにより、フリップフ口ップのデータを選択的にビット線 B 1, …， Bnに伝達させる。その後、 t 2から t 4の間に TR e u、 TRo uを選択して書き込みドレイン電圧を供給する。 TRe u、 TR 0 uの選択前に P C e u、 PC o uを選択するのは、 TRe u、 TRo uのみを選択した場合、ビット線 B 1， ···， B nの容量がフリップフ口ップ側 B 1 f , …， Bn f の容量より大きいので、フリップフロップのデータを破壊してしまうためである。 TRe u、 TRo uおよび SG 1 aZbの電位を 6 V とするのは、書き込み時のドレイン電圧 5 V (¥3? 6ぉょび 8?0) をトランスファするためであり、ドレイン電圧を上げる場合には、 TRe u、 TRo u およびゲート信号 S G 1 a/bのドレイン側 Select Gate 1の M〇Sトランジス夕のしきい値電圧を考慮して TR e u、 TRo uおよび SG 1 aZbのゲ一ト電位を設定する。選択ヮ一ド線電圧 W aの電位を立ち下げた（t 2) 後、 SG 1 a Zbを選択（t 3) するのは、ワード線の遅延時間がドレイン側 Select Gate 1 と比較して大きいからである。正味の書き込み時間は t 3から t 4の間であり、ワード線を負電圧一 1 0 Vとすることで、選択的にビット線電圧を 5 Vとすることで所望のメモリセルの浮遊ゲートに電界が生じ、電子が放出される。 t 4から t 5の間は、ビット線 B 1， …， Bnの電位およびサブビットライン Sub Bit Line, サブソースライン Sub Source Line を接地電圧 V s sに放電するために BDe u/d、 BDo u/dおよびドレイン側 Select Gate 1のゲート信号 SG l aZb、ソース側 Select Gate 2のゲート信号 S G 2 aZbが選択される。

t 5から t 6の間は、フリップフロップのデータにより選択的にビット線にプリチヤ一ジを行うためと、リファレンス電位を非選択側メモリマットのビッ卜線に供給するために、 PC e uと RC e dが選択される。ここで MOSトランジス夕のしきい値電圧を考慮して、プリチャージの電位を 1. 0Vとした場合には、 PC e uの電位を 2. 0Vとし、リファレンス電位 0. 5Vとした場合には、 R じ 6 (3の電位は1. 5 Vとする。

t 6までは、フリップフ口ップのデータを保持するために内部電源電圧 VS P e/o, VSN eZoは活性化されている。 t 5から t 1 0の間までは、選択ヮ —ド線電位はべリファイ電圧の 1. 5 Vである。

even側べリファイ時のメモリセルの放電時間は、 t 6のソース側 Select Gate 2のゲート信号 SG 2 aの選択から、 t 7のドレイン側 Select Gate 1のゲート信号 SG I aの非活性までであり、この間 even側のフリップフロップは RS L e u/d信号の活性によりリセットされている。その後、 1 7から 1 8の間に丁1¾ e u/dを選択し、 even側のフリップフ口ップの電源電圧 V SP e、 VSNeを再び活性化することで、ベリフアイ後のメモリセルの情報を even側のフリップフ口ップに取り込むことができる。すなわち、メモリセルのしきい値電圧が低い状態または高い状態により、ビット線の電位が放電状態またはプリチャージ電圧を保っている。

t 8から t 9の間は、 even側べリファイ時のビット線 B n— 1の電位およびサブビットライン Sub Bit Line、サブソースライン Sub Source Line を接地電圧 V s sに放電する。

次に、 odd 側のベリフアイ動作を even側べリファイと同様に t 9から t 1 0の間に行う。その後、 T l 1から t 1 3の間にメモリセルしきい値電圧の全ビット終了判定を行う。全てのメモリセルのしきい値電圧が下がっていれば、フリップフロップのデータは接地電圧 V s sであり、この Vs sを判定する。 AL e uおよび ALouを活性ィ匕（t 1 1から t 1 2間）した後、その電位を検証し、接地電圧 Vs sの場合は t 1へ繰り返し、書き込み動作を継続させる。また、 ALe u、 AL 0 uが Highレベルの場合には書き込み動作を終了する。

図 9は、 Bシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作（Aシーケンス）終了後、書き込みの対象となつたヮ一ド線に接続されているすべてのメモリセルに対し、上述した低しきい値べリファイ動作を行う。低しきい値べリファイ動作時のワード線電圧は、例えば接地電圧 V s sとし、全ビットを対象としてプリチヤージを行う。ベリファイヮ一ド線電圧よりもしきい値電圧が低いビット（デプレッションビット）では、セル電流が流れ、フリップフロップのデータは " 0 " となり、また、しき、値電圧を確保しているビットではプリチャージ電圧を維持して "1" となる。その後、フリップフロップのデータ判定を行い、全データが "1" なら動作を終了させ、 1 ビットでも "0" すなわち、低しきい値べリファイ時のワード線電圧よりも、しき L、値電圧が低 t、ビット（デプレッションビット）が存在すれば、選択戻し動作となる。書き込みの対象となったワード線の電位を高電圧たとえば 1 6Vとし、フリップフ口ップのデータで選択されたメモリセルのチャネルを接地電圧 V s s とし、非選択のメモリセルのチャネル · ドレイン電圧 Vp c、たとえば 8 Vで選択戻し動作を行う。

図 25は、 Bシーケンス時のセンスラッチ回路 S L内の内部信号のタイミング波形を示す。 t 1力、ら t 3の間では、 even側、 t 3から t 4の間に odd側の低しきい値べリファイ動作を行い、 t 4から t 5間ので選択戻し動作を行うか否かの判定をし、 t 6から t 9間で選択戻し動作を行う。

図 24で説明した Aシーケンス内のベリファイ時との違いは、全ビットを対象とするベリファイ動作であるため、 t 1から t 2間のビット線のプリチャージ電圧及びリファレンス電圧の供給を、 RC e uの電位を 2. 0¥ぉょび1^じ 601の電位を 1. 5 Vとすることで行う点にある。

選択戻し動作では、まず t 5から t 6の間に PC e u、 PC o uを活性化させフリップフロップのデータをビット線に伝達させる。その後、書き込み動作と同様に信号線を活性化することで選択戻し動作を実行できる。ただし、選択戻し動作時のワード線電圧 Vpwは、例えば 1 6 Vの高電圧を印加し、フリップフロップの電源電圧 V S P e Z 0は、選択戻し時の非選択チャネル · ドレイン電圧 V p c、例えば 8 Vの電圧とし、さらにドレイン電圧をトランスファする MOSトランジス夕のゲート信号 TRe u/d、 TROuZdおよび SG 1 uZdの電位は、選択戻し時のトランスファゲート電圧 Vp t、例えば 9 Vとする。

図 1 0には、 Cシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作（Aシーケンス）終了後、書き込み対象となつたヮ一ド線に接続されているメモリセルの低しきい値べリファイを図 9と同様に行い、しきい値電圧が低いビッ卜（デプレッションビット）が存在されば、選択戻し動作を行う。その後、しきい値電圧を戻したい電圧で、再度低しきい値べリファイ動作が行われる。たとえば、低しきい値べリファイワード線電圧を 0. 5 Vとすると、メモリセルのしきい値電圧を 0. 5 V以上にすることができる。再度行う低しきい値べリファイにおいて、選択ワード線の電圧を 0. 5Vとした場合について述べる。まず、ビット線側を全選択のプリチャージを行う。選択戻ししきい値電圧レベル、すなわちべリファイワード線電圧である 0. 5 Vに未達しているメモリセルではセル電流が流れ Failとなり、ビット線の電位を放電する。従って、フリップフロップのデータは "0" を保持している。また一方、 0. 5 Vに到達したメモリセルではセル電流は流れず Passとなり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータの "1" に書き換えられる。ベリファイ後のフリップフロップのデ一夕を再選択戻しのデータとし、選択戻しと低しきい値ベリフアイ動作を繰り返す。フリップフ口ップの全てのデー夕が " 1" となることで動作は終了する。この一括判定はチップ内で自動的に行ラ。

図 2 6は、 Cシーケンス時のセンスラッチ回路 S L内の内部信号のタイミング波形を示す。

t 1から t 2間にフリップフ口ップのデータをセッ卜し、 t 2から t 8間に even側、 t 8から t 9間に odd 側の低しきい値べリファイ動作を行い、 t 9カヽら t 1 0間で選択戻し動作を行うか否かの判定をし、 t 1 0から t 1 1間で選択戻し動作を ί亍ぅ。

t 1から t 2間、非選択側の R SL e d、 RSLo dを選択し、フリップフ口ップの電源電圧 VSP e/o、 VSNe/oを活性化することにより、フリップフロップのデータを全ビット選択にセットする。

t 2から t 3間は、選択された全ビット線にプリチャージ電位を、非選択側メモリマツ卜のビッ小線にリファレンス電位を供給するために RC e uの電圧を 2. 0 V、 RC e dの電圧を 1. 5 Vにする。 even側べリファイ時のメモリセルの放電時間は、 t 3のソース側 Select Gate 2のゲート信号 S G 2 aの選択から、 t 4のドレイン側 Select Gate 1のゲ一ト信号 SG 1 aの非活性までである。

t 4から t 5間に、 PC e uZdを選択し、フリップフロップのデータをビット線に伝達する。その後、 t 5から t 6の間でフリップフ口ップのリセット動作を行い、 t 6から t 7間に TR e uZdを選択し、 even側のフリップフロップの電源電圧 VSP e、 VSNeを再び活性化することで、ベリファイ後のメモリセルの情報を even側のフリップフ口ップに取り込むことができる。

次に、 odd 側のベリファイ動作を even側べリファイと同様に t 8から t 9間に行う。その後、 t 9力、ら t 1 0間にメモリセルのしきい値電圧が所定の電圧以上に戻ってし、るか否かの判定を行う。全てのメモリセルのしきレ、値電圧が戻つていれば、フリップフロップのデータが電源電圧 VS P eZoの電位（Highレベル）となるので、フリップフ口ップのデータによりメモリセルのしきい値電圧の判定を行うことができる。フリップフロップのデータの検証は、非選択側の AL e d および AL o dを活性化して行う。フリップフロップのデータが接地電圧 V s s の場合は t 1 0からの選択戻し動作を行い、その結果、フリップフロップのデー夕が Highレベルになれば動作を終了する。選択戻し動作は図 2 1 と同様に行われる。選択戻し動作終了した t 1 1以降は、 t 2にもどり動作シーケンスを継続する。

図 1 1は、 Dシーケンスでのフリップフロップのデータをあらわす。再データ入力ベリフアイのヮード線電圧をたとえば 2 V程度の電圧を印加して、書き込みデータをフリップフロップにラツチさせ、高しきい値ベリフアイ時のヮ一ド線電圧をたとえば 1. 5 V程度の電圧を印加して、書き込み対象のメモリセルのしきい値電圧を 1. 5 V以下にする。

再選択書き込み動作のフリップフ口ップのデータは、図 8で説明した書き込みのフリップフ口ップのデータと同様である。

図 2.7は、 Dシーケンス時のセンスラツチ回路 S L内の内部信号のタイミング波形を示す。回路 SLを動作させるタイミング波形図を示す。

t 1から t 3間にべリファイヮード線電圧 2 Vの再データ入力べリファイ動作を行い、 t 3から t 4間にべリファイワード線電圧 1. 5 Vの高しきい値べリフアイ動作を行い、 t 5から t 6間で再選択書き込み動作を行うか否かの判定をし、 t 6から t 7間で再選択書き込み動作を行う。 t 7終了後には、 t 2にもどり動作シーケンスを継続する。

図 32は、 A、 B、 C及び Dシーケンス実行時並びに読み出し、消去、消去べリファイ時にメモリセルの端子に印加する電圧を示す。

以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、本実施例の半導体不揮発性記憶装置については、フラッシュメモリ (EEPROM) に適用した場合について説明したが、本発明は前記実施例に限定されるものではなく、 EEPROM、 E PROMなどの電気的に書き換え可能な他の不揮発性記憶装置についても広く適用可能である。

また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル ' スチル . カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図 24によりコンピュータシステムについて説明する。

図 2 8において、このコンピュータシステムは、情報機器としての中央処理装置 CPU、情報処理システム内に構築した I ZOバス、 Bus Unit, 主記憶メモリや拡張メモリなどの高速メモリをアクセスするメモリ制御ュニット Memory Control Unit, 主記憶メモリとしての D R AM、基本制御プログラムが格納された ROM、先端にキ一ボ一ドが接続されたキーボードコントロ一ラ KBDCなどによって構成される。さらに、表示アダプタとしての Display Adapterが Iノ0 バスに接続され、上記 Display Adapterの先端にはディスプレイ Display力く接続されている。

そして、上記 I/Oバスにはパラレルポート Parallel Port I F, マウスなどのシリアルポート Serial Port I/F、フロッピーディスクドライブ FDD、上記 I/Oバスよりの HDD I/Fに変換するバッファコントローラ HDD Bufferが接続される。また、上記メモリ制御ュニット Me動 ry Control Unit からのバスと接続されて拡張 RAMおよび主記憶メモリとしての DRAMが接続されている。

ここで、このコンピュータシステムの動作について説明する。電源が投入されて動作を開始すると、まず上記中央処理装置 C PUは、上記 ROMを上記 IZO バスを通してアクセスし、初期診断、初期設定を行う。そして、補助記憶装置からシステムプログラムを主記憶メモリとしての DRAMにロードする。また、上記中央処理装置 CPUは上記 1ノ0バスを通して HDDコントローラに HDDをアクセスするものとして動作する。

そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。なお、ユーザは上記 Iノ0バス上のキーボードコントローラ KBDCや表示アダプタ Display Adapter により処理の入出力を行いながら作業を進める。そして、必要に応じてパラレルポート Parallel Port 1 F, シリアルポ一ト Serial Port I ZFに接続された入出力装置を活用する。

また、本体上の主記憶メモリとしての DRAMでは主記憶容量が不足する場合は、拡張 RAMにより主記憶を補う。ユーザがファイルを読み書きしたい場合には、ユーザは上記 HDDが補助記憶装置であるものとして補助記憶装置へのァクセスを要求する。そして、本発明のフラッシュメモリによって構成されたフラッシュファイルシステムはそれを受けてフアイルデータのアクセスを行う。

以上のようにして、実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。

さらに図 3 3から図 4 8に地の実施例を説明する。

図 33は本発明の実施例の概念を表わすメモリマツ卜の概略図、図 34 A、 3 4 Bは従来例である半導体不揮発性メモリセルのトランジスタを示す断面図および消去動作での電圧印加例を示す図、図 3 5および図 3 6 A、 3 6 B、 3 6 Cは本実施例の消去動作での選択および非選択メモリセルの電圧印加例を示す図、図 3 7は本発明の半導体不揮発性記憶装置を示す機能ブロック図、図 3 8は本発明のセンスラッチ回路を示す回路図、図 3 9は本発明のメモリマツトを示す回路図、図 4 0はメモリマツ卜へ供給される電圧を発生するための機能ブロック図、図 4 1および図 4 2はメモリウエル電圧切り換え回路および行デコーダ回路の回路図、図 4 3から図 4 7は消去動作のタイミングを示す波形図、図 4 8は本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能プロック図である。

まず、図 3 7により本実施例の半導体不揮発性記憶装置の構成を説明する。本実施例の半導体不揮発性記憶装置は、たとえばしき、値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマツトにより構成されるフラッシュメモリであり、メモリマット（Memory Mat) 、メモリマツトウエル電圧切り換え回路 MWV C、行アドレスバッファ回路 X A D B、行アドレスデコーダ回路 X D C R、センスアンプおよびデータラッチ共用のセンスラツチ回路 S Lと列ゲ一トァレイ回路 Y G、列アドレスバッファ回路 Y A D B、列アドレスデータ回路 Y D C R、入力バッファ回路 D I B、出力バッファ回路 D O B、マルチプレクサ回路 M P、モードコントロール回路 M C、コントロール信号バッファ回路 C S B、内蔵電源回路 V Sなどから構成されている。

本実施例のメモリマツトとセンスラッチ回路 S Lとの接続は、ビット線 B 1力、ら B nの 1本に 1つのセンスラッチ回路 S Lが設けられており、たとえば図 3 8、図 3 9に示すようにセンスラッチ回路 S L 1から S L nをメモリマット u、 dのビット線 B u 1から B u n、 B u 1から B u nに対してオープンビッ卜線方式で配置する。

図 3 7の半導体不揮発性記憶装置において、コントロール信号バッファ回路 C S Bには、特に制限されるものではないが、たとえば外部端子/ C E、 ZO E、 /WE , S Cなどに供給されるチップィネーブル信号、アウトプットィネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路 MCには外部端子 RZ (/B) からレディ/ビジィ信号が入力されている。なお、本実施例における/ CE、 /OE、 /WEなどの「/」は相補信号を表している。

さらに、内蔵電源回路 VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧 Vc cと接地電圧 Vs sが入力され、消去（しきい値電圧を上げる）動作時のワード線電圧 Vh、そのべリファイワード線電圧 Vhv、書き込み（しきい値電圧を下げる）動作時のワード線電圧 V 1、そのべリファイヮ一ド線電圧 V 1 v、消去動作時のメモリウエル電圧 Vmw、読み出しビット線電圧 Vrb、読み出しリファレンスビット線電圧 Vr r、書き込み動作時のドレイン端子電圧 V I d、そのトランスファゲート電圧 V 1 tなどが生成されるようになっている。電圧名の添字は、供給されるメモリマットの添字 uZdと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。

ここで生成された各電圧は、ヮ一ド線電圧 Vh、 Vh v、 Vし V I Vおよびトランスファゲート電圧 V 1 tが行アドレスデコーダ回路 XDCRに、ビット線電圧 V r b、 V r r、 V I dおよびトランスファゲ一ト電圧 V 1 tがセンスラッチ回路 Sしに、メモリゥヱル電圧 Vmwがメモリマツトウヱル電圧切り換え回路 MWVCおよび行ァドレスデコーダ XDCR回路、センスラツチ回路 S Lにそれぞれ入力されている。

この半導体不揮発性記憶装置においては、外部端子から供給される行、列ァドレス信号 AX、 AYを受ける行、列アドレスバッファ回路 XADB、 YADBを通して形成された相補アドレス信号が行、列アドレスデコーダ回路 XDCR、 Y

DCRに供給される。また、特に制限されるものではないが、たとえば上記行、列ァドレスバッファ回路 XADB、 YADBは装置内部のチップィネーブル選択信号/ CEにより活性化され、外部端子からのアドレス信号 AX、 AYを取り込み、外部端子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァドレス信号とからなる相補ァドレス信号を形成する。

行アドレスデコーダ回路 XDCRは、行アドレスバッファ XADBの相捕アドレス信号に従つたメモリセル群のヮ一ド線 Wの選択信号を形成し、列ァドレスデコーダ回路 Y D C Rは、列ァドレスバッファ回路 Y A D Bの相補ァドレス信号に従ったメモリセル群のビット線 Bの選択信号を形成する。これにより、メモリマット内において、任意のワード線 Wおよびビット線 Bが指定されて所望とするメモリセルが選択される。

特に制限されるものではないが、たとえばメモリセルの選択は 8ビットあるいは 1 6ビット単位などでの書き込み、読み出しを行うために行ァドレスデコーダ回路 X D C Rと列アドレスデコ一ダ回路 Y D C Rによりメモリセルは 8個あるいは 1 6個などが選択される。 1つのデーダブロックのメモリセルはワード線方向 (行方向）に m個、ビット線方向（列方向）に n個とすると、 m x n個のメモリセル群のデ一ダブロックが 8個あるいは 1 6個などから構成される。

上記メモリセルは、特に制限されるものではないが、たとえば E P R OMのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。

5 1 2バイト（ 1バイト = 8ビット）の 6 4 Mビットを例とし、メモリマットを図 3 7に示すように 2マツト構成とし、単位プロック jを 6 4ビットとする。図 1 9の A N D型メモリ接続では、各々のビット線 B n ( B 1から B 4 0 9 6 ) には、 j = 6 4個の複数のメモリセルを並列に接続した単位ブロックを片マツト i = 1 2 8個のメモリセルが、ゲート信号 S i Dを入力とする選択 M O S トランジスタを介して接続されている。共通のソースライン（Source Line)には、ゲー卜信号 S i Sを入力とする選択 MO S トランジスタを介して、単位ブロック毎のサブソースライン（Sub Source Line)に接続されている。

以下、本発明の消去動作について説明する。図 3 5および図 3 6 A、 3 6 B、 3 6 Cに本発明の消去動作である選択、非選択のメモリセルの電圧印加例を示すメモリセル断面図を示す。図 3 5および図 3 6 A、 3 6 B、 3 6 Cのメモリセルは、記憶装置の基板 p— sub と分離するために素子分離層 ni so領域内のゥエル D P wel l に形成される。基板 p— sub の電圧は、従来と同様な接地電圧 V s sであり、特に制限はないが、素子分離層 ni soの電圧は、ソース、ドレイン端子電圧より高い電圧値、たとえば電源電圧 V c cや接地電圧 V s sを供給する。本発明では、素子分離層 nisoの電圧を電源電圧 Vc cとする。

図 35の選択メモリセルの消去動作の電圧は、制御ゲートに 1 2V、ゥヱル D P well およびソース端子に負の電圧— 4 Vを印加する。浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内に Fowler- Nordheim トンネル現象で注入される。なお、メモリセルのドレイン電極は、 openとし、メモリセルを介した定常電流が流れることを防止する。

チャネル電圧を— 4 Vとすることにより、ワード線電圧が 1 2Vでも、従来の消去時間と同じ時間（約 lm秒）で消去動作ができる。

これにより、消去時のメモリセルのしきい値電圧を、読み出し時の選択ワード線電圧である電源電圧 Vc cの上限電圧 Vc cma X以上とすることができる。消去動作では、消去を何回かに分けた消去パルスの繰り返し印加によって消去を行うとともに、消去後毎回、メモリセルのしきい値電圧を検証する動作（ベリフアイ）が行われる。消去べリファイのワード線電圧は、 4. 2 V程度に設定される。

図 36 A、 36 B、 36 Cに非選択メモリセルへの電圧印加方式を示す。

図 36 Aの方式では、制御ゲートに 0V、ゥエル DP well およびソース端子に—4 V、ドレイン端子 openとする。非選択メモリセルは一 4 Vのチャネル電圧によるディスターブを受ける。このディスターブの印加電圧は、読み出し時のヮ ―ド線ディスターブを逆とした電圧印加と同様である。読み出し時の選択ヮード線電圧は電源電圧で V c cであり、その最大電圧 V c cma Xは 3. 6V、また、一般的な保証電圧として 3. 9 Vであり、保証時間は 1 0年間（3 X 1 0⁸ 秒）である。

今、 5 1 2バイト（1バイト = 8ビット）の 64Mビットを例とし、消去ディスターブを受ける時間を算出する。メモリマット構成を図 8等に示すような、センスラッチ回路 S Lに対してオープンビットライン方式とすると、メモリマットは 2分割される。同一メモリマツト上の同一ビット線に接続されているメモリセルのビット数は、 8 kビット（ 1 k== 1 024 ) であり、たとえば、単位プロックである並列ビット数 jを 6 4ビット、最大消去時間 1 Oms、書き換え回数を 1 0⁶ 回とすると、選択セク夕のある同一のメモリマツトの非選択セクタのメモリセルには、ワード線電圧相当 4 Vの消去ディスターブを 8 X 1 0 ⁷ 秒間受ける。従って、消去ディスターブ寿命の電圧値は、電源電圧 V c cの保証電圧値と同程度の値であり、最大保証時間は、読み出し保 SE時間内である。

図 3 6 Bの方式では、制御ゲートに 0 V、ゥエル D P wel l に— 4 V、ソース端子を open、ドレイン端子に 0 Vとし、制御ゲート電圧とチャネル電圧が同電位の 0 Vであり、非選択メモリセルの浮遊ゲ一ト内への電子の注入を完全に防ぐ。図 3 6 Cの方式では、制御ゲートおよびゥヱル D P wel l に 0 V、ドレイン端子およびソース端子を 0 Vまたは openとし、図 3 6 Bと同様に制御ゲート電圧とチャネル電圧が同電位の 0 Vであり、非選択メモリセルの浮遊ゲート内への電子の注入を完全に防ぐ。メモリセルの接続をたとえば図 1 9や図 2 0とし、図 3 6 Bの方式を同一プロックの非選択セクタのメモリセルに用いた場合の消去ディスターブ最大保証時間は、 6 . 3 X 1 0 ^s 秒に低減できる。

図 3 3には本発明のメモリマツトの概念図を示す。半導体不揮発性記憶装置のメモリマツトを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ（選択セクタ）、消去が非選択でワード線電圧とメモリウエル電圧が異なるセクタ（非選択セクタ）、さらに消去が非選択でワード線電圧とメモリセルのソース · ドレイン間電圧（チャネル電圧）が等しいセクタ（完全非選択セクタ）を備えている。

つぎに、メモリセルの接続を図 1 9に示した A N D型接続としたメモリマツ卜の回路図を図 3 9に、そのメモリマットへ供給される電圧発生の機能ブロック図を図 4 0に、メモリウエル電源切り換え回路 MWV Cの回路図を図 4 1に、行デコーダ回路 X D C R等の電圧変換回路およびドライバ回路を図 4 2に示す。

図 4 0の内蔵電源回路 V Sは、基準電圧発生回路、降圧回路、昇圧ポンプ回路、リミッタ回路、電源切り換え回路から構成され、モードコントロール回路 M Cにより制御されている。書き込みべリファイワード線電圧 V 1 V ( 1 . 5 V ) は、カレントミラー回路などで構成される降圧回路と基準電圧発生回路の基準電圧を用いることにより発生できる。また、消去時のワード線電圧 V hの 1 2 V、メモリウヱル電圧 V mwの一 4 V、書き込み時のワード線電圧 V 1の— 9 Vは、昇圧ポンプ回路で各々の電圧を発生した後、基準電圧発生回路の基準電圧をリミッタ回路に用いる。

図 4 1のメモリゥヱル電源切り換え回路 MWVCでは、メモリウヱルの電圧を接地電圧 V s sと負電圧一 4 Vとに切り換えを行なう回路であり、入力信号 MC 1が低（low)となる消去動作時に、内蔵電源回路 VS内の一 4 Vの電源電圧も起動がかかり、メモリウヱルの電圧の立上がり波形は、メモリゥヱル DP well と素子分離層 n i soとの接合容量により、数/秒から数十秒で立ち上がる。

図 4 2の電圧変換回路およびドライバ回路は、ワード線 W、ドレイン、ソース側選択 MOSトランスのゲート信号 S i D、 S i S、ビット線の電位をディスチャ一ジする MOS トランジスタのゲ一ト信号 BDC、メモリマツ卜と同一のゥェル内のセンスラッチ回路 S Lを構成する MOS トランジスタ、たとえばゲート信号 TR等に接続されている。この回路は、電源電圧より高い電圧、消去ワード線電圧 Vhの 1 2 V、書き込み電圧のトランスファゲート電圧 V 1 hの 5 V等と負電圧、消去ゥヱル電圧 Vmwの一 4 V、書き込みワード線電圧 V 1の一 9 Vとの切り換えを行なう回路である。

ワード線 Wを例として説明すると、電圧変換回路およびドライバ回路の PMO S トランジスタのソース電圧は、書き込み動作時には電源電圧 Vcじに、消去動作時には消去ワード線電圧 Vhの 1 2 Vに接続されている。同回路内の素子分離層 niso領域内の NMOS トランジスタのソース電圧は、消去動作時のみに— 4 V となる消去ゥヱル電圧 V mwに接続されている。

消去動作時には、制御信号 MC 2および NCを高（high) に活性させ、ァドレス信号が highに選択されているワード線 "Wのみが 1 2 Vの電圧となり、非選択ヮ一ド線の電圧は接地電圧 V s sとなる。書き込み動作時には、制御信号 MC 2および/ NCを highに活性させ、ァドレス信号が選択されているヮ一ド線" Wのみが一 9 Vの電圧となり、非選択ワード線の電圧は電源電圧 V c cとなる。

消去時のワード線電圧 Vhはセクタを選択した後、電源電圧 V c cから 1 2 V へ立ち上げる。数 pFのワード線負荷容量により、その立ち上り波形は数/ i秒から数十/ z秒で立ち上がる。これは、内蔵電源電圧を立ち上げてから、セクタアドレスであるゲ一ト信号を切り換えると、 M〇S トランジスタの最小ドレイン · ソ —ス間耐圧 BVd sm i nを通過して、 MOS トランジスタを破壊することを防止している。

また、半導体不揮発性記憶装置において、消去が選択されたセクタに対して、ヮ一ド線およびメモリゥルに加える電圧の立上り波形を数 ^秒から数 + 秒とすることによって、メモリセルのしきい値電圧を書き換える電界が急激にかかることを防止でき、書き換え回数の向上が図れる。

消去動作でヮード線 W1 1を選択した消去パルス 1回分のタイミング波形図を図 43から図 47に示す。この波形図は図 39に示すメモリマツ卜の回路図による。図 43は従来例、図 4 4から図 47は本発明の消去タイミング波形を示す。図 4 3に示すように、選択ワード線 Wl 1の波形は t 1のタイミングで選択され、消去ワード線電圧 Vhの立上りで立上がる。チャネル電圧であるドレイン、ソースを Vmwuの接地電圧 V s sとするために、 S 1 D、 S I Sおよび BDC uを電源電圧 V c cとする。 t 3のタイミングでヮ一ド線を非選択、消去ヮード線電圧 Vhの活性を終了する。 t 2から t 3間がパルス 1回分の消去時間である。図 44に本実施例の第 1の消去動作タイミング波形図を示す。 t 1のタイミングで選択セクタのワード線 Wl 1とメモリウヱルを選択し、 Vhおよび Vmwu 電圧の起動をかける。 S 1 D、 S 1 S、 S i D、 S i S、 BDC uが V s sであつても、 MOS トランジスタは ON状態となるため、選択セクタ側のメモリセルのチャネル電圧は Vmwuの— 4 Vとなる。また、 TRuの電圧を— 4 Vとすることにより Bu n f との電圧ショートを防止する。 t 4のタイミングでヮ一ド線を非選択、消去ワード線電圧 Vh、メモリゥヱル電圧 Vmwuの活性を終了する。 t 3から t 4間がパルス 1回分の消去時間である。

図 4 5に本実施例の第 2の消去動作タイミング波形図を示す。図 44と同様に V hおよび Vmwu電圧を立ち上げる。選択セクタの同一プロックのみをディス夕ーブのセクタとするために、同一ブロック内のチャネル電圧を一 4 V、他のブロックのチャネル電圧を V s sとする。 TRuを BDC uを一 4 Vとし、センスラッチ側から供給される B u n f の V s sをビット線 Bnに接続させ、 S 1 Sを V s s、 S 1 Dを一 4 Vとし選択ブロック内のチャネル電圧を— 4 V、 S i Dを V c c、 S i Sを一 4 Vとしチャネル電圧を V s sとする。 t 4のタイミングでワード線を非選択、消去ワード線電圧 Vh、メモリゥヱル電圧 Vmwuの活性を終了する。 t 3から t 4間がパルス 1回分の消去時間である。

図 4 6および図 4 7は、 V hの立ち上げを t 2とした波形であり、その他のタィミングは図 1 5および図 1 6と同一である。内蔵電源電圧の電流供給能力と負荷容量によって到達電位に達する時間は違ってくる。そのため、メモリウヱル電圧の立上り時の電圧到達時間がヮード線電圧の電圧到達時間に等しいタイミングで、電圧発生回路の起動をかけることにより、消去開始時間を明確にする。つぎに、メモリセルの書き込み動作を説明する。書き込み動作時の制御ゲートすなわちヮ一ド線をたとえば一 9 V程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば 4 V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側に

Fowl er-Nordheim トンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には 0 Vを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。

なお、書き込み動作時の非選択のワード線の電圧は、ドレイン電圧によるディスターブ（電子の放電）を防止するため電源電圧 V c cを印加している。そのため、メモリセルのソース電極を openとし、メモリセルを介した定常電流が流れることを防止する。

書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ヮ一ド線電圧である電源電圧 V c cの下限電圧 V c c m i nと非選択ヮード線電圧である接地電圧 V s sの 0 Vとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みべリファイのヮード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が 0 Vにならないような、 1 . 5 V程度に設定される。

なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビット線を介してドレイン端子に接続されているセンスラツチ回路内のフリップフ口ップにデータが蓄えられている。センスラツチ回路 S Lの回路図を説明する。メモリマツ卜とセンスラツチ回路 SLとの接続を図 37のオープンビット線方式で配置した場合のセンスラッチ回路 SLの回路図を図 38示す。

この図 38に示すセンスラッチ回路 SLにおいては、ビット線 Bunと Bdn に対してフリップフロップを含むセンスラッチ回路 S Lが接続されている。ビット線 Bunと Bdnに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路 S Lはビット線の偶数 Z奇数に対してコント口一ル信号を分けて接続しても良い。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側に接続されているのメモリセルのセンス動作中は、奇数ビット線の電位を V s sとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。

図 38に示すセンスラッチ回路 SLの構成をメモリマツト Memory Mat uのビット線 Bu 1を例に説明すると、ビット線 Bu 1には、ビット線の電位のプリチヤージを行うゲート信号 RCuを入力とする MOS トランジスタ Mlと、フリップフロップの情報をゲート入力信号とする MOS トランジスタ M 3を介してプリチヤージ信号 PC uをゲートとする MOSトランジスタ M2が接続されている。 M 2と M 3との接続は限定するものではなく、電源電圧 V c c側が M 2、ビット線側が M 3でもよい。ビット線 B u 1とフリップフロップ側配線 B u 1 f 間には、ゲート信号 TRuを入力とする MOSトランジスタ M4が接続されている。フリップフ口ップ側配線 B u 1 f には、フリップフ口ップの電位を接地電圧 V s sにデイスチャージするゲート信号 RSLuを入力とする MOSトランジスタ M5と、列アドレスに応じて列ゲート信号 Y a d dを入力としフリップフロップの情報をデ一夕出力する MOS トランジスタ M6と、ゲ一ト入力信号をフリップフロップの情報とする MOS トランジスタ M7が接続されている。 MOS トランジスタ!^ 7のドレインは共用信号 ALu、ソースは接地電圧 V s sとし、多段入力 NOR 回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧 V s sになることを判定する。

また、ビット線 Bu nには、図 3 9のメモリマツ卜の構成回路図に示すように、ビット線 Bunの電位を、ソース線電圧にデイスチャージを行うゲート信号 BDuを入力とする MOS トランジスタ力接続されている。

図 3 8および図 3 9において、少なくともソース、ドレインの拡散層に負電圧が供給される MOS トランジスタのゥエルは、メモリセルと同一のメモリウエル内に形成される。

以上、実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル ' スチル ' カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図 1 9によりコンピュータシステムについて ^Ά ^る。

以上のようにして、本実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。

以下、本発明の更に別の実施例を図面 4 9一 6 0に基づいて詳細に説明する。図 5 7により本実施例の半導体不揮発性記憶装置の構成を説明する。

本実施例の半導体不揮発性記憶装置は、たとえばしき、値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマツトにより構成されるフラッシュメモリであり、メモリマット Memory Mat、行アドレスバッファ回路 XADB、行ァドレスデコーダ回路 X DC R、センスアンプおよびデータラッチ共用のセンスラツチ回路 SNSと列ゲートアレイ回路 YG、列ァドレスバッファ回路 YAD B、列アドレスデコーダ回路 YD CR、入力バッファ回路 D I B、出力バッファ回路 DOB、マルチプレクサ回路 MP、モードコントロール回路 MC、コント口 —ル信号バッファ回路 CSB、内蔵電源回路 VSなどから構成されている。本実施例のメモリマツト Memory Matとセンスラッチ回路 S N Sとの接続は、ビット線 B 1から B nの 1本に 1つのセンスラツチ回路 SNSが設けられており、たとえば図 5 8に示すようにセンスラツチ回路 SNS 1から SNS nをメモリマット Memory Mat u、 dのビット線 B 1 uから B n u、 B 1 dから B n dに対してオープンビット線方式で配置する。

図 5 7の半導体不揮発性記憶装置において、コントロール信号バッファ回路 C SBには、特に制限されるものではないが、たとえば外部端子 ZCE、 ZOE、 /WE. S Cなどに供給されるチップィネーブル信号、アウトプットイネ一ブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路 MCには外部端子 RZ (/B) からレディノビジィ信号が入力されている。なお、本実施例における ZCE、 ZOE、 /WEなどの「/」は相補信号を表している。

さらに、内蔵電源回路 VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧 Vc cと接地電圧 V s sが入力され、消去（しきい値電圧を上げる）動作時のワード線電圧 Vh、そのべリファイワード線電圧 Vhv、書き込み（しきい値電圧を下げる）動作時のワード線電圧 V 1、そのべリファイヮ -ド線電圧 V 1 V、読み出しビット線電圧 V r b、読み出しリファレンスビッ卜線電圧 V r r、書き込み動作時のドレイン端子電圧 V 1 d、そのトランスファゲ —卜電圧 V 1 tなどが生成されるようになっている。電圧名の添字は、供給されるメモリマツ卜の添字 uZdと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。

ここで生成された各電圧は、ワード線電圧 Vh、 Vh v、 V I、 V l vおよびトランスファゲート電圧 V 1 tが行アドレスデコーダ回路 XDCRに、ビット線電圧 V r b、 V r r、 V I dおよびトランスファゲ一ト電圧 V 1 tがセンスラッチ回路 S N Sにそれぞれ入力されている。

この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号 AX、 AYを受ける行、列アドレスバッファ回路 XADB、 YADBを通して形成された相補アドレス信号が行、列アドレスデコーダ回路 XDCR、 Y DCRに供給される。また、特に制限されるものではないが、たとえば上記行、列ァドレスバッファ回路 XADB、 YADBは装置内部のチップイネ一ブル選択信号/ CEにより活性化され、外部端子からのアドレス信号 AX、 AYを取り込み、外部端子から供給されたァドレス信号と同相の内部ァドレス信号と逆相のァドレス信号とからなる相捕ァドレス信号を形成する。

行ァドレスデコーダ回路 XDCRは、行ァドレスバッファ XADBの相捕ァドレス信号に従ったメモリセル群のヮード線 Wの選択信号を形し、列ァドレスデコーダ回路 YDCRは、列ァドレスバッファ回路 YADBの相補ァドレス信号に従ったメモリセル群のビット線 Bの選択信号を形成する。これにより、メモリマット Memory Mat内において、任意のヮード線 Wおよびビット線 Bが指定されて所望とするメモリセルが選択される。

特に制限されるものではないが、たとえばメモリセルの選択は 8ビットあるいは 1 6ビット単位などでの書き込み、読み出しを行うために行ァドレスデコーダ回路 X D C Rと列ァドレスデコーダ回路 Y D C Rによりメモリセルは 8個あるいは 1 6個など力《選択される。 1つのデータブロックのメモリセルはヮード線方向 (行方向）に m個、ビット線方向（列方向）に n個とすると、 mxn個のメモリセル群のデ一タブ口ックが 8個あるいは 1 6個などから構成される。

上記メモリセルは、特に制限されるものではないが、たとえば E PROMのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。たとえば、 1 9 8 7年に発行された International Electron

Devices Meeting Tech. Dig. pp. 5 6 0 - 5 6 3において発表されたフラッシュメモリのメモリセルのトランジスタと同一の構造である。

図 5 2に示す NAND型では、複数のメモリセルを直列に接続した単位ブロックで、ビット線側およびソース線側とも MOS トランジスタを介して接続されている。

以下、本実施例のメモリマツ卜のレイァゥ卜構成について説明する。図 5 1は、従来例の特開平 7— 1 7 6 7 0 5号公報に記載されている図 5 0の概略レイァゥト図に対して、本発明の概略レイァゥト図を示す。図 5 1に示すように、ビット線 Bnは金属配線層 M 2とし、共通ソース線 S Lは、ワード線と平行方向に幅広の金属配線層 M 1で配置され、単位プロックのソースは単位プロック毎に共通ソ —ス線 S Lに接続されるレイァゥ卜構成である。

その共通ソース線の線幅は、ビット線の線幅の 1 0 0倍程度の幅広の配線を用いる。図 4 8に単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図 4 9にメモリマツ卜の金属配線層のレイァゥトの模式図を示す。

半導体不揮発性記憶装置のメモリセルアレイのメモリマツ卜において、共通ソ —ス線は、ビット線間に配置されずに、ワード線と平行であるレイアウト構成とする。共通ソース線の金属配線層は、ビット線に使用する金属配線層より先の製造工程で形成される。ダミーメモリセル列を含むメモリマットの終端には、ビット線と同じ層の金属配線層で列方向（ビッ卜線と平行）の共通ソース線が配置されるレイアウト構成である。

図 5 4に共通ソース線の幅が十分に幅広く抵抗が小さい場合のメモリセルァレィの等価回路を示す。共通ソース線 S Lの配線が十分に幅広く抵抗値が小さいため、ソース側の M O S トランジスタ以降のソース抵抗の値は一定値となる。従つて、基板バイアス効果によるメモリセルのしきい値電圧は、ワード線単位すなわちセクタ単位でばらつきをもたない。また、図 5 0の共通ソース線の下に形成されていたダミーメモリセル列を廃止することにより、装置のサイズの小型化を図ることができる。

本実施例の半導体不揮発性記憶装置の製造方法は、従来技術の特開平 7— 1 7 6 7 0 5号公報に記載されている製造方法に金属配線層と、その金属配線層と接铳するコンタクトホ一ルを新たに工程を追加したものである。

次に、消去動作および書き込み動作について説明する。消去動作後のメモリセルのしきい値電圧を、読み出し時のワード線電圧である電源電圧 V c cの上限電圧 V c c m a X以上とするには、メモリセルの制御ゲートであるワード線に 1 6 V程度の高電圧を印加して、チャネル内の電子が浮遊ゲート内に Fowl er- Nordheimトンネル現象で注入させる。また、メモリウヱルにー 4 V負の電圧を加えることで、ワード線電圧を 1 2 Vと下げることができる。

書き込み動作では、ヮード線を一 9 V程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば 4 V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側に Fowl er- Nordhe im トンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には 0 Vを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。

書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ヮ一ド線電圧である電源電圧 V c cの下限電圧 V c cm i nと非選択ヮ一ド線電圧である接地電圧 V s sの 0 Vとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みべリファイのヮード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が 0 Vにならないような、 1. 5 V程度に設定される。

なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビッ卜線を介してドレイン端子に接続されているセンスラツチ回路内のフリップフ口ップ FFにデータを蓄えられている。

次に、読み出し動作およびべリファイ動作について説明する。ベリファイ動作は、ワード線電圧を検証する電圧値例えば、書き込みべリファイでは 4. 2Vに、消去べリファイでは 1. 5 Vに設定し、読み出し動作と同様の動作を行う。図 5 8にセンスラツチ回路 SNSの回路図を、図 59に読み出し動作のタイミング波形図を示す。図 58に示すように、メモリマット Memory Mat u/dとセンスラツチ回路 SNSとの接続をオープンビッ卜線方式で配置している。ビッ卜線 Bn uと Bn dに対してフリップフロップ FFを含むセンスラッチ回路 SNSが接続されている。ビット線 Bnuと Bn dに対して同一（等価）の接続構成を有している。さらに、センスラッチ回路 SNSはビット線の偶数 Z奇数に対してコントロール信号を分けて接続している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、図 59の夕イミング波形図に示すように、たとえば偶数ビット線側に接続されているメモリセルのセンス動作中は、奇数ビット線の電位を V s sとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。

図 58に示すセンスラッチ回路 SNSの構成をメモリマット Memory Mat uのビット線 B 1 Uを例に説明すると、ビット線 B 1 uには、ビット線の電位のプリチャージを行うゲート信号 RP e uを入力とする MOSトランジスタ Mlと、ビット線の電位をデイスチャージを行うゲート信号 BDe uを入力とする MOSトランジス夕 M 5が接続されている。ビット線 B 1 uとフリップフロップ FF側配線 B 1 f u間には、ゲート信号 TRe uを入力とする MOSトランジスタ M2力く接続されている。フリップフ口ップ側配線 B 1 f uには、フリップフ口ップの電位を接地電圧 V s sにディスチャージを行うゲート信号 RF e uを入力とする M OSトランジスタ M 3と、列ァドレスに応じて列ゲー卜信号 Ya d dを入力としフリップフロップ FFの情報をデータ出力を行う MOSトランジスタ M4が接続されている。

読み出し動作を図 5 9のタイミング波形図を用いて説明する。選択マツト側を Memory Mat u側とし、ビット線の even側に接続されているメモリセルのしきい値電圧が書き込みメモリセル、 odd側のメモリセルが消去のメモリセルとした。

t 1でワード線を選択し、ワード線電位が上がりきる t 3前の t 2でビット線およびサブビット線 Sub Bit Line にプリチャージ電圧を加える。すなわち、 t 2で、ビット線のリセット信号 BD e u/dを非活性、ビット線側 MOSトランジス夕のゲート信号 S i D uZdを活性、 t 2か t 3間にプリチャージ信号 RP e u/dを活性する。選択メモリセルのドレイン電圧を 1 Vすなわち、ビット線 B n uの電位を 1 V、非選択側のビット線電位を 0. 5 Vとするために、トランスファ MOSトランジスタのしきい値電圧を考慮し、 RP e uの電位を 2. 0 V、 RP e dの電位を 1. 5 Vとする。

ワード線およびビット線の電圧が到達電位に達した t 3から t 4間では、メモリセルのしきい値電圧によってビッ卜線の電位が放電される。そのため、 t 3でソース線側 MOS トランジスタのゲート信号 S i S u/dを活性、 t 4でビット線側 MOS トランジスタのゲート信号 S i D u/dを非活性する。また、 t 2から t 4間にはフリップフロップ FFのリセット信号 RF e u/dが活性す

-So

t 4から t 5間で、フリップフロップ FFにメモリセルのしきい値電圧情報を取り込む。 TRe u/dを選択し、 even側のフリップフロップ F Fの電源電圧 VEP e、 V FN eを活性することでデータの取り込みが行える。すなわち、メモリセルの情報であるしきい値電圧が低い場合、ビット線の電位は放電されており、リファレンス電圧以下の時に、フリップフロップ FFのデータは接地電圧の Vs sとなる。メモリセルのしきい値電圧が高い場合には、プリチャージ電圧を保っているため、フリップフロップ FFのデータは電源電圧の Vc cとなる。

t 5から t 6間は、 even側のビット線およびサブビット線 Sub Bit Line. サブソース線 Sub Source Line を接地電圧 V s sに放電する。

次に、 odd側の読み出し動作を even側の読み出し動作と同様に t 6から t 7間に行う。

even側および odd側のフリップフロップ F Fへのメモリセルのデータの取り込みが終了した時点で、列ゲートアレイ回路 YGのゲート信号の列アドレスを選択して、入出力端子 I /0にメモリセルの情報を読み出す。

本実施例により、メモリセル情報の読み出しでは、図 5 6に示すしきい値電圧差厶 V t hを小さくすることができ、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減、さらに、装置の面積を低減できる。以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しな L、範囲で種々変更可能であることはいうまでもない。さらに、ノート型パーソナルコンピュータ、携帯情報端末などのコンピュータシステムにおいては、システムに揷脱可能に設けられる PC力一ドなどが用いられ、この PCカードはたとえば図 60に示すように、 ROMおよび RAMを有する中央処理装置 CPUと、この CPUとの間でデータの送受信が可能に接続されるフラッシュアレイ FLASH— ARRAY、コントローラ Controller と、デ一夕の送信が可能に接続されるコントロールロジック回路 Control Logic. バッファ回路 Buffer、インタフヱース回路 Interface などから構成されている。

また、この P Cカードにおいては、フラッシュアレイ FLASH— ARRAY, コントロールロジック回路 Control Logic, バッファ回路 Buff er、インタフエ一ス回路 Interface の間でデータの送受信が可能となっており、 PCカードはシステム本体への揷入状態においてィンタフヱ一ス回路 Interface を介してシステムバス SYSTEM— BUSに接続されるようになっている。

たとえば、中央処理装置 CPUは 8ビッ卜のデータ形式により全体の管理を行い、インタフヱ一ス制御、書き換えおよび読み出し動作制御、さらに演算処理などを司り、またフラッシュアレイ F L A S H— A R R A Yはたとえば 3 2 Mビットのフラッシュデバイスアレイで形成され、たとえば 1セクタは 5 1 2バイトのデータエリアと 1 6バイトのュ一ティリテイエリアからなり、 8 1 9 2セクタ力く 1デバイスとなっている。

また、コントローラ Control ler は、セルベースまたはディスクリート I Cなどから形成され、 D R A Mまたは S R A Mなどによるセクタテーブルが設けられている。コントロールロジック回路 Control Logi cからは、タイミング信号、コントロール信号が発生され、またバッファ回路 Buffer は書き換え時のデータの一時的な格納のために用いられる。

以上のように、フラッシュメモリなどの記憶装置は P C力一ドにも用いることができ、さらにこの不揮発性の半導体記憶装置は電気的にデータの書き換えが要求される各種システムに広く用いることができる。

産業上の利用可能性

書き込み動作（しきい値電圧を下げる動作）シーケンスに、低しきい値べリフアイと選択戻し動作とを追加することにより、 errat i c 現象を抑制することができる。従って、 errat i c現象を考慮して書き換え回数の制約を決めることなく、書き換え回数を大幅に向上させることが可能となる。

書き込み動作（しきい値電圧を下げる動作）シーケンスに、低しきい値べリフアイ、選択戻し、高しきい値べリファイ、再選択書き込みの動作シーケンスとを追加することにより、書き込み対象のメモリセルのしきい値電圧を、低しきい値ベリファイヮ一ド線電圧から高しきい値べリファイヮ一ド線電圧の範囲内に押さえることができるので、読み出し動作マ一ジンの向上を図ることが可能となる。特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作、選択戻し動作および再選択書き込み動作を Fowl er-Nordheimトンネル現象を利用することで、低電圧の単一電源化を図り、さらに errat i c現象を抑制し、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。

消去動作に必要とされるメモリセルへの印加電圧 1 6 Vを、選択ワード線に 1 2 Vを加え、メモリゥヱルに— 4 Vを加えることによって、消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、ゲート絶縁膜を 1 9 nm、ゲ一ト長を 1〃m程度とする M O S トランジスタを使用することができ、半導体不揮発性記憶装置のチップサイズを低減させることが可能となる。

消去が選択されたセクタに対して、ワード線およびメモリゥヱルに加える電圧の立上り波形を数 //秒から数 + 秒とすることによって、メモリセルのしきい値電圧を書き換える電界力急激にかかることを防止でき、書き換え回数を向上させることが可能となる。

特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作を Fowl er-Nordhe im トンネル現象を利用することで、低電圧の単一電源化を図り、さらに書き換え回数の向上を図ることにより、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。

メモリセルアレイマツ卜の共通ソース線を単位ブロックのメモリセル列毎に接続し、ビット線間にダミーメモリセル列を配置しないことによって、メモリマツ卜のサイズを 3 %低減でき、半導体不揮発性装置のチップサイズを低減させることが可能となる。

共通ソース線の配線幅をビット線の配線幅に対して 1 0 0倍程度の太い配線とすることで、同一のヮード線すなわちセクタに接続されているメモリセルに加わる基板バイアスは一定となり、セクタ単位での情報の読み出し安定化、すなわち、しきい値電圧ばらつきを低減させることが可能となる。

Claims

補正書の請求の範囲 [ 1 9 9 7年 1月 2 7日（2 7 . 0 1 . 9 7 ) 国際事務局受理：出願当初の請求の範囲 i及び 8は補正された；他の請求の範囲は変更なし。（6頁） ]

1. (補正後）それぞれが制御ゲート（1 ) 、ドレイン（2 ) およびソース

( 3 ) を有する複数のメモリセルを一括または選択的にしきい値電圧を下げた後、ワード線（WL ) に接続されているメモリセル群単位で、一括にしきい値電圧を検証（ベリファイ）し、その後、所定のしきい値電圧よりも低いメモリセルにつ、て選択的にそのしき、値電圧を一括して上げる動作手段を備えたことを特徴とする半導体不揮発性記憶装置。

2. 前記しき、値電圧に対応してしき、値電圧を上げる動作手段を複数回に分け、繰り返し行うベリフアイ後メモリセルのしきい値状態に応じてメモリセノレ毎にしきい値電圧を上げる動作手段を備えたことを特徴とする請求項第 1項記載の半導体不揮発性記憶装置。

3. 前記べリファイ時の選択ワード線電圧は、 1回目に行うベリファイ時のヮ一ド線電圧と、繰り返し行うベリファイ時のヮード線電圧とが必ずしも一致の電圧でないことを特徴とする請求項第 2項記載の半導体不揮発性記憶装置。

4. 書き込みデータを書き込みべリファイ時のヮード線電圧より高い電圧で再び読み出し、書き込みべリファイ時のヮ一ド線電圧より高いメモリセルしきい値電圧を再び下げる動作手段を備えたことを特徴とする請求項第 2項記載の半導体不揮発性記憶装置。

5. 前記しきい値電圧を上げる動作と、前記しきい値電圧を再び下げる動作とを装置内部であらかじめ規定する回数を繰り返すことを特徴とする請求項第 4項記載の半導体不揮発性記憶装置。

6. 制御ゲート（ 1 ) 、ドレイン（2 ) およびソース（3 ) を有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）の制御ゲート（1 ) が共通に接続されたワード線（W L ) と、前記複数のメモリセルのドレイン（2 ) が共通に接続されたビット線（B L ) とを有し、ビット線（B L ) 毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップ（F F ) と、ベリファイ後のメモリセルのしきい値状態に応じてビッ卜毎にフリップフロップ補正された用紙 (条約第 19条） (FF) の再データを自動設定を行う回路、総称センスラッチ回路（SL) を備

補正された用紙 (条約第 19条) えたことを特徴とする半導体不揮発性記憶装置。

7. 請求の範囲第 1， 2 , 3 , 4， 5項記載の半導体不揮発性記憶装置を用いたコンピュータシステムであって、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有することを特徴とするコンビュ一夕システム。

8. (捕正後）それぞれが制御ゲート（1 ) 、ドレイン（2 ) およびソース

( 3 ) を有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイのメモリマットと、前記複数のメモリセル群 (セクタ）の制御ゲート

( 1 ) が共通に接続された、ワード線（W L ) 単位のセクタでメモリセルのしきい値電圧を上げる動作を一括に行う消去動作において、ワード線（W L ) に印加する正の電圧とメモリゥヱル及び前記複数のメモリセル群のソースに印加する負の電圧とに分配し、前記複数のメモリセル群のドレインをオープンとしてメモリセルの情報を書き換えることを特徵とする半導体不揮発性記憶装置。

9. 前記半導体不揮発性記憶装置のワード線（WL ) に印加する正の電圧の絶対値がメモリゥエルに印加する負の電圧の絶対値より大きいことを特徴とする請求項第 8項記載の半導体不揮発性記憶装置。

10. 前記半導体不揮発性記憶装置の消去動作において、メモリマットを構成するセクタは、消去動作が選択され、ワード線（WL ) に正の電圧が印加されたセクタ（選択セクタ）、消去が非選択でワード線（WL ) 電圧とメモリウエル電圧が異なるセクタ（非選択セクタ）、さらに消去力く非選択でワード線（WL ) 電圧とメモリセルのソース（3 ) · ドレイン（2 ) 間電圧（チャネル電圧）が等しいセクタ（完全非選択セクタ）を備えたことを特徴とする請求項第 8項記載の半導体不揮発性記憶装置。

11. 前記半導体不揮発性記憶装置の消去動作におけるメモリゥル電圧の絶対値は、読み出し時のヮード線電圧以下であることを特徴とする請求項第 8項記載の半導体不揮発性記憶装置。

12. 前記半導体不揮発性記憶装置が、複数のメモリマツ卜に分割され、選択セクタと非選択セクタが同一のメモリマツトであり、それ以外のメモリマツトを構成するセクタは完全非選択セクタであることを特徴とする請求項第 1 0項記載の補正された用紙 (条約第 1 ) 半導体不揮発性記憶装置。

補正された用紙 (条約第 1條)

13. 前記半導体不揮発性記憶装置の完全非選択セクタが、消去動作においてメモリウエルに負電圧を加え、チャネル電圧とワード線（WL ) 電圧が接地電圧となるメモリセル、またはメモリウヱル電圧とチヤネル電圧とヮード線電圧が接地電圧であるメモリセルからなることを特徵とする請求項第 1 0項記載の半導体不揮発性記憶装置。

14. 前記複数のメモリセノレが並列に接続された単位プロックと、該メモリセルのドレイン（2 ) が MO S トランジスタを介してビット線に接続され、該メモリセルのソース（3 ) 力 \ MO S トランジスタを介してソース線に接続され、選択セクタと非選択セクタを同一の単位プロックに含み、それ以外のプロックを構成するセクタは完全非選択セクタからなることを特徴とする請求項第 1 3項記載の半導体不揮発性記憶装置。

15. 前記半導体不揮発性記憶装置が P型半導体基板上に形成され、メモリウ二ルと請求項 7記載の MO S トランジスタのゥヱルが、該基板と電気的に分離されていることを特徴とする請求項第 1 3項記載の半導体不揮発性記憶装置。

16. 前記半導体不揮発性記憶装置の消去が選択されたセクタに対して、ワード線（WL ) およびメモリウエルに加える電圧の L り波形を数秒から数 +〃秒とすることを特徵とする請求項第 8， 1 1又は 1 3項記載の半導体不揮発性記憶

17. 前記半導体不揮発性記憶装置のメモリゥュル電圧の立上り時の電圧到達時間がワード線（WL ) 電圧の電圧到達時間に等しいことを特徴とする請求項第 1 6項記載の半導体不揮発性記憶装置。

18. 前記半導体不揮発性記憶装置を用いたコンピュータシステムであって、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有することを特徴とする請求項第 8， 1 1， 1 3， 1 6又は 1 7項に記載のコンピュータシステム。

19. それぞれが制御ゲート（1 ) 、ドレイン（2 ) およびソース（3 ) を有する不揮発性半導体メモリセルを列方向に複数個接続した単位プロックを該メモリセルのドレインが M O S トランジスタを介してビット線（B L ) に複数個配置したメモリセルアレイにおいて、ビット線（B L ) に使用する金属配線層は、行方補正された 1¾ ^条約第¹⁹条) 向（ワード線（WL) と平行）に配置した共通ソース線（S L) の金属配線層より後の製造工程で形成され、列方向（ビッ卜線と平行）の共通ソース線（S L) は、ダミーメモリセル列を含むメモリアレイの終端に配置し、該行方向に配置した共通ソース線（S L) と電気的に接続されていることを特徴とする半導体不揮発性記憶装置。

20. 請求項第 1 9項記載の半導体不揮発性記憶装置において、メモリセルの読み出し動作および書き換え後のメモリセルのしきい値電圧の検証読み出し（ベリフアイ）動作を、メモリセルの制御ゲート（1 ) が共通に接続されたワード線 (WL) 単位で一括に行ない、ビット線（B L) 毎にセンス動作と書き換えデー夕のラッチ動作を行うセンスラッチ回路を備えていることを特徴とする半導体不

21. 請求項第 1 9項記載の半導体不揮発性記憶装置の行方向に配置した該共通ソース線（S L) の金属配線の幅は、該ビット線の金属配線幅の 1 0 0倍以上の配線幅で配置することを特徴とする半導体不揮発性記憶装置。

22. 請求項第 1 9項記載の半導体不揮発性記憶装置において、該単位ブロックのメモリセルのソースは、 MO S トランジスタを介して共通ソース線（S L ) に接続されることを特徵とする半導体不揮発性記憶装置。

補正された闲紙 (条約第 19条) 条約 1 9条に基づく説明書 (1) 半導体不揮発性記憶装置に関する請求の範囲第 1項において、「動作手段力所定のしきい値電圧よりも低いメモリセルについて選択的にそのしきい値電圧を一括して上げる」ことを明確にした。補正の根拠は、本願明細書第 6頁第 18行から第 26行の記載にある。

(2) 引用例の特開平 4- 153999では、第 5頁左上欄第 4行から第 6行に「すべてのメモリトランジスタのフローティングゲートに電子が注入されて、しきい値は高くなる。」と記載されており、「選択的にそのしきい値電圧を上げる」ものではない。

また、別の引用例の特開平 6- 28875では、図 2(B)から明らかな通り、ビット線 (BL)を一本ずつ選択してメモリセルを一つずつ書き込みを行っています（第 5カラム第 20行—第 34行参照）。したがって、「しきい値電圧を一括して上げる」ものではない。

(1) 半導体不揮発性記憶装置に関する請求の範囲第 8項において、「メモリウエル及び前記複数のメモリセル群のソースに印加する負の電圧とに分配し、前記複数のメモリセル群のドレインをオープンとしてメモリセルの情報を書き換える」ことを明確にした。補正の根拠は、本願明細書第 34頁第 2行から第 6行の記載にある。

(2) 引用例の特開平 6-176587では、表 1に書き込み時にビット線に 5V、ソースに 0V、ゥヱルに- 2Vが記載されており、請求項 8の「ドレインがオープン、ソース及びゥルが負電圧」とは異なり、本願明細書第 34頁第 5行から第 6行に記載の「定常電流防止」の効果を得るものではない。

(1) 半導体不揮発性記憶装置に関する請求の範囲第 6項において、補正は行つていないが、引用例の特開平 2- 40199 ではべリファイを行う記載がないので、「ベリファイ後のメモリセルのしきい値状態に応じてビッ卜毎にフリップフ口ップの再データを自動設定する回路」を示してはいない。