WO1998013862A1 - Dispositif a semi-conducteur et son procede de fabrication - Google Patents

Dispositif a semi-conducteur et son procede de fabrication Download PDF

Info

Publication number
WO1998013862A1
WO1998013862A1 PCT/JP1996/002758 JP9602758W WO9813862A1 WO 1998013862 A1 WO1998013862 A1 WO 1998013862A1 JP 9602758 W JP9602758 W JP 9602758W WO 9813862 A1 WO9813862 A1 WO 9813862A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
metal layer
layer
main surface
semiconductor wafer
Prior art date
Application number
PCT/JP1996/002758
Other languages
English (en)
French (fr)
Inventor
Masahiro Tamaki
Kazuo Hayashi
Shozui Takeno
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Denki Kabushiki Kaisha filed Critical Mitsubishi Denki Kabushiki Kaisha
Priority to JP51547398A priority Critical patent/JP3662260B2/ja
Priority to PCT/JP1996/002758 priority patent/WO1998013862A1/ja
Publication of WO1998013862A1 publication Critical patent/WO1998013862A1/ja
Priority to US09/169,928 priority patent/US6136668A/en
Priority to US09/642,830 priority patent/US6329671B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Description

明細書
半導体装置およびその製造方法 技術分野
本発明は、 半導体装置およびその製造方法に関 し、 よ り 特定的には、 半導体ウェハから半導体チ ッ プに分離するた めの方法およびそれによ り得られる半導体チ ッ プの構造に 関する ものである。
π景技術
現在、 化合物半導体ウェハを半導体チ ッ プに分離するに は、 主にダイ シング法が用いられている。 以下、 そのダイ シング法を用いた半導体ウェハの分離方法を説明する。 図 2 8 〜図 3 0 は、 ダイ シング法を用いた半導体ウェハ の分離方法を工程順に示す概略断面図である。 また図 3 1 〜図 3 3 は、 図 2 8 〜図 3 0の G - G線に沿う概略断面図 である。
まず図 2 8 と図 3 1 とを参照して、 半導体ウェハ 4 c を なす半導体層 1 の表面に、 ダイ シングライ ン領域 2 によ つ て互いに分離されるよ う に複数個の機能素子 3が配置 · 形 成される。 この後、 たとえば研磨法などによ り半導体層 1 の裏面が研磨されて、 半導体ウェハ 4 c は 4 0 0 〃 m以下 の厚みに薄板化される。 この薄板化された半導体層 1 の裏 面に、 半導体チッ プをパッ ケージにダイボン ドする ときの 半田接着層と して 1 ( m以下の厚みで金属層 5 が形成され る o 図 2 9 と図 3 2 とを参照して、 このよ うに準備された半 導体ウェハ 4 cの裏面の金属層 5が、 引仲し可能なェキス パン ドシ一 卜 2 3 に張りつけられる。 この後、 ダィサ一に よって、 ダイ シングラ イ ン領域 2 に沿つて半導体ウェハ 4 cが切断される。
図 3 0 と図 3 3 とを参照して、 この 導体ウェハ 4 の 切断によって、 半導体ウェハ 4 c は各半導体チ ップ 1 0 c に分割される。 この後、 エキスパン ドシー ト 2 3を引伸ば すこ とで、 各半導体チッ プ 1 0 cの [01隔が広がり、 各半導 体チ ッ プ 1 0 cの取出 （回収） が容易になる。
なお、 半導体ウェハ 4 cのダイ シング時にエキスパン ド シ一 ト 2 3 に も若干切込み 2 3 aが入る。
図 3 4 は、 このダイ シングによ り分割された半導体チ ッ プ 1 0 c の構成を概略的に示す斜視図である。 また図 3 5 と図 3 6 とは、 図 3 4の H— H線と I — I線とに沿う概略 断面図である。
図 3 4〜図 3 6を参照して、 上記のダイ シングによ り分 割された半導体チップ i 0 cでは、 半導体層 1 の表面に機 能素子 3が形成されており、 この周囲を取囲むようにダイ シングライ ン領域と して素子が形成されなかった領域 2 a が分布する。 また半導体層 1 の裏面全面には金属層 5が形 成されている。
上述した化合物半導体デバイスのう ち特に、 高出力 F E T (Field Effect Transistor)のよ うな熱抵抗低減を必要 とするデバイスでは、 図 2 8 と闵 3 1 とに示すよ うに半導 体ウェハ 4 c の厚みを 5 0 m以下に薄板化する必要があ る。 このよ う に 5 0 〃 m以下に薄板化した場合、 ハン ド リ ング時に半導体ウェハ 4 c が割れるおそれがある。 そこで、 半導体ウェハ 4 c を補強するために半導体ウェハ 4 c の裏 面に金属層 5 を 1 m以上の膜厚で形成する必要がある。
しかしながら、 金属層 5 が形成された状態で、 ダイ シン グを行なう と、 ダイサ一の刃に金属層 5 の金属が付着して ダイサ一のヌ Jの目詰ま りが生じる、 あるいはダイサ一の刃 の摩耗が激し く なる といった問題が生じる。
この問題を解決するため、 従来、 5 0 / m以下の 1?みの 半導体ウェハを分離する方法と してゥ エ ツ 卜エッチン グ法 が用いられてきた。 以下、 そのゥ ヱ ッ トエッチング法を用 いた半導体ウェハの分離方法について説明する。
図 3 7〜図 3 9 は、 ウ エ ッ トエッチング法を用いた半導 体ウェハの分離方法を工程順に示す概略平面図および模式 図である。 また図 4 0 と図 4 1 とは、 図 3 7 と図 3 8 との J 一 J線に沿う概略断面図であり、 図 4 2 は図 3 9 の工程 に対応した半導体チッ プの状態を示す模式図である。
まず図 3 7 と図 4 0 とを参照して、 半導体ウェハ 4 dを なす半導体層 1 の表面に、 分離ライ ン領域 2 によって互い に分離されるよう に複数個の機能素子 3が配置 ， 形成され る。 この機能素子 3 が形成された半導体ウェハ 4 dの表面 、 接着材料 3 1 によってガラスなどの補強板 2 1 に張り つけられる。 この状態で、 半導体層 1 の裏而が研麿などさ れ、 半導体ウェハ 4 d は 5 0 〃 m以下の 15みに薄板化され る。 この薄板化された半導体ウェハ 4 d の表面全面に金属 層 5 が形成される。 この金属屑 5 は、 通常の 真製版法な どによ りパターニングされ、 機能素子 3 と対応する裏面位 置に残存される。 このパターニン グされた金属層 5 をマス ク と して半導体ウェハ 4 d にゥ ヱ ッ 卜エッ チ ングが施され る。
図 4 1 を参照して、 このウ エ ッ トエッチ ングによ り、 半 導体層 1 の裏面から表面に貫通する溝か形成され、 半導体 ウェハ 4 d は、 複数個の半導体チ ッ プ 1 0 d に分離される。 この状態で、 接着材料 3 1 を溶かすために半導体チ ッ プ 1 () d および補強板 2 1 が有機溶剤に浸潰される。
図 3 9 と図 4 2 とを参照して、 ^機溶媒 5 0への浸潰に より、 接着材料 3 1 が溶け、 補強板 2 1 から半導体チ ッ プ 1 0 dが剝離する。
図 4 3 は、 このゥ エ ツ トエッチ ン グによ り分割された半 導体チ ッ プ 1 0 dの構成を概略的に示す斜視 Iである。 ま た図 4 4 と図 4 5 とは、 図 4 3 の K— K線と L 一 L線とに 沿う概略断面図である。
図 4 3 〜図 4 5 を参照して、 上記のゥ ヱ ッ 卜エッ チ ング により分割された半導体チ ッ プ 1 0 dでは、 半導体層 1 の 表面に機能素子 3 が形成されており、 この周囲を取囲むよ う に分離用領域と して素子が形成されなかった領域 2 b力 分布する。 また半導体層 1 の裏面全面には金属層 5 が形成 されており、 この金厲層 5 の端部は、 半導体層 1 の裏 端 部よ り外周側へ突出 している。 また半導体層 1 の側面は、 機能素子 3 が形成された表面から金属屑 5が形成された裏 面に向かって窄ま った形状を打している。
このゥ ヱ ッ 卜エ ッチ ングを用いる方法によれば、 ダィ シ ング法を fflいないため、 ダイサ一のヌ Jに金属層 5 が目詰ま りするこ となどはない。
しかしながら、 この方法では、 図 3 9 と図 4 2 とに示す よ う に有機溶媒 5 0 中に半導体チ ップ 1 0 dがばらばらに 散在する こ とになる。 このよう にばらばらに散在し規則正 し く 配置されていない状態で、 ピンセ ッ 卜によるハン ド リ ングで半導体チッ プ 1 0 dを採取するには、 過大な時間が 必要になる という問題点があつた。
また、 散在したチ ッ プを回収し、 乾燥後、 大気中で他の 容器に移 し替える ときに、 半導体チ ップ 1 O d は他の半導 体チ ップ 1 O dや容器に何度も衝突を繰返す。 これによ り、 半導体チ ップ 1 0 dの表面には多 く の傷、 さ らには半導体 の欠け片等の多 く の付着が生じてしま うため、 半導体チッ プ 1 0 dの多 く が外観不良になる という問題点があった。 発明の開示
この発明の目的は、 上記のような問題点を解決するため になされたもので、 ダイサ一の刃の目詰ま りや摩耗を防止 するとと もに、 半導体チ ップのピンセッ トによる回収を容 易に し、 かつ半導体チ ッ プの外観ィ、良の生じに く い半導体 装置およびその製造方法を提供する こ とである。
本発明の一の局面に従う半導体装置の製造方法は、 以下 の工程を備えている。
まず互いに対向する第 1 および第 2 の: 面を有し、 かつ 機能素子を仃する複数の素子形成領域と、 第 1 および第 2 の主面の双方において素子形成領域の周囲を取囲んで複数 の素子形成領域を互いに分離する分離用領域とを打する半 導体層を含む半導体ウェハが準備される。 そ して素子形成 領域の周囲を取囲むよ う に分離用領域内の f-導体層の第 1 の主面上に金属屑が形成される。 そ して第 1 の主面の全面 上を覆う よ う に半導体ウェハに補強層か接着される。 そ し て半導体層の第 2の主面の分離用領域に選択的にエツチ ン グを施すこ とによ り、 第 2 の主面から金属層にのみ達する 孔が、 素子形成領域の周囲を取囲むよ う に形成される。 そ して半導体ウェハから補強層が取外される。 そ して金属層 に レーザが照射され、 金属層を溶融させて切断し、 複数の 素子形成領域を互いに分離して半導体チ ッ プか形成される。
本発明の半導体装置の製造方法では、 エッチングと レー ザ溶融とを用いて半導体ウェハが半導体チ ッ プに分割され る。 このため、 ダイ シ ングによ り半導体ウェハを分離する こ とはな く 、 ダイサ一の刃が金属層によ り 目詰ま りを起こ したり、 摩耗するこ とは防止される。
また、 補強層を半導体ウェハから取外す際に半導体ゥェ ハから分離された半導体層の各々 は金属層によって連結さ れている。 このため、 fj"機溶媒中に各半導体層がばらばら に散在するこ とはない。 また最終的に金厲層はレ一ザによ り溶融切断されて各半導体チ ッ プは分離される。 よって、 各半導体チ ッ プに分離される際にも各半導体チ ッ プがばら ばらに散在する こ とはない。 よ って、 ばらばらに散在する こ とで、 各半導体チ ッ プ回収の時間が長く なるこ とは防止 される。 また各半導体チ ッ プがばらばらに散在し、 互いに 傷つけ合ったり、 半導体の欠け片がチ ップに付着するこ と 等で外観不良が生じるこ と も防止される。
上記局面において好ま し く は、 半導体ウェハから補強 (g を取外した後、 半導体ウェハの第 2 の主面に引伸 し可能な シ一 卜が張りつけられる。 そ してレーザを金属層に第 1 の 主面側から照射する こ とによ り複数の素子形成領域を互い に分離した後、 シー トを引伸すこ とによ り複数の半導体チ ッ プの間隔が広げられる。
これによ り、 各半導体チ ッ プの間隔を広げるこ とができ るため、 各半導体チ ッ プの回収がよ り容易になり、 回収の ための時問をより短縮するこ とができ る。
上記局面において好ま し く は、 半導体ウェハは、 第 1 の 主面において素子形成領域の周囲を取囲むよう に分離用領 域に形成された溝を有するよ うに準備される。 この金属層 は第 1 の主面の溝内に形成される。
このよ う に金属層が溝内に形成されるこ とによ り、 金属 層を機能素子から離れて配^するこ とかできる。 このため、 金属層をレーザ溶融する際に、 金厲層の飛散溶融物が発生 しても、 その飛散溶融物が機能素子上へ飛散するこ とが防 止される。
また金属屑を機能素子から離れて配 (Sする こ とが可能と なるため、 ワイヤボンデ ィ ング時にワイヤが、 溶断された 金属層に接触するこ と も防止するこ とかできる。
上記局面において好ま しく は、 孔が形成された後、 半導 体ウェハの第 2主面全面を覆い、 かつ金属層に接する第 2 の金属層が形成される。 レーザの照射によ り、 金属層 と第
2 の金属層とが溶融によ り切断される。
このように第 2 の金厲曆を形成するこ とによ り、 よ り一 層半導体ウェハの補強の効果を向上するこ とができ、 割れ などの発生をより一層防止するこ とができる。
本発明の半導体装置は、 半導体層と、 金厲層と、 レーザ 溶融部とを備える。
半導体層は、 主表面を有し、 かつ機能素子を有する素子 形成領域を有する。 金属層は、 素子形成領域の周囲を取囲 むよ う に主表面上に形成されている。 この金属層の内周側 端部は素子形成領域と距離を隔てて配置されており、 外周 側端部は半導体層の主表面の端部よ り外周側へ突出 してい る。 レーザ溶融部は、 外周側端部に形成され、 ラ ウ ン ド形 状を有している。
本発明の半導体装置では、 外観不良が生じに く い。 図面の簡単な説明
図 1 は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 1 工程を示す概略平面図である。
図 2は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 2工程を示す概略平面 (¾|である。
図 3は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 3丁.程を示す概略平面図である。
図 4 は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 4工程を示す概略平面図である。
図 5 は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 5工程を示す概略平面冈である。
図 6 は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 6工程を示す概略平面図である。
図 7 は、 本発明の実施の形態 1 における半導体装置の製 造方法の第 7工程を示す概略平面図である。
図 8 は、 図 1 の A — A線に沿う概略断面図である。
図 9 は、 図 2の A — A線に沿う概略断面図である。
図 1 0 は、 図 3の A — A線に沿う概略断面図である。 図 1 1 は、 図 4 の A - A線に沿う概略断面図である。 図 1 2は、 図 5の A — A線に沿う概略断面図である。 図 1 3は、 図 6の A - A線に沿う概略断面図である。 図 1 4 は、 図 7の A — A線に沿う概略断面図である。 図 1 5 は、 本発明の実施の形態 1 における半導体装置の 構成を概略的に示す平面図である。 図 1 6 は、 図 1 5の C 一 C線に^う概略断面図である。 図 1 7 は、 図 1 5の D _ D線に沿う概略断面図である。 図 1 8 は、 本発明の実施の形態 2 における半導体装置の 製造方法の第 1 工程を示す概略断 ffi図である。
図 1 9 は、 本発明の実施の形態 2 における半導体装置の 製造方法の第 2工程を示す概略断面図である。
図 2 0 は、 本発明の実施の形態 2における半導体装置の 製造方法の第 3工程を示す概略断面図である。
図 2 1 は、 本発明の実施の形態 2 における半導体装置の 製造方法の第 4工程を示す概略断面図である。
図 2 2 は、 本発明の実施の形態 2における半導体装 の 製造方法の第 5工程を示す概略断面図である。
図 2 3 は、 本発明の実施の形態 2 における半導体装置の 製造方法の第 6工程を示す概略断面図である。
図 2 4 は、 本発明の実施の形態 2 における半導体装置の 製造方法の第 7工程を示す概略断面図である。
図 2 5 は、 本発明の実施の形態 2における半導体装置の 構成を概略的に示す平面図である。
図 2 6 は、 図 2 5の E — E線に沿う概略断面図である。 図 2 7 は、 図 2 5の F - F線に沿う概略断面図である。 図 2 8 は、 従来のダイ シ ング法を用いた半導体装置の製 造方法の第 1 工程を示す概略平面図である。
図 2 9 は、 従来のダイ シ ング法を用いた半導体装置の製 造方法の第 2工程を示す概略平面図である。 図 3 0 は、 従来のダイ シング法を用いた半導体装置の製 造方法の第 3工程を示す概略平面図である。. .
図 3 1 は、 図 2 8の G - G線に沿う概略断面図である。 図 3 2は、 図 2 9の G G線に沿う概略断面図である。 図 3 3 は、 図 3 0の G— G線に沿う概略断面図である。 図 3 4 は、 従来のダイシ ング法を用いて製造された半導 体装置の構成を概略的に示す斜視図である。
図 3 5 は、 図 3 4 の H - H線に沿う概略断面図である。 図 3 6 は、 図 3 4 の I 一 I線に沿う概略断面図である。 図 3 7 は、 従来のゥヱ ッ トエツチ ン グ法を用いた半導体 装置の製造方法の第 1 工程を示す概略平面図である。
図 3 8 は、 従来のゥヱ ッ トエッチング法を用いた半導体 装置の製造方法の第 2工程を示す概略平面図である。
図 3 9 は、 従来のゥ ッ トエッチング法を用いた半導体 装置の製造方法の第 3工程を示す模式図である。
図 4 0 は、 図 3 7の J 一 J線に沿う概略断面図である。 図 4 1 は、 図 3 8の J — J線に沿う概略断面図である。 図 4 2は、 図 3 9 においてばらばらに散在した半導体チ ップの様子を示す模式図である。
図 4 3は、 従来のゥエ ツ トエツチング法により製造され た半導体装置の構成を概略的に示す斜視図である。
図 4 4 は、 図 4 3の K— K線に沿う概略断面図である。 図 4 5は、 図 4 3の L _ L線に沿う概略断面図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態について図に ¾づいて説明す 実施の形態 1
図 1 〜図 7 は、 本発明の実施の形態 1 における半導体装 置の製造方法をェ ¾順に示す概略平面 1である。 また図 8 〜図 1 4 は、 図 1 〜図 7の A - A線に沿う部分の部分的な 概略断面図である。 なお、 図 8 〜図 1 4 の各矢印 B方向か ら見た図が図 1 〜図 7 の平面図に対応する。
まず図 1 と図 8 とを参照して、 半導体ウェハ 4 a をなす 半導体層 1 の表面に、 機能素子 3 を有する複数の素子形成 領域が形成される。 この複数の素子形成領域の各々 は、 そ の周囲を分離ラ イ ン領域によって取囲まれて、 互いに分離 される。 この分離ライ ン領域には、 機能素子 3 と所定の距 離を隔てて金属層 5 が形成される。
図 2 と図 9 とを参照して、 機能素了- 3 と金属屑 5 とが形 成された半導体ウェハ 4 aの表面に、 接着材料 3 1 を介在 して補強板 2 1 が張りつけられる。 こ の補強板 2 1 は、 た とえばガラスなどよ りなっている。 こ の後、 半導体ウェハ 4 a の裏面に研削 · 研磨加工が施され、 半導体ウェハ 4 a は 5 0 〃 m以下の厚みとなるように薄板化される。
図 3 と図 1 0 とを参照して、 半導体ウェハ 4 a の裏面の 分離ラ イ ン領域以外を覆う よ うに写真製版法によ り レ ジス ト ノ、。ター ン 3 3 a が形成される。 こ の レ ジス トパタ ー ン 3 3 a をマスク と して半導体ウェハ 4 a にエッ チングが施さ れる。 これにより、 半導体層 1 を貫通し、 表面 hの金属層 5 に達する孔 1 b力 分離ラ イ ン領域に沿って形成される。 こ の後、 レ ジス 卜 パタ ー ン 3 3 a が除去される。
なお、 レ ジス 卜パタ ー ン 3 3 a のホ一ルパ夕 一 ンの開孔 幅 L 2 は、 金属層 5 の幅 L , よ り も小さ く なるように設定 される。
このよ う に半導体ウェハ 4 aか薄板化され、 かつ孔 1 b によって分離されても、 互いに分離された半導体層 1 は金 属層 5 によって連結されるこ とによ り、 後工程の熱処理 (〜 1 0 0 °C ) に耐えるこ とができ、 かつァライ ノ ン 卜を 保持する こ と もでき る。
図 4 と図 1 1 とを参照して、 半導体ウェハ 4 a の裏面全 面に金属層 7が形成される。 こ の後、 写真製版法によ り、 半導体ウェハ 4 a の裏面の分離ラ イ ン領域以外を覆う よ う にレジス トパター ン 3 3 bが形成される。 この状態で、 金 属層 7 に給電しながら電解めつきが施される。 これによ り、 レ ジス 卜パター ン 3 3 bから露出した金属層 7の表面上に 金属めつ き膜 9が形成される。 この金属めつき膜 9 は、 互 いに分離された半導体層 1 を半導体ウェハ 4 a の裏面で連 結し、 半導体ウェハ 4 a を補強する作用を有する。 こ の後、 レ ジス トパター ン 3 3 bが除去される。
図 5 と図 1 2 とを参照して、 半導体ウェハ 4 a の裏面の 分離ライ ン領域の金属めつ き膜 9上に、 写真製版法によ り レジス トパターン 3 3 c が形成される。 この伏態で、 金属 層 7 に給電を行ないなから電解めつ きを行な う こ とによ り、 半導体ウェハ 4 a裏面の素子形成領域上に A u (金） めつ き膜 1 i が形成される。 この後、 レ ジス 卜パター ン 3 3 c が除去される。
この後、 有機溶媒に浸すこ とによ り接着材料 3 1 を溶か して、 半導体ウェハ 4 a から補強板 2 1 が剁かされる。
図 G と図 1 3 とを参照して、 半導体ウェハ 4 a の裏 ifHに、 エキスパン ドシ一 ト 2 3か張りつけられる。 このエキスパ ン ドシー ト 2 3 は、 たとえばア ク リ ル系、 ポリ オ レ フ イ ン 系などの半導体業界で一般によ く 用いられる材質からなる 樹脂シー トであり、 表面に粘着剤を有している。
この状態で、 半導体ウェハ 4 a の表面側から、 分離ラ イ ン領域にある金属層 5 に レーザビームが照射される。
図 7 と図 1 4 とを参照して、 このレーザビームの照射に よ り、 金厲層 5 、 7 および金属めつき膜 9 が溶断分離され、 半導体ウェハ 4 a は各半導体チ ップ 1 0 a に分離される。 このレーザビームの照射によ って、 金属層 5 、 7 および金 属めっ き膜 9 の一部が溶けた後に凝固して、 その端部にラ ゥ ン ド形状を有する金属隗 1 3 が形成される。
この後、 エキスノ、 °ン ドシー ト 2 3 を四方に引伸すこ とに よ り、 各半導体チ ッ プ 1 0 a の間隔が広げられる。 これに よ り、 各半導体チ ッ プ 1 0 a をピンセ ッ トによ り回収する こ とが容易となる。
金属層 5 および金属めつ き膜 9 とは、 たとえば N i (二 ッ ケル） 、 C r ( ク ロ ム） などが fflいられる。 また金厲層 5 は、 無電解めつ き法や蒸着リ フ 卜法によ り形成されても よ く 、 またスパッ タ リ ングと リ フ トオフ法とを組合せた方 法、 も し く は無電解めつ き法と電解めつき法とを組合せた 方法によ り形成されてもよい。 また金属めつ き膜 9 は、 電 解めつ き法ではな く 、 無電解めつ き法によって形成されて もよい。 また金属めつ き膜 9 は、 A u めっ き膜 1 1 と 一部 重なって形成される。 この Α υめっ き膜 1 1 の膜厚は、 1 ~ 5 0 mである。
このよ う に して形成された半導体チ ッ プの形状について 以下に説明する。
図 1 5 は、 本発明の実施の形態 1 における半導体チ ッ プ の構成を概略的に示す平面図である。 図 1 6 と図 1 7 とは、 図 1 5 の C 一 C線と D — D線とに沿う概略断面図である。 図 1 5〜図 1 7 を参照して、 表面に機能素子 3が形成さ れた半導体層 1 の表面端部に金属層 5 が形成されている。 この金属層 5 は、 機能素子 3 と所定の距離を隔ててその周 囲を取囲むよう に形成され、 かつ半導体層 1 の外周端部か ら外周側へ突出している。
また半導体層 1 の裏面全面を覆う ように金属層 7が形成 されている。 この金属層 7 は、 金属層 5 の裏面に接してい る。 また半導体層 1 の裏面側端部の金属層 7上には金属め つ き膜 9 が形成されている。 そ してこの金属層 7、 5 およ び金属めつき膜 9 との端部には、 レーザビ一ムによ り一旦 溶融された後に凝固した金厲隗 1 3 がラ ゥ ン ド形状に形成 されている。 この金属隗 1 3 の膜厚 T 3 は、 金属磨 5、 7 および金属めつ き膜 9 の膜厚の和 Τ 2 の 3倍以下である。 そ して半導体曆 1 の裏面を覆う よ うに A uめっ き膜 1 〗 力、 形成されている。
金属層 5 は、 Y A G (Yttrium Alum inuni Garnet)レーザ に対 し反射率が低い方がよ く 、 少な く と も Y A G レーザに 対する反射率が 8 0 %以下の金属、 たとえば N i 、 C r な どで形成されている。 も し金属層 5 力 、 Y A G レーザに対 して反射率 8 0 %を上回る A u層の場合には、 レーザビー 厶のエネルギーを高く すれば A u | を溶断するこ とはでき る。 しかしながら、 レーザビームエネルギーを高 く する と、 A u層を溶断する際に、 下のエキスパン ドシー 卜 2 3 を レ —ザビームで損傷して しま う。
また図 1 1 に示すように金厲層 5、 7 および金属めつ き 膜 9 の膜厚の和 T , は 0 . 5 m以上 5 0 〃 m以下である。 この膜厚 T , が 0 . 5 / mよ り小さいと、 図 1 2 と図 1 3 とに示すよ う に 5 0 /z m以下の厚みの半導体ウェハ 4 a を 補強板 2 1 から剝がすときにウェハ形状で取扱う こ とがで きな く なってしま う。 また膜厚 T , が 5 0 〃 mよ り大きい と、 レーザビ一厶エネルギー吸収率の高い （反射率の低 い） 材質を金属層 5、 7、 9 に使用 しても、 金属層の溶断 時にエキスパン ドシー ト 2 3 が損傷して しま う。
また金属層 5 の膜厚は 0. 2 以上 5 0 m以下であ る。 0 . 2 mは、 図 1 () に示すウェハ裏面からのエッ チ ング以降の処理工程で各半導体装置のァラ イ ン 卜を保持 するのに、 各半導体装置連結材と して最低必要な膜厚であ る。 また膜厚が 5 0 mを超える と、 上述したよ うにレ一 ザビームによる金属層溶断時にレーザビームがエキスパン ドシー トを損傷してしま う。 つま り、 金属層 7 および金属 めっ き膜 9 が省略された場合を考える と金属層 5 の膜厚は 5 0 m以下である こ とが望ま しい。
A uめっ き膜 1 1 の膜厚は 1 0 〃 m以上 5 0 〃 m以下で あるこ とが望ま しいが、 1 0 0 0 A以 hの胶厚を有する蒸 着膜であってもよい。
また、 半導体層 1 の厚みは 3 0 以上 6 0 0 〃 m以下 であれば、 本実施の形態の方法を用いる こ とに適している。
また、 図 1 3 に示すように積層された金属層 5 、 7、 9 とエキスパン ドシー ト 2 3 との間隔 T 4 は、 積層された金 属層 5 、 7、 9 の膜厚の和 T 2 (図 1 6 ) の 4 分の 1 以上 であればよい。 このよう に間隔 Τ 4 を設定するこ とによ り、 積層された金属層 5、 7、 9 をレーザビー厶によ り溶断す る際に、 レーザビームエネルギーを吸収した溶断部金属か らエキスパン ドシー ト 2 3が直接、 熱損傷を受けるこ とが 防止される。
本実施の形態の半導体装置の製造方法では、 図 1 0 に示 すエッチングと図 1 4 に示すレーザ溶融とを用いて半導体 ウェハ 4 a が半導体チ ップ 1 0 a に分割される。 このため、 従来例で説明したよ う にダイ シン グによ り半導体ウェハを 分離するこ とはない。 よって、 ダイサ一の ¾が金属層によ り Ξ詰ま り したり摩耗したりするこ とは防止される。
また図 1 2 〜図 1 3 において補強板 2 1 を半導体ウェハ 4 a から取外す際に、 半導体ウェハ 4 aから分離された半 導体層 1 の各々 は、 金属層 5 によ って迚結されている。 こ のため、 有機溶媒中に各半導体チ ッ プ 1 0 a がばらばらに 散在する こ とはない。 また図 1 4 に示すよ う に最終的に金 厲層 5 などはレ一ザビ一厶によ り溶断されて各半導体チ ッ プに分割される。 よ って、 レーザビームによ り各半導体チ ップ 1 0 a に分割される際にも各半導体チ ッ プ 1 () a がば らばらに散在する こ とはない。 したがって、 ばらばらに散 在するこ とで、 各半導体チ ッ プ 1 0 aの回収の時間が長く なる こ とは防止される。 また各半導体チ ッ プ 1 0 aカ まら ばらに散在し、 互いに傷つけ合ったり半導体の欠け片がチ ッ プに付着する こ と等で外観不良が生じるこ と も防止され る o
また半導体ウェハ 4 aから分離された半導体層 1 の各々 が金属層 5 によって連結されている。 これによ り半導体ゥ ェハ 4 aが補強板 2 1 から剥がされた後も、 半導体ウェハ 4 a をウェハ形状に維持する こ とができる。 このため、 機 能素子 3の特性などのテス トを自動テス ト器で行なう こ と ができる という利点もある。
実施の形態 2 図 1 8 〜図 2 4 は、 本発明の実施の形態 2 における半導 体装置の製造方法を工程順に示す概略断面図である。 この 図 1 8 から図 2 4 に示す各断面図は、 実施の形態 1 で説明 した図 〗 〜図 7 の A - A線に沿う部分の部分的な概略断面 図に対応する。
まず図 1 と図 1 8 とを参照して、 本実施の形態では、 実 施の形態 1 と比較して、 半導体ウェハ 4 bをなす半導体層 1 の分離ライ ン領域の表面に前加工と して、 溝 1 c が形成 される。 この溝 1 c は、 エッチング除去によ り分離ライ ン 領域に沿って形成され、 深さ 5 m以上で半導体曆 1 を貫 通しない程度の深さに形成される。 そ してこの分離ライ ン 領域上に設けられた溝 1 c の内壁を覆う よ う に金属層 5 力 形成される。
この溝 1 c は、 半導体層 1 の表面から深い位置ほどその 内径が小さ く なるよう にテ一パ形状に形成されるこ とが望 ま しい。
この後、 図 1 9 〜図 2 4 に示すよう に、 図 2 〜図 7 と図 9〜図 1 4 とに示す実施の形態 1 と同様の工程を経るこ と によ り、 半導体ウェハ 4 bが複数個の半導体チ ップ 1 O b に分離される。
なお、 図 1 9〜図 2 4 において実施の形態 1 と同 じ符号 が付された部材は実施の形態 1 で説明した部材と同一の部 材である。
次に、 このよう に形成された本実施の形態の半導体チ ッ プの構成について説明する。
図 2 5 は、 本発明の実施の形態 2における半導体装置の 構成を概略的に示す平面図である。 また図 2 6 と図 2 7 と は、 図 2 5の E — E線と F — F線とに沿う概略断面図であ る。
図 2 5〜図 2 7を参照して、 本実施の形態の半導体チッ プ 1 0 bでは、 半導体層 1 表面の機能素子 3が形成された 領域を取囲む外周領域に傾斜部 1 c を している。 金属層 5 は、 この傾斜部 1 c を覆う ように形成され、 かつ半導体 層 1 の外周端部から外周側へ突出している。
なお、 これ以外の構成については、 述した実施の形態 1 とほぼ同様であるため、 同一の部 については同一の符 号を付し、 その説明は省略する。
本実施の形態では、 図 1 8 に示すように半導体ウェハ 4 bの分離ライ ン領域に溝 1 cを形成し、 その溝 1 cを覆う ように金属層 5が形成される。 このように金属層 5が溝 1 c内に形成されるこ とで、 実施の形態 1 と比較して、 機能 素子 3から金属層 5を離して配置するこ とができる。 この ため、 図 2 4 に示す工程で金属層 5をレーザ溶融する際に、 金属層 5 のスプラ ッ シュなど （飛散溶融物） が発生しても、 その飛散溶融物が機能素子 3上へ飛散するこ とは防止され る
また半導体装置のァセンブリで、 ワイヤボンディ ング時 にワイヤが、 溶断された金属層 5 に接触するこ とも防止で き る。
これに対して、 実施の形態 1 では図 8 に示すよ う に金属 層 5 は半導体層 1 の表面上に溝を設けるこ とな く そのま ま 形成される。 このため、 図 1 3 に示すように金属層 5、 7、 9 とエキスパン ドシ一 卜 2 3 との間隔 T 4 を実施の形態 2 よ り も大き く 確保するこ とができ る。 よって、 図 1 4 に示 す金属屑 5、 7、 9 のレーザ溶断時に、 エキスパン ドシー ト 2 3 が損傷する こ とは防止される。
今回開示された実施の形態はすべての点で例示であって 制限的なものではないと考えられるべきである。 本発明の 範囲は上記した説明ではな く て特許請求の範囲によって示 され、 特許請求の範囲と均等の意味および範囲内でのすべ ての変更が含まれる こ とが意図される。
産業上の利用可能性
本発明は、 薄板化される化合物半導体ウェハおよび半導 体チ ッ プへの分割方法に有利に適用され得る。

Claims

請求の範囲
1 . 互いに対向する第 1 および第 2の +:面を有し、 かつ機 能素子を冇する複数の素子形成領域と、 ι]ίί記第 1 および第 の主面の双方において前記素子形成領域の周囲を取囲ん で複数の前記素子形成領域を互いに分離する分離用領域と を有する半導体層を含む半導体ウェハを準備する工程と、 前記素子形成領域の周囲を取囲むように前記分離用領域 内の前記半導体層の前記第 1 の主面上に金属屑を形成する 工程と、
前記第 1 の主面の全面上を覆う ように前記半導体ウェハ に補強層を接着する工程と、
前記半導体層の前記第 2の主而の前記分離 ffl領域に選択 的にエッチングを施すこ とにより、 前記第 2の主面から前 記金属層にのみ達する孔を、 前記素子形成領域の周囲を取 囲むように形成する工程と、
記半導体ウェハから前記補強層を取外す工程と、 前記金属層にレ一ザを照射して、 前記金属層を溶融させ て切断し、 複数の前記素子形成領域を互いに分離して半導 体チップを形成する工程とを備えた半導体装置の製造方法。
2 . 前記半導体ウェハから前記補強板を取外した後、 前記 半導体ウェハの前記第 2の主面に引伸し可能なシ一 トを張 りつける工程と、
前記レーザを前記金属層に前記第 1 の主面側から照射す るこ とにより複数の前記素子形成領域を互いに分離した後、 fiij記シー トを引伸すこ とにより複数の前記半導体チップの 間隔を広げる工程とをさ らに備えた、 請求項 1 に記載の半 導体装置の製造方法。
3 . 前記半導体ウェハは、 前記第 1 の主面の前記分離用領 域において前記素子形成領域の周囲を取囲むように形成さ れた溝を有するように準備され、
前記金属層は、 前記第 1 の主面の前記溝内に形成される、 請求項 1 に記載の半導体装置の製造方法。
4 . 前記孔が形成された後、 前記半導体層の前記第 2の主 面全面を覆い、 かつ前記金属層に接する第 2の金属層を形 成する工程をさ らに備え、
前記レ一ザの照射により、 前記金属層と前記第 2の金属 層とが溶融により切断される、 請求項 1 に記載の半導体装 置の製造方法。
5 . 主表面を有し、 かつ機能素子を冇する素子形成領域を 有する半導体層と、
前記素子形成領域の周囲を取囲むように前記主表面上に 形成された金属層とを備え、
前記金属層の内周側端部は前記素子形成領域と距離を隔 てて配置されており、 外周側端部は前記半導体層の主表面 の端部より外周側へ突出しており、 さ らに、
前記金属層の前記外周側端部に形成されたラウン ド形状 を有する レーザ溶融部とを備えた、 半導体装置。
6 . 前記半導体層の主表面の裏面全面を覆い、 かつ前記金 厲層の前記外周側端部に接する第 2の金属層をさ らに備え、 前記半導体層の側面全面は前記金属^および前記第 2 の 金属層の少な く と もいずれかによ り覆われており、
前記レーザ溶融部は前記金属層の ιϋί ¾ 外周側端部と ΒΊί記 第 2 の金属層とに接するよ う に形成されている、 請求項 5 に記載の半導体装置。
7 . 前記金属層と前記第 2 の金厲閽とか接する領域におけ る前記金属層と前記第 2 の金厲層との膜厚の和は 0 . 5 m以上 5 0 m以下である、 請求项 5 に記載の半導体装置。
8 . 前記金属層は 0 . 2 m以上 5 0 m以下の膜厚を有 し、 レーザに対して 8 0 %以上の反射率を冇する材質よ り なっている、 請求項 5 に記載の半導体装置。
9 . 前記半導体層の主表面の外周端部は前記主表面に対し て傾斜した表面を有しており、
前記金属層は前記主表面の外周端部上を覆う よ う に形成 されている、 請求項 5 に記載の半導体装置。
PCT/JP1996/002758 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de fabrication WO1998013862A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP51547398A JP3662260B2 (ja) 1996-09-24 1996-09-24 半導体装置およびその製造方法
PCT/JP1996/002758 WO1998013862A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de fabrication
US09/169,928 US6136668A (en) 1996-09-24 1998-10-09 Method of dicing semiconductor wafer
US09/642,830 US6329671B1 (en) 1996-09-24 2000-08-22 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1996/002758 WO1998013862A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de fabrication

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/169,928 Continuation US6136668A (en) 1996-09-24 1998-10-09 Method of dicing semiconductor wafer

Publications (1)

Publication Number Publication Date
WO1998013862A1 true WO1998013862A1 (fr) 1998-04-02

Family

ID=14153874

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1996/002758 WO1998013862A1 (fr) 1996-09-24 1996-09-24 Dispositif a semi-conducteur et son procede de fabrication

Country Status (3)

Country Link
US (2) US6136668A (ja)
JP (1) JP3662260B2 (ja)
WO (1) WO1998013862A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274108A (ja) * 1998-03-19 1999-10-08 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US7091624B2 (en) 2003-01-14 2006-08-15 Kabushiki Kaisha Toshiba Semiconductor device obtained by dividing semiconductor wafer by use of laser dicing technique and method of manufacturing the same
US7680366B2 (en) 2004-04-22 2010-03-16 Hamamatsu Photonics K.K. Optical waveguide chip and method of manufacturing the same
JP2011020452A (ja) * 1999-07-02 2011-02-03 Canon Inc 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート
JP2016021448A (ja) * 2014-07-11 2016-02-04 株式会社ディスコ ウエーハの加工方法
US11121116B2 (en) * 2019-01-18 2021-09-14 Mitsubishi Electric Corporation Manufacturing method of power semiconductor device, power semiconductor device, and power converter

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3441382B2 (ja) * 1998-10-14 2003-09-02 日本電信電話株式会社 半導体装置の製造方法
JP2000332100A (ja) * 1999-05-18 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP3368876B2 (ja) * 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
JP3604988B2 (ja) * 2000-02-14 2004-12-22 シャープ株式会社 半導体装置およびその製造方法
US20040219801A1 (en) * 2002-04-25 2004-11-04 Oswald Robert S Partially transparent photovoltaic modules
EP1320892A2 (en) * 2000-07-06 2003-06-25 BP Corporation North America Inc. Partially transparent photovoltaic modules
JP3502036B2 (ja) * 2000-11-08 2004-03-02 シャープ株式会社 半導体素子の製造方法および半導体素子
JP4708577B2 (ja) 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002229473A (ja) 2001-01-31 2002-08-14 Canon Inc 表示装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US6399463B1 (en) * 2001-03-01 2002-06-04 Amkor Technology, Inc. Method of singulation using laser cutting
US6582057B2 (en) * 2001-10-22 2003-06-24 Toshiba Tec Kabushiki Kaisha Ink jet printer head and method for manufacturing the same
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US7399683B2 (en) * 2002-06-18 2008-07-15 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US20060091534A1 (en) * 2002-12-13 2006-05-04 Matsushita Electric Industrial Co., Ltd. Chip part manufacturing method and chip parts
US6956291B1 (en) 2003-01-16 2005-10-18 National Semiconductor Corporation Apparatus and method for forming solder seals for semiconductor flip chip packages
TWI225696B (en) * 2003-06-10 2004-12-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US6787803B1 (en) * 2003-06-24 2004-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Test patterns for measurement of low-k dielectric cracking thresholds
JP2005032903A (ja) * 2003-07-10 2005-02-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
JP4554901B2 (ja) * 2003-08-12 2010-09-29 株式会社ディスコ ウエーハの加工方法
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
JP2006012914A (ja) * 2004-06-22 2006-01-12 Canon Inc 集積回路チップの製造方法及び半導体装置
JP4322181B2 (ja) * 2004-07-29 2009-08-26 三洋電機株式会社 半導体装置の製造方法
KR100765945B1 (ko) * 2004-08-06 2007-10-10 가부시끼가이샤 아라이도 마테리아루 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드
JP2006062002A (ja) * 2004-08-25 2006-03-09 Oki Electric Ind Co Ltd 半導体装置の個片化方法
TW200618705A (en) * 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4535002B2 (ja) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
WO2007055010A1 (ja) 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
JP5166899B2 (ja) * 2007-02-13 2013-03-21 株式会社ディスコ ウエーハの分割方法
JPWO2009118925A1 (ja) * 2008-03-27 2011-07-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US8430482B2 (en) 2010-09-29 2013-04-30 Lexmark International, Inc. Singulating ejection chips for micro-fluid applications
US8624348B2 (en) 2011-11-11 2014-01-07 Invensas Corporation Chips with high fracture toughness through a metal ring
US9219011B2 (en) 2013-08-29 2015-12-22 Infineon Technologies Ag Separation of chips on a substrate
JP6843570B2 (ja) * 2016-09-28 2021-03-17 キヤノン株式会社 半導体装置の製造方法
US11309188B2 (en) 2018-05-09 2022-04-19 Semiconductor Components Industries, Llc Singulation of silicon carbide semiconductor wafers
US20200321250A1 (en) * 2019-04-02 2020-10-08 Semiconductor Components Industries, Llc Wet chemical die singulation systems and related methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662334A (en) * 1979-10-26 1981-05-28 Nec Corp Production of semiconductor
JPS6195544A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd ペレタイズ方法
JPS62249418A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 分離方法
JPH08264491A (ja) * 1995-03-24 1996-10-11 Mitsubishi Electric Corp 半導体デバイスのチップ分離方法及び半導体デバイス固定用エキスパンドシート

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3970819A (en) * 1974-11-25 1976-07-20 International Business Machines Corporation Backside laser dicing system
JPS52140275A (en) * 1976-05-19 1977-11-22 Hitachi Ltd Processing method for semiconductor wafer
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer
US4835592A (en) * 1986-03-05 1989-05-30 Ixys Corporation Semiconductor wafer with dice having briding metal structure and method of manufacturing same
US5157001A (en) * 1989-09-18 1992-10-20 Matsushita Electric Industrial Co., Ltd. Method of dicing semiconductor wafer along protective film formed on scribe lines
US5552345A (en) * 1993-09-22 1996-09-03 Harris Corporation Die separation method for silicon on diamond circuit structures
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
JP3810204B2 (ja) * 1998-03-19 2006-08-16 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP3501959B2 (ja) * 1998-09-29 2004-03-02 三菱電機株式会社 レーザー溶断方式半導体装置の製造方法および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5662334A (en) * 1979-10-26 1981-05-28 Nec Corp Production of semiconductor
JPS6195544A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd ペレタイズ方法
JPS62249418A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 分離方法
JPH08264491A (ja) * 1995-03-24 1996-10-11 Mitsubishi Electric Corp 半導体デバイスのチップ分離方法及び半導体デバイス固定用エキスパンドシート

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274108A (ja) * 1998-03-19 1999-10-08 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2011020452A (ja) * 1999-07-02 2011-02-03 Canon Inc 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート
JP4702963B2 (ja) * 1999-07-02 2011-06-15 キヤノン株式会社 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート
US7091624B2 (en) 2003-01-14 2006-08-15 Kabushiki Kaisha Toshiba Semiconductor device obtained by dividing semiconductor wafer by use of laser dicing technique and method of manufacturing the same
US7680366B2 (en) 2004-04-22 2010-03-16 Hamamatsu Photonics K.K. Optical waveguide chip and method of manufacturing the same
JP2016021448A (ja) * 2014-07-11 2016-02-04 株式会社ディスコ ウエーハの加工方法
US11121116B2 (en) * 2019-01-18 2021-09-14 Mitsubishi Electric Corporation Manufacturing method of power semiconductor device, power semiconductor device, and power converter
US11894337B2 (en) 2019-01-18 2024-02-06 Mitsubishi Electric Corporation Manufacturing method of power semiconductor device, power semiconductor device, and power converter

Also Published As

Publication number Publication date
US6329671B1 (en) 2001-12-11
JP3662260B2 (ja) 2005-06-22
US6136668A (en) 2000-10-24

Similar Documents

Publication Publication Date Title
WO1998013862A1 (fr) Dispositif a semi-conducteur et son procede de fabrication
US7550367B2 (en) Method for separating semiconductor substrate
US6455945B1 (en) Semiconductor device having a fragment of a connection part provided on at least one lateral edge for mechanically connecting to adjacent semiconductor chips
US7179723B2 (en) Wafer processing method
KR100852597B1 (ko) 반도체 장치의 제조 방법
JP2005116844A (ja) 半導体装置の製造方法
US20050277270A1 (en) Wafer processing method
JP2005032903A (ja) 半導体装置及びその製造方法
JP2009514185A (ja) ダイボンディング
WO2007122438A1 (en) A method for producing a thin semiconductor chip
JP2007048876A (ja) 半導体装置の製造方法
US7518240B2 (en) Deposition pattern for eliminating backside metal peeling during die separation in semiconductor device fabrication
JP2006237056A (ja) 半導体装置の製造方法
CN101752274A (zh) 半导体装置的制造方法
JP5241904B2 (ja) フィルム貼付装置およびフィルム貼付方法
JP2009095962A (ja) 薄膜半導体装置の製造方法
US6264535B1 (en) Wafer sawing/grinding process
JPH1167697A (ja) 半導体ウェハのダイシング方法
WO2018230297A1 (ja) 半導体装置およびその製造方法
JP2009021294A (ja) フィルム貼付装置およびフィルム貼付方法
JP2007095908A (ja) ウェハ加工方法
JPH065701A (ja) 半導体装置の製造方法
JP4553878B2 (ja) 半導体装置の製造方法
JPH04367250A (ja) 半導体チップの製造方法
JP3212110B2 (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09169928

Country of ref document: US

122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 09642830

Country of ref document: US