WO1998025213A1 - Semiconductor integrated circuit device - Google Patents

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WO1998025213A1
WO1998025213A1 PCT/JP1996/003550 JP9603550W WO9825213A1 WO 1998025213 A1 WO1998025213 A1 WO 1998025213A1 JP 9603550 W JP9603550 W JP 9603550W WO 9825213 A1 WO9825213 A1 WO 9825213A1
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chip
terminal
dram
integrated circuit
external connection
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Application number
PCT/JP1996/003550
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French (fr)
Japanese (ja)
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Koki Noguchi
Satoshi Michishita
Masashi Horiguchi
Masaharu Kubo
Toshio Miyamoto
Asao Nishimura
Original Assignee
Hitachi, Ltd.
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Priority to PCT/JP1996/003550 priority patent/WO1998025213A1/en
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor integrated circuit device in which a plurality of types of semiconductor chips are housed in a single package so that signals can be input and output from each other from an MCM (Multi Chip Module) -like approach.
  • Microcomputer including a processing unit, programmable nonvolatile memory such as flash memory, and logic LSI such as DRAM (Dynamic Random Access Memory) and As IC (Application Specific Integrated Circuit.)
  • the present invention relates to a technology that is effective when applied to a semiconductor integrated circuit device.
  • the inventor of the present invention has realized an approach of DRAM 'SIMM (Single In-line memory Module), a flash memory and a DRAM microcomputer-on-chip with high customer needs.
  • DRAM 'SIMM Single In-line memory Module
  • flash memories, DRAMs, AS ICs, etc. all in one chip
  • multiple types of semiconductor chips can be housed in a single package from an MCM-like approach to enable signal input and output to and from each other.
  • the technology was considered. The following is the technology studied by the present inventors, and the outline is as follows.
  • a p-type impurity (boron) is ion-implanted into the main surface of the semiconductor substrate 100 to form a p-type well 101, and then a field is formed on the surface of the p-type well 101 by the LOCOS method.
  • An oxide film 102 is formed.
  • the element formed at the left end of the figure is the MOS FET that forms the memory cell of the DRAM, and the element that is formed to the right is the MOS FET that forms the memory cell of the flash memory and a part of the peripheral circuit of the flash memory.
  • the element at the right end is the MOS FET that constitutes a logic LSI such as a microcomputer or AS IC.
  • the actual LSI is mainly composed of an n- channel MOS FET and a p-channel MOS FET. For simplicity of explanation, only the region where the n- channel MOS FET is formed is shown. .
  • a tunnel oxide film 1 ⁇ 3 of the flash memory is formed.
  • the thickness of the tunnel oxide film 103 is set to about 8 to 13 plates.
  • the polycrystalline silicon film deposited by the CVD method on the semiconductor substrate 100 is patterned to form (part of) the floating gate 104 of the flash memory.
  • a second gate insulating film (ONO film) 105 having a thickness of about 10 to 30 nm is formed by stacking a silicon oxide film, a silicon nitride film, and a silicon oxide film thereon.
  • a gate oxide film 1 ⁇ 6 of a high breakdown voltage MOSFET is formed in the peripheral circuit region of the flash memory.
  • the gate oxide film 106 is formed to have a larger thickness (10 to 30 nm) than the gate oxide films of other MOS FETs in order to increase the breakdown voltage.
  • a gate oxide film 107 of the MOS FET constituting the logic LSI and a gate oxide film 130 of the VIOS FET constituting the memory cell of the DRAM are formed.
  • the thickness of the gate oxide film 107 is about 4 to 10 nm, and the thickness of the gate oxide film 130 is about 8 to 15 nm.
  • the polycrystalline silicon film deposited by the CVD method on the semiconductor substrate 100 is patterned to form the gate electrode (lead line) 108 of the DRAM memory cell and the flash memory.
  • the gate electrode 110 and the gate electrode 111 of the MOS FET that constitutes the logic LSI are formed simultaneously, the (partially formed) floating gate 104 of the flash memory is patterned as shown in Figure 85. To form a floating gate 104.
  • n-type impurities phosphorus and arsenic
  • n-type impurities are ion-implanted into a part of the memory cell region of the flash memory to form an n + type semiconductor region 112 of the flash memory.
  • n-type impurities are ion-implanted into a part of the memory cell area of the flash memory, the peripheral circuit area, and the logic LSI formation area, and the n-type semiconductor area of the flash memory is formed.
  • the gate electrode (word line) 108 of the DRAM memory cell, the control gate 109 of the flash memory, the gate electrode 110 of the high-voltage MOSFET, and the logic LSI A side-effect spacer 114 is formed on the side wall of the gate electrode 111 of the M ⁇ S FET to be constituted.
  • an n-type impurity (phosphorous or arsenic) is implanted into a part of the memory cell area of the flash memory, the peripheral circuit area, and the logic LSI forming area, thereby forming the flash memory.
  • n + -type semiconductor region 115, n-type semiconductor region 115, 1.15 of high-voltage MOS FET, and n'-type semiconductor region 1 115, 115 of MOS SFET constituting logic LSI By forming one of the source and drain regions of the flash memory, the source region of the high voltage MOS FET, the drain region and the source and drain regions of the MOS FET that constitutes the logic LSI, an LDD (Lightly Doped Drain) Make structure,: ,
  • the silicon oxide film 116 deposited on the semiconductor substrate 1 • 0 by CVD is etched to form connection holes on both sides of the DRAM gate electrode (word line).
  • word line After connecting holes are formed on the n + type semiconductor region 112 of the flash memory, plugs 117 of a polycrystalline silicon film are formed on the other side of these connecting holes.
  • an n-type semiconductor region 118 is formed by impurities diffused from this polycrystalline silicon film.
  • the polycrystalline silicon film deposited by the CVD method is patterned to form bit lines BL for DRAM and bit lines BL for flash memory.
  • the polycrystalline silicon film deposited on the silicon oxide film 119 is patterned. To form the lower electrode 120 of the DRAM capacitor.
  • the tantalum oxide film (or silicon nitride film) and the polycrystalline silicon film deposited on the semiconductor substrate 100 are patterned to form a capacitor insulating film for a DRAM capacitor.
  • an upper electrode 122 and a silicon oxide film 123 on the semiconductor substrate 100 by the CVD method as shown in FIG. 93 an A1 film deposited on the silicon oxide film 123 is formed.
  • a first layer metal wiring 124 is formed.
  • a silicon oxide film 125 is deposited on the semiconductor substrate 100 by a CVD method, and then the A 1 film deposited on the silicon oxide film 125 is patterned to form a second layer metal wiring. Form one 26.
  • the gate oxide of the MOS FET in the DRAM section needs to be somewhat thicker than the gate oxide of the MOS FET in the logic section in consideration of withstand voltage.
  • the gate oxide film of the high breakdown voltage MOS FET of the flash memory to which the high breakdown voltage is applied needs to be further thickened in order to secure a sufficient breakdown voltage. That is, when DRAM, logic, and flash memory are mixed, a gate oxide film having a different thickness is required depending on the required power supply level, so that the number of steps and the number of masks are greatly increased.
  • the DRAM is composed of one transistor + one capacitor, high-temperature heat treatment (heat treatment for stabilizing the tantalum oxide film or high-temperature nitridation treatment for forming a silicon nitride film) is performed when forming the capacitor. It is necessary to set the gate length of the part slightly longer. However, increasing the gate length of the logic section sacrifices the speed of the mouthpiece. (3) The elevation of the DRAM part on the semiconductor chip is higher than that of the logic part, and a step is created between the two parts, which adversely affects the wiring formation. In particular, this tendency is remarkable in the case of a DRAM employing a stacked capacitor structure.
  • a third object of the present invention is to reduce the number of external connection terminals in a circuit structure by a functional block configuration in a package structure in which two types of semiconductor chips of a CPU and a flash memory and a DRAM are packaged.
  • An object of the present invention is to provide a semiconductor integrated circuit device capable of reducing the mounting area by integrating one type of semiconductor chip into a single package and enabling the cost of a microcomputer system to be reduced. Further, one object of the present invention is to provide a common external connection terminal when each semiconductor chip has a built-in logic circuit such as an ASIC, and when the DRAM is a synchronous DRAM. Therefore, an object of the present invention is to provide a semiconductor integrated circuit device capable of further reducing the number of external connection terminals and reducing the cost.
  • Another object of the present invention is to provide the above-described semiconductor integrated circuit device at a low cost.
  • a so-called microcomputer equipped with a flash memory having a CPU and a flash memory for example, a so-called microcomputer equipped with a flash memory having a CPU and a flash memory.
  • a semiconductor chip called a DRAM chip and a semiconductor chip called a DRAM on-chip logic which is equipped with a DRAM and a logic circuit such as an AS IC.
  • Operation measures between the microcomputer with memory and the DRAM on-chip logic are indispensable.
  • the data transfer speed between the CPU operation of the computer with the flash memory equipped microphone and the access operation to the DRAM of the DRAM on-chip logic from the CPU on the DRAM and the access operation for the DRAM from the logic circuit inside the DRAM on-chip logic Measures are required.
  • the direct connection interface of the DRAM can be used to connect at high speed.
  • the logic circuit of the chip logic wants to access the DRAM
  • the first method is to return a wait signal to the CPU when the logic circuit is operating.
  • the memory between the microcomputer equipped with flash memory and the DRAM on-chip logic must be asynchronous, one clock cycle cannot be transferred, that is, the wait signal is viewed. Since there is no time, it is a two-cycle data transfer.
  • the logic circuit of the DRAM on-chip logic outputs a request signal requesting the CPU to open the bus, and the CPU does nothing while the bus is open to the logic circuit. Because of this, the overhead of arbitration becomes large and the CPU itself cannot control time.
  • the present inventor focused on the fact that it is preferable that the CPU of the microcomputer equipped with the flash memory control the time itself, and sets the DRAVI self-refresh period as viewed from the CPU of the computer with the microphone memory equipped with the flash memory. It is used effectively to enable the DRAM self-refresh operation, and during this self-refresh period, the logic inside the DRAM on-chip logic is It was conceived that by making it possible to access DRAM from a memory circuit, it would be possible to increase the speed of data transfer between a microcomputer equipped with flash memory and DRAM on-chip logic.
  • One object of the present invention is to provide a semiconductor chip on which a DRAM and a logic circuit such as an ASIC are mounted by effectively utilizing a self-refresh period of the DRAM viewed externally without the need for weight control.
  • the purpose of the present invention is to provide a semiconductor integrated circuit device that enables access operation from a logic circuit to a DRAM during a self-refresh period, thereby realizing high-speed data transfer between an external device and a semiconductor chip.
  • the weight control is not required and the CPU is not required.
  • the present invention provides a semiconductor integrated circuit device that enables an access operation from a logic circuit to a DRAM during a DRAM self-refresh period, thereby realizing high-speed data transfer between semiconductor chips.
  • a semiconductor integrated circuit device which does not require weight control for exchanging weight signals and can control processing timing itself from a CPU, thereby facilitating program creation. It is in.
  • a semiconductor chip equipped with a DRAM and a logic circuit can be directly connected to a semiconductor chip equipped with a CPU and a flash memory to enable high-speed operation. It is an object of the present invention to provide a semiconductor integrated circuit device that can achieve the above.
  • one semiconductor integrated circuit device of the present invention has at least a CPU and a flash memory.
  • the plurality of second semiconductor chips are housed in the same package so that signals can be input / output to each other, and the plurality of connection terminals of the first semiconductor chip and the one or more second semiconductor chips And a plurality of external connection terminals respectively connected to the plurality of connection terminals.
  • At least a DRAM and a logic circuit are formed on the one or more second semiconductor chips.
  • At least a DRAM and a logic circuit are formed on the first semiconductor chip.
  • the semiconductor integrated circuit device may include a plurality of connection terminals of the first semiconductor chip and a plurality of connection terminals of the one or more second semiconductor chips, among the plurality of external connection terminals.
  • the common external connection terminal commonly assigned is an address terminal, a data input / output terminal, a power supply terminal, The ground terminal, the address strobe terminal, the write enable terminal, the output enable terminal, and the interrupt terminal, and the same external connection terminal commonly assigned are standardized to bus specifications.
  • the DRAM is a synchronous DRAM, and a clock terminal of the first semiconductor chip and a clock terminal of the one or more second semiconductor chips are the same as the plurality of external connection terminals.
  • the DRAM is commonly assigned to the external connection terminal, and the DRAM is a synchronous DRAM or an EDO-DRAM.
  • the two types of semiconductor chips that is, the semiconductor chip using the CPU and the flash memory and the semiconductor chip using the DRAM, are packaged into a package structure.
  • the number of external connection terminals can be reduced, and the mounting area can be reduced by combining two types of semiconductor chips into one package, reducing the cost of microcomputer systems. It can be.
  • the number of external connection terminals can be further increased because the external connection terminals can be further shared. And cost can be reduced.
  • One semiconductor integrated circuit device of the present invention includes a semiconductor chip on which at least a DRAM and a logic circuit are formed, and the logic circuit controls at least an access operation of a write operation and a read operation of the DRAM.
  • Both control means capable of executing a refresh operation Z access operation during the self-refresh operation of the DRAM and processing data stored in the DRAM and processing of data stored in the DRAM Processing means for outputting a write request Z read request to the control means.
  • one semiconductor integrated circuit device of the present invention includes a first semiconductor chip on which at least a CPU and a flash memory are formed, and one or more second semiconductor chips on which at least a DRAM and a logic circuit are formed.
  • the first semiconductor chip and the one or more second semiconductor chips are housed in the same package so that signals can be input and output to and from each other, and A second semiconductor chip having a plurality of external connection terminals connected to the plurality of connection terminals of the first semiconductor chip and the plurality of connection terminals of the one or more second semiconductor chips, respectively;
  • the logic circuit of the semiconductor chip controls at least an access operation of a write operation / read operation to the DRAM, and a refresh operation / flash at the time of the self-refresh operation of the DRAM.
  • control unit executes the DRAM as a memory function during a normal access operation, and executes a refresh operation no access operation according to a request of the processing unit during a self refresh operation:
  • the execution of the refresh operation / access operation at the time of the self-refresh operation is performed by a write request of the processing unit,
  • the access operation is repeated according to the read request, and the refresh operation is performed during a period between the write operation and the read operation.
  • the control means may include an access period for executing a normal write operation / read operation for the DRAM based on an externally input address strobe signal, and a self-refresh permission output to the processing means.
  • a self-refresh period in which a refresh operation no-access operation is performed by inputting a write request signal Z read request signal in response to a signal is set.
  • the self refresh period is a write access period in which a write operation is performed with a write request signal from the processing unit as an input, and a read access period in which a read operation is performed with a read request signal from the processing unit as an input.
  • a refresh period for performing a refresh operation in a period excluding the write access period and the read access period.
  • a data width of an internal data bus of the semiconductor chip is wider than a data width of a data input / output terminal of an external connection terminal of the semiconductor chip.
  • the interface of the semiconductor chip is standardized to the interface specification of the semiconductor chip including only the DRAM.
  • the DRAM is a synchronous DRAM or EDO-DRAM.
  • a semiconductor chip equipped with a DRAM and a logic circuit can be directly connected to a semiconductor chip equipped with a CPU and a flash memory to enable high-speed operation. Can be.
  • FIGS. 1 to 6 are schematic configuration diagrams showing a configuration example of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIGS. 7 to 14 constitute a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIGS. 15 to 18 are explanatory diagrams showing a list of example terminal functions of a semiconductor chip
  • FIGS. Connection diagram showing an example of chip connection Figure 21 is a schematic configuration diagram schematically showing an example of the internal functions of a semiconductor chip
  • Figure 22 is a configuration diagram showing a detailed example of a DRAM access control unit
  • Figure 23 is an internal diagram FIG.
  • FIG. 24 is an explanatory diagram showing an example of a transition state of an operation mode by a control signal generation circuit.
  • FIG. 24 is an operation timing diagram showing a control example of a DRAM access control unit for DRAM
  • FIG. 25 is an embodiment of the present invention.
  • Figure 26 is an overall perspective view of the package
  • Figure 26 is a cross-sectional view of this package
  • Figure 27 Is a plan view showing a lead pattern formed on one surface of the tape carrier
  • FIGS. 29 to 37 are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • 38 to 66 are cross-sectional views showing another method of manufacturing the semiconductor integrated circuit device, FIGS.
  • FIGS. 67 to 69 are plan views showing the pattern of the leads formed on one surface of the tape carrier
  • FIGS. FIG. 72 is a cross-sectional view showing another embodiment of this semiconductor integrated circuit device
  • FIGS. 73 to 77 are functional block diagrams showing a system configuration example using the semiconductor integrated circuit device of this embodiment
  • FIGS. 78 to 94 are cross-sectional views showing the microcomputer, flash memory, DRAM, and ASIC mixed processes studied by the present inventors.
  • the semiconductor integrated circuit device is, for example, an LSI package having a stacked structure in which a plurality of types of semiconductor chips are connected to each other so as to be able to input and output signals.
  • a chip IF first semiconductor chip
  • a logic circuit A and a chip AD (second semiconductor chip) called a so-called DRAM chip logic are mounted.
  • the connection terminals of each chip MF and chip AD are connected to the package. Internally, they are connected to each other via a bus, and are connected to external connection terminals that enable external connections.
  • the flash memory F is a programmable non-volatile memory, which is one of the LSI memories, and is a memory in which writing or erasing is performed by applying a high voltage to a memory cell.
  • DRAMD is a type of LSI memory that needs to supply a control (refresh) signal for repeated data reproduction in order to retain the contents of data.
  • AS ICs are special-purpose ICs or dedicated ICs, and are different from general-purpose LSIs sold in the general market, such as large-capacity memory LSIs and microphone processor LSIs. And sell it.
  • a chip MF first semiconductor chip on which a microcomputer M including a CPU, a memory, a peripheral circuit, and the like and a flash memory F are mounted; It consists of a chip D (second semiconductor chip) on which only DRAMD is mounted, and has a configuration in which the logic circuit A such as an AS IC is removed from the second semiconductor chip in the configuration example of FIG.
  • a microphone memory computer M including a CPU, a memory and peripheral circuits, a flash memory F, and a logic circuit A are mounted.
  • the configuration example shown in Fig. 2 consists of a chip MFA (first semiconductor chip) called an on-chip logic microcomputer and a chip D (second semiconductor chip) equipped with only DRAMD.
  • the first semiconductor chip is equipped with a logic circuit A such as an AS IC.
  • FIG. 1 when a chip MFA and a chip AD are configured as shown in FIG. 4, as a modified example of FIG. 2, one chip MF and a plurality of chips are arranged as shown in FIG.
  • FIG. 2 In the case of the configuration including the chip D, a configuration example such as the configuration including the chip MFA and the plurality of chips D as shown in FIG.
  • the chip AD and the chip D are easily connected directly to the chip MF and the chip MFA by the general-purpose DRAM interface specifications, and the DR AMD is used as an extended memory in each semiconductor integrated circuit device. Further, the logic circuit A such as the ASIC of the chip AD can control the access to the DRAM inside the chip AD independently of the access control by the CPU of the chip MF and the chip MFA.
  • FIGS. 15 to 18 show a list of examples of the terminal functions of the chip MF.
  • FIG. 7 and 8 show examples of the 144-pin chip MF
  • FIG. 7 is a functional block diagram showing an example of the internal configuration
  • FIG. 8 is an explanatory diagram showing an example of the terminal functions.
  • Fig. 9, Fig. 10 Shows an example of the pin 112 of the chip MF
  • FIG. 9 is a functional block diagram showing an example of the internal configuration
  • FIG. 10 is an explanatory diagram showing an example of the terminal function.
  • the difference between the 144-pin chip MF and the 112-pin chip MF is that the external terminals of the data input / output correspond to the data width of 32 bits and 16 bits, respectively. 31 is the only difference between D0 and D15.
  • a 144-pin chip MF will be mainly described.
  • This 144-pin chip MF has at least a microcomputer and a flash memory, and has a circuit configuration having overall control and processing functions of the semiconductor integrated circuit device and a programmable memory function capable of electrically erasing all at once.
  • processor CPU flash memory F1ash, random access memory / cache memory RAM / Cache, data transfer controller DTC, direct memory access controller DMAC, State controller BSC, user break controller UBC, interrupt controller INTC, serial communication interface SCI, multifunction timer pulse unit MTU, conveyor match timer CMT, A / D converter A / D, watchdog timer WDT, Phase It consists of a NOREC loop circuit PLL.
  • the CPU is, for example, a central processing unit having an instruction set of the RISC type. Since this CPU basically operates in one instruction and one cycle, the instruction execution speed is dramatically improved, and the internal 32-bit configuration enhances the data processing capability.
  • the features of this CPU include a general-purpose register machine (16 general-purpose registers, 16 x 32 bits, 3 x 32-bit control registers, and 4 x 32 bits system registers), RI Instruction set compatible with SC (Improved code efficiency with 16-bit fixed instruction length, load-store architecture (basic operation is executed between registers), delay branch instructions reduce pipeline turbulence by adopting delayed branch instructions, C Language-oriented instruction set), instruction execution time is 1 instruction cycle (35 nsZ instruction at 28 MHz operation), address space is 4 GB architecturally, and built-in multiplier allows 32 x 32 ⁇ 64 multiplication by 2 ⁇ 4 cycle execution, 32 X 32 + 64 ⁇ 64 multiply-accumulate operation 2 ⁇ 4 cycle execution, 5 steps,
  • the flash memory F 1 ash is a circuit that incorporates, for example, a 64K-byte or 128-byte electrically erasable programmable memory.
  • the Fash is connected to the CPU, DMAC, and DTC via a 32-bit data bus, for example.
  • the CPU, DMAC, and DTC can access the F1ash in 8, 16 or 32 bits wide. This F 1 ash data can always be accessed in one state.
  • the random access memory / cache memory RAM / Cache is, for example, a memory composed of a 4 KB random access memory RAVI and a 1 KB cache memory Cache.
  • the features of this cache are instruction code and PC relative reading, data caching, line length is 4 bytes (1 long word is 2 instruction lengths), cache tag is 256 entries, direct map method, built-in RO / RA, The built-in I / I area is not subject to caching and is also used as built-in RAM.
  • various functions are provided, such as using 2 KB of the built-in RAM as an address array and data array.
  • the data transfer controller DTC is a circuit that can be activated by an interrupt or software to perform data transfer.
  • the features of this DTC are that data can be transferred independently of the CPU by a peripheral I / O interrupt request, a transfer mode can be set for each interrupt source (transfer mode is set in memory), and one activation Depending on the cause, multiple data transfers are possible, a variety of transfer modes (normal mode, solid beat mode, block transfer mode) can be selected, the transfer unit can be set to byte Z-word / launder-word, DTC started Requests an interrupt to the CPU (can generate an interrupt to the CPU after one data transfer is completed, can generate an interrupt to the CPU after all specified data transfers have been completed)
  • the address space can be specified by 32 bits for both the source address and the destination address
  • the device to be transferred is internal memory Flash memory F l a s h, and RAM / C a c h e, external memory
  • the data transfer is performed on-chip peripheral circuits.
  • the direct memory access controller DMAC is composed of, for example, four channels and has an external device with DACK (transfer request acceptance signal), external memory, and memory pin.
  • DACK transfer request acceptance signal
  • This is a circuit that can perform high-speed data transfer between CPU external devices and storage peripheral circuits (excluding DMAC, BSC, and UBC) instead of the CPU.
  • Using this DMAC can reduce the load on the CPU and increase the operating efficiency of the chip MF.
  • the features of this DMAC are: cycle stealing transfer, support for dual address mode transfer, direct transfer mode Z indirect
  • the transfer mode can be switched (only channel 3). In this direct transfer mode, the data at the transfer source address is transferred to the transfer destination address. In the indirect transfer mode, the data at the transfer source address is used as the address. This function transfers the data in that address to the destination address.
  • transfer request function by reload function, external request, internal circuit, and auto request.
  • bus mode selection priority fixed mode, priority setting by round mouth bin mode, and CP It has various functions such as an interrupt request to the server.
  • the bus state controller BSC is a circuit that separates an address space, outputs control signals corresponding to various memories, and the like. This makes it possible to directly connect DRAM, SRAM, ROM, etc. to the chip MF without external circuits.
  • This BSC include memory access during external expansion (external data bus is 32 bits), address space divided into 5 areas (SRAM space x 4 areas, space x 1 area), each area The bus size (8Z16 / 32 bits), the number of wait cycles, the output of the chip select signal corresponding to each area, the output of the DRAM bar RAS and the bar CAS signal when accessing the DRAM space, and the RAS precharge time securing T Any characteristics that can generate p cycles can be set, DRAM burst access function (supports high-speed access mode of DRAM), DRAM refresh function (programmable refresh interval, bar CAS befor RAS refresh / senoref refresh supported ), Wait cycles can be inserted by an external wait signal, address data multiplexed I / O data
  • the user break controller UBC is a circuit that provides a function that facilitates user program debugging.
  • a break condition is set in this UBC, user breaks occur according to the contents of the bus cycle by the CPU or DMAC and DTC. A work interrupt is generated.
  • a high-performance self-monitoring debugger can be easily created, and programs can be easily debugged with the chip MF alone without using a large-scale in-circuit emulator. .
  • the features of this UBC are that an interrupt is generated when the CPU or DMAC generates a bus cycle under a certain set condition, it is easy to build an on-chip debugger, and the break condition is an address, CPU cycle or D MAZ DTC cycle, instruction fetch or data access, read or write, operand size (longword, word, byte) can be set.
  • the break condition is an address, CPU cycle or D MAZ DTC cycle, instruction fetch or data access, read or write, operand size (longword, word, byte) can be set.
  • the interrupt controller INTC is a circuit that determines the priority of an interrupt factor and controls an interrupt request to the processor CPU.
  • This INTC has a register for setting the priority of each interrupt, so that interrupt requests can be processed according to the priority set by the user.
  • the INTC features nine external interrupt pins, 43 internal interrupt sources, 16 levels of priority, a noise canceller function that indicates the status of the NMI pin, and an interrupt function. Can be output to the outside to notify the external bus master that an internal peripheral circuit interrupt has occurred while the chip MF has released the bus right, so that the bus right can be requested. .
  • the serial communication interface SCI comprises, for example, two independent channels, and these two channels have the same function.
  • This SCI is a circuit that can perform serial communication in two systems: start-stop synchronous communication and clock synchronous communication.
  • a serial communication function between multiple processors is provided.
  • the features of this SCI are: start-stop synchronous Z-clock synchronous mode can be selected per channel; transmission and reception can be performed simultaneously (full-duplex); a dedicated baud rate generator is built-in; communication functions between multiprocessors And various other functions.
  • Multi-function timer pulse unit MTU is, for example, 1 of 6 channels. This is a circuit composed of a 6-bit timer. The features of this MTU are that it can output up to 16 types of waveforms or input / output up to 16 types of pulses based on 5 channels of 16-bit timers, and 16 input / output compare registers and inputs.
  • Input capture register total number of 16 independent comparators, selectable from 8 types of counter input clocks, input capture function, pulse output mode Synchronization function of multiple power counters, complementary PWM output mode (outputs non-overlap waveform for 6-phase inverter control, dead time automatic setting, PWM duty can be set to any value from 0 to 100%, output OFF function), reset synchronous PWM mode (positive phase 'negative phase PWM waveform of arbitrary duty, 3 phase output), phase counting mode (2 phase encoder counting process is possible) Seed function is provided.
  • the compare match timer CMT is composed of, for example, two channels, a 16-bit free running counter, one compare register, and the like, and has a function of generating an interrupt request at the compare match.
  • the A / D converter AZD is a 10-bit x 8 channel, which enables conversion by an external trigger and has two built-in sample & hold functions, so that two channels can be sampled simultaneously. .
  • the watchdog timer WDT is a single-channel timer that can monitor the system. This WDT outputs an overflow signal to the outside if the CPU overflows without correctly rewriting the counter value due to system runaway or the like. At the same time, an internal reset signal of the chip MF can be generated. When not used as a WDT, it can be used as an interval timer. When used as an interval timer, an interval timer interrupt is generated each time the counter overflows. WDT is also used when exiting standby mode.
  • the internal reset signal can be generated by setting a register, and the type of reset can be selected from power-on reset and manual reset. The features of this WDT include switching of the watchdog timer Z interval timer, temporary counting overflow, internal reset, and the ability to generate an external signal or interrupt. ing.
  • the phase-look loop circuit PLL is a circuit that incorporates, for example, a clock oscillator and operates as a PLL circuit for clock doubling.
  • these internal circuits are connected to each other by an internal address bus BUSAI and upper and lower internal data buses BUS DI, as shown in FIG.
  • the peripheral address bus BUS AO, the peripheral data bus BUS DO, and the control signal line SL are connected between the I / O and the external connection terminal I / O.
  • the internal address bus BU SAI has a bus width of 24 bits, and includes a processor CPU, flash memory F1ash, random access memory / cache memory RAM / Cache, data transfer controller DTC, and direct memory access controller. Connected between DMA C and bus state controller BSC.
  • the internal data bus BUSDI consists of a high-order 16-bit bus and a low-order 16-bit bus, each of which includes a processor CP, flash memory F1ash, random access memory, and cache memory RAM / Cache,
  • the data transfer controller DTC, the direct memory access controller DMAC, and the state controller BSC are connected between each other, and the 32-bit bus is connected to the upper 16-bit bus and the lower 16-bit bus. It can handle the data width.
  • the peripheral address bus BUS AO has a bus width of 24 bits, a bus state controller BSC, an interrupt controller I NTC, a serial communication interface SCI, a multifunction timer panelless MTi; and a compare match timer. It is connected between the internal circuit of each of CMT and watchdog timer WDT and the external connection terminal I / O.
  • the peripheral data bus BU SDO has a bus width of 16 bits.
  • the control signal line SL consists of a data transfer controller DTC, a direct memory access controller DMAC, a bus state controller BSC, a user break controller UBC, an interrupt controller I NTC, a serial communication interface SCI, and a multifunction timer panorama. It is connected between the internal circuits of the unit MTU, compare match timer CMT, and AZD converter AZD, and between these internal circuits and the external connection terminal IZ ⁇ .
  • the functions are assigned as shown in Fig. 8 as the external connection terminal I ZO, with 98 input / output terminals and 8 input terminals:
  • Each external connection terminal The functions of IZO are as shown in the list of examples of terminal functions corresponding to the classifications, symbols, input / output, and names, as shown in Fig. 15 to Fig. 18.
  • the MF is assigned functions as shown in Fig. 10, and has 74 input / output terminals and 8 input terminals.
  • FIG. 11 is a functional block diagram showing an example of the internal configuration of the chip AD
  • FIG. 12 is an explanatory diagram showing an example of the terminal functions.
  • the chip AD shows an example of 144 pins.
  • the chip AD has a circuit configuration having a DRAM and an AS IC, a memory function capable of writing and reading data at any time, and a processing function using a logic circuit.
  • FIG. It consists of a circuit VS, a plurality of DRAM banks Bank, a main amplifier MA, a data transfer circuit DT, a digital signal processing circuit DSP, a row address buffer RAB, a column address buffer CAB, and a control logic Z timing generation circuit CRZTG.
  • This DRAM is a simple dynamic random access memory DRAM that can be written and read at any time that requires a memory retention operation, a synchronous sink-gate DRAM (S DRAM) that uses a clock, and a long data output time.
  • S DRAM synchronous sink-gate DRAM
  • EEO-DRAM Possible extended data out DRAM
  • Power supply circuit VS is the power supply V cc from the outside, as the input voltage of the ground V ss, a plurality of D RAM bank B ank, c plurality of DRAM banks B ank is a circuit for supplying necessary power to the main amplifier MA, Each bank can operate independently, and each bank
  • the memory includes, for example, a memory cell, a word decoder, a column decoder, a sense amplifier, and a timing generator.
  • the capacity of these DRAM banks Bank is 256 kbits per bank.
  • the main amplifier MA is a circuit that performs data input / output between the plurality of DRAM banks B ank and the external connection terminals D 0 to D 31. For example, between each DRAM bank B ank, there are 128 and many global data lines through which data is exchanged.
  • the data transfer circuit DT switches a data transfer pattern between a DRAM consisting of a DRAM bank B ank and a main amplifier MA and a digital signal processing circuit DSP in real time. For example, it is possible to select one of the adjacent data or clear the data.
  • Digital signal processing circuit DSP is a circuit that executes processing of digital signals such as images and sound.For example, in the case of image processing, processing to remove hidden surfaces by Z comparison, processing to give transparency by ct blending, etc. Execute. Also, data is output from the serial output ports SD0 to SD23 to an output device such as a display.
  • the digital signal processing circuit DSP and the data transfer circuit DT are controlled by control signals C0 to C27.
  • Waxes ⁇ address buffer RAB and the column ⁇ address buffer CAB is a circuit for supplying an external ⁇ address signal input terminal AO ⁇ A 1 0 captures Adoresu signal, and generates an internal Adoresu No. signals to each DRAM bank B ank c. Bar The column address is captured at the timing of bar CAS L, bar CASH, bar CASHL, and bar CASHH at the timing of the RAS.
  • Control logic / timing generation circuit CR / TG is a circuit that generates various timing signals required for the operation of the DRAM.
  • CS is a chip select signal
  • RAS is a row address strobe signal
  • CAS L, CASH, CASHL, and bar CASHH are column address strobe signals
  • RD / bar WR is a read / write signal.
  • the four column address strobe signals are used to enable byte control (read Z write control for each byte) and the CASL signal is Lowest byte D0 to D7
  • bar CASH is the second lowest byte D8 to D15
  • bar CAS HL is third lowest byte D16 to D23
  • bar CAS HH is for the highest byte D24-D31.
  • the plurality of DRAM banks Bank, the row address buffer RAB, and the column address buffer CAB are connected to each other by the internal address bus BU SAI, and further, the row address buffer RAB
  • the peripheral address bus BUSAO is connected between the column address buffer CAB and the external connection terminal I / ⁇
  • the peripheral data bus BUS DO is connected between the main amplifier MA and the external connection terminal IZO.
  • the data transfer circuit DT and the digital signal processing circuit DSP are connected to each other by an address bus and an internal data bus BUS I.
  • the data transfer circuit DT, the digital signal processing circuit DSP and the external connection terminal I / O Are connected by a peripheral bus BUSO for data and control signals.
  • power supply Vcc ground Vss voltage terminals Vcc, Vss, address terminals AO to A10, data input / output terminals D0 to D 31 1, Chip select pin bar CS, Row address strobe pin bar RAS, Column address strobe pin bar CAS L, Bar CASH, Bar CASHL, Bar CASHH, Read / write pin R DZ Bar WR, Clock pin CK, serial data output terminals SD0 to SD23, and ASIC control signal terminals C0 to C27 are provided.
  • FIG. 13 is a functional block diagram showing an example of the internal configuration of the chip D
  • FIG. 14 is an explanatory diagram showing an example of the terminal functions. Note that chip D shows an example of 50 pins.
  • This chip D has only a DRAM formed therein and has a circuit configuration having a memory function capable of writing and reading at any time.
  • a power supply circuit VS a plurality of DRAM banks Bank, a main Consists of amplifier MA, row address buffer RAB, column address buffer CAB, control logic / timing generator CR / TG c.
  • This chip D has a circuit configuration of only the DRAM in which the logic circuit of the data transfer circuit DT and the digital signal processing circuit DSP of the chip AD shown in FIG. Therefore, the internal circuit constituting the chip D is the same as the internal circuit of the chip AD, and the functional description is omitted here.
  • power supply Vcc as external connection terminals, as shown in FIG. 14, power supply Vcc, ground Vss voltage terminals Vcc, Vss, address terminals A0 to A11, data input / output terminals 0 ⁇ 20 ⁇ 0 (331, row address strobe pin bar RAS, column address strobe pin bar LCAS, bar UCAS, write enable pin bar WE, output enable pin bar OE.
  • the semiconductor integrated circuit device configured by combining the chip MF and the chip MFA with one or more chips AD and the chip D has one feature of the present invention.
  • Signal terminals common to the connection terminal of the chip MF or the chip MFA and the connection terminal of the chip AD or the chip D are commonly assigned to the same external connection terminal.
  • the connection terminals commonly assigned to the same external connection terminal will be described in detail.
  • FIG. 19 is a connection diagram showing a connection example between the 144-pin chip MF shown in FIGS. 1 and 8 and the two 50-pin chips D shown in FIGS. Note that FIG. 19 shows only the connection between the signal terminal common to the connection terminals of the chip MF and the connection terminal of the chip D and the external connection terminal.
  • the connection terminal which is a terminal, is also connected to the external connection terminal.
  • the address terminals A0 to A11 of the chip MF are connected to the address terminals AO to A11 of the two chips D and The same external connection terminals A 0 to A 11 are connected, and the data input / output terminals D 0 to D 31 of the chip MF are divided and connected to the data input / output terminals D Q 0 to DQ 15 of each chip D. Connected to the same external connection terminals DO to D31.
  • the power supply terminal V cc and the ground terminal V ss of the chip MF are connected to the power terminal V cc and the ground terminal V ss of the respective chip D, and also connected to the same external connection terminal V cc and V ss, respectively. I have. Since these voltage terminals are actually assigned to a plurality of terminals such as a chip MF, a chip D, and an external connection terminal, each is connected by the same terminal. Further, as for the control signal, the row address stove terminal bar RAS of the chip MF is connected to the two chips D and connected to the external connection terminal bar RAS, and the column address strobe terminal bar of the chip MF is connected.
  • CAS L and bar CAS H are connected to the column address strobe terminal bar LCAS and bar UCAS of one chip D and connected to the external connection terminal bar CAS L and bar CASH, and the column address strobe terminal of chip MF is connected.
  • One terminal CASH L and CAS HH are connected to the column address strobe terminals LCAS and UCAS of the other chip D, and to the external connection terminals CASHL and CASHH.
  • the read Z write terminal RDZ bar WR of the chip MF is commonly connected to the write enable terminal bars WE of the two chips D and is also connected to the external connection terminal RD / bar WR, and the chip select terminal bar of the chip MF is connected.
  • CS 3 is commonly connected to the output enable terminal bar OE of the two chips D and is also connected to the external connection terminal bar CS 3.
  • connection terminals of the chip D are common to the connection terminals of the chip MF, and are connected to the same external connection terminals. Connected. Note that, in the semiconductor integrated circuit device including the chip MF and the chip D, there is actually a connection terminal which is an independent signal terminal only in the chip MF. Therefore, an external connection terminal connected to the independent connection terminal is also provided. Provided so that it can be connected to the outside.
  • FIG. 20 is a connection diagram showing a connection example between the 144-pin chip MF shown in FIGS. 7 and 8 and the 144-pin chip AD shown in FIGS. 11 and 12.
  • FIG. 20 as in FIG. 19, only the connection between the signal terminal common to the connection terminal of the chip MF and the connection terminal of the chip AD and the external connection terminal are shown.
  • the connection terminal which is an independent signal terminal only for chip MF and chip AD, is also connected to the external connection terminal.
  • the address terminals AO to A10 of the chip MF are connected to the address terminals AO to A10 of the chip AD and have the same external connection.
  • data input / output terminals D0 to D31 of chip MF are connected to data input / output terminals D0 to D31 of chip AD. And are connected to the same external connection terminals D0 to D31.
  • the power supply terminal Vcc and the ground terminal Vss of the chip MF are connected to the power supply terminal Vcc and the ground terminal Vss of the chip AD, respectively, and are also connected to the same external connection terminals Vcc and Vss, respectively. Note that these voltage terminals are actually assigned to multiple terminals of the chip MF, chip AD, and external connection terminal, so each is connected by the same terminal.
  • the row address strobe pin bar RAS of the chip MF, the column address strobe pin bar CAS L, the bar CASH, the bar CA SHL, the bar CASHH, the read Z write pin RD / bar WR, and the chip selector pin bar CS3, clock pin CK is row address strobe pin of chip AD RAS, column address strobe pin CAS L, bar CASH, bar CASH L, bar CASHH, read Z write pin RDZ bar WR, chip select Connected to the CS terminal 3 and the clock terminal CK, respectively, and the same external connection terminal, the row address strobe terminal bar RAS, the column address strobe terminal bar CASL, bar CASH, bar CASHL, bar CA SHH, read / Write terminal RD / bar WR, chip select terminal CS3, clock terminal CK It has been.
  • the serial data outputs SD0 to SD23 which are signals specific to only the chip AD, and the AS IC control signal terminal
  • connection terminals that are independent signal terminals only on the chip MF, so external connection terminals connected to these independent connection terminals are also provided so that they can be connected to the outside. ing.
  • the DRAM of the chip AD and the chip D is a synchronous DRAM, it is necessary to further synchronize within the semiconductor integrated circuit device.
  • the clock terminal to which the given clock signal is assigned is also connected to the same external connection terminal as a common connection terminal.
  • a semiconductor integrated circuit composed of a combination of a chip MF, a chip MFA, and one or more chips AD, a chip D
  • the outline of the read operation, write operation, and refresh operation from the processor CPU of the chip MF (chip MFA) to the DRAM of the chip AD (chip D) will be described.
  • the RAS circuitry When RAS goes low (L), the RAS circuitry is activated and memory operations begin. Subsequently, when the bar CAS becomes L, a read operation or a write operation starts, and data is exchanged with the chip MF outside the chip AD. As described above, in the DRAM of the chip AD, the precharge period and the active period are alternately repeated. Normally, the cycle time of the bus RAS is the cycle time of the chip AD.
  • the read operation is specified by setting the write enable signal WE to H before the falling point of CAS, and until the CAS rises. Do it by holding it. Once the data is output, the data is held until the CAS rises.
  • RAS access time the time from the fall of RAS and CAS to the output of data to the data output terminal
  • CAS access time the time from when the column address is determined to when the data is output.
  • a refresh operation is performed by interrupting during random access operations such as reading and writing, and a refresh operation is performed only to retain information stored inside the chip AD, such as during a battery backup period.
  • the former is standard for bar RAS online refresh and CBR (bar CAS efor bar RAS) refresh, and the latter is standard for self refresh.
  • RAS only refresh
  • all memory cells in one row are refreshed simultaneously during one cycle of basic RAS with the same timing standard as read operation and write operation.
  • the refresh address must be given from the chip MF outside the chip AD by setting the bar CAS to H. 3
  • Intensive refresh is a method in which refresh is repeated in the minimum cycle, and during this period, no memory access can be made from the chip MF outside the chip AD, but during the remaining period, the refresh is not interrupted and external memory access is accepted.
  • Distributed refresh is one in which one refresh operation is evenly distributed over the maximum refresh period. Actually, since distributed refresh is frequently used, one cycle of the refresh operation is the timing that interrupts the normal read / write operation cycle.
  • CBR refresh internally determines that it is a refresh operation by setting L to CAS before RAS. An address is generated from an internal refresh address counter by this determination pulse, and a lead line is selected and refreshed. Therefore, it is not necessary to give an address from outside the chip AD.
  • self-refresh is performed after the end of a normal memory cycle.
  • the pulse width of the bar RAS for example, more than 1 00 mu s.
  • the refresh operation using the refresh address counter and refresh timer starts, and self-refresh continues as long as both RAS and CAS are low.
  • a RAS bar precharge period is required.
  • the read operation, the write operation, and the refresh operation are performed from the processor CPU of the chip MF to the DRAM of the chip AD.
  • the chip AD It has a circuit configuration capable of executing a refresh operation / access operation by an internal mouthpiece circuit.
  • the refresh operation and the Z access operation can be performed during the self-refresh operation.
  • FIG. 21 is a schematic configuration diagram schematically showing an example of internal functions of the chip AD shown in FIG.
  • This chip AD is composed of a dynamic random access memory DRAM, a memory built-in logic Logic, and a DRAM access control circuit DAC.
  • the DRAM, logic with built-in memory, and DRAM access control circuit DAC shown in FIG. 21 correspond to the DRAM part by the plurality of DRAM banks Bank and main amplifier MA shown in FIG. It supports the AS IC part by the circuit DT and the digital signal processing circuit DSP, and the access control part by the row address buffer RAB and column address buffer CAB.
  • the input buffer IB and the output buffer OB are connected to the circuit IZO and the digital signal processing circuit DSP for inputting and outputting data between the main amplifier IA and the external connection terminals D0 to D32 shown in FIG. Compatible with circuit I / O.
  • a chip select signal bar CS, a row address strobe signal bar RAS, and a column address strobe signal CAS are connected to a control signal terminal, and an end address signal is connected to a DRAM access control circuit DAC through a pad address terminal. Input and data signals can be input / output via the data input / output terminal.
  • the DRAM and the DRAM access control circuit DAC are connected by an address bus BUS A, and the DRAM is connected to a memory logic Logic and a data input / output terminal by a data bus BUS D.
  • the internal data bus BUS D has a bus width of 64 bits, which is wider than that of an 8-bit data input / output terminal, for example.
  • the logic with built-in memory and the DRAM access control circuit DAC are connected by an address bus and a control signal line, and the DRAM access control circuit DAC has a self-connection to the logic with built-in memory.
  • the refresh operation permission signal is output, and the logic built in the memory outputs the read Z write signal R / W and the address signal to the DRAM access control circuit DAC.
  • the read / write signal R / W can be separately output as the read signal R and the write signal W.
  • a data input / output inhibit signal DIS is output from the DRAM access control circuit DAC to the input buffer IB and the output buffer OB.
  • FIG. 22 is a configuration diagram showing a detailed example of the DRAM access control circuit DAC.
  • the DRAM access control circuit DAC includes an internal control signal generation circuit CSG, a plurality of selector circuits SC, and the like.
  • the chip select signal bar CS and the row address strobe signal input to the internal control signal generation circuit CSG are provided. Based on bar RAS and column address strobe signal CAS, it generates a control signal for selecting an address, etc., and also generates a self-refresh operation enable signal and outputs it to logic L 0 gic with built-in memory.
  • the logic inside the memory that has received the permission signal can access the DRAM, and outputs a read / write signal R / W to the DRAM access control circuit DAC to issue a read Z write request. And outputs an address signal to the DRAM access control circuit DAC to select an arbitrary memory cell. Data can be read / written between the memory cell and the logic with built-in memory. Note that this read / write request can be made by outputting a read signal R when making a read request and outputting a write signal W when making a write request.
  • the address control signal generated by the internal control code generation circuit CSG is used for access operations from the processor CPU of the chip MF outside the chip AD and access from the logic Logic inside the chip AD memory. For operation, one is selected via a selector circuit SC and used as an address control signal for selecting an arbitrary memory cell of the DRAM.
  • FIG. 23 is an explanatory diagram showing an example of a transition state of the operation mode by the internal control signal generation circuit CSG.
  • This operation mode can be divided into a normal DRAM access operation mode, a DRAM senoref refresh operation mode, and an access operation mode using the internal logic logic of the internal memory.
  • a transition is made to the operation mode without a read / write request from the read / write signal RZW from the logic inside the memory Logic, and the normal DRAM access operation mode is returned by releasing the refresh.
  • a transition is made from the self-refresh operation mode to the internal access operation mode when there is a read / write request from the logic Logic in the memory, and the return to the self-refresh operation mode is performed by the completion of the read / write.
  • transition from the normal DRAM access operation mode to the internal access operation mode is made when there is a read / write request from the logic inside the memory, and return to the normal DRAM access operation mode is performed by releasing the refresh.
  • FIG. 24 is an operation timing chart showing a control example of the DRAM access control circuit DAC including the internal control signal generation circuit CSG for the DRAM.
  • a normal DRAM access period in which a normal DRAM access can be executed and a normal DRAM access period between the normal DRAM access period and the normal DRAM access period are performed.
  • Executable DRAM self refresh There is a DRAM self-refresh period.
  • the DRAM senoref refresh period is a period during which normal access operation from the chip MF to the DRAM is not performed.
  • the self-refresh operation enable signal is supplied to the logic logic in the memory based on the input address strobe signal RAS and the column address strobe signal CAS in synchronization with the clock signal CK.
  • the refresh operation is released only when there is a request for access operation for reading and writing from the logic Logic of the memory by the control signal RZW to the DRAM. Access operation from the signal processing circuit DSP) is enabled.
  • the execution of the refresh operation Z access operation during the self-refresh period can be repeated in accordance with a read request by the control signal R, for example, as shown in FIG.
  • the refresh operation can be performed during the period between the operations, and the read operation can be repeated in response to the write request by the control signal W.
  • the refresh operation can be performed during the period between the write operations and the read operation by the control signal R.
  • the read and write access operations can be repeated, and the refresh operation can be executed during the access operation.
  • the logic AD of the memory of the chip AD can access the DRAM
  • the logic LSI of the memory of the chip AD can access the DRAM.
  • a write request can write data to the DRAM
  • a read request can read data from the DRAM.
  • the access operation to the DRAM by the logic built into the memory of the chip AD during the self-refresh operation is the same when the other chip is connected to the chip AD.
  • the chip MFA or the CPU Similar effects can be expected for other semiconductor chips including.
  • the present invention can be applied to a semiconductor integrated circuit device having a package structure capable of performing an access operation to a DRAM of a portable AD and a self-refresh operation of the DRAM.
  • FIG. 25 is an overall perspective view of the package of the present embodiment
  • FIG. 26 is a sectional view of the package.
  • the package of the present embodiment seals the first chip MF (microcomputer equipped with flash memory) on which a microcomputer and a flash memory are formed in a first TCP (Tape Carrier Package) 1A and
  • the second chip AD (DRAM on-chip logic) on which DRAM and ASIC are formed is sealed in a second TCP 1B, and these two TCP 1A and IB are vertically arranged. It has a stacked TCP structure that is overlapped and joined together.
  • the first chip MF sealed in the first TCP 1A has its main surface (element forming surface) facing down in a device hole 3a opened in the center of the tape carrier 2a. And one end (inner lead portion) of a lead 5a formed on one surface of the tape carrier 2a via a bump electrode 4 formed on the periphery of the main surface. It is connected to the.
  • the main surface of the chip MF is covered with a botting resin 6 for protecting the LSI (microcomputer with flash memory) formed on the main surface from the external environment.
  • the lead 5a formed on one surface of the tape carrier 2a has a pattern as shown in FIG.
  • the surfaces of these leads 5a are covered with the solder resist 7 except for one end (inner lead portion) protruding into the device hole 3a.
  • the other end of each lead 5a is electrically connected to a through hole 8a penetrating from one surface of the tape carrier 2a to the other surface.
  • These through holes 8a are arranged in two rows along four sides of the tape carrier 2a, and the surface of each through hole 8a is provided with this laminated TCP as shown in FIG.
  • Solder bumps 9 serving as external connection terminals when mounted on a printed wiring board are joined.
  • the second TCP 1 B is stacked on the first TCP 1 A. TCP 1 A and TCP 1 B are tightly joined by adhesive 10 applied to the mating surface of both Have been.
  • the second chip AD sealed in the TCP 1B is disposed with its main surface facing downward in a device hole 3b opened in the center of the tape carrier 2b. It is electrically connected to one end (inner lead portion) of a lead 5b formed on one surface of the tape carrier 2b via a bump electrode 4 formed on the periphery of the main surface.
  • the main surface of the chip AD is covered with a potting resin 6 for protecting the LSI (DRAM on-chip logic) formed on the main surface from the external environment.
  • the outer diameter of the tape carrier 2b of the TCP 1B is the same as the tape carrier 2a of the TCP 1A.
  • the dimensions of the device hole 3b of the tape carrier 2b are smaller than the device holes 3a of the tape carrier 2a, since the outer diameter of the chip AD is smaller than that of the chip MF.
  • the lead 4b formed on one surface of the tape carrier 2b has a pattern as shown in FIG.
  • the other end of each lead 5b is electrically connected to a through hole 8b penetrating from one surface of the tape carrier 2b to the other surface.
  • These through holes 8b are arranged in two rows along the four sides of the tape carrier 2b, like the through holes 8a of the tape carrier 2a.
  • the through holes 8a of the tape carrier 2a and the through holes 8b of the tape carrier 2b are formed with the same number and the same pitch, and they face each other when the tape carriers 2a and 2b are overlapped.
  • connection terminals (pins) common to the two chips MF and AD that is, having the same function
  • pins are arranged at the same position on the tape carriers 2a and 2b. It is electrically connected through the through holes 8a and 8b, and is commonly drawn to the outside (printed circuit board) via the solder bumps 9 joined to one end of the through hole 8a.
  • FIG. 27 the numbers (1 to 144) of the connection terminals formed on the chip MF and the numbers (1 to 200) of the through holes 8a formed on the tape carrier 2a are given.
  • FIG. 28 shows the connection terminal numbers (1 to 144) formed on the chip AD. And the number (1 to 200) of the through hole 8b formed in the tape carrier 2b. The same numbers are given to the through holes 8a and 8b arranged at the same position on the tape carriers 2a and 2b.
  • Table 1 shows an example of the assignment of the connection terminals for the chips MF and AD and the through holes 8a and 8b.
  • MF pin # column number (1: 144) corresponds to the switch-up MF connection terminal number (1 to 1 44) shown in FIG. 27
  • ADp i n # column number ( 1 to 144) correspond to the connection terminal numbers (1 to 144) of the chip AD shown in FIG.
  • the numbers in the Via # column are the numbers (1 to 200) of through holes 8a and 8b shown in FIGS. This is the number assigned to the terminal. ⁇
  • connection terminal common to the chips MF and AD is arranged at substantially the same position as the chips MF and AD.
  • the leads 5a and 5b of the tape carriers 2a and 2b can be easily routed and the lead length can be reduced, so that the data transfer of the chips MF and AD can be speeded up.
  • the tape carrier 2a since the number of required through holes 8a and 8b can be minimized, the tape carrier 2a,
  • the package size can be reduced by reducing the outer diameter of 2b.
  • each member constituting the laminated TCP of the present embodiment is made of the following materials and dimensions.
  • the tape carriers 2a and 2b are made of a 75 yum thick polyimide resin film.
  • Leads 5a and 5b are made of 18 (m) thick Cu (copper) foil, and the surface of one end (inner lead) is Au (gold) or Sn (tin). It has the following plating.
  • the adhesive 10 is made of polyimide resin, and its film thickness is 12 im.
  • the solder resist 7 is made of an epoxy resin and has a thickness of 20 ⁇ m.
  • the solder bumps 9 serving as external connection terminals and the solders 11 in the through holes 8a and 8b are made of a lead (Pb) -tin (Sn) alloy.
  • the chip MF and the chip AD are composed of 50-thick single-crystal silicon, and the potting resin 6 for protecting their main surfaces is composed of epoxy resin.
  • the bump electrodes 4 formed on the main surfaces of the chip MF and the chip AD are made of Au, and their height is 20 ⁇ . That is, in this laminated TCP, the total thickness of the chip MF and the bump electrode 4 is smaller than the thickness of the tape carrier 2a, and the total thickness of the chip AD and the bump electrode 4 is smaller than the thickness of the tape carrier 2b. Because it is made thin, the thickness of the part excluding the solder bumps 9 in the stacking direction is 218 ⁇ , making it an ultra-thin package.
  • FIGS. 29A to 33 are (a) a cross-sectional view of TCP1B, and (b) are cross-sectional views of TCP1A.
  • tape carriers 2a and 2b made of polyimide resin film are prepared, and they are punched out to make device holes in the tape carrier 2a.
  • tape carrier 2b is connected to device hole 3b. And a through hole 8b.
  • these tape carriers 2a and 2b are long films wound on reels, and only a part (one for TCP 1A and one for TCP 113) is shown in the figure.
  • a Cu foil is laminated on one surface of each of the tape carriers 2a and 2b, and the Cu foil is wet-etched to form leads 5a on the tape carrier 2a. Then, a lead 5b is formed on the tape carrier 2b. At the same time, a Cu foil hole 12a is formed at one end of the through hole 8a, and a Cu foil hole 12b is formed at one end of the through hole 8b.
  • a Cu foil hole 1 2 The diameter of a is smaller than the through hole 8a, and the diameter of the Cu foil hole 12b is smaller than the through hole 8b. Also, Cu foil has a smaller thermal expansion coefficient and higher dimensional stability than polyimide resin tape carriers 2a and 2b, so it passes through the diameter of 1! Foil holes 1 2 & and 1 2b. If the holes are smaller than the holes 8a and 8b, the positioning of the tape carrier 2a and the tape carrier 2b when using the through holes 8a and 8b in the subsequent process will be highly accurate. Can be done.
  • a solder resist 7 is applied to the lower surface of the tape carrier 2a.
  • the adhesive 10 is applied to the lower surface of the tape carrier 2b.
  • the bump electrodes 4 formed on the connection terminals of the chip MF and the leads 5a of the tape carrier 2a are collectively connected by a gang bonding method.
  • the bump electrodes 4 formed on the connection terminals of the chip AD and the leads 5b of the tape carrier 2b are collectively connected by a gang bonding method.
  • the chip MF and the chip AD are polished in advance in a wafer state, and then thinned to 50 ⁇ by spin etching.
  • the bump electrode 4 is formed in the final step of the wafer process using a stud bump bonding method.
  • Lead 5 Since the inner leads of a and 5b are plated with Au or Sn, the lead 5a and the bump electrode 4 and the lead 5b and the bump electrode 4 are connected by Au—Au bonding or Au—S Bonded by n-eutectic bonding.
  • the bonding between the leads 5a and 5b and the bump electrode 4 may be performed by a single point bonding method instead of the gearing bonding method.
  • potting resin 6 is applied to the main surface of chip MF and the gap between tape carrier 2a and device hole 3a. I do. Similarly, potting resin 6 is applied to the main surface of chip AD and the gap between tape carrier 2b and device hole 3b.
  • the long tape carriers 2a and 2b are separated into individual pieces using a cutting die, and each of the tape carriers 2a and 2b is mounted on a socket and subjected to an aging inspection. Sort out. Aging of the tape carriers 2a and 2b is performed by applying socket pins to test pads formed on each part of the tape carriers 2a and 2b.
  • the tape carriers 2a and 2b are overlapped so that the positions of the through holes 8a and 8b facing each other exactly match, and then heat-pressed.
  • TCP 1A and TCP 1B can be tightly joined.
  • the above-described Cu foil holes 12a and 12b are used.
  • a test pad formed on each part of the tape carriers 2a and 2b may be used.
  • solder paste made of a lead (Pb) -tin (Sn) alloy is embedded in the through holes 8a and 8b by screen printing, and this solder base is removed. Reflow to form solder 11 1.
  • solder bump 9 is formed at one end of the through hole 8a of the tape carrier 2a, whereby the stacked TCP shown in FIGS. 1 and 2 is completed.
  • Solder bumps 9 are placed beforehand with the solder bump forming surface of tape carrier 2a facing up.
  • the solder ball formed above is positioned on the through hole 8a, and then the solder ball is formed by reflow.
  • the solder bumps arranged on the surface of the glass substrate may be transferred to the surface of the through hole 8a.
  • the solder bump 9 is made of a lead (Pb) -tin (Sn) alloy having a lower melting point than the solder 11 filled in the through holes 8a and 8b.
  • solder bumps 9 are positioned on the electrodes 15 of the printed wiring board 14, and then the solder bumps 9 are formed. Should be reflowed.
  • the chip MF which forms a computer with a microphone port with flash memory, has a larger number of functional blocks and generates more heat than the chip AD, which forms DRAM on-chip logic.
  • Chip MF is arranged.
  • arranging a chip having a large number of connection terminals on the lower side (substrate side) facilitates routing of wiring connecting the chip connection terminals and external connection terminals.
  • the DRAM memory cell formed in the chip AD adopt a stacked-type capacitor (STC) structure.
  • STC stacked-type capacitor
  • the heat dissipation fins 16 made of a metal with high thermal conductivity such as A1 can be attached to the top of the multilayer TCP. Good.
  • a chip MF that generates a large amount of heat is arranged above the chip AD (on the side close to the radiation fins 16).
  • TCP 1A and 1B may be packaged in the following way.
  • TCP 1A and TCP 1B are separately formed according to the method described above.
  • solder is inserted inside the through hole 8a of TCP 1A.
  • the paste lip is embedded, and the solder paste 11p is embedded inside the through hole 8b of the TCP 1B. Screen printing is used for embedding the solder paste.
  • the tape carriers 2a and 2b are overlapped and heated and pressed, and the two are joined with an adhesive 10 and the solder paste 11p is reflowed to form a through hole 8a. Solder 11 is formed inside a, 8b. Subsequent steps are the same as the above-mentioned manufacturing method.
  • TCP 1A and TCP 1B are temporarily attached with the adhesive force of solder paste 11p, so the superimposed TCP 1A and 1B are transported to a heating furnace or the like, and both are heated and pressed. In the meantime, the displacement of the facing through holes 8a and 8b can be prevented.
  • tape carriers 2a and 2b are overlapped to form TCP 1A and 1B into one package, and holes are drilled into tape carriers 2a and 2b using a drill. Then, a conductive layer may be formed inside the holes by an electroless plating method.
  • the chips MF and AD can be sealed by a trans-famold method instead of the above-mentioned botting method.
  • the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD and the tape carrier 2b are electrically connected. Connect lead 5b electrically.
  • the chips MF and AD are sealed with a mold resin 17.
  • the tape carriers 2a and 2b are mounted on a mold respectively, and a plurality of chips MF and AD are respectively sealed in a batch.
  • Epoxy resin is used for the mold resin 17.
  • a structure in which the entire surface of the chips MF and AD is covered with the molding resin 17 and the back surface of the chips MF and AD may be exposed from the molding resin 17 may be employed.
  • the resin processed into a sheet is applied to the upper surfaces of the tape carriers 2a and 2b and heated and pressed, so that the resin flows into the main and side surfaces of the chips MF and AD.
  • the thickness of the mold resin 17 for encapsulating the chips MF and AD is extremely small, the case where the back surface of the chips MF and AD is exposed from the mold resin 17 or the entire surface of the chips MF and AD If the thickness of the mold resin 17 is uneven between the main surface and the back surface of the chip MF, AD, the thermal expansion coefficient of the chip MF, AD and the mold resin 17 If there is a difference between them, the TCP 1A and IB will warp, causing chip cracks and poor connection when mounting the board. Therefore, the mold resin 17 has a low coefficient of thermal expansion, and it is necessary to select a material close to the coefficient of thermal expansion of the chips MF and AD.
  • the tape carriers 2a and 2b are separated into individual pieces using a cutting die, and the individual TCPs 1A and 1B are subjected to an aging test to select non-defective products.
  • the tape carriers 2a and 2b are overlapped and heated and pressed together so that the positions of the facing through holes 8a and 8b are exactly matched, and the two are joined with an adhesive 10.
  • the solder 11 is formed inside the through holes 8a and 8b according to the method described above, and the solder bump 9 is formed at one end of the through hole 8a of the tape carrier 2a.
  • TCP is completed.
  • the TCP 1A, 1B May be stacked to make one package
  • the chip MF and the chip AD may be simultaneously and collectively sealed with the mold resin 17.
  • the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD and the tape carrier 2b.
  • the tape carriers 2a and 2b are overlapped and heated and pressed together, and the two are joined with an adhesive 10.
  • solder 11 is formed inside through holes 8a and 8b according to the method described above, and solder bumps are attached to one end of through hole 8a of tape carrier 2a.
  • the outer diameter dimension accuracy of the sealing portion is improved compared to the method of sealing the chips MF and AD with the botting resin 6. Therefore, it is possible to manufacture a laminated TCP having a high dimensional stability and a uniform shape. Also, by sealing a plurality of chips MF and AD in a batch at a time, the sealing time can be reduced. Furthermore, by making the thickness of the mold resin 17 the same as that of the tape carriers 2a and 2b, there is no gap between TCP 1A and TCP 1B.
  • the reliability of high-les multilayer TCP of the c the present invention capable of producing a multilayer type TCP is a method for the construction of external connection terminals in the solder bumps 9
  • the leads 5a and 5b can form an external connection terminal. A method of manufacturing the stacked TCP will be described with reference to FIGS.
  • a tape carrier 2a, 2b made of polyimide resin film is punched out to form a device hole 3a in the tape carrier 2a, and a device hole 3b in the tape carrier 2b. .
  • These through holes 8a and 8b are not formed in these tape carriers 2a and 2b.
  • a lead 5a is formed on the tape carrier 2a in accordance with the above-described method, and a lead 5b is formed on the tape carrier 2b, and one end (inner lead portion) is formed.
  • solder resist 7 is applied to one surface of tape carrier 2a, and adhesive 10 is applied to one surface of tape carrier 2b.
  • the leads 5a and 5b are formed in such a length that their other ends (outer leads) can be used as external connection terminals.
  • the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD is connected to the lead 5 of the tape carrier 2b.
  • the chips MF and AD are sealed with botting resin 6, and then the tape carriers 2a and 2b are singulated, and each TCP 1A and 1B is subjected to aging inspection. To select good products.
  • the TCPs 1A and 1B are made into one package by overlapping and joining the tape carriers 2a and 2b according to the method described above, and then, as shown in Fig. 52. Then, the tape carriers 2a and 2b supporting the other ends (outer lead portions) of the leads 5a and 5b are cut and removed.
  • the illustrated stacked TCP may be disposed with the main surface of the chips MF and AD facing upward. Further, force for sealing chips IF and AD with botting resin 6 As shown in FIG. 55, chips MF and AD may be sealed with molding resin 17.
  • the manufacturing process is simplified as compared with the above-mentioned multilayer TCP in which the external connection terminals are composed of the solder bumps 9.
  • the manufacturing cost of the stacked TCP can be reduced ; and the through holes 5a, 5b need not be provided in the tape carriers 2a, 2b, so that the leads 5a, 5b In addition to facilitating the routing, the manufacturing cost of the tape carriers 2a and 2b can be reduced.
  • the time required for forming the external connection terminals can be reduced. Also, connect the other ends (outer leads) of the leads 5a and 5b.
  • the electrodes 15 on the printed wiring board 14 By overlapping and connecting the electrodes 15 on the printed wiring board 14, the area of the electrodes 15 occupying the surface of the printed wiring board 14 can be reduced, and the mounting of the stacked TCP (lead 5 a , 5b and the electrode 15) can be performed once.
  • the leads 5a and 5b constituting the external connection terminal may be individually molded using two dies.
  • chip MF, AD sealed with botting resin 6 chip MF, AD sealed with botting resin 6
  • Figure 57 chip MF, AD sealed with molding resin 17
  • the stacked TCP shown in Fig. 58 has an external connection terminal by forming the other end (outer lead) of the lead 5a formed on the lower TCP 1A into a gull-wing shape. Electrical connection to 1B is made through solder 11 embedded in through holes 8a and 8b formed in tape carriers 2a and 2b.
  • the above structure, in which the external connection terminal is formed by a gull-wing shaped lead, is a flexible lead in which the stress applied to the connection between the stacked TCP and the printed wiring board due to the difference in the coefficient of thermal expansion between them is flexible.
  • the connection reliability with the board is higher than the structure in which the external connection terminals are composed of solder bumps because they are absorbed and mitigated by the deformation.
  • the package of the present invention can be mounted on the printed wiring board 14 individually without forming the TCP 1A and the TCP 1B into one package.
  • the mounting density is lower than that of the stacked TCP in which TCPs 1A and 1B are packaged in one package, the process of stacking TCPs 1A and 1B into one package is unnecessary. The manufacturing cost of the package can be reduced.
  • the stacked TCP of the present invention is used in a PGA (Pin Grid Array) type package, as shown in FIG. 60, instead of a method in which the external connection terminals are constituted by the solder bumps 9 and the leads 5a and 5b.
  • the external connection terminal can also be configured with pin 18.
  • the surface of the pin 18 is plated with Sn (tin) or the like, and is electrically connected to the lead 5a and / or the lead 5b inside the through holes 8a and 8b.
  • the chip MF and the lead 5a and the chip AD and the lead 5b can be connected by using an anisotropic conductive film.
  • an anisotropic conductive film To manufacture a laminated TCP using an anisotropic conductive film, first, as shown in Fig. 61, the device hole 3a, the single hole 8a and the lead After forming device hole 3a, through hole 8a and lead 5b on tape carrier 2b, solder resist 7 is applied to one side of tape carrier 2a, and tape carrier 2b is formed. Adhesive 10 is applied to one side of the substrate.
  • the anisotropic conductive film 19a which has been cut to the same size as the device hole 3a of the tape carrier 2a in advance, is projected into the device hole 3a. Position on one end (inner lead) of lead 5a. Similarly, an anisotropic conductive film 19b, which has been cut to the same size as the device hole 3b of the tape carrier 2b in advance, is provided with one end 19b of the lead 5b protruding into the inside of the device hole 3b. (Inner lead part) Position: Next, as shown in FIG. 63, the chip MF on which the bump electrodes 4 are formed faces down on the anisotropic conductive film 19 a with the main surface facing downward.
  • the anisotropic conductive film 19a is heated and pressurized to electrically connect the bump electrode 4 and the lead 5a via the conductive particles in the anisotropic conductive film 19a.
  • the anisotropic conductive film 19 b is heated and pressed.
  • bump conductive via conductive particles in the anisotropic conductive film 19b. 4 and lead 5 b Following electrically connected SOULTZ, a tape carrier 2 a, 2 b pieces and fragmented, to sort non-defective are denoted by the individual T C P 1 A, 1 B aging test.
  • the tape carriers 2a and 2b are superimposed according to the above-described method to form one package of TCPs 1A and 1B.
  • solder 11 is filled in a and 8b, and solder bump 9 is formed at one end of through hole 8a.
  • the various stacked TCPs of the present invention described above are applied not only to the case where the chip MF and the chip AD are combined, but also to the above-described configuration examples of the chip MFA-chip D, the chip MFA + chip AD, the chip MF + chip D, and the like. Of course you can do two.
  • the stacked TCP of the present invention can also be applied to a case where three or more chips are stacked. it can.
  • Chip MF is a molding resin. Sealed with 17.
  • the lead 5a formed on one surface of the tape carrier 2a has a pattern as shown in FIG.
  • TCP 1 C sealing chip D On top of TCP 1 A, TCP 1 C sealing chip D, is stacked, and further on top, TCP 1 D sealing chip D 2 is stacked.
  • Chip D t sealed in TCP 1 C is arranged toward the main surface on the apertured the Device Isuhoru 3 in c in a central portion of the tape carrier 2 c, the central portion of the main surface It is electrically connected to one end (inner lead portion) of a lead 5c formed on one surface of the tape carrier 2c via the bump electrode 4 formed on the tape carrier 2c.
  • the chip D 2 sealed in the TCP 1 D is arranged with its main surface facing upward in a device hole 3 d opened in the center of the tape carrier 2 d.
  • the lead 5c formed on one surface of the tape carrier 2c has a pattern as shown in FIG. 68, and the lead 5d formed on one surface of the tape carrier 2d is formed as shown in FIG. It has a pattern.
  • the multilayer TCP is the three-chip MF, D "common D 2 to (i.e. having the same function) through a connection terminal (pin) disposed at the same position of the tape carrier 2 a, 2 c, 2 d Electrical connection through holes 8a, 8c, 8d
  • the lead 5a formed on the carrier 2a has a structure in which the lead 5a is commonly drawn to the outside (blind wiring board) through the other end (outer lead). It goes without saying that the external connection terminals can be constituted by the above-mentioned solder bumps and pins in addition to the leads.
  • the external connection terminals can be constituted by the above-mentioned solder bumps and pins in addition to the leads.
  • the numbers (1 to 144) of the connection terminals formed on the chip MF and the numbers (1 to 144) of the through holes 8a formed on the tape carrier 2a are given:
  • the numbers (1 to 46) of the connection terminals formed on the chip D and the numbers (1 to 144) of the through holes 8c formed on the tape carrier 2c are given.
  • the chip D 2 the formed number of the connection terminals (1-46) and a tape carrier 2 d to form through holes 8 d number (1 to 144) are then Togazuke.
  • the same numbers are given to the through holes 8a, 8c, 8d arranged at the same position on the tape carriers 2a, 2c, 2d.
  • the area of the chip DD is less than half of the area of any chip MF, as shown in FIG. 70, are arranged side by side and tip D ,, D 2 next, the common connection terminal of Common chip D 2 It can be connected with lead 5e. In this way, an ultra-thin package can be realized as in the case of the above-described stacked TCP mounting two chips MF and AD.
  • the package of the present invention is not limited to the above-described structure, and various design changes can be made to its details.
  • a structure in which the chip MF sealed in the TCP 1 A and the lead 5 a formed in the tape carrier 2 a are electrically connected with the Au wire 20 can be adopted. .
  • the chip MF and chip AD are not packaged into one package, but are individually sealed in a QFP (Quad Flat package) type package and printed wiring. It can also be mounted on the substrate 14.
  • QFP Quad Flat package
  • the package of the present invention is used for devices and systems such as multimedia devices and information home appliances, for example, a car navigation system as shown in FIG. 73, a D-ROM (Compact Disk ROM) drive device as shown in FIG. It is used for a game device as shown, a PDA (Personal Digital Assistance) as shown in FIG. 76, a mobile communication device as shown in FIG. 77, and the like.
  • Figure 73 is a functional block diagram showing an example of the internal configuration of a car navigation system. is there.
  • This car navigation system includes a control unit, a display unit connected to the control unit, a GPS and a CD-ROM.
  • the control section is for main CP, program EPROM (4M), work RAVI (SRAM: 1M), I / O control circuit, ARTOP, image RAM (DRAM: 4M), CG (Computer Graphics) It consists of a ROM (mask ROM: 4M), gate array, etc., and the display unit consists of a slave microcomputer, TFT, etc.
  • the main CPU of the control unit controls according to a control program stored in a program EPROM.
  • the control unit compares the position information by GPS, which measures the position of the car between the satellite and the ground station, and the map information stored on the CD via the I / O control circuit and the gate array. Enter and store this information in the work RAM.
  • ART ⁇ P performs processing such as arranging the position of the car on a map based on the position information and the map information stored in the work RAM.
  • the image information stored in the image RAM is passed to the display unit, and the display unit displays the image information on a TFT screen based on the control of the computer with the slave microphone, so that the vehicle information is displayed.
  • An image whose position is arranged on a map can be displayed.
  • the main CPU is constituted by a processor
  • the program EP ROM is constituted by a flash memory
  • the ARTOP is constituted by a logic circuit by an ASIC.
  • the image RAM is composed of DRAM and the gate array is composed of a logic circuit composed of ASIC, the chip AD of this embodiment can be used for this block. It is also possible to simply use a chip MF for the main CP and a program EPROM, and a chip D for the image RAM.
  • FIG. 74 is a functional block diagram showing an example of the internal configuration of the CD-ROM drive device.
  • the CD-RO drive is composed of a microcomputer including flash memory, a pre-servo circuit, a signal processing circuit, a ROM decoder, a host I / F, a pre-servo circuit, and a signal processing circuit that are bidirectionally connected to the microcomputer. To each other It consists of pickups and SRAMs connected in different directions, D / A connected to the ROM decoder, and buffer RAM connected to the host IZF. A motor M for driving a CD-ROM is connected to the signal processing circuit, and signals from the CD-ROM are read by a pickup. The rotation of this motor is controlled by the signals of the pre-servo circuit and signal processing circuit. Furthermore, D-A is connected with Sby force.
  • the CD-ROM drive is connected to a host computer via a host I / F.
  • a signal from the CD-ROM is read by a pickup under the control of a microphone opening computer, the read information is processed by a signal processing circuit, and the processed information is stored in an SRAM. Store. Furthermore, the information stored in the SRAM can be decoded by a ROM decoder, converted to analog signals via DZA, and then output from the speaker, and temporarily stored in the buffer RAM. After storing, it can be output to the host computer via the host IZF.
  • the chip MFA of this embodiment is used for a block portion of a microcomputer including a flash memory, a signal processing circuit, and the like, and a block of a buffer RAM and a host I / F.
  • the chip AD of the present embodiment can be used for the part. It is also possible to simply use chip MF for the microcomputer part including flash memory and chip D for the buffer RAM part.
  • FIG. 75 is a functional block diagram showing an example of the internal configuration of the game device.
  • This game machine has a main unit control unit, a speaker, CD-ROM, ROM cassette, display RAM (SDRAM: 4M) connected to a CRT, buffer RAM (DRAM: 4M) and keyboard connected to the main unit control unit. It is composed of The main unit control section consists of a main CPU, system ROM (mask ROM: 16M), DRAM (SDRAM: 4M), RAM (SRAM: 256k), sound processor, graphics processor, image compression processor, I / ⁇
  • a main CPU of a main body control unit controls according to a control program stored in a system ROM.
  • CD—R ⁇ M ROM cassette Image and sound information and instruction information from the keyboard are input via the IZo control circuit, and these information are stored in DRAM and RAM.
  • the information stored in the DRAM and RAM is processed into audio and video signals using a sound processor and a graphic processor, respectively, and the audio signal is output as sound from speakers, and the video signal is output to the display RAM. After storing temporarily, it can be displayed as an image on the CRT screen. At this time, the video signal is used by being compressed in the amount of information by an image compression processor and stored in a buffer RAM.
  • the chip MFA of the present embodiment is used for blocks such as a main CPU, a system ROM, a sound processor, and a graphic processor, and the present embodiment is used for blocks such as a DRAM and an image compression processor. It is also possible to simply use the chip AD for the main CPU, the chip MF for the system ROM, and the chip D for the DRAM, RAM, and buffer RAM.
  • FIG. 76 is a functional block diagram showing an example of the internal configuration of the PDA.
  • This PDA consists of a microcomputer including a flash memory consisting of a graphic control circuit, a handwriting input circuit, a memory control circuit, a security management circuit, and a communication control circuit; an LCD connected to the microcomputer's graphic control circuit; Digitizer via A / D connected to power circuit, system memory (mask ROM: 16M) connected to memory control circuit, IC card connected to security management circuit, IR connected to communication control circuit It consists of IF, RS—232C, and a PCMCIA card via a PCMCIA control circuit.
  • This microphone port computer is connected to PHS, GSM, ADC, etc. from the communication control circuit via the network.
  • This PDA is controlled by a memory control circuit according to a control program stored in a system memory, converts information written using a digitizer into digital signals by A / D, and stores it in a handwriting input circuit.
  • the information stored in the handwriting input circuit can be displayed on an LCD screen after signal processing using a graphic control circuit.
  • security Information such as security management information can also be displayed on the LCD screen via the graphic control circuit.
  • communication with PHS, GSM, ADC, etc. can be performed by controlling a communication control circuit via a network, and a PCMCIA card via an IR-IF, RS-232C, PCMCIA control circuit. Information from such sources can also be imported into the microcomputer. The information on the IC card is used for security management by a security management circuit.
  • the chip MFA of the present embodiment is used for a block portion of a micro computer including a flash memory including a graphic control circuit, a handwriting input circuit, a memory control circuit, a security management circuit, and a communication control circuit. You can also simply use chip D for parts such as graphic control circuits and handwriting input circuits.
  • FIG. 77 is a functional block diagram showing an example of the internal configuration of the mobile communication device.
  • This mobile communication device is connected to a CPU including flash memory, a CH codec, an LCD controller / driver, and an IC card connected to the CPU, to a CH codec, and connected via a modem. It consists of an RFZ IF, a speech codec, and an LCD connected to the LCD controller / driver.
  • An antenna is connected to the RF / IF, and a speaker and a microphone are connected to the speech codec.
  • control is performed by a program stored in the flash memory of the CPU, and when a signal is received, a signal from an antenna is received via RF / IF and modulated using a modem. Then, the modulated signal can be converted into an audio signal using a CH codec and a speech codec, and output as audio from a speaker.
  • the voice signal from the microphone is converted using a speech codec and CH codec, demodulated using a modem, and then transmitted from the antenna via RF / IF. can do.
  • the chip MFA of the present embodiment is used for a block part such as a CPU and a CH codec, and an LCD controller Z driver and the like are used.
  • the chip AD of the present embodiment can be used. It is also possible to simply use a chip MF for the CPU part.
  • the semiconductor integrated circuit device configured by combining the chip MF, the chip MFA, the chip AD, the chip D, and the like according to the present embodiment is a car navigation system, a CD-ROM drive device, a game device, a PDA It can be widely applied to multimedia devices such as mobile communication devices, devices and systems such as information home appliances, and the like.
  • the number of external connection terminals is reduced by using a package structure in which two types of chips, a chip MF using a CPU and a flash memory, and a chip D using a DRAM, are integrated into one package. It is possible to reduce the mounting area by reducing the number of chips and by combining two types of chips into one package, and to reduce the cost of the semiconductor integrated circuit device. Further, it is possible to reduce the cost of equipment and systems using the semiconductor integrated circuit device.
  • chip MF and chip D each have a chip MFA or chip AD with a built-in logic circuit such as an AS IC, and if the DRAM is a synchronous DRAM, make the external connection terminals common. As a result, the number of external connection terminals can be further reduced and cost can be reduced.
  • weight control is unnecessary by using a chip AD equipped with a DRAM and a logic circuit such as ASIC, so that external
  • the access operation to the DRAM can be performed from the logic circuit during the self-refresh period of the DRAM, the speed of data transfer between the outside and the chip AD can be increased.
  • the CPU itself controls the time and realizes one clock cycle, it is not necessary to exchange wait signals, so that high-speed access can be performed. Further, the speed of processing in equipment and systems using the semiconductor integrated circuit device can be increased.
  • chip AD on which DRAM and logic circuits are mounted
  • chip MF on which CPU and flash memory are mounted
  • chip MFA chip MFA
  • the processing timing itself can be controlled from the CPU, that is, the processing timing itself can be known in the CPU program. Thus, it is possible to easily create a program for a semiconductor integrated circuit device.
  • Dividing DRAM, logic, flash memory, etc. with different power levels into two or more chips reduces the load on the process, so these are mixedly formed on one chip
  • the chip manufacturing cost can be greatly reduced as compared with the case.
  • the chip mounting area is greatly increased by mounting two types of chips, a chip MF using CP memory and flash memory, and a chip D using DRAM, in an ultra-thin stacked package and forming an on-package. Can be reduced.
  • the semiconductor integrated circuit device includes a first chip in which a flash memory and a logic circuit such as an AS IC are formed in a microcomputer including a CPU, a DRA, Functional blocks in a package structure in which multiple types of semiconductor chips, such as one or more second chips that form a logic circuit such as an ASIC, are housed in the same package so that signals can be input and output from each other.
  • a microcomputer including a CPU, a DRA
  • the number of external connection terminals It is useful for semiconductor integrated circuit devices that can reduce cost and reduce the mounting area by integrating two types of chips into one package, and is also useful for multimedia devices using this semiconductor integrated circuit device. It can be widely applied to devices such as information home appliances.

Abstract

A semiconductor integrated circuit device having a package structure, in which two kinds of chips, one chip mounted with a CPU and a flash memory and the other mounted with a DRAM are contained in a single package. This structure reduces the number of external connection terminals and the IC mounting area, and lowers the manufacturing cost. The semiconductor integrated circuit device comprises a chip (MF) mounted with a microcomputer including a CPU, a memory and peripheral circuits and a flash memory, and a chip (AD) mounted with a DRAM and a logic circuit such as an ASIC. In the connection between the chip (MF) and the other chip (AD), address terminals (A0-A10), data input/output terminals (D0-D31), a power supply terminal (Vcc), a ground terminal (Vss) and control terminals such as row address strobe terminals (RAS, column address strobe terminal CASL, CASH, CASHL, CASHH) are connected to the same external connection terminals of the single-package semiconductor integrated circuit.

Description

技術分野 Technical field
本発明は、 MCM (Multi Chip Module) 的なアブローチから複数種類の半導体 チップを互いに信号の入出力が可能となるように単一のパッケージに収納した半 導体集積回路装置に関し、 特に、 CPU (Central Processing Unit)を含むマイ クロコンピュータ、 フラッシュメモリなどのプログラマブルな不揮発性メモリ、 D RAM (Dynamic Random Access明 Memory; およひ As I C (Application Spec ific Integrated Circuit.)などのロジック L S Iをワンパッケージ化した半導体 集積回路装置に適用して有効な技術に関する。  The present invention relates to a semiconductor integrated circuit device in which a plurality of types of semiconductor chips are housed in a single package so that signals can be input and output from each other from an MCM (Multi Chip Module) -like approach. Microcomputer including a processing unit, programmable nonvolatile memory such as flash memory, and logic LSI such as DRAM (Dynamic Random Access Memory) and As IC (Application Specific Integrated Circuit.) The present invention relates to a technology that is effective when applied to a semiconductor integrated circuit device.
書 背景技術  Background art
本発明者は、 システムオンチップに関する半導体集積回路装置において、 顧客 ニーズの高い DRAM ' S I MM (Single In-line memory Module) のアブロー チ、 フラッシュメモリ · DRAMのマイクロコンピュータオンチップの実現に当 たり、 マイクロコンピュータ、 フラッシュメモリ、 DRAM、 AS I Cなどを全 てワンチッブ化するのではなく、 MCM的なアブローチから複数種類の半導体チ ップを単一パッケージに収納して互いに信号の入出力を可能とする技術について 検討した。 以下は、 本発明者によって検討された技術であり、 その概要は次のと おりである。  In the semiconductor integrated circuit device related to the system-on-chip, the inventor of the present invention has realized an approach of DRAM 'SIMM (Single In-line memory Module), a flash memory and a DRAM microcomputer-on-chip with high customer needs. Instead of using microcomputers, flash memories, DRAMs, AS ICs, etc. all in one chip, multiple types of semiconductor chips can be housed in a single package from an MCM-like approach to enable signal input and output to and from each other. The technology was considered. The following is the technology studied by the present inventors, and the outline is as follows.
近年、 マルチメディア、 情報通信などの先端技術分野においては、 マイクロコ ンピュータ、 フラッシュメモリ、 DRAM、 AS I Cなどをワンチップ上に形成 することによって、 データ転送速度の高速化、 省スペース （実装密度向上） 、 低 消費電力化などを図ろうとする動きが活発になっている。 しかしながら、 このよ うな多種類の L S Iをワンチップ上に形成しょうとすると、 半導体製造プロセス の負担が極めて大きくなる。  In recent years, in advanced technology fields such as multimedia and information communication, forming a microcomputer, flash memory, DRAM, AS IC, etc. on a single chip has increased the data transfer speed and saved space (improved mounting density). There is a growing movement to reduce power consumption. However, if such a large variety of LSIs are to be formed on a single chip, the burden on the semiconductor manufacturing process becomes extremely large.
以下、 その理由を本発明者が検討したマイクロコンピュータ、 フラッシュメモ リ、 DRAM、 AS I C混載プロセスに基づいて説明する。 この混載プロセスの 概略は次の通りである。 Hereinafter, the reason will be described based on the microcomputer, flash memory, DRAM, and ASIC mixed processes studied by the present inventors. Of this consolidation process The outline is as follows.
まず、 図 78に示すように、 半導体基板 1 00の主面に p型不純物 （ホウ素） をイオン打ち込みして p型ゥエル 1 0 1を形成した後、 p型ウエノレ 101の表面 に LOCOS法でフィールド酸化膜 1 02を形成する。 図の左端に形成される素 子は DRAMのメモリセルを構成する MOS FET、 その右隣りに形成される素 子はフラッシュメモリのメモリセルを構成する MO S FETとフラッシュメモリ の周辺回路の一部を構成する高耐圧 IOS FET、 右端に形成される素子はマイ クロコンピュータ、 AS I Cなどのロジック L S Iを構成する MOS FETであ る。 なお、 実際の LS Iは、 主として nチャネル型 MO S F E丁と pチャネル型 MOS FETで構成される力 、 ここでは説明を簡単にするために、 nチャネル型 MOS FETを形成する領域のみを図示する。 First, as shown in FIG. 78, a p-type impurity (boron) is ion-implanted into the main surface of the semiconductor substrate 100 to form a p-type well 101, and then a field is formed on the surface of the p-type well 101 by the LOCOS method. An oxide film 102 is formed. The element formed at the left end of the figure is the MOS FET that forms the memory cell of the DRAM, and the element that is formed to the right is the MOS FET that forms the memory cell of the flash memory and a part of the peripheral circuit of the flash memory. The element at the right end is the MOS FET that constitutes a logic LSI such as a microcomputer or AS IC. The actual LSI is mainly composed of an n- channel MOS FET and a p-channel MOS FET. For simplicity of explanation, only the region where the n- channel MOS FET is formed is shown. .
次に、 図 79に示すように、 フラッシュメモリのトンネル酸化膜 1◦ 3を形成 する,: このトンネル酸化膜 1 03の膜厚は、 8〜 1 3皿程度とする。  Next, as shown in FIG. 79, a tunnel oxide film 1◦3 of the flash memory is formed. The thickness of the tunnel oxide film 103 is set to about 8 to 13 plates.
次に、 図 80に示すように、 半導体基板 1 00上に C VD法で堆積した多結晶 シリコン膜をパターニングしてフラッシュメモリのフローティングゲート 104 (の一部） を形成した後、 図 8 1に示すように、 その上部に酸化シリコン膜、 窒 化シリコン膜および酸化シリコン膜を積層した膜厚 1 0〜30 nm程度の第 2ゲ 一ト絶縁膜 （ONO膜） 1 05を形成する.：  Next, as shown in FIG. 80, the polycrystalline silicon film deposited by the CVD method on the semiconductor substrate 100 is patterned to form (part of) the floating gate 104 of the flash memory. As shown in the figure, a second gate insulating film (ONO film) 105 having a thickness of about 10 to 30 nm is formed by stacking a silicon oxide film, a silicon nitride film, and a silicon oxide film thereon.
次に、 図 82に示すように、 フラッシュメモリの周辺回路領域に高耐圧 MO S F E Tのゲ一ト酸化膜 1 ◦ 6を形成する。 このゲート酸化膜 1 06は、 耐圧を高 くするために、 他の MOS FETのゲート酸化膜よりも厚い膜厚 （1 0〜30 n m) で形成する。  Next, as shown in FIG. 82, a gate oxide film 1 · 6 of a high breakdown voltage MOSFET is formed in the peripheral circuit region of the flash memory. The gate oxide film 106 is formed to have a larger thickness (10 to 30 nm) than the gate oxide films of other MOS FETs in order to increase the breakdown voltage.
次に、 図 83に示すように、 ロジック L S Iを構成する MOS F ETのゲート 酸化膜 1 07と DRAMのメモリセルを構成する VIOS FETのゲート酸化膜 1 30とを形成する。ゲート酸化膜 1 07の膜厚は 4〜1 0 nm程度とし、ゲート酸 化膜 1 30の膜厚は 8〜 1 5 nm程度とする。  Next, as shown in FIG. 83, a gate oxide film 107 of the MOS FET constituting the logic LSI and a gate oxide film 130 of the VIOS FET constituting the memory cell of the DRAM are formed. The thickness of the gate oxide film 107 is about 4 to 10 nm, and the thickness of the gate oxide film 130 is about 8 to 15 nm.
次に、 図 84に示すように、 半導体基板 1 00上に CVD法で堆積した多結晶 シリコン膜をバターニングして、 DRAMのメモリセルのゲ一ト電極（ヮード線） 1 08、 フラッシュメモリのコント口一ノレゲ一ト 1 09、 高耐圧 MO S F E Tの ゲート電極 1 1 0、 ロジック L S Iを構成する MOS FETのゲート電極 1 1 1 を同時に形成した後、 図 85に示すように、 フラッシュメモリの （部分的に形成 された） フローティングゲート 1 04をパターニングしてフローティングゲート 1 04を形成する。 Next, as shown in FIG. 84, the polycrystalline silicon film deposited by the CVD method on the semiconductor substrate 100 is patterned to form the gate electrode (lead line) 108 of the DRAM memory cell and the flash memory. Control port 109, high voltage MO SFET After the gate electrode 110 and the gate electrode 111 of the MOS FET that constitutes the logic LSI are formed simultaneously, the (partially formed) floating gate 104 of the flash memory is patterned as shown in Figure 85. To form a floating gate 104.
次に、 図 86に示すように、 フラッシュメモリのメモリセル領域の一部に n型 不純物 （リンおよびヒ素） をイオン打ち込みしてフラッシュメモリの n+型半導体 領域 1 1 2を形成した後、 図 87に示すように、 フラッシュメモリのメモリセル 領域の一部と周辺回路領域およびロジック L S I形成領域に n型不純物 （リンお よびヒ素） をイオン打ち込みして、 フラッシュメモリの n—型半導体領域 1 1 3、 1 1 3、 高耐圧 MO S F E Tの n—型半導体領域 1 1 3、 1 1 3、 ロジック LS I を構成する MOS FETの n—型半導体領域 1 1 3、 1 1 3を同時に形成する。 次に、 図 88に示すように、 DRAMのメモリセルのゲート電極 （ワード線） 1 08、 フラッシュメモリのコント口一ルゲート 1 09、 高而ォ圧 MO S F E Tの ゲート電極 1 1 0、 ロジック L S Iを構成する M〇S FETのゲート電極 1 1 1 の側壁にサイ ドゥ^ -一ルスぺーサ 1 1 4を形成する。  Next, as shown in FIG. 86, n-type impurities (phosphorus and arsenic) are ion-implanted into a part of the memory cell region of the flash memory to form an n + type semiconductor region 112 of the flash memory. As shown in Fig. 1, n-type impurities (phosphorus and arsenic) are ion-implanted into a part of the memory cell area of the flash memory, the peripheral circuit area, and the logic LSI formation area, and the n-type semiconductor area of the flash memory is formed. , 113, the n-type semiconductor regions 113, 113 of the high voltage MOS FET, and the n-type semiconductor regions 113, 113 of the MOS FETs constituting the logic LSI are formed simultaneously. Next, as shown in Figure 88, the gate electrode (word line) 108 of the DRAM memory cell, the control gate 109 of the flash memory, the gate electrode 110 of the high-voltage MOSFET, and the logic LSI A side-effect spacer 114 is formed on the side wall of the gate electrode 111 of the M〇S FET to be constituted.
次に、 図 89に示すように、 フラッシュメモリのメモリセル領域の一部と周辺 回路領域おょぴロジック L S I形成領域に n型不純物 （リンまたはヒ素） をィォ ン打ち込みして、 フラッシュメモリの n+型半導体領域 1 1 5、 高耐圧 MOS F E Tの n -型半導体領域 1 1 5、 1 .1 5、 ロジック L S Iを構成する MO S F E Tの n '型半導体領域 1 1 5、 1 1 5を同時に形成することにより、 フラッシュメモリ のソース領域、 ドレイン領域の一方と高耐圧 MOS FETのソース領域、 ドレイ ン領域とロジック LS Iを構成する MO S F ETのソース領域、 ドレイン領域を LDD (Lightly Doped Drain)構造にする,:， Next, as shown in Fig. 89, an n-type impurity (phosphorous or arsenic) is implanted into a part of the memory cell area of the flash memory, the peripheral circuit area, and the logic LSI forming area, thereby forming the flash memory. n + -type semiconductor region 115, n-type semiconductor region 115, 1.15 of high-voltage MOS FET, and n'-type semiconductor region 1 115, 115 of MOS SFET constituting logic LSI By forming one of the source and drain regions of the flash memory, the source region of the high voltage MOS FET, the drain region and the source and drain regions of the MOS FET that constitutes the logic LSI, an LDD (Lightly Doped Drain) Make structure,: ，
次に、 図 90に示すように、 半導体基板 1 ◦ 0上に CVD法で堆積した酸化シ リコン膜 1 1 6をエッチングして DRAMのゲート電極 （ワード線） の両側に接 続孔を形成し、 フラッシュメモリの n +型半導体領域 1 1 2の上部に接続孔を形成 した後、 これらの接続孔の內部に多結晶シリコン膜のプラグ 1 1 7を形成するつ DRAMのゲ一ト電極の両側には、 この多結晶シリコン膜から拡散した不純物に よって n型半導体領域 1 1 8が形成される。 その後、 酸化シリコン膜 1 1 6上に CVD法で堆積した多結晶シリコン膜をパターニングして DRAMのビット線 B Lとフラッシュメモリのビッ ト線 B Lを形成する。 Next, as shown in Figure 90, the silicon oxide film 116 deposited on the semiconductor substrate 1 • 0 by CVD is etched to form connection holes on both sides of the DRAM gate electrode (word line). After connecting holes are formed on the n + type semiconductor region 112 of the flash memory, plugs 117 of a polycrystalline silicon film are formed on the other side of these connecting holes. Then, an n-type semiconductor region 118 is formed by impurities diffused from this polycrystalline silicon film. Then, on the silicon oxide film 1 1 6 The polycrystalline silicon film deposited by the CVD method is patterned to form bit lines BL for DRAM and bit lines BL for flash memory.
次に、 図 9 1に示すように、 半導体基板 1 00上に CVD法で酸化シリコン膜 1 1 ,9を堆積した後、 酸化シリコン膜 1 1 9上に堆積した多結晶シリコン膜をパ ターニングして DRAMのキャパシタの下部電極 1 20を形成する。  Next, as shown in FIG. 91, after the silicon oxide films 11 and 9 are deposited on the semiconductor substrate 100 by the CVD method, the polycrystalline silicon film deposited on the silicon oxide film 119 is patterned. To form the lower electrode 120 of the DRAM capacitor.
次に、図 92に示すように、半導体基板 1 00上に堆積した酸化タンタル膜（ま たは窒化シリコン膜） と多結晶シリコン膜とをパターエングして DRAMのキヤ パシタの容量絶縁膜 1 2 1と上部電極 1 22とを形成した後、 図 93に示すよう に、 半導体基板 1 00上に CVD法で酸化シリコン膜 1 23を堆積し、 酸化シリ コン膜 1 23上に堆積した A 1膜をパターニングして第 1層目のメタル配線 1 2 4を形成する。 その後、 図 94に示すように、 半導体基板 100上に CVD法で 酸化シリコン膜 1 25を堆積した後、 酸化シリコン膜 1 25上に堆積した A 1膜 をパターニングして第 2層目のメタル配線 1 26を形成する。  Next, as shown in FIG. 92, the tantalum oxide film (or silicon nitride film) and the polycrystalline silicon film deposited on the semiconductor substrate 100 are patterned to form a capacitor insulating film for a DRAM capacitor. After forming an upper electrode 122 and a silicon oxide film 123 on the semiconductor substrate 100 by the CVD method as shown in FIG. 93, an A1 film deposited on the silicon oxide film 123 is formed. By patterning, a first layer metal wiring 124 is formed. Thereafter, as shown in FIG. 94, a silicon oxide film 125 is deposited on the semiconductor substrate 100 by a CVD method, and then the A 1 film deposited on the silicon oxide film 125 is patterned to form a second layer metal wiring. Form one 26.
以上がマイクロコンピュータ、 フラッシュメモリ、 DRAM、 AS I C混载プ 口セスの概略である。  The above is the outline of the microcomputer, flash memory, DRAM, and ASIC mixed process.
本発明者の検討によれば、 上記の混載プロセスには次のような問題がある。  According to the study of the present inventor, the above mixed process has the following problems.
(1) ロジック部の高速化を図るためには M〇S FETのゲート長を短く して、 ゲート酸化膜の膜厚を薄くする必要がある。 他方、 D RAM部の MOS F ETの ゲート酸化膜は、 耐圧を考慮して、 ロジック部の MOS FETのゲート酸化膜よ りもある程度厚くする必要がある。 さらに、 高耐圧が印加されるフラッシュメモ リの高耐圧 MO S F E Tのゲート酸化膜は、 十分な耐圧を確保するためにさらに 膜厚を厚くする必要がある。 すなわち、 DRAM、 ロジック、 フラッシュメモリ を混載する場合は、 要求される電源レベルに応じて異なる膜厚のゲ一卜酸化膜が 必要となるので、 工程数、 マスク数が大幅に増加する。  (1) In order to increase the logic speed, it is necessary to shorten the gate length of the M〇S FET and reduce the thickness of the gate oxide film. On the other hand, the gate oxide of the MOS FET in the DRAM section needs to be somewhat thicker than the gate oxide of the MOS FET in the logic section in consideration of withstand voltage. Further, the gate oxide film of the high breakdown voltage MOS FET of the flash memory to which the high breakdown voltage is applied needs to be further thickened in order to secure a sufficient breakdown voltage. That is, when DRAM, logic, and flash memory are mixed, a gate oxide film having a different thickness is required depending on the required power supply level, so that the number of steps and the number of masks are greatly increased.
(2) DRAMを 1 トランジスタ + 1キャパシタで構成すると、 キャパシタ形成 時に高温熱処理 （酸化タンタノレ膜を安定化するための熱処理、 あるいは窒化シリ コン膜を形成するための高温窒化処理） が入るので、 ロジック部のゲート長を多 少長めに設定する必要がある。 しかし、 ロジック部のゲ一ト長を長くすると、 口 ジック部の高速性が犠牲になってしまう。 ( 3 ) 半導体チップ上における D R AM部の標高がロジック部よりも高く、 両者 間に段差が生じるため、 配線形成に悪影響を及ぼす。 特に、 積層型キャパシタ（S tacked Capac i tor)構造を採用する D R A Mの場合はこの傾向が顕著である。 このように、 D R AM、 ロジック、 フラッシュメモリのそれぞれの性能を共に 維持しながらワンチップ化を図ろうとすると、 工程数、 マスク数が大幅に増加す るか、 あるいはワンチップ化に適した混载プロセスを新たに開発しなければなら ず、 いずれの場合も製造コス トが大幅に高くなる。 (2) If the DRAM is composed of one transistor + one capacitor, high-temperature heat treatment (heat treatment for stabilizing the tantalum oxide film or high-temperature nitridation treatment for forming a silicon nitride film) is performed when forming the capacitor. It is necessary to set the gate length of the part slightly longer. However, increasing the gate length of the logic section sacrifices the speed of the mouthpiece. (3) The elevation of the DRAM part on the semiconductor chip is higher than that of the logic part, and a step is created between the two parts, which adversely affects the wiring formation. In particular, this tendency is remarkable in the case of a DRAM employing a stacked capacitor structure. As described above, if an attempt is made to achieve one-chip while maintaining the performance of DRAM, logic, and flash memory together, the number of processes and the number of masks will increase drastically, or a mix suitable for one-chip. New processes have to be developed, and in each case the manufacturing costs are significantly higher.
また、 前記のような製造プロセス的なコスト分析に加えて、 機能ブロック構成 による回路的にも、 C P Uを含むマイク口コンピュータシステムにはフラッシュ メモリと D R AMとの両方を搭載する要求が強く、 組み込み機器への実装性を考 えた場合に、 フラッシュメモリと D R AMとの 2種類の半導体チップをヮンパッ ケ一ジ化することは必須である。 そこで、 本発明者は、 互いの半導体チップの共 通信号を共通の外部接続端子に割り当てることで、 外部接続端子数の低減、 複数 種類の半導体チップのヮンパッケージ化による実装面積の縮小を図り、 回路的に もマイクロコンピュータシステムのコストダウンが可能となることを考えついた。 本発明の一^ 3の目的は、 C P Uおよびフラッシュメモリと D R AMとの 2種類 の半導体チップをヮンパッケージ化したパッケージ構造において、 機能プロック 構成による回路的にも、 外部接続端子数の低減、 2種類の半導体チップのワンバ ッケージ化による実装面積の縮小を図り、 マイクロコンピュータシステムのコス トダウンを可能とすることができる半導体集積回路装置を提供することにある。 さらに、 本発明の一つの目的は、 それぞれの半導体チップに A S I Cなどの口 ジック回路を内蔵する場合、 D R AMをシンクロナス D R AMとする場合には、 さらに外部接続端子を共通にすることができるので、 より一層、 外部接続端子数 を低減してコストダウンを図ることができる半導体集積回路装置を提供すること にある。  In addition to the cost analysis in the manufacturing process as described above, there is also a strong demand for a computer system including a CPU to be equipped with both a flash memory and a DRAM, in terms of the circuit based on the functional block configuration. When considering the ease of mounting on equipment, it is essential to package two types of semiconductor chips, flash memory and DRAM. Therefore, the present inventor has attempted to reduce the number of external connection terminals by assigning the common communication signal of each semiconductor chip to a common external connection terminal, and to reduce the mounting area by on-packaging a plurality of types of semiconductor chips. We thought that it would be possible to reduce the cost of microcomputer systems in terms of circuitry. A third object of the present invention is to reduce the number of external connection terminals in a circuit structure by a functional block configuration in a package structure in which two types of semiconductor chips of a CPU and a flash memory and a DRAM are packaged. An object of the present invention is to provide a semiconductor integrated circuit device capable of reducing the mounting area by integrating one type of semiconductor chip into a single package and enabling the cost of a microcomputer system to be reduced. Further, one object of the present invention is to provide a common external connection terminal when each semiconductor chip has a built-in logic circuit such as an ASIC, and when the DRAM is a synchronous DRAM. Therefore, an object of the present invention is to provide a semiconductor integrated circuit device capable of further reducing the number of external connection terminals and reducing the cost.
さらに、 本発明の一つの目的は、 上記のような半導体集積回路装置を安価に提 供することにある。  Another object of the present invention is to provide the above-described semiconductor integrated circuit device at a low cost.
また、 前記のようなマイクロコンピュータシステムにおいて、 例えば C P Uと フラッシュメモリを搭載した、 いわゆるフラッシュメモリ搭載マイクロコンピュ ータと称される半導体チップと、 DRAMと AS I Cなどのロジック回路とを搭 載した、 いわゆる D R A Mオンチップロジックと称される半導体チップとの 2種 類の半導体チップを考えた場合に、 フラッシュメモリ搭載マイクロコンピュータ と DRAMオンチップロジックとの間の動作対策が必須である。 すなわち、 フラ ッシュメモリ搭載マイク口コンピュータの C PUから DRAMオンチップ口ジッ クの D R AMに対するァクセス動作と、 D R AMオンチップロジックの内部にお けるロジック回路から D R AMに対するァクセス動作とにおけるデータ転送速度 の対策が要求される。 In the microcomputer system as described above, for example, a so-called microcomputer equipped with a flash memory having a CPU and a flash memory. When considering two types of semiconductor chips, a semiconductor chip called a DRAM chip and a semiconductor chip called a DRAM on-chip logic, which is equipped with a DRAM and a logic circuit such as an AS IC. Operation measures between the microcomputer with memory and the DRAM on-chip logic are indispensable. In other words, the data transfer speed between the CPU operation of the computer with the flash memory equipped microphone and the access operation to the DRAM of the DRAM on-chip logic from the CPU on the DRAM and the access operation for the DRAM from the logic circuit inside the DRAM on-chip logic. Measures are required.
例えば、 前記のようなフラッシュメモリ搭載マイクロコンピュータと D RAM オンチップロジックとの半導体チップ同士を高速でつなげたいというときには、 DRAMの直結インタフェースを使うことで高速でつなぐことができるが、 もし D RAMオンチップロジックのロジック回路が D R AMをアクセスしたいという ときには、 第 1の方法としてロジック回路が動作をしているときにウェイト信号 を C PUに返す方法がある。 この方法では、 フラッシュメモリ搭載マイクロコン ピュ一タと DRAMオンチップロジックとの間を非同期のメモリとして极わなけ ればならないので、 1クロックサイクルの転送ができず、 すなわちウェイ ト信号 を見ている時間がとれないので 2ク口ックサイクルのデータ転送となる。  For example, when it is desired to connect the above-mentioned microcomputer equipped with a flash memory and the semiconductor chip of the DRAM on-chip logic at a high speed, the direct connection interface of the DRAM can be used to connect at high speed. When the logic circuit of the chip logic wants to access the DRAM, the first method is to return a wait signal to the CPU when the logic circuit is operating. In this method, since the memory between the microcomputer equipped with flash memory and the DRAM on-chip logic must be asynchronous, one clock cycle cannot be transferred, that is, the wait signal is viewed. Since there is no time, it is a two-cycle data transfer.
また、 1クロックサイクルを実現することができる第 2の方法として、 オンチ ップロジック自身をフラッシュメモリ搭載マイク口コンピュータにバスァービト レ一シヨンする方法がある。 二の方法では、 DRAMオンチップロジックのロジ ック回路が C PUに対してバスの開放を要求するリクエスト信号を出力し、 ロジ ック回路にバスを開放している期間には C P Uは何もすることができないので、 ァービトレ一ションのオーバーへッドが大きくなることと、 CPU自身が時間的 なコントロールができないという不具合が生じる。  As a second method that can realize one clock cycle, there is a method of performing bus arbitration of the on-chip logic itself to a computer with a built-in flash memory. In the second method, the logic circuit of the DRAM on-chip logic outputs a request signal requesting the CPU to open the bus, and the CPU does nothing while the bus is open to the logic circuit. Because of this, the overhead of arbitration becomes large and the CPU itself cannot control time.
そこで、 本発明者は、 フラッシュメモリ搭載マイクロコンピュータの CPU自 身が時間をコントロールした方が好ましいということに着目し、 フラッシュメモ リ搭載マイク口コンピュータの C PUから見た DRAVIのセルフリフレッシュ期 間を有効に利用し、 DRAMのセルフリフレッシュ動作を可能にすると共に、 こ のセルフリフレッシュ期間に、 DRAMオンチップロジックの内部におけるロジ ック回路から D R AMに対するァクセス動作を可能とすることで、 フラッシュメ モリ搭載マイクロコンピュータと D R AMオンチップロジックとの間のデータ転 送の高速化が実現できることを考えついた。 Therefore, the present inventor focused on the fact that it is preferable that the CPU of the microcomputer equipped with the flash memory control the time itself, and sets the DRAVI self-refresh period as viewed from the CPU of the computer with the microphone memory equipped with the flash memory. It is used effectively to enable the DRAM self-refresh operation, and during this self-refresh period, the logic inside the DRAM on-chip logic is It was conceived that by making it possible to access DRAM from a memory circuit, it would be possible to increase the speed of data transfer between a microcomputer equipped with flash memory and DRAM on-chip logic.
本発明の一つの目的は、 D R AMと A S I Cなどのロジック回路とが搭載され た半導体チップにおいて、 ウェイ ト制御を不要にして外部から見た D R AMのセ ルフリフレッシュ期間を有効に利用し、 このセルフリフレッシュ期間にロジック 回路から D R AMに対するァクセス動作を可能にして、 外部と半導体チップとの 間のデータ転送の高速化を実現することができる半導体集積回路装置を提供する ことにめる：.  One object of the present invention is to provide a semiconductor chip on which a DRAM and a logic circuit such as an ASIC are mounted by effectively utilizing a self-refresh period of the DRAM viewed externally without the need for weight control. The purpose of the present invention is to provide a semiconductor integrated circuit device that enables access operation from a logic circuit to a DRAM during a self-refresh period, thereby realizing high-speed data transfer between an external device and a semiconductor chip.
また、 とロジック回路とが搭載された半導体チップと、 C P Uとフラ ッシュメモリとが搭載された半導体チップとの 2種類のチップをヮンバッケージ 化したパッケージ構造においても、 ウェイ ト制御を不要にして C P Uから見た D R AMのセルフリフレッシュ期間にロジック回路から D R AMに対するアクセス 動作を可能にして、 半導体チップ間のデータ転送の高速化を実現することができ る半導体集積回路装置を提供することにある  Also, in a package structure in which two types of chips, a semiconductor chip on which a logic circuit and a logic circuit are mounted, and a semiconductor chip on which a CPU and a flash memory are mounted, are packaged, the weight control is not required and the CPU is not required. The present invention provides a semiconductor integrated circuit device that enables an access operation from a logic circuit to a DRAM during a DRAM self-refresh period, thereby realizing high-speed data transfer between semiconductor chips.
さらに、 ウエイ ト信号のやり取りをするウェイ ト制御が不要となり、 処理のタ イミング自身を C P Uからコント口ールすることができるので、 プログラム作成 を容易にすることができる半導体集積回路装置を提供することにある。  Further, there is provided a semiconductor integrated circuit device which does not require weight control for exchanging weight signals and can control processing timing itself from a CPU, thereby facilitating program creation. It is in.
また、 汎用の D R AMインタフェースを使用することにより、 D R AMとロジ ック回路とが搭載された半導体チップと、 C P Uとフラッシュメモリとが搭載さ れた半導体チップとを高速動作可能に直結することができる半導体集積回路装置 を提供することにある。  In addition, by using a general-purpose DRAM interface, a semiconductor chip equipped with a DRAM and a logic circuit can be directly connected to a semiconductor chip equipped with a CPU and a flash memory to enable high-speed operation. It is an object of the present invention to provide a semiconductor integrated circuit device that can achieve the above.
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示  The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings. Disclosure of the invention
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 以下のとおりである。  The following is a brief description of an outline of a typical invention disclosed in the present application.
すなわち、 本発明の一つの半導体集積回路装置は、 少なくとも C P Uとフラッ シュメモリとが形成されている第 1の半導体チップと、 少なくとも D R AMが形 成されている 1つまたは複数の第 2の半導体チップとからなり、 前記第 1の半導 体チップと前記 1つまたは複数の第 2の半導体チップとは互いに信号の入出力が 可能に同一のパッケージの内部に収納され、 かつ前記第 1の半導体チップの複数 の接続端子と前記 1つまたは複数の第 2の半導体チップの複数の接続端子とにそ れぞれ接続されている複数の外部接続端子を有するものである。 That is, one semiconductor integrated circuit device of the present invention has at least a CPU and a flash memory. A first semiconductor chip on which a memory is formed, and at least one or a plurality of second semiconductor chips on which a DRAM is formed, wherein the first semiconductor chip and the one or more semiconductor chips are formed. The plurality of second semiconductor chips are housed in the same package so that signals can be input / output to each other, and the plurality of connection terminals of the first semiconductor chip and the one or more second semiconductor chips And a plurality of external connection terminals respectively connected to the plurality of connection terminals.
また、 本発明の一つの半導体集積回路装置は、 前記 1つまたは複数の第 2の半 導体チップに、 少なくとも D R AMとロジック回路とが形成されているものであ る。  In one semiconductor integrated circuit device of the present invention, at least a DRAM and a logic circuit are formed on the one or more second semiconductor chips.
さらに、 本発明の一つの半導体集積回路装置は、 前記第 1の半導体チップに、 少なくとも D R AMとロジック回路とが形成されているものである。  Further, in one semiconductor integrated circuit device of the present invention, at least a DRAM and a logic circuit are formed on the first semiconductor chip.
特に、 前記半導体集積回路装置は、 前記複数の外部接続端子のうち、 前記第 1 の半導体チップの複数の接続端子と前記 1つまたは複数の第 2の半導体チッブの 複数の接続端子とに互いに共通の信号端子は前記複数の外部接続端子の同一の外 部接続端子に共通に割り当てられ、 前記共通に割り当てられている同一の外部接 続端子は、 ア ドレス端子およびデータ入出力端子、 電源端子および接地端子、 ァ ドレスス トローブ端子、 書き込みィネーブル端子および出カイネーブル端子、 さ らに割り込み端子であり、 前記共通に割り当てられている同一の外部接続端子は バス仕様に規格化されているものである。  In particular, the semiconductor integrated circuit device may include a plurality of connection terminals of the first semiconductor chip and a plurality of connection terminals of the one or more second semiconductor chips, among the plurality of external connection terminals. Are commonly assigned to the same external connection terminal of the plurality of external connection terminals, and the common external connection terminal commonly assigned is an address terminal, a data input / output terminal, a power supply terminal, The ground terminal, the address strobe terminal, the write enable terminal, the output enable terminal, and the interrupt terminal, and the same external connection terminal commonly assigned are standardized to bus specifications.
また、 前記 D R AMはシンクロナス D R AMであり、 かつ前記第 1の半導体チ ップのクロック端子と前記 1つまたは複数の第 2の半導体チッブのクロック端子 は前記複数の外部接続端子の同一の外部接続端子に共通に割り当てられているも のであり、 さらに前記 D R AMはシンクロナス D R AM、 E D O—D R AMとす るものである。  The DRAM is a synchronous DRAM, and a clock terminal of the first semiconductor chip and a clock terminal of the one or more second semiconductor chips are the same as the plurality of external connection terminals. The DRAM is commonly assigned to the external connection terminal, and the DRAM is a synchronous DRAM or an EDO-DRAM.
よって、 前記した半導体集積回路装置によれば、 C P Uおよびフラッシュメモ リによる半導体チップと D R A Mによる半導体チップとの 2種類の半導体チッブ をヮンバッケージ化したパッケージ構造にぉレ、て、 機能ブロック構成による回路 的にも、 外部接続端子数の低減、 2種類の半導体チップのワンバッケージ化によ る実装面積の縮小を図り、 マイクロコンピュータシステムのコストダウンを可能 とすることができる。 Therefore, according to the above-described semiconductor integrated circuit device, the two types of semiconductor chips, that is, the semiconductor chip using the CPU and the flash memory and the semiconductor chip using the DRAM, are packaged into a package structure. In addition, the number of external connection terminals can be reduced, and the mounting area can be reduced by combining two types of semiconductor chips into one package, reducing the cost of microcomputer systems. It can be.
さらに、 それぞれのチップに AS I Cなどのロジック回路を内蔵する場合、 D RAMをシンクロナス DRAMとする場合には、 さらに外部接続端子を共通にす ることができるので、 より一層、 外部接続端子数を低減してコストダウンを図る ことができる。  Furthermore, when a logic circuit such as an AS IC is incorporated in each chip, or when the DRAM is a synchronous DRAM, the number of external connection terminals can be further increased because the external connection terminals can be further shared. And cost can be reduced.
本発明の一つの半導体集積回路装置は、 少なくとも DRAMとロジック回路と が形成されている半導体チップからなり、 前記ロジック回路は、 少なくとも、 前 記 D R AMに対する書き込み動作 Z読み出し動作のアクセス動作を制御すると共 に、 前記 DRAMのセルフリフレッシュ動作時はリフレッシュ動作 Zアクセス動 作を実行可能な制御手段と、 前記 DRAMに格納されているデータを処理すると 共に、 前記 DRAMに格納されているデータの処理時は前記制御手段に対して書 き込み要求 Z読み出し要求を出力する処理手段とを有するものである。  One semiconductor integrated circuit device of the present invention includes a semiconductor chip on which at least a DRAM and a logic circuit are formed, and the logic circuit controls at least an access operation of a write operation and a read operation of the DRAM. Both control means capable of executing a refresh operation Z access operation during the self-refresh operation of the DRAM and processing data stored in the DRAM and processing of data stored in the DRAM Processing means for outputting a write request Z read request to the control means.
また、 本発明の一つの半導体集積回路装置は、 少なくとも CPUとフラッシュ メモリとが形成されている第 1の半導体チップと、 少なくとも DRAMとロジッ ク回路とが形成されている 1つまたは複数の第 2の半導体チップとからなり、 前 記第 1の半導体チッブと前記 1つまたは複数の第 2の半導体チップとは互レ、に信 号の入出力が可能に同一のパッケージの内部に収納され、 かつ前記第 1の半導体 チップの複数の接続端子と前記 1つまたは複数の第 2の半導体チップの複数の接 続端子とにそれぞれ接続されている複数の外部接続端子を有し、 前記第 2の半導 体チップのロジック回路は、 少なくとも、 前記 DRAMに対する書き込み動作/ 読み出し動作のアクセス動作を制御すると共に、 前記 DRAMのセルフリフレツ シュ動作時はリフレッシュ動作/アクセス動作を実行可能制御手段と、 前記 DR AMに格納されているデータを処理すると共に、 前記 DRAMに格納されている データの処理時は前記制御手段に対して書き込み要求ノ読み出し要求を出力する 処理手段とを有するものである。  Further, one semiconductor integrated circuit device of the present invention includes a first semiconductor chip on which at least a CPU and a flash memory are formed, and one or more second semiconductor chips on which at least a DRAM and a logic circuit are formed. The first semiconductor chip and the one or more second semiconductor chips are housed in the same package so that signals can be input and output to and from each other, and A second semiconductor chip having a plurality of external connection terminals connected to the plurality of connection terminals of the first semiconductor chip and the plurality of connection terminals of the one or more second semiconductor chips, respectively; The logic circuit of the semiconductor chip controls at least an access operation of a write operation / read operation to the DRAM, and a refresh operation / flash at the time of the self-refresh operation of the DRAM. Control processing means for performing an access operation, processing the data stored in the DRAM, and outputting a write request / read request to the control means when processing the data stored in the DRAM. Means.
特に、 前記制御手段は、 通常のアクセス動作時は前記 DRAMをメモリ機能と して実行し、 かつセルフリフレッシュ動作時は前記処理手段の要求に従ってリフ レッシュ動作ノアクセス動作を実行するものである： 前記セルフリフレッシュ動 作時のリフレッシュ動作/アクセス動作の実行は、 前記処理手段の書き込み要求、 読み出し要求に従ってアクセス動作を繰り返すと共に、 書き込み動作、 読み出し 動作の間の期間にリフレツシュ動作を実行するものである。 In particular, the control unit executes the DRAM as a memory function during a normal access operation, and executes a refresh operation no access operation according to a request of the processing unit during a self refresh operation: The execution of the refresh operation / access operation at the time of the self-refresh operation is performed by a write request of the processing unit, The access operation is repeated according to the read request, and the refresh operation is performed during a period between the write operation and the read operation.
また、 前記制御手段は、 外部から入力されるア ドレスス トローブ信号に基づい て、 前記 D R AMに対する通常の書き込み動作/読み出し動作を実行するァクセ ス期間と、 前記処理手段に対して出力したセルフリフレッシュ許可信号に対する 応答の書き込み要求信号 Z読み出し要求信号を入力としてリフレッシュ動作ノア クセス動作を実行するセルフリフレッシュ期間とを設定するものである。 前記セ ルフリフレッシュ期間は、 前記処理手段からの書き込み要求信号を入力として書 き込み動作を実行する書き込みアクセス期間と、 前記処理手段からの読み出し要 求信号を入力として読み出し動作を実行する読み出しアクセス期間と、 前記書き 込みァクセス期間および前記読み出しアクセス期間を除く期間でリフレッシュ動 作を実行するリフレッシュ期間とからなるものである。  The control means may include an access period for executing a normal write operation / read operation for the DRAM based on an externally input address strobe signal, and a self-refresh permission output to the processing means. A self-refresh period in which a refresh operation no-access operation is performed by inputting a write request signal Z read request signal in response to a signal is set. The self refresh period is a write access period in which a write operation is performed with a write request signal from the processing unit as an input, and a read access period in which a read operation is performed with a read request signal from the processing unit as an input. And a refresh period for performing a refresh operation in a period excluding the write access period and the read access period.
さらに、 前記半導体チップの内部データバスのデータ幅は、 前記半導体チップ の外部接続端子のデータ入出力端子のデータ幅よりも広いものである。 また、 前 記半導体チップのインタフェースは、 前記 D R AMのみの半導体チップのインタ フェース仕様に規格化されているものである。 前記 D R AMはシンクロナス D R AM、 E D O— D R AMとするものである。  Further, a data width of an internal data bus of the semiconductor chip is wider than a data width of a data input / output terminal of an external connection terminal of the semiconductor chip. Further, the interface of the semiconductor chip is standardized to the interface specification of the semiconductor chip including only the DRAM. The DRAM is a synchronous DRAM or EDO-DRAM.
よって、 前記した半導体集積回路装置によれば、 D R AMと A S I Cなどの口 ジック回路とが搭載された半導体チップにおいて、 ウェイ ト制御を不要にして、 外部からみた D R AMのセルフリフレツシュ期間にロジック回路から D R AMに 対するアクセス動作を行うことができるので、 外部と半導体チップとの間のデー タ転送の高速化を実現することができる。 特に、 C P U自身が時間をコントロー ルして 1クロックサイクルを実現することにより、 ウェイ ト信号のやり取りをし ないで済むので、 高速アクセスを行うことができる：.  Therefore, according to the semiconductor integrated circuit device described above, in a semiconductor chip on which a DRAM and a logic circuit such as an ASIC are mounted, weight control is not required, and a logic is externally viewed during a DRAM self-refresh period. Since access to the DRAM can be performed from the circuit, high-speed data transfer between the outside and the semiconductor chip can be realized. In particular, since the CPU controls time and realizes one clock cycle, it is not necessary to exchange wait signals, and high-speed access can be performed:
また、 D R AMとロジック回路とが搭載された半導体チップと、 C P Uとフラ ッシュメモリとが搭載された半導体チップとの 2種類の半導体チップをヮンパッ ケージ化したバッケ一ジ構造においても、 同様に C P Uから見た D R AMのセル フリフレッシュ期間にロジック回路から D R AMに対するアクセス動作が可能に なるので、 半導体チップ間のデータ転送の高速化を実現することができる。 さらに、 ウェイ ト信号のやり取りをするウエイ ト制御が不要となるので、 処理 のタイミング自身を C P Uからコントロールすることができる、 すなわち処理を するタイミング自身を C P Uのプログラムの中で分かるので、 プログラム作成を 容易にすることができる。 Similarly, in a package structure in which two types of semiconductor chips, a semiconductor chip on which DRAM and a logic circuit are mounted and a semiconductor chip on which a CPU and flash memory are mounted, are packaged, the same applies to the CPU. Since the DRAM can access the DRAM during the self-refresh period of the DRAM, the data transfer between semiconductor chips can be speeded up. Furthermore, since there is no need for weight control for exchanging wait signals, the processing timing itself can be controlled from the CPU. In other words, the processing timing itself can be known in the CPU program. Can be easier.
また、 汎用の D R AMインタフェースを使用することにより、 D R AMとロジ ック回路とが搭載された半導体チップと、 C P Uとフラッシュメモリとが搭載さ れた半導体チップとを高速動作可能に直結することができる。  In addition, by using a general-purpose DRAM interface, a semiconductor chip equipped with a DRAM and a logic circuit can be directly connected to a semiconductor chip equipped with a CPU and a flash memory to enable high-speed operation. Can be.
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 図面の簡単な説明  The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings. BRIEF DESCRIPTION OF THE FIGURES
図 1〜図 6は本発明の実施の形態である半導体集積回路装置の構成例を示す概 略構成図、 図 7〜図 1 4は本発明の実施の形態である半導体集積回路装置を構成 する半導体チップの内部構成例を示す機能ブロック図と端子機能例を示す説明図、 図 1 5〜図 1 8は半導体チップの端子機能例の一覧を示す説明図、 図 1 9、 図 2 0は半導体チップの接続例を示す接続図、 図 2 1は半導体チップの内部機能例を 概略的に示す概略構成図、 図 2 2は D R AMアクセス制御部の詳細例を示す構成 図、 図 2 3は内部制御信号生成回路による動作モードの遷移状態例を示す説明図、 図 2 4は D R AMに対する D R AMァクセス制御部の制御例を示す動作タイミン グ図、 図 2 5は本発明の実施の形態であるパッケージの全体斜視図、 図 2 6はこ のパッケージの断面図、 図 2 7、 図 2 8はテープキャリアの一面に形成されたリ —ドのパターンを示す平面図、 図 2 9〜図 3 7は本発明の実施の形態である半導 体集積回路装置の製造方法を示す断面図、 図 3 8〜図 6 6はこの半導体集積回路 装置の他の製造方法を示す断面図、 図 6 7〜図 6 9はテープキヤリァの一面に形 成されたリードのパターンを示す平面図、 図 7 0〜図 7 2はこの半導体集積回路 装置の他の実施の形態を示す断面図、 図 7 3〜図 7 7は本実施の形態の半導体集 積回路装置を用いたシステム構成例を示す機能ブロック図、 図 7 8〜図 9 4は本 発明者が検討したマイクロコンピュータ、 フラッシュメモリ、 D R AM、 A S I C混載プロセスを示す断面図である。 発明を実施するための最良の形態 1 to 6 are schematic configuration diagrams showing a configuration example of a semiconductor integrated circuit device according to an embodiment of the present invention. FIGS. 7 to 14 constitute a semiconductor integrated circuit device according to an embodiment of the present invention. Functional block diagram showing an internal configuration example of a semiconductor chip and an explanatory diagram showing an example of a terminal function, FIGS. 15 to 18 are explanatory diagrams showing a list of example terminal functions of a semiconductor chip, and FIGS. Connection diagram showing an example of chip connection, Figure 21 is a schematic configuration diagram schematically showing an example of the internal functions of a semiconductor chip, Figure 22 is a configuration diagram showing a detailed example of a DRAM access control unit, and Figure 23 is an internal diagram FIG. 24 is an explanatory diagram showing an example of a transition state of an operation mode by a control signal generation circuit. FIG. 24 is an operation timing diagram showing a control example of a DRAM access control unit for DRAM, and FIG. 25 is an embodiment of the present invention. Figure 26 is an overall perspective view of the package, Figure 26 is a cross-sectional view of this package, Figure 27, Figure 28 Is a plan view showing a lead pattern formed on one surface of the tape carrier, and FIGS. 29 to 37 are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. 38 to 66 are cross-sectional views showing another method of manufacturing the semiconductor integrated circuit device, FIGS. 67 to 69 are plan views showing the pattern of the leads formed on one surface of the tape carrier, and FIGS. FIG. 72 is a cross-sectional view showing another embodiment of this semiconductor integrated circuit device, FIGS. 73 to 77 are functional block diagrams showing a system configuration example using the semiconductor integrated circuit device of this embodiment, FIGS. 78 to 94 are cross-sectional views showing the microcomputer, flash memory, DRAM, and ASIC mixed processes studied by the present inventors. BEST MODE FOR CARRYING OUT THE INVENTION
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において同一機能を有するものは同一の符号を付し、 そ の繰り返しの説明は省略する。  Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, those having the same functions are denoted by the same reference numerals, and the description thereof will not be repeated.
まず、 図 1〜図 6を用いて本実施の形態の半導体集積回路装置の構成例を説明 する。  First, a configuration example of the semiconductor integrated circuit device according to the present embodiment will be described with reference to FIGS.
本実施の形態の半導体集積回路装置は、 例えば複数種類の半導体チップを互い に信号の入出力が可能に接続した積層構造の L S Iパッケージであり、 その一構 成例は図 1に示すように、 CPU、 メモリおよび周辺回路などを含むマイクロコ ンピュータ Mとフラッシュメモリ Fとが搭載された、 いわゆるフラッシュメモリ 搭載マイクロコンピュータと称されるチップ IF (第 1の半導体チップ） と、 D R AMDと A S I Cなどのロジック回路 Aとが搭載された、 いわゆる D R AMォ ンチップロジックと称されるチップ AD (第 2の半導体チップ） とからなり、 そ れぞれのチップ MFとチップ ADとの接続端子はパッケージの内部においてバス を介して相互に接続されていると共に、 外部との接続を可能とする外部接続端子 に接続されている。  The semiconductor integrated circuit device according to the present embodiment is, for example, an LSI package having a stacked structure in which a plurality of types of semiconductor chips are connected to each other so as to be able to input and output signals. A chip IF (first semiconductor chip) called a microcomputer equipped with a so-called flash memory equipped with a microcomputer M including a CPU, memory and peripheral circuits, and a flash memory F, and a DRAM AMD and an ASIC. A logic circuit A and a chip AD (second semiconductor chip) called a so-called DRAM chip logic are mounted. The connection terminals of each chip MF and chip AD are connected to the package. Internally, they are connected to each other via a bus, and are connected to external connection terminals that enable external connections.
ここで、 フラッシュメモリ Fとは、 L S Iメモリの一つでプログラマブルな不 揮発性メモリをいい、 メモリセルに高電圧を印加することによって書込みあるい は消去を行うメモリである。 また、 DRAMDとは、 LS Iメモリの一つでデ一 タの内容を保持するために繰り返しデータ再生用の制御 （リフレッシュ） 信号を 供給する必要があるメモリである。 さらに、 AS I Cとは、 特定用途向け I Cま たは専用 I Cをレ、い、 大容量メモリ L S Iやマイク口プロセッサ L S Iのように 一般市場で販売される汎用 L S I とは異なり、 特定機器用に開発し、 販売する L S Iである。  Here, the flash memory F is a programmable non-volatile memory, which is one of the LSI memories, and is a memory in which writing or erasing is performed by applying a high voltage to a memory cell. DRAMD is a type of LSI memory that needs to supply a control (refresh) signal for repeated data reproduction in order to retain the contents of data. Furthermore, AS ICs are special-purpose ICs or dedicated ICs, and are different from general-purpose LSIs sold in the general market, such as large-capacity memory LSIs and microphone processor LSIs. And sell it.
また、 他の構成例としては、 図 2に示すように、 CPU、 メモリおよび周辺回 路などを含むマイクロコンピュータ Mとフラッシュメモリ Fとが搭載されたチッ プ MF (第 1の半導体チップ） と、 DRAMDのみが搭載されたチップ D (第 2 の半導体チップ） とからなり、 図 1の構成例に対して、 第 2の半導体チップから AS I Cなどのロジック回路 Aを取り除いた構成となっている。 さらに、 他の構成例としては、 図 3に示すように、 CPU、 メモリおよび周辺 回路などを含むマイク口コンピュータ Mとフラッシュメモリ Fとロジック回路 A とが搭載された、 レ、わゆるフラッシュメモリ搭載オンチップロジックマイクロコ ンピュ一タと称されるチップ MF A (第 1の半導体チップ） と、 DRAMDのみ が搭載されたチップ D (第 2の半導体チップ） とカゝらなり、 図 2の構成例に対し て、 第 1の半導体チップに AS I Cなどのロジック回路 Aが搭載された構成とな つている。 As another configuration example, as shown in FIG. 2, a chip MF (first semiconductor chip) on which a microcomputer M including a CPU, a memory, a peripheral circuit, and the like and a flash memory F are mounted; It consists of a chip D (second semiconductor chip) on which only DRAMD is mounted, and has a configuration in which the logic circuit A such as an AS IC is removed from the second semiconductor chip in the configuration example of FIG. Further, as another configuration example, as shown in FIG. 3, a microphone memory computer M including a CPU, a memory and peripheral circuits, a flash memory F, and a logic circuit A are mounted. The configuration example shown in Fig. 2 consists of a chip MFA (first semiconductor chip) called an on-chip logic microcomputer and a chip D (second semiconductor chip) equipped with only DRAMD. On the other hand, the first semiconductor chip is equipped with a logic circuit A such as an AS IC.
その他にも、 例えば前記図 1の変形例として、 図 4に示すようにチップ MFA とチップ ADとから構成する場合、 前記図 2の変形例として、 図 5に示すように 1つのチップ MFと複数のチップ Dとから構成する場合、 前記図 3の変形例とし て、 図 6に示すようにチップ M F Aと複数のチップ Dとから構成する場合などの ような構成例とすることも可能である。  In addition, for example, as a modified example of FIG. 1, when a chip MFA and a chip AD are configured as shown in FIG. 4, as a modified example of FIG. 2, one chip MF and a plurality of chips are arranged as shown in FIG. In the case of the configuration including the chip D, a configuration example such as the configuration including the chip MFA and the plurality of chips D as shown in FIG.
以上のような、 チップ MF+チップ AD、 チップ MF+チップ D、 チップ MF A +チップ D、 チップ MF A +チップ AD、 チップ MF+チップ D (拡張） 、 チ ップ MFA +チップ D (拡張） による半導体集積回路装置の構成例において、 そ れぞれのチップに搭載されるマイクロコンピュータ M、 フラッシュメモリ F、 D RAMD、 ロジック回路 Aなどはチップの構成が異なっても同様の機能ブロック から構成されている。  Semiconductor integration using chip MF + chip AD, chip MF + chip D, chip MF A + chip D, chip MF A + chip AD, chip MF + chip D (extended), chip MFA + chip D (extended) In the configuration example of the circuit device, the microcomputer M, the flash memory F, the DRAMD, and the logic circuit A mounted on each chip are constituted by the same functional blocks even if the chip configuration is different.
また、 チップ AD、 チップ Dは汎用の DRAMインタフェース仕様によりチッ ブ MF、 チップ MFAに直結しやすくなつており、 DR AMDはそれぞれの半導 体集積回路装置において拡張メモリとして使用される。 さらに、 チップ ADの A S I Cなどのロジック回路 Aは、 チップ MF、 チップ MFAの C PUによるァク セス制御と独立に、 チップ A Dの内部において D R AMDに対するアクセス制御 が可能となっている。  The chip AD and the chip D are easily connected directly to the chip MF and the chip MFA by the general-purpose DRAM interface specifications, and the DR AMD is used as an extended memory in each semiconductor integrated circuit device. Further, the logic circuit A such as the ASIC of the chip AD can control the access to the DRAM inside the chip AD independently of the access control by the CPU of the chip MF and the chip MFA.
ここで、 図 7〜図 14によりそれぞれの半導体チップの概要を説明する。 特に、 チップ MF、 チップ AD、 チップ Dを順に説明する。 また、 図 1 5〜図 1 8には チップ M Fの端子機能例の一覧を示す。  Here, the outline of each semiconductor chip will be described with reference to FIGS. In particular, chip MF, chip AD, and chip D will be described in order. FIGS. 15 to 18 show a list of examples of the terminal functions of the chip MF.
図 7、 図 8はチップ MFの 144ピンの例を示し、 図 7はその内部構成例を示 す機能ブロック図、 図 8は端子機能例を示す説明図である。 また、 図 9、 図 1 0 はチップ MFの 1 1 2ピンの例を示し、 図 9はその内部構成例を示す機能ブロッ ク図、 図 1 0は端子機能例を示す説明図である。 なお、 1 44ピンのチップ MF と 1 1 2ピンのチップ MFとの違いは、 デ一タ入出力の外部端子が 32ビッ卜と 1 6ビットとのデータ幅に対応してそれぞれ D 0〜D 3 1と D 0〜D 1 5とで異 なる点のみであり、 ここでは主に 144ピンのチップ MFについて説明する。 この 144ピンのチップ M Fは、 少なくともマイクロコンピュータとフラッシ ュメモリとが形成され、 半導体集積回路装置の全体的な制御 ·処理機能と、 電気 的に一括消去可能なプログラマブルメモリ機能とを有する回路構成となっており、 例えば図 7に示すように、 プロセッサ CP U、 フラッシュメモリ F 1 a s h、 ラ ンダムアクセスメモリ/キャッシュメモリ RAM/C a c h e、 データ トランス ファコントコーラ DTC、 ダイレク 卜メモリアクセスコントローラ DMAC、 ノく スステートコントローラ B S C、 ユーザブレークコントローラ UB C、 割り込み コントローラ I NTC、 シリアルコミュニケーションインタフェース S C I、 マ ルチファンクションタイマパルスュニッ ト MTU、 コンベアマッチタイマ CMT、 A/Dコンパ一タ A/D、 ウォッチドッグタイマ WDT、 フェーズノレック トルー プ回路 P L Lなどから構成されている。 7 and 8 show examples of the 144-pin chip MF, FIG. 7 is a functional block diagram showing an example of the internal configuration, and FIG. 8 is an explanatory diagram showing an example of the terminal functions. Fig. 9, Fig. 10 Shows an example of the pin 112 of the chip MF, FIG. 9 is a functional block diagram showing an example of the internal configuration, and FIG. 10 is an explanatory diagram showing an example of the terminal function. The difference between the 144-pin chip MF and the 112-pin chip MF is that the external terminals of the data input / output correspond to the data width of 32 bits and 16 bits, respectively. 31 is the only difference between D0 and D15. Here, a 144-pin chip MF will be mainly described. This 144-pin chip MF has at least a microcomputer and a flash memory, and has a circuit configuration having overall control and processing functions of the semiconductor integrated circuit device and a programmable memory function capable of electrically erasing all at once. For example, as shown in Fig. 7, processor CPU, flash memory F1ash, random access memory / cache memory RAM / Cache, data transfer controller DTC, direct memory access controller DMAC, State controller BSC, user break controller UBC, interrupt controller INTC, serial communication interface SCI, multifunction timer pulse unit MTU, conveyor match timer CMT, A / D converter A / D, watchdog timer WDT, Phase It consists of a NOREC loop circuit PLL.
プロセッサ CPUは、 例えば R I S Cタイプの命令セットを持っている中央処 理装置である。 この C PUは、 基本的には 1命令 1サイクルで動作するので、 命 令実行速度が飛躍的に向上され、 また内部 32ビット構成となっており、 データ 処理能力が強化されている。 この C PUの特長としては、汎用レジスタマシン（汎 用レジスタが 32ビッ ト X 1 6本、 コント口一ルレジスタが 32ビ '_ ト X 3本、 システムレジスタが 32ビッ ト X 4本） 、 R I SC対応の命令セッ ト （命令長が 1 6ビット固定長によるコード効率の向上、 ロードス トアアーキテクチャ （基本 演算はレジスタ間で実行） 、 遅延分岐命令の採用で分岐時のバイプラインの乱れ を軽減、 C言語指向の命令セット） 、 命令実行時間が 1命令 サイクル （28 MH z動作時で 35 n sZ命令） 、 ア ドレス空間がアーキテクチャ上は 4 G B、 乗算器内蔵により、 32 X 32→64乗算を 2〜4サイクル実行、 32 X 32 + 64→ 64積和演算を 2〜4サイクル実行、 5段ノ、  Processor The CPU is, for example, a central processing unit having an instruction set of the RISC type. Since this CPU basically operates in one instruction and one cycle, the instruction execution speed is dramatically improved, and the internal 32-bit configuration enhances the data processing capability. The features of this CPU include a general-purpose register machine (16 general-purpose registers, 16 x 32 bits, 3 x 32-bit control registers, and 4 x 32 bits system registers), RI Instruction set compatible with SC (Improved code efficiency with 16-bit fixed instruction length, load-store architecture (basic operation is executed between registers), delay branch instructions reduce pipeline turbulence by adopting delayed branch instructions, C Language-oriented instruction set), instruction execution time is 1 instruction cycle (35 nsZ instruction at 28 MHz operation), address space is 4 GB architecturally, and built-in multiplier allows 32 x 32 → 64 multiplication by 2 ~ 4 cycle execution, 32 X 32 + 64 → 64 multiply-accumulate operation 2 ~ 4 cycle execution, 5 steps,
能が備えられている。 フラッシュメモリ F 1 a s hは、 例えば 64Kバイ トまたは 1 28 Κバイ トの 電気的に一括消去可能なプログラマブルメモリを内蔵する回路である。 この F 1 a s hは、 例えば 32ビッ 卜幅のデータバスを介して CPUと DMA C、 DTC に接続されている。 CPU、 DMAC、 DTCは 8、 1 6または 32ビット幅で F 1 a s hをアクセスすることができる。 この F 1 a s hのデータは、 常に 1ス テートでアクセスすることができる。 Noh is provided. The flash memory F 1 ash is a circuit that incorporates, for example, a 64K-byte or 128-byte electrically erasable programmable memory. The Fash is connected to the CPU, DMAC, and DTC via a 32-bit data bus, for example. The CPU, DMAC, and DTC can access the F1ash in 8, 16 or 32 bits wide. This F 1 ash data can always be accessed in one state.
ランダムアクセスメモリ/キャッシュメモリ RAM/C a c h eは、 例えば 4 KBのランダムアクセスメモリ RAVIと、 1 KBのキャッシュメモリ C a c h e からなるメモリである。 この C a c h eの特長としては、 命令コードおよび PC 相対読み出し 'データキャッシング、 ライン長は 4バイ ト （1ロングワードは 2 命令長分） 、 キャッシュタグは 256エントリ、 ダイレク トマップ方式、 内蔵 R O /RA , 内蔵 I /〇エリアはキャッシュ対象外、 内蔵 RAMと兼用してお り、 キャッシュィネーブル時は内蔵 RAMのうち 2 KBをアドレスアレイ 'デー タアレイとして使用などの各種機能が備えられている。  The random access memory / cache memory RAM / Cache is, for example, a memory composed of a 4 KB random access memory RAVI and a 1 KB cache memory Cache. The features of this cache are instruction code and PC relative reading, data caching, line length is 4 bytes (1 long word is 2 instruction lengths), cache tag is 256 entries, direct map method, built-in RO / RA, The built-in I / I area is not subject to caching and is also used as built-in RAM. When cache is enabled, various functions are provided, such as using 2 KB of the built-in RAM as an address array and data array.
データトランスファコントローラ DTCは、 割り込みまたはソフトウェアによ つて起動され、 データ転送を行うことができる回路である。 この DTCの特長と しては、 周辺 I /Oの割り込み要求により C PUと独立したデータ転送が可能、 割り込み要因毎に転送モードを設定可能 （メモリ上に転送モードを設定） 、 1つ の起動要因に対して、 複数のデータ転送が可能、 豊富な転送モード （ノーマルモ 一ドゾリビートモ一ド /プロック転送モード） の選択が可能、 転送単位をバイ ト Zワード/ロンダワードに設定可能、 DTCを起動した割り込みを C PUに要求 ( 1回のデータ転送終了後に C PUに対する割り込みを発生可能、 指定したデー タ転送の全ての終了後に C PUに割り込みを発生可能） 、 ソフトウェアによる転 送の起動可能などの各種機能が備えられている:. また、 アドレス空間は転送元ァ ドレス、 転送先ァドレスとも 32ビッ トで指定でき、 転送対象デバィスは内蔵メ モリであるフラッシュメモリ F l a s h, RAM/C a c h eや、 外部メモリ、 内蔵周辺回路などに対してデータ転送が行われる。  The data transfer controller DTC is a circuit that can be activated by an interrupt or software to perform data transfer. The features of this DTC are that data can be transferred independently of the CPU by a peripheral I / O interrupt request, a transfer mode can be set for each interrupt source (transfer mode is set in memory), and one activation Depending on the cause, multiple data transfers are possible, a variety of transfer modes (normal mode, solid beat mode, block transfer mode) can be selected, the transfer unit can be set to byte Z-word / launder-word, DTC started Requests an interrupt to the CPU (can generate an interrupt to the CPU after one data transfer is completed, can generate an interrupt to the CPU after all specified data transfers have been completed) Various functions are provided: In addition, the address space can be specified by 32 bits for both the source address and the destination address, and the device to be transferred is internal memory Flash memory F l a s h, and RAM / C a c h e, external memory, the data transfer is performed on-chip peripheral circuits.
ダイレク トメモリアクセスコントローラ DMACは、 例えば 4チャネルからな り、 DACK (転送要求受付信号） 付き外部デバイス、 外部メモリ、 メモリマツ プト外部デバイス、 內蔵周辺回路 （DMAC、 B SC, UBCを除く） 間のデ一 タ転送を、 C PUに代わって高速に行うことができる回路である。 この DMAC を使うと C P Uの負担を減らすと共にチップ M Fの動作効率を上げることができ るつ この DMACの特長としては、 サイクルスチール転送をサポート、 デュアル アドレスモード転送をサポ一ト、 直接転送モード Z間接転送モード切り替え可能 (チャネル 3のみ） であり、 この直接転送モードは転送元アドレスにあるデータ を転送先ァドレスに転送し、 また間接転送モ一ドとは転送元ァドレスにあるデー タをァドレスとして、 そのァドレスにあるデータを転送先ァドレスに転送する機 能である。 また、 特定のチャネルにおいて、 リロード機能、 外部リクエスト、 内 蔵回路、 オートリクエストによる転送要求機能があり、 さらにバスモードの選択、 優先順位固定モ一ド、 ラウンド口ビンモードによる優先順位の設定、 C Pじへの 割り込み要求などの各種機能が備えられている。 The direct memory access controller DMAC is composed of, for example, four channels and has an external device with DACK (transfer request acceptance signal), external memory, and memory pin. This is a circuit that can perform high-speed data transfer between CPU external devices and storage peripheral circuits (excluding DMAC, BSC, and UBC) instead of the CPU. Using this DMAC can reduce the load on the CPU and increase the operating efficiency of the chip MF. The features of this DMAC are: cycle stealing transfer, support for dual address mode transfer, direct transfer mode Z indirect The transfer mode can be switched (only channel 3). In this direct transfer mode, the data at the transfer source address is transferred to the transfer destination address. In the indirect transfer mode, the data at the transfer source address is used as the address. This function transfers the data in that address to the destination address. Also, for specific channels, there is a transfer request function by reload function, external request, internal circuit, and auto request.In addition, bus mode selection, priority fixed mode, priority setting by round mouth bin mode, and CP It has various functions such as an interrupt request to the server.
バスステートコントローラ B SCは、 アドレス空間の分離、 各種メモリに応じ た制御信号の出力などを行う回路である。 これにより、 外付け回路なしに DR A M、 S RAM, ROMなどをチップ MFに直結することが可能となっている。 こ の B SCの特長としては、 外部拡張時のメモリアクセスをサポート （外部データ バスは 32ビッ ト） 、 アドレス空間を 5エリアに分割 （S RAM空間 X 4エリア、 空間 X 1エリア） 、 各エリアにはバスサイズ （8Z1 6/32ビット） 、 ウェイ トサイクル数、 各エリアに対応したチップセレク ト信号の出力、 DRAM 空間アクセス時に DRAM用バー RAS、 バー CAS信号の出力、 RASプリチ ヤージタイム確保用 T pサイクル発生可能などの特性を設定可能、 DRAMバー ス トアクセス機能 （D RAMの高速アクセスモードサポート） 、 DRAMリフレ ッシュ機能 （プログラマブルなリフレッシュ間隔、 バー CAS b e f o r バ 一 RASリフレッシュ/セノレフリフレッシュをサポート） 、 外部ウェイ ト信号に よるウェイ トサイクルの挿入可能、 アドレスデータマルチプレクス I /Oデバイ スをアクセス可能などの各種機能が備えられている。  The bus state controller BSC is a circuit that separates an address space, outputs control signals corresponding to various memories, and the like. This makes it possible to directly connect DRAM, SRAM, ROM, etc. to the chip MF without external circuits. Features of this BSC include memory access during external expansion (external data bus is 32 bits), address space divided into 5 areas (SRAM space x 4 areas, space x 1 area), each area The bus size (8Z16 / 32 bits), the number of wait cycles, the output of the chip select signal corresponding to each area, the output of the DRAM bar RAS and the bar CAS signal when accessing the DRAM space, and the RAS precharge time securing T Any characteristics that can generate p cycles can be set, DRAM burst access function (supports high-speed access mode of DRAM), DRAM refresh function (programmable refresh interval, bar CAS befor RAS refresh / senoref refresh supported ), Wait cycles can be inserted by an external wait signal, address data multiplexed I / O data The stomach nest various functions, such as access is provided.
ユーザブレークコントローラ U B Cは、 ユーザのプログラムデバッグを容易に する機能を提供する回路である。 この UBCにブレーク条件を設定すると、 CP Uまたは D M A Cおよび D T Cによるバスサイクルの内容に応じて、 ユーザブレ ーク割り込みが発生される。 この機能を使用することによって、 高機能のセルフ モニタデバッガを容易に作成でき、 大規模なインサーキットエミュレータを使用 しなくても、 チップ M F単体で手軽にプログラムをデバッグすることが可能とな つている。 この U B Cの特長としては、 C P Uや D MA Cが、 ある設定した条件 のバスサイクルを生成すると割り込みを発生し、 またオンチップデバッガの構築 が容易であり、 さらにブレーク条件としてはアドレス、 C P Uサイクルまたは D MAZ D T Cサイクル、 命令フェッチまたはデータアクセス、 読み出しまたは書 き込み、 オペランドサイズ （ロングワード、 ワード、 バイ ト） が設定でき、 この ブレーク条件の成立により、 ユーザブレーク割り込みが発生し、 ユーザが作成し たユーザブレーク割り込み例外ルーチンを実行させることができるようになって レ、る。 The user break controller UBC is a circuit that provides a function that facilitates user program debugging. When a break condition is set in this UBC, user breaks occur according to the contents of the bus cycle by the CPU or DMAC and DTC. A work interrupt is generated. By using this function, a high-performance self-monitoring debugger can be easily created, and programs can be easily debugged with the chip MF alone without using a large-scale in-circuit emulator. . The features of this UBC are that an interrupt is generated when the CPU or DMAC generates a bus cycle under a certain set condition, it is easy to build an on-chip debugger, and the break condition is an address, CPU cycle or D MAZ DTC cycle, instruction fetch or data access, read or write, operand size (longword, word, byte) can be set. When these break conditions are satisfied, a user break interrupt is generated and the user The user break interrupt exception routine can now be executed.
割り込みコントローラ I N T Cは、 割り込み要因の優先順位を判定し、 プロセ ッサ C P Uへの割り込み要求を制御する回路である。 この I N T Cには、 各割り 込みの優先順位を設定するためのレジスタがあり、 これによりユーザが設定した 優先順位に従って、 割り込み要求を処理させることができる。 この I N T Cの特 長としては、 外部割り込み端子が 9本、 内部割り込み要因が 4 3要因、 1 6 レべ ルの優先順位設定が可能であり、 さらに NM I端子の状態を示すノィズキャンセ ラ機能、 割り込みが発生したことを外部へ出力可能として、 チップ M Fがバス権 を開放しているときに内蔵周辺回路割り込みが発生したことを外部バスマスタに 知らせ、 バス権を要求することができるようになつている。  The interrupt controller INTC is a circuit that determines the priority of an interrupt factor and controls an interrupt request to the processor CPU. This INTC has a register for setting the priority of each interrupt, so that interrupt requests can be processed according to the priority set by the user. The INTC features nine external interrupt pins, 43 internal interrupt sources, 16 levels of priority, a noise canceller function that indicates the status of the NMI pin, and an interrupt function. Can be output to the outside to notify the external bus master that an internal peripheral circuit interrupt has occurred while the chip MF has released the bus right, so that the bus right can be requested. .
シリアルコミュニケーションインタフェース S C Iは、 例えば独立した 2チヤ ネルからなり、 この 2チャネルは同一の機能を持っている。 この S C Iは、 調歩 同期式通信とクロック同期式通信の 2方式でシリアル通信ができる回路である。 また、 複数のプロセッサ間のシリアル通信機能 （マルチプロセッサ通信機能） が 備えられている。 この S C Iの特長としては、 1チャネルあたり、 調歩同期 Zク ロック同期式モードの選択が可能、 送受信を同時に行うことが可能 （全二重） 、 専用のボーレートジェネレータの内蔵、 マルチプロセッサ間の通信機能などの各 種機能が備えられている。  The serial communication interface SCI comprises, for example, two independent channels, and these two channels have the same function. This SCI is a circuit that can perform serial communication in two systems: start-stop synchronous communication and clock synchronous communication. In addition, a serial communication function between multiple processors (multiprocessor communication function) is provided. The features of this SCI are: start-stop synchronous Z-clock synchronous mode can be selected per channel; transmission and reception can be performed simultaneously (full-duplex); a dedicated baud rate generator is built-in; communication functions between multiprocessors And various other functions.
マルチファンクションタイマパルスュニッ ト M T Uは、 例えば 6チャネルの 1 6ビットタイマにより構成される回路である。 この MT Uの特長としては、 1 6 ビットタイマ 5チャネルをべ一スに最大 1 6種類の波形出力または最大 1 6種類 のパルスの入出力処理が可能、 1 6本のァゥトプットコンペアレジスタ兼インプ ットキャプチヤレジスタ、 総数 1 6本の独立したコンパレータ、 8種類のカウン タ入力クロックを選択可能、 インプットキヤプチャ機能、 パルス出力モード （ヮ ンショッ トノトダル Z P WMZ相補 P WMZリセッ ト同期 P WM) 、 複数力ゥン タの同期化機能、 相補 P WM出力モード （6相のインバータ制御用ノンオーバラ ップ波形を出力、 デッドタイム自動設定、 P WMデューティを 0〜 1 0 0 %任意 に設定可能、 出力 O F F機能） 、 リセット同期 P WMモード （任意デューティの 正相 '逆相 P WM波形を 3相出力） 、 位相計数モード （2相エンコーダ計数処理 が可能） などの各種機能が備えられている。 Multi-function timer pulse unit MTU is, for example, 1 of 6 channels. This is a circuit composed of a 6-bit timer. The features of this MTU are that it can output up to 16 types of waveforms or input / output up to 16 types of pulses based on 5 channels of 16-bit timers, and 16 input / output compare registers and inputs. Input capture register, total number of 16 independent comparators, selectable from 8 types of counter input clocks, input capture function, pulse output mode Synchronization function of multiple power counters, complementary PWM output mode (outputs non-overlap waveform for 6-phase inverter control, dead time automatic setting, PWM duty can be set to any value from 0 to 100%, output OFF function), reset synchronous PWM mode (positive phase 'negative phase PWM waveform of arbitrary duty, 3 phase output), phase counting mode (2 phase encoder counting process is possible) Seed function is provided.
コンペアマツチタイマ C MTは、 例えば 2チャネルからなり、 1 6ビットフリ —ランニングカウンタ、 1つのコンペァレジスタなど力 らなり、 コンペアマツチ で割り込み要求を発生させる機能が備えられている。  The compare match timer CMT is composed of, for example, two channels, a 16-bit free running counter, one compare register, and the like, and has a function of generating an interrupt request at the compare match.
A/Dコンバータ AZDは、 1 0ビット X 8チャネルであり、 外部トリガによ る変換を可能にすると共に、 サンプル &ホールド機能を 2ユニット内蔵して、 同 時に 2チャネルがサンプリング可能となっている。  The A / D converter AZD is a 10-bit x 8 channel, which enables conversion by an external trigger and has two built-in sample & hold functions, so that two channels can be sampled simultaneously. .
ウォッチドッグタイマ WD Tは、 1チャネルのタイマで、 システムの監視を行 う二とができる回路である。 この WD Tは、 システムの暴走などによりカウンタ の値を C P Uが正しく書き換えられずにオーバフローすると、 外部にオーバフロ 一信号を出力する。 同時に、 チップ M Fの内部リセット信号を発生することもで きる。 WD Tとして使用しないときには、 インタ一バルタイマとして使用するこ ともできる。 インターバルタイマとして使用した場合には、 カウンタがオーバフ ローする毎にインターバルタイマ割り込みを発生する。 また、 WD Tはスタンバ ィモードの解除時にも使用されるようになっている。 なお、 内部リセット信号は、 レジスタの設定により発生させることができ、 リセットの種類はパワーオンリセ ットまたはマニュアルリセットを選択できる。 この WD Tの特長としては、 ゥォ ツチドッグタイマ Zインターバルタイマの切り換えが可能、 カウントオーバフロ 一時、 内部リセット、 外部信号または割り込みを発生させる機能などが備えられ ている。 The watchdog timer WDT is a single-channel timer that can monitor the system. This WDT outputs an overflow signal to the outside if the CPU overflows without correctly rewriting the counter value due to system runaway or the like. At the same time, an internal reset signal of the chip MF can be generated. When not used as a WDT, it can be used as an interval timer. When used as an interval timer, an interval timer interrupt is generated each time the counter overflows. WDT is also used when exiting standby mode. The internal reset signal can be generated by setting a register, and the type of reset can be selected from power-on reset and manual reset. The features of this WDT include switching of the watchdog timer Z interval timer, temporary counting overflow, internal reset, and the ability to generate an external signal or interrupt. ing.
フェーズルック トループ回路 P L Lは、 例えばクロック発振器を内蔵し、 クロ ック通倍用の P L L回路として動作する回路となっている。  The phase-look loop circuit PLL is a circuit that incorporates, for example, a clock oscillator and operates as a PLL circuit for clock doubling.
以上のように構成されるチップ MFにおいて、 これらの内部回路の相互間は、 図 7に示すように、 内部アドレスバス B U S A Iおよび上位および下位の内部デ ータバス BUS D Iにより接続され、 さらにこれらの内部回路と外部接続端子 I /Oとの間は周辺ァドレスバス B U S AO、 周辺データバス BUS D Oおよび制 御信号線 S Lにより接続されている。  In the chip MF configured as described above, these internal circuits are connected to each other by an internal address bus BUSAI and upper and lower internal data buses BUS DI, as shown in FIG. The peripheral address bus BUS AO, the peripheral data bus BUS DO, and the control signal line SL are connected between the I / O and the external connection terminal I / O.
内部アドレスバス BU S A Iは、 24ビッ トのバス幅とされ、 プロセッサ CP U、 フラッシュメモリ F 1 a s h、 ランダムアクセスメモリ/キャッシュメモリ R AM/C a c h e, データ トランスファコントローラ DTC、 ダイレク トメモ リアクセスコントロ一ラ DMA C、 バスステートコントローラ B S Cのそれぞれ の相互間に接続されている。  The internal address bus BU SAI has a bus width of 24 bits, and includes a processor CPU, flash memory F1ash, random access memory / cache memory RAM / Cache, data transfer controller DTC, and direct memory access controller. Connected between DMA C and bus state controller BSC.
内部データバス B U S D Iは、 上位の 1 6ビッ トのバスと下位の 1 6ビッ トの バスとからなり、 それぞれプロセッサ C Pじ、 フラッシュメモリ F 1 a s h、 ラ ンダムアクセスメモリノキヤッシュメモリ RAM/C a c h e, データトランス ファコントローラ DTC、 ダイレク トメモリアクセスコントローラ DM AC、 ノく スステートコントローラ B SCのそれぞれの相互間に接続され、 上位の 16ビッ 卜のバスと下位の 1 6ビッ 卜のバスにより 32ビットのデータ幅に対応できるよ うになつている。  The internal data bus BUSDI consists of a high-order 16-bit bus and a low-order 16-bit bus, each of which includes a processor CP, flash memory F1ash, random access memory, and cache memory RAM / Cache, The data transfer controller DTC, the direct memory access controller DMAC, and the state controller BSC are connected between each other, and the 32-bit bus is connected to the upper 16-bit bus and the lower 16-bit bus. It can handle the data width.
周辺アドレスバス BUS AOは、 24ビッ トのバス幅とされ、 バスステートコ ントロ一ラ B SC、 割り込みコントローラ I NTC、 シリアルコミュニケーショ ンィンタフェース S C I、 マルチファンクションタイマパノレスュニッ ト MTi;、 コンペアマツチタイマ CMT、 ウォッチドッグタイマ WDTのそれぞれの内部回 路と外部接続端子 I /Oとの間に接続されている。  The peripheral address bus BUS AO has a bus width of 24 bits, a bus state controller BSC, an interrupt controller I NTC, a serial communication interface SCI, a multifunction timer panelless MTi; and a compare match timer. It is connected between the internal circuit of each of CMT and watchdog timer WDT and the external connection terminal I / O.
周辺データバス BU SDOは、 1 6ビッ トのバス幅とされ、 バスステートコン トローラ B SC、 割り込みコントローラ I NTC、 シリアルコミュニケーション インタフェース SC I、 マノレチファンクションタイマバ スユニッ ト MTU、 コ ンベアマッチタイマ CMT、 ウォッチドッグタイマ WDTのそれぞれの内部回路 と外部接続端子 I ZOとの間に接続されている。 The peripheral data bus BU SDO has a bus width of 16 bits. The bus state controller BSC, interrupt controller I NTC, serial communication interface SCI, Manorechi function timer bus unit MTU, conveyor match timer CMT, Each internal circuit of watchdog timer WDT And the external connection terminal IZO.
制御信号線 S Lは、 データ トランスファコントローラ DTC、 ダイレク トメモ リアクセスコントローラ DMAC、 バスステートコントローラ B S C、 ユーザブ レークコントローラ UB C、 割り込みコント口一ラ I NTC、 シリアルコミュ二 ケ一シヨンインタフェース S C I、 マルチファンクションタイマパノレスユニッ ト MTU、 コンペアマツチタイマ CMT、 AZDコンバータ AZDのそれぞれの内 部回路の相互間と、 これらの内部回路と外部接続端子 I Z〇との間に接続されて いる。  The control signal line SL consists of a data transfer controller DTC, a direct memory access controller DMAC, a bus state controller BSC, a user break controller UBC, an interrupt controller I NTC, a serial communication interface SCI, and a multifunction timer panorama. It is connected between the internal circuits of the unit MTU, compare match timer CMT, and AZD converter AZD, and between these internal circuits and the external connection terminal IZ〇.
このチップ MFにおいては、 外部接続端子 I ZOとして、 図 8に示すような機 能割り付けとなっており、 98本の入出力端子、 8本の入力端子となっている.： それぞれの外部接続端子 I ZOの機能については、 図 1 5〜図 1 8に示すように、 分類、 記号、 入出力、 名称と対応させた端子機能例の一覧に示すとおりである： なお、 1 1 2ピンのチップ M Fは、 図 10に示すような機能割り付けとなってお り、 74本の入出力端子、 8本の入力端子となっている。  In this chip MF, the functions are assigned as shown in Fig. 8 as the external connection terminal I ZO, with 98 input / output terminals and 8 input terminals: Each external connection terminal The functions of IZO are as shown in the list of examples of terminal functions corresponding to the classifications, symbols, input / output, and names, as shown in Fig. 15 to Fig. 18. The MF is assigned functions as shown in Fig. 10, and has 74 input / output terminals and 8 input terminals.
図 1 1はチップ A Dの内部構成例を示す機能ブロック図、 図 1 2はその端子機 能例を示す説明図である。 なお、 チップ ADは 144ピンの例を示している。 このチップ ADは、 DRAMと AS I Cとが形成され、 随時書き込み Z読み出 し可能なメモリ機能とロジック回路による処理機能とを有する回路構成となって おり、 例えば図 1 1に示すように、 電源回路 V S、 複数の D RAMバンク B a n k、 メインアンプ MA、 データ転送回路 DT、 ディジタル信号処理回路 D S P、 ロウア ドレスバッファ RAB、 カラムアドレスバッファ CAB、 制御論理 Zタイ ミング発生回路 CRZTGから構成されている。 なお、 この DRAMとしては、 記憶保持動作が必要な随時書き込み Z読み出し可能な、 単なるダイナミックラン ダムアクセスメモリ DRAM、ク口ックによる同期式のシンク口ナス DRAM (S DRAM) 、 データ出力時間が長くできるェクステンデイットデータアウト DR AM (EDO-DRAM) などがある。  FIG. 11 is a functional block diagram showing an example of the internal configuration of the chip AD, and FIG. 12 is an explanatory diagram showing an example of the terminal functions. Note that the chip AD shows an example of 144 pins. The chip AD has a circuit configuration having a DRAM and an AS IC, a memory function capable of writing and reading data at any time, and a processing function using a logic circuit. For example, as shown in FIG. It consists of a circuit VS, a plurality of DRAM banks Bank, a main amplifier MA, a data transfer circuit DT, a digital signal processing circuit DSP, a row address buffer RAB, a column address buffer CAB, and a control logic Z timing generation circuit CRZTG. This DRAM is a simple dynamic random access memory DRAM that can be written and read at any time that requires a memory retention operation, a synchronous sink-gate DRAM (S DRAM) that uses a clock, and a long data output time. Possible extended data out DRAM (EDO-DRAM).
電源回路 VSは、 外部から電源 V cc、 接地 V ssの電圧を入力として、 複数の D RAMバンク B a n k、 メインアンプ MAに必要な電源を供給する回路である c 複数の DRAMバンク B a n kは、 各バンクが独立に動作可能であり、 各バン クは、 例えばメモリセル、 ワードデコーダ、 カラムデコーダ、 センスアンプ、 タ イミングジェネレータを含む。 例えば、 これらの DRAMバンク B a n kの容量 は 1バンク当たり 256 kビットである。 Power supply circuit VS is the power supply V cc from the outside, as the input voltage of the ground V ss, a plurality of D RAM bank B ank, c plurality of DRAM banks B ank is a circuit for supplying necessary power to the main amplifier MA, Each bank can operate independently, and each bank The memory includes, for example, a memory cell, a word decoder, a column decoder, a sense amplifier, and a timing generator. For example, the capacity of these DRAM banks Bank is 256 kbits per bank.
メインアンプ MAは、 複数の DRAMバンク B a n kと外部接続端子 D 0〜D 3 1とのデータ入出力を行う回路である。 例えば、 各 DRAMバンク B a n kと の間に、 1 28本と多数のグローバルデータ線があり、 それを通してデータのや り取りが行われる。  The main amplifier MA is a circuit that performs data input / output between the plurality of DRAM banks B ank and the external connection terminals D 0 to D 31. For example, between each DRAM bank B ank, there are 128 and many global data lines through which data is exchanged.
デ一タ転送回路 DTは、 D RAMバンク B a n kおよびメインアンプ MAなど からなる D R AMとディジタノレ信号処理回路 D S Pとの間のデータ転送パターン をリアルタイムに切り換える。 例えば、 隣接したデータのうちの一方を選択した り、 データをクリアしたりすることが可能となっている。  The data transfer circuit DT switches a data transfer pattern between a DRAM consisting of a DRAM bank B ank and a main amplifier MA and a digital signal processing circuit DSP in real time. For example, it is possible to select one of the adjacent data or clear the data.
ディジタル信号処理回路 D S Pは、 画像、 音声などのディジタル信号の処理を 実行する回路であり、 例えば画像処理の場合には Z比較による陰面を消去する処 理、 ctブレンドによる透明感を与える処理などを実行する。 また、 シリアル出力 ポート SD0〜SD 23からデータをディスプレイなどの出力機器に出力する。 このディジタル信号処理回路 D S Pとデータ転送回路 DTとは制御信号 C 0〜C 2 7によって制御される。  Digital signal processing circuit DSP is a circuit that executes processing of digital signals such as images and sound.For example, in the case of image processing, processing to remove hidden surfaces by Z comparison, processing to give transparency by ct blending, etc. Execute. Also, data is output from the serial output ports SD0 to SD23 to an output device such as a display. The digital signal processing circuit DSP and the data transfer circuit DT are controlled by control signals C0 to C27.
ロウァドレスバッファ RABおよびカラムァドレスバッファ CABは、 外部ァ ドレス信号入力端子 AO〜A 1 0からァドレス信号を取り込み、 内部ァドレス信 号を生成して各 DRAMバンク B a n kに供給する回路である c. バー RASのタ イミングロウア ドレスで、 バー CAS L、 バー CASH、 バー CASHL、 バー CASHHのタイミングでカラムァドレスを取り込む。 Waxes § address buffer RAB and the column § address buffer CAB is a circuit for supplying an external § address signal input terminal AO~A 1 0 captures Adoresu signal, and generates an internal Adoresu No. signals to each DRAM bank B ank c. Bar The column address is captured at the timing of bar CAS L, bar CASH, bar CASHL, and bar CASHH at the timing of the RAS.
制御論理/タイミング発生回路 C R/TGは、 D RAMの動作に必要な各種タ イミング信号を発生する回路である。 入力されるバー CSはチップセレク ト信号、 バー R ASはロウア ドレスス トローブ信号、 バー CAS L、 バー CASH、 バー CASHL、 バ一 CASHHはカラムア ドレスス トローブ信号、 RD /バ一 WR は読み出し/書き込み信号 （高レベルなら読み出し、 低レベルなら書き込みを示 す） であるつ 4つのカラムア ドレスス トローブ信号は、 バイ トコントロール （各 バイ ト毎の読み出し Z書き込み制御） を可能にするためであり、 バー CAS Lが 最下位のバイ ト D 0〜D 7、 バー CASHが最下位から 2番目のバイ ト D 8〜D 1 5、 バー CAS H Lが最下位から 3番目のバイ ト D 1 6〜D 2 3、 バー CAS HHが最上位のバイ ト D 24〜D 3 1用である。 Control logic / timing generation circuit CR / TG is a circuit that generates various timing signals required for the operation of the DRAM. CS is a chip select signal, RAS is a row address strobe signal, CAS L, CASH, CASHL, and bar CASHH are column address strobe signals, and RD / bar WR is a read / write signal. The four column address strobe signals are used to enable byte control (read Z write control for each byte) and the CASL signal is Lowest byte D0 to D7, bar CASH is the second lowest byte D8 to D15, bar CAS HL is third lowest byte D16 to D23, bar CAS HH is for the highest byte D24-D31.
以上のように構成されるチップ ADの内部回路において、 複数の DRAMバン ク B a n kとロウア ドレスバッファ RAB、 カラムア ドレスバッファ C A Bとの 相互間は内部ァ ドレスバス BU S A Iにより接続され、 さらにロウァドレスバッ ファ RAB、 カラムァ ドレスバッファ CABと外部接続端子 I /〇との間は周辺 アドレスバス B U S A O、 メインアンプ MAと外部接続端子 I Z Oとの間は周辺 データバス BUS DOによりそれぞれ接続されている。  In the internal circuit of the chip AD configured as described above, the plurality of DRAM banks Bank, the row address buffer RAB, and the column address buffer CAB are connected to each other by the internal address bus BU SAI, and further, the row address buffer RAB The peripheral address bus BUSAO is connected between the column address buffer CAB and the external connection terminal I / 〇, and the peripheral data bus BUS DO is connected between the main amplifier MA and the external connection terminal IZO.
また、 データ転送回路 DTとディジタル信号処理回路 D S Pとの相互間はァド レスバスおよびデータの内部バス BUS Iにより接続され、 さらにデータ転送回 路 D T、 ディジタル信号処理回路 D S Pと外部接続端子 Iノ Oとの間はデ一タお よび制御信号の周辺バス BU SOにより接続されている。  The data transfer circuit DT and the digital signal processing circuit DSP are connected to each other by an address bus and an internal data bus BUS I. The data transfer circuit DT, the digital signal processing circuit DSP and the external connection terminal I / O Are connected by a peripheral bus BUSO for data and control signals.
このチップ ADにおいては、 外部接続端子として、 図 1 2に示すように、 電源 V cc、 接地 V ssの電圧端子 V cc、 V ss、 ァドレス端子 AO〜A 1 0、 データ入 出力端子 D 0〜D 3 1、 チップセレク ト端子バー C S、 ロウアドレスス トローブ 端子バー RAS、 カラムア ドレスス トローブ端子バー CAS L、 バー CASH、 バー CASHL、 バ一 CASHH、 読み出し /書き込み端子 R DZバ一 WR、 ク ロック端子 CK、 シリアルデータ出力端子 SD 0〜SD 2 3、 AS I C制御信号 端子 C 0〜C 2 7が設けられている。  In this chip AD, as external connection terminals, as shown in FIG. 12, power supply Vcc, ground Vss voltage terminals Vcc, Vss, address terminals AO to A10, data input / output terminals D0 to D 31 1, Chip select pin bar CS, Row address strobe pin bar RAS, Column address strobe pin bar CAS L, Bar CASH, Bar CASHL, Bar CASHH, Read / write pin R DZ Bar WR, Clock pin CK, serial data output terminals SD0 to SD23, and ASIC control signal terminals C0 to C27 are provided.
図 1 3はチップ Dの内部構成例を示す機能ブロック図、 図 1 4はその端子機能 例を示す説明図である。 なお、 チップ Dは 5 0ピンの例を示している。  FIG. 13 is a functional block diagram showing an example of the internal configuration of the chip D, and FIG. 14 is an explanatory diagram showing an example of the terminal functions. Note that chip D shows an example of 50 pins.
このチップ Dは、 DRAMのみが形成され、 随時書き込みノ読み出し可能なメ モリ機能を有する回路構成となっており、 例えば図 1 3に示すように、 電源回路 VS、 複数の DRAMバンク B a n k、 メインアンプ MA、 ロウアドレスバッフ ァ RAB、 カラムア ドレスバッファ CAB、 制御論理/タイミング発生回路 CR /TGから構成されている c.  This chip D has only a DRAM formed therein and has a circuit configuration having a memory function capable of writing and reading at any time. For example, as shown in FIG. 13, a power supply circuit VS, a plurality of DRAM banks Bank, a main Consists of amplifier MA, row address buffer RAB, column address buffer CAB, control logic / timing generator CR / TG c.
このチップ Dは、 前記図 1 1に示すチップ ADのデータ転送回路 DTとデイジ タル信号処理回路 D S Pとのロジック回路が取り除かれた D R AMのみの回路構 成となっており、 従ってチップ Dを構成する内部回路については前記チップ A D の内部回路と同じなので、 ここでの機能的な説明は省略する。 This chip D has a circuit configuration of only the DRAM in which the logic circuit of the data transfer circuit DT and the digital signal processing circuit DSP of the chip AD shown in FIG. Therefore, the internal circuit constituting the chip D is the same as the internal circuit of the chip AD, and the functional description is omitted here.
このチップ Dにおいては、 外部接続端子として、 図 14に示すように、 電源 V cc、 接地 V ssの電圧端子 V cc、 V ss、 ア ドレス端子 A0〜A 1 1、 データ入出 カ端子0<20〜0(33 1、 ロウアドレスス トローブ端子バー RAS、 カラムアド レスス トローブ端子バー L C AS、 バー UCAS、 書き込みィネーブル端子バー WE、 出力イネ一ブル端子バー OEが設けられている。  In this chip D, as external connection terminals, as shown in FIG. 14, power supply Vcc, ground Vss voltage terminals Vcc, Vss, address terminals A0 to A11, data input / output terminals 0 <20 ~ 0 (331, row address strobe pin bar RAS, column address strobe pin bar LCAS, bar UCAS, write enable pin bar WE, output enable pin bar OE.
以上のような、 チップ MF、 チップ MFAと、 1つまたは複数のチップ AD、 チップ Dとの組み合わせにより構成される本実施の形態の半導体集積回路装置に おいては、 特に本発明の一つの特徴として、 チップ MFまたはチップ MF Aの接 続端子と、 チップ A Dまたはチップ Dの接続端子とに互いに共通の信号端子は同 一の外部接続端子に共通に割り当てている。 以下に、 同一の外部接続端子に共通 に割り当てられている接続端子について詳細に説明する。  As described above, the semiconductor integrated circuit device according to the present embodiment configured by combining the chip MF and the chip MFA with one or more chips AD and the chip D has one feature of the present invention. Signal terminals common to the connection terminal of the chip MF or the chip MFA and the connection terminal of the chip AD or the chip D are commonly assigned to the same external connection terminal. Hereinafter, the connection terminals commonly assigned to the same external connection terminal will be described in detail.
図 1 9は、 前記図 Ί、 図 8に示した 144ピンのチップ M Fと、 前記図 1 3、 図 14に示した 50ピンの 2つのチップ Dとの接続例を示す接続図である。 なお、 図 1 9においては、 チップ M Fの接続端子とチップ Dの接続端子とに共通の信号 端子と外部接続端子との間の接続のみを示しており、 実際にはチップ MFにのみ 独立の信号端子である接続端子も外部接続端子に接続されている。  FIG. 19 is a connection diagram showing a connection example between the 144-pin chip MF shown in FIGS. 1 and 8 and the two 50-pin chips D shown in FIGS. Note that FIG. 19 shows only the connection between the signal terminal common to the connection terminals of the chip MF and the connection terminal of the chip D and the external connection terminal. The connection terminal, which is a terminal, is also connected to the external connection terminal.
この 1 44ピンのチップ MFと 50ピンの 2つのチップ Dとの接続において、 チップ MFのア ドレス端子 A0〜A 1 1は 2つのチップ Dのア ドレス端子 AO〜 A 1 1に接続されると共に同じ外部接続端子 A 0〜A 1 1に接続され、 チップ M Fのデータ入出力端子 D 0〜D 31はそれぞれのチップ Dのデータ入出力端子 D Q0〜DQ 1 5に分割して接続されると共に同じ外部接続端子 DO〜D 31に接 続されている。  In the connection between the 144-pin chip MF and the two 50-pin chips D, the address terminals A0 to A11 of the chip MF are connected to the address terminals AO to A11 of the two chips D and The same external connection terminals A 0 to A 11 are connected, and the data input / output terminals D 0 to D 31 of the chip MF are divided and connected to the data input / output terminals D Q 0 to DQ 15 of each chip D. Connected to the same external connection terminals DO to D31.
また、 チップ MFの電源端子 V cc、 接地端子 V ssはそれぞれのチップ Dの電 源端子 V cc、 接地端子 V ssにそれぞれ接続されると共に同じ外部接続端子 V cc、 V ssにそれぞれ接続されている。 なお、 この電圧端子は、 実際にはチップ MF、 チップ D、 外部接続端子の複数の端子に割り当てられているので、 それぞれが同 じ端子同士で接続される。 さらに、 制御信号については、 チッブ M Fのロウアドレススト口ーブ端子バー R A Sは 2つのチップ Dに共通に接続されると共に外部接続端子バー R A Sに接 続され、 チップ MFのカラムアドレスス トローブ端子バー CAS L、 バー CAS Hは一方のチップ Dのカラムァドレスス トローブ端子バー LCAS、 バー UCA Sに接続されると共に外部接続端子バー C AS L、 バー CASHに接続され、 チ ップ MFのカラムァドレスストロ一ブ端子バ一 CASH L、 バー CAS HHは他 方のチップ Dのカラムアドレスストローブ端子バ一 LCAS、 バ一 UCA Sに接 続されると共に外部接続端子バー CASHL、 バー CASHHに接続されている。 また、 チップ MFの読み出し Z書き込み端子 RDZバー WRは 2つのチップ D の書き込みィネーブル端子バー WEに共通に接続されると共に外部接続端子 RD /バー WRに接続され、 チップ MFのチップセレク ト端子バ一 CS 3は 2つのチ ップ Dの出カイネーブル端子バー OEに共通に接続されると共に外部接続端子バ 一 C S 3に接続されている。 The power supply terminal V cc and the ground terminal V ss of the chip MF are connected to the power terminal V cc and the ground terminal V ss of the respective chip D, and also connected to the same external connection terminal V cc and V ss, respectively. I have. Since these voltage terminals are actually assigned to a plurality of terminals such as a chip MF, a chip D, and an external connection terminal, each is connected by the same terminal. Further, as for the control signal, the row address stove terminal bar RAS of the chip MF is connected to the two chips D and connected to the external connection terminal bar RAS, and the column address strobe terminal bar of the chip MF is connected. CAS L and bar CAS H are connected to the column address strobe terminal bar LCAS and bar UCAS of one chip D and connected to the external connection terminal bar CAS L and bar CASH, and the column address strobe terminal of chip MF is connected. One terminal CASH L and CAS HH are connected to the column address strobe terminals LCAS and UCAS of the other chip D, and to the external connection terminals CASHL and CASHH. Further, the read Z write terminal RDZ bar WR of the chip MF is commonly connected to the write enable terminal bars WE of the two chips D and is also connected to the external connection terminal RD / bar WR, and the chip select terminal bar of the chip MF is connected. CS 3 is commonly connected to the output enable terminal bar OE of the two chips D and is also connected to the external connection terminal bar CS 3.
このように、 チップ M Fとチップ Dと外部接続端子との接続にぉレ、ては、 チッ プ Dの全ての接続端子がチップ MFの接続端子と共通になってそれぞれ同一の外 部接続端子に接続される。 なお、 このチップ MFとチップ Dとによる半導体集積 回路装置においては、 実際にはチッブ M Fにのみ独立の信号端子である接続端子 も存在するので、 この独立の接続端子に接続される外部接続端子も外部と接続可 能に設けられている。  As described above, when connecting the chip MF, the chip D, and the external connection terminal, all the connection terminals of the chip D are common to the connection terminals of the chip MF, and are connected to the same external connection terminals. Connected. Note that, in the semiconductor integrated circuit device including the chip MF and the chip D, there is actually a connection terminal which is an independent signal terminal only in the chip MF. Therefore, an external connection terminal connected to the independent connection terminal is also provided. Provided so that it can be connected to the outside.
図 20は、 前記図 7、 図 8に示した 144ピンのチップ MFと、 前記図 1 1、 図 1 2に示した 144ピンのチップ ADとの接続例を示す接続図である。 なお、 図 20においても、 前記図 1 9と同様にチップ MFの接続端子とチップ A Dの接 続端子とに共通の信号端子と外部接続端子との間の接続のみを示しており、 実際 にはチップ M F、 チップ A Dにのみ独立の信号端子である接続端子も外部接続端 子に接続されている。  FIG. 20 is a connection diagram showing a connection example between the 144-pin chip MF shown in FIGS. 7 and 8 and the 144-pin chip AD shown in FIGS. 11 and 12. In FIG. 20, as in FIG. 19, only the connection between the signal terminal common to the connection terminal of the chip MF and the connection terminal of the chip AD and the external connection terminal are shown. The connection terminal, which is an independent signal terminal only for chip MF and chip AD, is also connected to the external connection terminal.
この 1 44ピンのチップ MFと 1 44ピンのチップ ADとの接続において、 チ ップ MFのァドレス端子 AO〜A 1 0はチップ ADのァドレス端子 AO〜A 1 0 に接続されると共に同じ外部接続端子 AO〜A1 0に接続され、 チップ MFのデ ータ入出力端子 D 0〜D 3 1はチップ ADのデータ入出力端子 D 0〜D 3 1に接 続されると共に同じ外部接続端子 D 0〜D 3 1に接続されている。 In the connection between the 144-pin chip MF and the 144-pin chip AD, the address terminals AO to A10 of the chip MF are connected to the address terminals AO to A10 of the chip AD and have the same external connection. Connected to terminals AO to A10, data input / output terminals D0 to D31 of chip MF are connected to data input / output terminals D0 to D31 of chip AD. And are connected to the same external connection terminals D0 to D31.
また、チップ MFの電源端子 V cc、接地端子 V ssはチップ A Dの電源端子 V c c、 接地端子 V ssにそれぞれ接続されると共に同じ外部接続端子 V cc、 V ssに それぞれ接続されている。 なお、 この電圧端子は、 実際にはチップ MF、 チップ AD、 外部接続端子の複数の端子に割り当てられているので、 それぞれが同じ端 子同士で接続される。  Further, the power supply terminal Vcc and the ground terminal Vss of the chip MF are connected to the power supply terminal Vcc and the ground terminal Vss of the chip AD, respectively, and are also connected to the same external connection terminals Vcc and Vss, respectively. Note that these voltage terminals are actually assigned to multiple terminals of the chip MF, chip AD, and external connection terminal, so each is connected by the same terminal.
さらに、 制御信号については、 チップ MFのロウアドレスス トローブ端子バー RAS、 カラムア ドレスス トローブ端子バー CAS L、 バー CASH、 バー CA SHL、 バー CASHH、 読み出し Z書き込み端子 RD/バー WR、 チップセレ タ ト端子バー C S 3、 クロック端子 CKはチップ ADのロウアドレスス トローブ 端子バ一 RAS、 カラムアドレスス トローブ端子バ一 CAS L、 バー CASH、 バー CASH L、 バ一 CASHH、 読み出し Z書き込み端子 RDZバー WR、 チ ップセレク ト端子バー C S 3、 クロック端子 CKにそれぞれ接続されると共に、 それぞれ同じ外部接続端子のロウア ドレスストローブ端子バー RAS、 カラムァ ドレスス トローブ端子バー C AS L、 バ一 CASH、 バー CASHL、 バー CA SHH、 読み出し/書き込み端子 RD/バー WR、 チップセレク ト端子バー C S 3、 クロック端子 CKに接続されている。  For control signals, the row address strobe pin bar RAS of the chip MF, the column address strobe pin bar CAS L, the bar CASH, the bar CA SHL, the bar CASHH, the read Z write pin RD / bar WR, and the chip selector pin bar CS3, clock pin CK is row address strobe pin of chip AD RAS, column address strobe pin CAS L, bar CASH, bar CASH L, bar CASHH, read Z write pin RDZ bar WR, chip select Connected to the CS terminal 3 and the clock terminal CK, respectively, and the same external connection terminal, the row address strobe terminal bar RAS, the column address strobe terminal bar CASL, bar CASH, bar CASHL, bar CA SHH, read / Write terminal RD / bar WR, chip select terminal CS3, clock terminal CK It has been.
このように、 チップ M Fとチップ A Dとによる半導体集積回路装置にぉレ、ては、 実際にはチップ A Dにのみ特有の信号であるシリアルデ一タ出力 SD 0〜SD 2 3、 AS I C制御信号端子 C 0〜 C 2 7が独立となる他、 チップ M Fにのみ独立 の信号端子である接続端子も存在するので、 これらの独立の接続端子に接続され る外部接続端子も外部と接続可能に設けられている。  As described above, in the semiconductor integrated circuit device including the chip MF and the chip AD, the serial data outputs SD0 to SD23, which are signals specific to only the chip AD, and the AS IC control signal terminal In addition to the fact that C0 to C27 are independent, there are also connection terminals that are independent signal terminals only on the chip MF, so external connection terminals connected to these independent connection terminals are also provided so that they can be connected to the outside. ing.
なお、 前記半導体集積回路装置において、 チップ AD、 チップ Dの DRAMを シンクロナス DRAMとする場合には、 さらに半導体集積回路装置の内部で同期 を取る必要があるので、 この同期を取るための制御信号であるクロック信号が割 り当てられているクロック端子も共通の接続端子として同一の外部接続端子 ίこ接 続されることになる。  In the semiconductor integrated circuit device, when the DRAM of the chip AD and the chip D is a synchronous DRAM, it is necessary to further synchronize within the semiconductor integrated circuit device. The clock terminal to which the given clock signal is assigned is also connected to the same external connection terminal as a common connection terminal.
次に、 本実施の形態の作用について、 チップ MF、 チップ MFAと、 1つまた は複数のチップ AD、 チップ Dとの組み合わせにより構成される半導体集積回路 装置において、 チップ MF (チップ MFA) のプロセッサ C PUからチップ AD (チップ D) の DRAMに対する読み出し動作、 書き込み動作、 リフレッシュ動 作の概要を説明する。 Next, regarding the operation of the present embodiment, a semiconductor integrated circuit composed of a combination of a chip MF, a chip MFA, and one or more chips AD, a chip D In the device, the outline of the read operation, write operation, and refresh operation from the processor CPU of the chip MF (chip MFA) to the DRAM of the chip AD (chip D) will be described.
(1) 読み出し動作  (1) Read operation
例えば、 アドレスマルチプレタスではアドレス信号は時分割で入力するため、 プロセッサ C PUからのロウァドレスストローブ信号バー RASとカラムァドレ スストローブ信号バー C ASの 2つの同期信号が必要である。 バー R ASが高レ ベル （H) の期間は、 RAS系回路がプリチャージされる期間で、 この間はチッ プ内部ではいかなるメモリ動作も行われない。 一方、 バ一 C ASが Hの期間は、 データ出力バッファゃデータ入力バッファなどの C A S系回路がプリチャージさ れる期間で、 この間はチップ ADの外部との読み出し動作、 書き込み動作は行わ れない。  For example, in an address multiple state, since an address signal is input in a time-division manner, two synchronous signals of a row address strobe signal bar RAS and a column address strobe signal bar CAS from the processor CPU are required. During the period when RAS is high (H), the RAS circuit is precharged, and no memory operation is performed inside the chip during this period. On the other hand, during the period when the bus CAS is H, the CAS-related circuits such as the data output buffer and the data input buffer are precharged. During this period, no read or write operation is performed with the outside of the chip AD.
バー RASが低レベル （L) になると、 RAS系回路が活性化され、 メモリ動 作が始まる。 続いて、 バー C ASが Lになると読み出し動作あるいは書き込み動 作が始まり、 チップ ADの外部のチップ MFとのデータの授受が行われる。 この ようにチップ ADの DRAMでは、 プリチャージ期間と活性期間が交互に繰り返 される。 通常、 バ一RASのサイクル時間がチップ ADのサイクル時間となる、、 読み出し動作の指定は、 書き込みィネーブル信号バー WEをバー C A Sの立ち 下がり時点よりも前に Hにして、 バー C ASが立ち上がるまでそれを保持するこ とによって行う。 データがいったん出力されると、 バー C ASが立ち上がるまで データを保持する。 ここでアクセス時間には 3種類あって、 バー RASおよびバ —C ASの立ち下がり時点からデータ出力端子にデータが出力されるまでの時間 を、 それぞれバー RASアクセス時間、 バー C ASアクセス時間と呼び、 カラム ァドレスが確定された時点からデータが出力されるまでの時間をァドレスァクセ ス時間と呼ぶ。  When RAS goes low (L), the RAS circuitry is activated and memory operations begin. Subsequently, when the bar CAS becomes L, a read operation or a write operation starts, and data is exchanged with the chip MF outside the chip AD. As described above, in the DRAM of the chip AD, the precharge period and the active period are alternately repeated. Normally, the cycle time of the bus RAS is the cycle time of the chip AD.The read operation is specified by setting the write enable signal WE to H before the falling point of CAS, and until the CAS rises. Do it by holding it. Once the data is output, the data is held until the CAS rises. Here, there are three types of access time, and the time from the fall of RAS and CAS to the output of data to the data output terminal is called the RAS access time and CAS access time, respectively. The time from when the column address is determined to when the data is output is called address access time.
(2) 書き込み動作  (2) Write operation
アドレス信号とバー RAS、 バー CASとの関係は、 読み出し動作と同じなの でここでは説明を省略する。 また、 サイクル時間などのバー RAS、 バー CAS のタイミング規格も読み出し動作と同じである。 ただし、 バー WEをバー C AS の立ち下がり時点よりも前に Lにすることによって書き込み動作を指定する。 こ のサイクル中は、 データ出力端子は高インピーダンス状態に保持される。 なお、 バー R A Sを Lのままの状態で、 いったんチップ ADの外部のチップ M Fに読み 出したデータをチップ で変更し、 再び同じメモリセルに書き込むという R e a d Mo d i f y Wr i t e動作の仕様もある。 The relationship between the address signal and RAS and CAS is the same as in the read operation, so the description is omitted here. The timing specifications of RAS and CAS, such as cycle time, are the same as in the read operation. However, bar WE and bar C AS Write operation is specified by setting L before the falling point of. During this cycle, the data output terminal is kept in the high impedance state. Note that there is also a specification of a Read Modify Write operation in which data once read out to the chip MF outside the chip AD is changed by the chip while the bar RAS is kept at L, and then written to the same memory cell again.
(3) リフレッシュ動作  (3) Refresh operation
読み出し、 書き込みといったランダムアクセス動作中に割り込んで行うリフレ ッシュ動作と、 電池バックアップ期間中のようにチップ A Dの内部の記憶情報を 保持するためだけに行うリフレッシュ動作がある。 前者はバー RAS o n l y リフレッシュと、 CBR (バー CAS b e f o r バー RAS) リフレツシ ュが、 また後者ではセルフリフレッシュが標準になっている。  A refresh operation is performed by interrupting during random access operations such as reading and writing, and a refresh operation is performed only to retain information stored inside the chip AD, such as during a battery backup period. The former is standard for bar RAS online refresh and CBR (bar CAS efor bar RAS) refresh, and the latter is standard for self refresh.
例えば、 バー RAS o n l y リフレッシュは、 読み出し動作、 書き込み動 作と同じタイミング規格のバ一RASの 1サイクル中に、 1行 （ワード線） の全 メモリセルが同時にリフレッシュされる。 ただし、 バー C ASを Hにしてチップ ADの外部のチップ MFからリフレッシュァドレスを与えなければならない 3 このリフレツシュの仕方には、 集中リフレッシュと分散リフレッシュとがある。 集中リフレッシュは、 最小サイクルでリフレッシュを繰り返し、 この期間はチッ プ A Dの外部のチップ MFからメモリアクセスはできないが、 残りの期間はリフ レッシュを割り込ませず、 外部からメモリアクセスを受け付ける方法である- 分 散リフレッシュは、 リフレッシュ動作の 1サイクルを最大リフレッシュの期間中 に等しく分散したものである。 実際には分散リフレッシュが多用されるので、 リ フレッシュ動作の 1サイクルが通常の読み出し ·書き込み動作のサイクルに割り 込んだタイミングとなる。 For example, in RAS only refresh, all memory cells in one row (word line) are refreshed simultaneously during one cycle of basic RAS with the same timing standard as read operation and write operation. However, the refresh address must be given from the chip MF outside the chip AD by setting the bar CAS to H. 3 There are two types of refreshing: centralized refresh and distributed refresh. Intensive refresh is a method in which refresh is repeated in the minimum cycle, and during this period, no memory access can be made from the chip MF outside the chip AD, but during the remaining period, the refresh is not interrupted and external memory access is accepted. Distributed refresh is one in which one refresh operation is evenly distributed over the maximum refresh period. Actually, since distributed refresh is frequently used, one cycle of the refresh operation is the timing that interrupts the normal read / write operation cycle.
また、 CBRリフレッシュは、 バ一 CASをバー RASに先行させて Lにする ことによって、 リフレッシュ動作であることを内部で判定する。 この判定パルス によって内部のリフレッシュァドレスカウンタからァドレスが発生し、 ヮード線 が選ばれ、 リフレッシュされる。 従って、 チップ ADの外部からアドレスを与え る必要はない。  Also, CBR refresh internally determines that it is a refresh operation by setting L to CAS before RAS. An address is generated from an internal refresh address counter by this determination pulse, and a lead line is selected and refreshed. Therefore, it is not necessary to give an address from outside the chip AD.
さらに、 セルフリフレッシュは、 通常のメモリサイクル終了後、 CBRタイミ ングにしてバー RASのパルス幅を、 例えば 1 00 μ s以上に設定する。 内部で はこの時間以上になると、 リフレッシュァドレスカウンタとリフレッシュタイマ を用いたリフレッシュ動作が始まり、 バー RAS、 バー CASがともに Lである 限りセルフリフレッシュが続く。 リフレッシュされる頻度が少ないほどチップ A Dの消費電力は低くなるが、 この頻度はチップ ADの内部の温度を検出するタイ マによって自動的に調整される。 なお、 セルフリフレッシュから通常サイクルに 移る場合には、 バー R A Sのプリチヤ一ジ期間が必要である。 In addition, self-refresh is performed after the end of a normal memory cycle. In the ring to set the pulse width of the bar RAS, for example, more than 1 00 mu s. Internally, when this time is exceeded, the refresh operation using the refresh address counter and refresh timer starts, and self-refresh continues as long as both RAS and CAS are low. The lower the frequency of refreshing, the lower the power consumption of the chip AD, but this frequency is automatically adjusted by a timer that detects the temperature inside the chip AD. To shift from the self-refresh to the normal cycle, a RAS bar precharge period is required.
以上のようにして、 チップ MFのプロセッサ C PUからチップ ADの DRAM に対する読み出し動作、 書き込み動作、 リフレッシュ動作が行われ、 特にこのリ フレッシュのセルフリフレッシュ動作時に、 本発明の一つの特徴として、 チップ ADの内部の口ジック回路がリフレツシュ動作/ァクセス動作を実行することが できる回路構成となっている。 以下に、 セルフリフレッシュ動作時にリフレツシ ュ動作 Zアクセス動作が実行可能となることを詳細に説明する。  As described above, the read operation, the write operation, and the refresh operation are performed from the processor CPU of the chip MF to the DRAM of the chip AD. In particular, at the time of the refresh self-refresh operation, one feature of the present invention is that the chip AD It has a circuit configuration capable of executing a refresh operation / access operation by an internal mouthpiece circuit. Hereinafter, it will be described in detail that the refresh operation and the Z access operation can be performed during the self-refresh operation.
図 2 1は、 前記図 1 1に示したチップ A Dの内部機能例を概略的に示した概略 構成図である。 このチップ ADは、 ダイナミックランダムアクセスメモリ DRA M、 メモリ内蔵ロジック L o g i c、 DRAMアクセス制御回路 DACとから構 成されている。 なお、 図 2 1における DRAM、 メモリ内蔵ロジック L o g i c、 D R AMァクセス制御回路 D A Cは、 それぞれ前記図 1 1に示した複数の D R A Mバンク B a n kおよびメインアンプ M Aなどによる D R AM部分と、 データ転 送回路 DTおよびディジタル信号処理回路 DS Pによる AS I C部分と、 ロウァ ドレスバッファ RABおよびカラムァドレスバッファ CABなどによるアクセス 制御部分とに対応している。 また、 入力バッファ I Bおよび出力バッファ OBは、 前記図 1 1に示したメインアンプ IAと外部接続端子 D 0〜D 32とのデータ入 出力を行う回路 I ZOおよびディジタル信号処理回路 D S Pと接続される回路 I /Oに対応している。  FIG. 21 is a schematic configuration diagram schematically showing an example of internal functions of the chip AD shown in FIG. This chip AD is composed of a dynamic random access memory DRAM, a memory built-in logic Logic, and a DRAM access control circuit DAC. Note that the DRAM, logic with built-in memory, and DRAM access control circuit DAC shown in FIG. 21 correspond to the DRAM part by the plurality of DRAM banks Bank and main amplifier MA shown in FIG. It supports the AS IC part by the circuit DT and the digital signal processing circuit DSP, and the access control part by the row address buffer RAB and column address buffer CAB. The input buffer IB and the output buffer OB are connected to the circuit IZO and the digital signal processing circuit DSP for inputting and outputting data between the main amplifier IA and the external connection terminals D0 to D32 shown in FIG. Compatible with circuit I / O.
このチップ ADにおいては、 チップセレク ト信号バー C S、 ロウアドレススト ローブ信号バ一 RAS、 カラムアドレスストローブ信号バー C ASが制御信号端 子、 了ドレス信号がァドレス端子を介して DRAMアクセス制御回路 DACに入 力され、 またデータ信号がデータ入出力端子を介して入出力可能となっている。 さらに、 チップ ADの内部においては、 D RAMと DRAMアクセス制御回路 D ACとの間はァドレスバス BUS Aにより接続され、 また DRAMとメモリ内蔵 ロジック L o g i cとデータ入出力端子との間はデータバス BUS Dにより接続 されている。 例えば、 この内部のデータバス BUS Dは、 データ入出力端子が例 えば 8ビット対応であるのに対して、 それよりも広い 64ビッ トのバス幅となつ ている。 In this chip AD, a chip select signal bar CS, a row address strobe signal bar RAS, and a column address strobe signal CAS are connected to a control signal terminal, and an end address signal is connected to a DRAM access control circuit DAC through a pad address terminal. Input and data signals can be input / output via the data input / output terminal. Further, inside the chip AD, the DRAM and the DRAM access control circuit DAC are connected by an address bus BUS A, and the DRAM is connected to a memory logic Logic and a data input / output terminal by a data bus BUS D. Connected by For example, the internal data bus BUS D has a bus width of 64 bits, which is wider than that of an 8-bit data input / output terminal, for example.
また、 チップ ADの内部においては、 メモリ内蔵ロジック L o g i cと DRA Mアクセス制御回路 DACとの間がァドレスバスおよび制御信号線により接続さ れ、 DRAMアクセス制御回路 DACからメモリ内蔵ロジック L o g i cに対し てセルフリフレッシュ動作の許可信号が出力され、 メモリ内蔵ロジックし o g i cから DRAMアクセス制御回路 D A Cに対して読み出し Z書き込み信号 R /W、 アドレス信号が出力されている。 なお、 この読み出し/書き込み信号 R/Wは、 読み出し信号 Rと書き込み信号 Wとに分けて出力することも可能である。 セルフ リフレッシュ期間は、 DRAMアクセス制御回路 D ACから、 データ入出力禁止 信号 D I Sが入力バッファ I Bおよび出力バッファ OBに出力される。 データ入 出力禁止信号 D I Sによってセルフリフレッシュ期間中、 入力バッファ I Bは、 チップ A Dの外部からのデータ入力を禁止し、 さらに出力バッファ回路 O Bは、 データバス BUS Dのデータをチップ ADの外部に出力することを禁止する。 図 22は、 DRAMアクセス制御回路 DACの詳細例を示す構成図である。 こ の DRAMアクセス制御回路 D ACは、 内部制御信号生成回路 C S G、 複数のセ レクタ回路 S Cなどにより構成され、 内部制御信号生成回路 C SGに入力される チップセレク ト信号バー C S、 ロウアドレスストローブ信号バー RAS、 カラム ァドレスス卜ローブ信号バー C ASに基づいて、 ァドレスを選択する制御信号な どを生成すると共に、 セルフリフレッシュ動作の許可信号を生成してメモリ内蔵 ロジック L 0 g i cに対して出力する。  In addition, inside the chip AD, the logic with built-in memory and the DRAM access control circuit DAC are connected by an address bus and a control signal line, and the DRAM access control circuit DAC has a self-connection to the logic with built-in memory. The refresh operation permission signal is output, and the logic built in the memory outputs the read Z write signal R / W and the address signal to the DRAM access control circuit DAC. Note that the read / write signal R / W can be separately output as the read signal R and the write signal W. During the self-refresh period, a data input / output inhibit signal DIS is output from the DRAM access control circuit DAC to the input buffer IB and the output buffer OB. During the self-refresh period by the data input / output inhibit signal DIS, the input buffer IB inhibits data input from outside the chip AD, and the output buffer circuit OB outputs data on the data bus BUS D to the outside of the chip AD. Prohibit that. FIG. 22 is a configuration diagram showing a detailed example of the DRAM access control circuit DAC. The DRAM access control circuit DAC includes an internal control signal generation circuit CSG, a plurality of selector circuits SC, and the like. The chip select signal bar CS and the row address strobe signal input to the internal control signal generation circuit CSG are provided. Based on bar RAS and column address strobe signal CAS, it generates a control signal for selecting an address, etc., and also generates a self-refresh operation enable signal and outputs it to logic L 0 gic with built-in memory.
この許可信号を受けたメモリ内蔵ロジック L o g i cは、 DRAMに対してァ クセス可能となり、 DRAMアクセス制御回路 D ACに対して読み出し/書き込 み信号 R/Wを出力して読み出し Z書き込みの要求を行い、 ァドレス信号を DR AMァクセス制御回路 D A Cに出力して任意のメモリセルを選択し、 この選択さ れたメモリセルとメモリ内蔵ロジック L o g i cとの間でデータの読み出し/書 き込みを行うことができる。 なお、 この読み出し/書き込みの要求は、 読み出し の要求を行う場合に読み出し信号 Rを出力し、 書き込み要求を行う場合に書き込 み信号 Wを出力して行うことも可能である。 The logic inside the memory that has received the permission signal can access the DRAM, and outputs a read / write signal R / W to the DRAM access control circuit DAC to issue a read Z write request. And outputs an address signal to the DRAM access control circuit DAC to select an arbitrary memory cell. Data can be read / written between the memory cell and the logic with built-in memory. Note that this read / write request can be made by outputting a read signal R when making a read request and outputting a write signal W when making a write request.
この内部制御 ί言号生成回路 CSGにより生成されたアドレスの制御信号は、 チ ップ A Dの外部のチップ M Fのプロセッサ C P Uからのァクセス動作と、 チップ ADの内部のメモリ内蔵ロジック L o g i cからのアクセス動作とに対して、 セ レクタ回路 S Cを介して一方を選択して DRAMの任意のメモリセルを選択する ァドレス制御信号として用いられる。  The address control signal generated by the internal control code generation circuit CSG is used for access operations from the processor CPU of the chip MF outside the chip AD and access from the logic Logic inside the chip AD memory. For operation, one is selected via a selector circuit SC and used as an address control signal for selecting an arbitrary memory cell of the DRAM.
図 23は、 内部制御信号生成回路 C S Gによる動作モ一ドの遷移状態例を示す 説明図である。 この動作モードは、 通常の DRAMに対するアクセス動作モード と、 DRAMのセノレフリフレッシュ動作モードと、 内部のメモリ内蔵ロジック L o g i cによるアクセス動作モードとに分けることができ、 通常 DRAMァクセ ス動作モードからセルフリフレッシュ動作モードへはメモリ内蔵ロジック L o g i cからの読み出しノ書き込み信号 RZWによる読み出しノ書き込みの要求なし に遷移し、 通常 DRAMアクセス動作モードへの復帰はリフレッシュを解除する ことにより iわれる。  FIG. 23 is an explanatory diagram showing an example of a transition state of the operation mode by the internal control signal generation circuit CSG. This operation mode can be divided into a normal DRAM access operation mode, a DRAM senoref refresh operation mode, and an access operation mode using the internal logic logic of the internal memory. A transition is made to the operation mode without a read / write request from the read / write signal RZW from the logic inside the memory Logic, and the normal DRAM access operation mode is returned by releasing the refresh.
また、 セルフリフレッシュ動作モードから内部アクセス動作モードへはメモリ 内蔵ロジック L o g i cからの読み出し/書き込みの要求があった場合に遷移し、 セルフリフレッシュ動作モードへの復帰は読み出し/書き込みの完了により行わ れる。 同じく、 通常 DRAMアクセス動作モードから内部アクセス動作モードへ はメモリ内蔵ロジック L o g i cからの読み出し Z書き込みの要求があった場合 に遷移し、 通常 DRAMアクセス動作モードへの復帰はリフレッシュを解除する ことにより行われる。  A transition is made from the self-refresh operation mode to the internal access operation mode when there is a read / write request from the logic Logic in the memory, and the return to the self-refresh operation mode is performed by the completion of the read / write. Similarly, transition from the normal DRAM access operation mode to the internal access operation mode is made when there is a read / write request from the logic inside the memory, and return to the normal DRAM access operation mode is performed by releasing the refresh. Will be
図 24は、 D RAMに対する内部制御信号生成回路 CSGを含む DRAMァク セス制御回路 D ACの制御例を示す動作タイミング図である。 この DRAMに対 する動作制御においては、 図 24 (a) に示すように、 通常の DRAMアクセス を実行可能な通常 DRAMアクセス期間と、 この通常 DRAMアクセス期間と通 常 DRAMアクセス期間との間の、 DRAMのセルフリフレッシュを実行可能な DRAMセルフリフレッシュ期間とがある。 この DRAMセノレフリフレッシュ期 間は、 DRAMに対するチッブ M Fからの通常のァクセス動作が行われてレ、ない 期間である。 FIG. 24 is an operation timing chart showing a control example of the DRAM access control circuit DAC including the internal control signal generation circuit CSG for the DRAM. In the operation control for the DRAM, as shown in FIG. 24 (a), a normal DRAM access period in which a normal DRAM access can be executed and a normal DRAM access period between the normal DRAM access period and the normal DRAM access period are performed. Executable DRAM self refresh There is a DRAM self-refresh period. The DRAM senoref refresh period is a period during which normal access operation from the chip MF to the DRAM is not performed.
二の DRAMセルフリフレッシュ期間には、 クロック信号 CKに同期して、 口 ゥアドレスストローブ信号バ一 RAS、 カラムアドレスストローブ信号バー C A Sに基づいて、 セルフリフレッシュ動作の許可信号がメモリ内蔵ロジック L o g i cに対して出力され、 このメモリ内蔵ロジック L o g i cから DRAMに対す る制御信号 RZWによる読み出し Z書き込みのためのアクセス動作の要求があつ た場合にのみリフレッシュ動作を解除し、 DRAMに対するメモリ内蔵ロジック L o g i c (ディジタル信号処理回路 DS P) からのアクセス動作を可能として いる。  In the second DRAM self-refresh period, the self-refresh operation enable signal is supplied to the logic logic in the memory based on the input address strobe signal RAS and the column address strobe signal CAS in synchronization with the clock signal CK. The refresh operation is released only when there is a request for access operation for reading and writing from the logic Logic of the memory by the control signal RZW to the DRAM. Access operation from the signal processing circuit DSP) is enabled.
このセルフリフレッシュ期間におけるリフレッシュ動作 Zアクセス動作の実行 は、 例えば実際には図 24 (b) に示すように、 制御信号 Rによる読み出し要求 に従って読み出し動作を繰り返すことができると共に、 この読み出しと読み出し との間の期間にリフレッシュ動作を実行したり、 制御信号 Wによる書き込み要求 に従って読み出し動作を繰り返すことができると共に、 この書き込みと書き込み との間の期間にリフレッシュ動作を実行したり、 さらに制御信号 Rによる読み出 し要求と制御信号 Wによる書き込み要求とに従って読み出し、 書き込みのァクセ ス動作を繰り返すことができると共に、 このアクセス動作の間の期間にリフレッ シュ動作を実行することができる。  The execution of the refresh operation Z access operation during the self-refresh period can be repeated in accordance with a read request by the control signal R, for example, as shown in FIG. The refresh operation can be performed during the period between the operations, and the read operation can be repeated in response to the write request by the control signal W. The refresh operation can be performed during the period between the write operations and the read operation by the control signal R. In accordance with the output request and the write request by the control signal W, the read and write access operations can be repeated, and the refresh operation can be executed during the access operation.
以上のようにして、 チップ:IFのプロセッサ C PUによるチップ ADの DRA Mに対するセルフリフレッシュ動作時に、 チップ A Dのメモリ内蔵ロジック L o g i cが DRAMに対してアクセス動作が可能となり、 メモリ内蔵ロジック L o g i cからの書き込み要求により DRAMにデータの書き込みを行うことができ、 また読み出し要求により DRAMからデータの読み出しを行うことができる。 なお、 このセルフリフレッシュ動作時におけるチップ A Dのメモリ内蔵ロジッ ク L o g i cによる DRAMに対するアクセス動作は、 チップ ADに他のチップ が接続される場合も同様であり、 例えば前記のチップ MF Aや、 単に CPUを含 む他の半導体チップについても同様の効果が期待できる。 すなわち、 外部からチ ッブ ADの D R AMに対するァクセス動作と、 この D R AMのセルフリフレツシ ュ動作とが可能とされるパッケージ構造の半導体集積回路装置について適用する ことができる。 As described above, at the time of the self-refresh operation for the DRAM of the chip AD by the processor of the chip: IF, the logic AD of the memory of the chip AD can access the DRAM, and the logic LSI of the memory of the chip AD can access the DRAM. A write request can write data to the DRAM, and a read request can read data from the DRAM. Note that the access operation to the DRAM by the logic built into the memory of the chip AD during the self-refresh operation is the same when the other chip is connected to the chip AD. For example, the chip MFA or the CPU Similar effects can be expected for other semiconductor chips including. In other words, The present invention can be applied to a semiconductor integrated circuit device having a package structure capable of performing an access operation to a DRAM of a portable AD and a self-refresh operation of the DRAM.
次に、 本実施の形態のパッケージの具体的な構造を詳細に説明する。 図 25は 本実施の形態のパッケージの全体斜視図、 図 26はこのパッケージの断面図であ る。  Next, a specific structure of the package according to the present embodiment will be described in detail. FIG. 25 is an overall perspective view of the package of the present embodiment, and FIG. 26 is a sectional view of the package.
本実施の形態のパッケージは、 マイクロコンピュータとフラッシュメモリとが 形成された前記第 1のチップ M F (フラッシュメモリ搭載マイクロコンピュー タ） を第 1の TCP (Tape Carrier Package) 1 Aに封止すると共に、 DRAM と A S I Cとが形成された前記第 2のチップ A D ( D R AMオンチップロジッ ク） を第 2の TC P 1 Bに封止し、 これら 2個の TC P 1 A、 I Bを上下方向に 重ね合わせて一体に接合した積層型 TCP構造を有している。  The package of the present embodiment seals the first chip MF (microcomputer equipped with flash memory) on which a microcomputer and a flash memory are formed in a first TCP (Tape Carrier Package) 1A and The second chip AD (DRAM on-chip logic) on which DRAM and ASIC are formed is sealed in a second TCP 1B, and these two TCP 1A and IB are vertically arranged. It has a stacked TCP structure that is overlapped and joined together.
第 1の TCP 1 Aに封止された第 1のチップ MFは、 テ一プキャリア 2 aの中 央部に開孔されたデバイスホール 3 a内にその主面 （素子形成面） を下に向けて 配置されており、 その主面の周辺部に形成されたバンプ電極 4を介して、 テープ キャリア 2 aの一面に形成されたリ一ド 5 aの一端 （ィンナーリ一ド部） と電気 的に接続されている。 チップ MFの主面には、 この主面に形成された L S I (フ ラッシュメモリ搭載マイクロコンピュータ） を外部環境から保護するボッティン グ樹脂 6が被着されている。  The first chip MF sealed in the first TCP 1A has its main surface (element forming surface) facing down in a device hole 3a opened in the center of the tape carrier 2a. And one end (inner lead portion) of a lead 5a formed on one surface of the tape carrier 2a via a bump electrode 4 formed on the periphery of the main surface. It is connected to the. The main surface of the chip MF is covered with a botting resin 6 for protecting the LSI (microcomputer with flash memory) formed on the main surface from the external environment.
テープキヤリア 2 aの一面に形成されたリ一ド 5 aは、 図 27に示すようなパ ターンを有している。 これらのリード 5 aの表面は、 デバイスホール 3 a内に突 出する一端部 （インナーリード部） を除き、 ソルダーレジス ト 7で被覆されてい る。 各リード 5 aの他端は、 テ一プキャリア 2 aの一面から他面に貫通するスル 一ホール 8 aと電気的に接続されている。 これらのスルーホール 8 aは、 テープ キャリア 2 aの 4辺に沿って 2列に配置されており、 それぞれのスルーホール 8 aの表面には、 図 26に示すように、 この積層型 TC Pをプリント配線基板に実 装する際の外部接続端子となる半田バンプ 9が接合されている。  The lead 5a formed on one surface of the tape carrier 2a has a pattern as shown in FIG. The surfaces of these leads 5a are covered with the solder resist 7 except for one end (inner lead portion) protruding into the device hole 3a. The other end of each lead 5a is electrically connected to a through hole 8a penetrating from one surface of the tape carrier 2a to the other surface. These through holes 8a are arranged in two rows along four sides of the tape carrier 2a, and the surface of each through hole 8a is provided with this laminated TCP as shown in FIG. Solder bumps 9 serving as external connection terminals when mounted on a printed wiring board are joined.
第 2の TCP 1 Bは、 上記第 1の TC P 1 Aの上部に積層されている。 TCP 1 Aと TCP 1 Bは、 両者の合わせ面に被着された接着剤 1 0によって密に接合 されている。 この TC P 1 Bに封止された第 2のチップ ADは、 テープキャリア 2 bの中央部に開孔されたデバイスホール 3 b内にその主面を下に向けて配置さ れており、 その主面の周辺部に形成されたバンプ電極 4を介して、 テープキヤリ ァ 2 bの一面に形成されたリード 5 bの一端 （インナーリード部） と電気的に接 続されている。 チップ ADの主面には、 この主面に形成された L S I (DRAM オンチップロジック） を外部環境から保護するポッティング樹脂 6が被着されて レヽる。 The second TCP 1 B is stacked on the first TCP 1 A. TCP 1 A and TCP 1 B are tightly joined by adhesive 10 applied to the mating surface of both Have been. The second chip AD sealed in the TCP 1B is disposed with its main surface facing downward in a device hole 3b opened in the center of the tape carrier 2b. It is electrically connected to one end (inner lead portion) of a lead 5b formed on one surface of the tape carrier 2b via a bump electrode 4 formed on the periphery of the main surface. The main surface of the chip AD is covered with a potting resin 6 for protecting the LSI (DRAM on-chip logic) formed on the main surface from the external environment.
TC P 1 Bのテープキヤリア 2 bの外径寸法は、 TC P 1 Aのテープキヤリァ 2 aと同じである。 テープキャリア 2 bのデバイスホール 3 bの寸法は、 チップ ADの外径寸法がチップ MFよりも小さいので、 その分、 テープキャリア 2 aの デバイスホール 3 aよりも小さくなっている。  The outer diameter of the tape carrier 2b of the TCP 1B is the same as the tape carrier 2a of the TCP 1A. The dimensions of the device hole 3b of the tape carrier 2b are smaller than the device holes 3a of the tape carrier 2a, since the outer diameter of the chip AD is smaller than that of the chip MF.
テープキヤリア 2 bの一面に形成されたリード 4 bは、 図 28に示すようなパ ターンを有している。 各リード 5 bの他端は、 テープキャリア 2 bの一面から他 面に貫通するスルーホール 8 bと電気的に接続されている。 これらのスルーホー ノレ 8 bは、 前記テープキャリア 2 aのスルーホール 8 aと同じく、 テープキヤリ ァ 2 bの 4辺に沿って 2列に配置されている。 テープキヤリア 2 aのスルーホー ル 8 aとテープキヤリア 2 bのスル一ホール 8 bはそれぞれ同数、 かつ同一ピッ チで形成されており、 テープキャリア 2 a、 2 bを重ね合わせたときに向かい合 つたスルーホール 8 a、 8 b同士が正確に重なり合うように配置されている： ス ルーホール 8 a、 8 bの内部には半田 1 1が充填されており、 この半田 1 1を介 して向かい合ったスルーホール 8 a、 8 b同士が電気的に接続されている。 本実施の形態の積層型 TC Pは、 上記 2つのチップ MF、 ADの共通する （す なわち同一機能を有する） 接続端子 （ピン） をテープキャリア 2 a、 2 bの同じ 位置に配置されたスルーホール 8 a、 8 bを通じて電気的に接続し、 スルーホー ル 8 aの一端に接合された前記半田バンプ 9を介して外部 （プリント配線基板） に共通に引き出す構造になっている。  The lead 4b formed on one surface of the tape carrier 2b has a pattern as shown in FIG. The other end of each lead 5b is electrically connected to a through hole 8b penetrating from one surface of the tape carrier 2b to the other surface. These through holes 8b are arranged in two rows along the four sides of the tape carrier 2b, like the through holes 8a of the tape carrier 2a. The through holes 8a of the tape carrier 2a and the through holes 8b of the tape carrier 2b are formed with the same number and the same pitch, and they face each other when the tape carriers 2a and 2b are overlapped. The through holes 8a and 8b are arranged so that they exactly overlap each other: The inside of the through holes 8a and 8b is filled with solder 11 and the through holes facing each other via this solder 11 The holes 8a and 8b are electrically connected to each other. In the laminated TCP of the present embodiment, connection terminals (pins) common to the two chips MF and AD (that is, having the same function) are arranged at the same position on the tape carriers 2a and 2b. It is electrically connected through the through holes 8a and 8b, and is commonly drawn to the outside (printed circuit board) via the solder bumps 9 joined to one end of the through hole 8a.
図 27には、 チップ MFに形成された接続端子の番号 （1〜144) とテープ キャリア 2 aに形成されたスルーホール 8 aの番号 （1〜200) とが付してあ る。 また、 図 28には、 チップ ADに形成された接続端子の番号 （1〜144) とテープキャリア 2 bに形成されたスルーホール 8 bの番号 （1〜200) とが 付してある。 テープキャリア 2 a、 2 bの同じ位置に配置されたスルーホール 8 a、 8 bには、 同じ番号が付してある。 In FIG. 27, the numbers (1 to 144) of the connection terminals formed on the chip MF and the numbers (1 to 200) of the through holes 8a formed on the tape carrier 2a are given. FIG. 28 shows the connection terminal numbers (1 to 144) formed on the chip AD. And the number (1 to 200) of the through hole 8b formed in the tape carrier 2b. The same numbers are given to the through holes 8a and 8b arranged at the same position on the tape carriers 2a and 2b.
チップ MF、 ADの接続端子とスルーホール 8 a、 8 bの割り付けの一例を表 1に示す。 表中、 MF p i n#の欄の番号 （1〜： 144) は、 図 27に示したチ ップ MFの接続端子番号 （1〜1 44) に対応し、 ADp i n #の欄の番号 （1 〜144) は、 図 28に示したチップ ADの接続端子番号 （1〜144) に対応 している。 また、 V i a #の欄の番号は、 図 27、 図 28に示したスルーホール 8 a、 8 bの番号 （1〜200) のうち、 チップ MF、 ADのいずれかまたは両 者に共通の接続端子に割り付けられた番号である。 · Table 1 shows an example of the assignment of the connection terminals for the chips MF and AD and the through holes 8a and 8b. In the table, MF pin # column number (1: 144) corresponds to the switch-up MF connection terminal number (1 to 1 44) shown in FIG. 27, ADp i n # column number ( 1 to 144) correspond to the connection terminal numbers (1 to 144) of the chip AD shown in FIG. Also, the numbers in the Via # column are the numbers (1 to 200) of through holes 8a and 8b shown in FIGS. This is the number assigned to the terminal. ·
92 92
SSe0/96df/lDd[ 図 2 7、 図 2 8に示すように、 チッブ M F、 A Dに共通の接続端子は、 チッブ MF、 ADのほぼ同じ位置に配置されている。 これにより、 テープキャリア 2 a、 2 bのリード 5 a、 5 bの引き回しが容易になり、 リード長が短縮できるので、 チップ MF、 ADのデータ転送を高速化することができる。 また、 必要なスルー ホール 8 a、 8 bの数を最小限にすることができるので、 テープキャリア 2 a、 SSe0 / 96df / lDd [ As shown in FIGS. 27 and 28, the connection terminal common to the chips MF and AD is arranged at substantially the same position as the chips MF and AD. As a result, the leads 5a and 5b of the tape carriers 2a and 2b can be easily routed and the lead length can be reduced, so that the data transfer of the chips MF and AD can be speeded up. Also, since the number of required through holes 8a and 8b can be minimized, the tape carrier 2a,
2 bの外径寸法を縮小してパッケージサイズを小型化することができる。 The package size can be reduced by reducing the outer diameter of 2b.
特に限定はされないが、 本実施の形態の積層型 T C Pを構成する各部材は、 次 のような材料および寸法で構成されている。  Although not particularly limited, each member constituting the laminated TCP of the present embodiment is made of the following materials and dimensions.
テープキャリア 2 a、 2 bは、 厚さ 7 5 yumのボリイミ ド樹脂フィルムで構成 されている。 リード 5 a、 5 bは厚さ 1 8 / mの C u (銅） 箔で構成され、 それ らの一端部 （インナ一リード部） の表面には、 Au (金） または S n (錫） のメ ツキが施されている。 接着剤 1 0はポリイミ ド樹脂で構成され、 その膜厚は 1 2 imである。 ソルダーレジスト 7はエポキシ樹脂で構成され、 その膜厚は 2 0 μ mである。 外部接続端子である半田バンプ 9とスルーホール 8 a、 8 b内の半田 1 1は鉛 （P b) —錫 （S n) 合金で構成されている。 チップ MFおよびチップ ADは厚さ 5 0 の単結晶シリコンで構成されており、 それらの主面を保護す るポッティング樹脂 6はエポキシ樹脂で構成されている。 チップ MFおよびチッ プ ADの主面に形成されたバンプ電極 4は Auで構成され、 その高さは 2 0 μ τη である。 すなわち、 この積層型 T C Pは、 チップ MFとバンプ電極 4の合計の厚 さがテープキャリア 2 aの厚さよりも薄く、 チップ ADとバンプ電極 4の合計の 厚さがテープキヤリア 2 bの厚さよりも薄く構成されているので、 半田バンプ 9 を除いた部分の積層方向の厚さが 2 1 8 μ ηιという超薄型のパッケージになって いる。  The tape carriers 2a and 2b are made of a 75 yum thick polyimide resin film. Leads 5a and 5b are made of 18 (m) thick Cu (copper) foil, and the surface of one end (inner lead) is Au (gold) or Sn (tin). It has the following plating. The adhesive 10 is made of polyimide resin, and its film thickness is 12 im. The solder resist 7 is made of an epoxy resin and has a thickness of 20 μm. The solder bumps 9 serving as external connection terminals and the solders 11 in the through holes 8a and 8b are made of a lead (Pb) -tin (Sn) alloy. The chip MF and the chip AD are composed of 50-thick single-crystal silicon, and the potting resin 6 for protecting their main surfaces is composed of epoxy resin. The bump electrodes 4 formed on the main surfaces of the chip MF and the chip AD are made of Au, and their height is 20 μτη. That is, in this laminated TCP, the total thickness of the chip MF and the bump electrode 4 is smaller than the thickness of the tape carrier 2a, and the total thickness of the chip AD and the bump electrode 4 is smaller than the thickness of the tape carrier 2b. Because it is made thin, the thickness of the part excluding the solder bumps 9 in the stacking direction is 218 μηι, making it an ultra-thin package.
次に、 本実施の形態の積層型 TC Pの製造方法を図 2 9〜図 3 7を用いて説明 する。 なお、 図 2 9〜図 3 3の （ a ) は T C P 1 Bの断面図、 （ b ) は T C P 1 Aの断面図である。  Next, a method of manufacturing the laminated TCP according to the present embodiment will be described with reference to FIGS. 29A to 33 are (a) a cross-sectional view of TCP1B, and (b) are cross-sectional views of TCP1A.
まず、 図 2 9に示すように、 ポリイミ ド樹脂フィルムからなるテープキャリア 2 a、 2 bを用意し、 それらを打ち抜いてテープキャリア 2 aにデバイスホール First, as shown in Fig. 29, tape carriers 2a and 2b made of polyimide resin film are prepared, and they are punched out to make device holes in the tape carrier 2a.
3 a とスルーホール 8 a とを形成し、 テープキヤリア 2 bにデバイスホ一ル 3 b とスルーホール 8 bとを形成する。 なお、 これらのテープキャリア 2 a、 2 bは、 リールに卷かれた長尺のフィルムになっているが、 図にはその一部分 （T C P 1 A、 1 13各1個分） のみを示す。 3a and through hole 8a are formed, and tape carrier 2b is connected to device hole 3b. And a through hole 8b. Note that these tape carriers 2a and 2b are long films wound on reels, and only a part (one for TCP 1A and one for TCP 113) is shown in the figure.
次に、 図 3 0に示すように、 テープキャリア 2 a、 2 bのそれぞれの一面に C u箔をラミネートした後、 この C u箔をウエットエッチングしてテープキャリア 2 aにリード 5 aを形成し、 テープキヤリア 2 bにリード 5 bを形成する。 また 同時に、 スル一ホール 8 aの一端部に C u箔ホール 1 2 aを形成し、 スルーホー ル 8 bの一端部に C u箔ホール 1 2 bを形成する。 後の工程でスルーホール 8 a、 8 bの内部に充填する半田 （1 1 ) とリード 5 a、 5 bとの接触面積を確保して スルーホール断線を防止するため、 C u箔ホール 1 2 aの径はスルーホール 8 a よりも小さくし、 C u箔ホール 1 2 bの径はスルーホール 8 bよりも小さくする。 また、 C u箔はポリイミ ド樹脂製のテープキャリア 2 a、 2 bに比べて熱膨張係 数が小さく、 寸法安定性が高いので、 1!箔ホール1 2 &、 1 2 bの径をスルー ホール 8 a、 8 bよりも小さく しておくと、 後の工程でスルーホール 8 a、 8 b を利用してテープキヤリア 2 aとテープキヤリア 2 bとを重ね合わす際の位置決 めを高精度に行うことができる。  Next, as shown in FIG. 30, a Cu foil is laminated on one surface of each of the tape carriers 2a and 2b, and the Cu foil is wet-etched to form leads 5a on the tape carrier 2a. Then, a lead 5b is formed on the tape carrier 2b. At the same time, a Cu foil hole 12a is formed at one end of the through hole 8a, and a Cu foil hole 12b is formed at one end of the through hole 8b. In order to secure the contact area between the solder (1 1) that fills the inside of the through holes 8 a and 8 b and the leads 5 a and 5 b in the later process and prevent disconnection of the through holes, a Cu foil hole 1 2 The diameter of a is smaller than the through hole 8a, and the diameter of the Cu foil hole 12b is smaller than the through hole 8b. Also, Cu foil has a smaller thermal expansion coefficient and higher dimensional stability than polyimide resin tape carriers 2a and 2b, so it passes through the diameter of 1! Foil holes 1 2 & and 1 2b. If the holes are smaller than the holes 8a and 8b, the positioning of the tape carrier 2a and the tape carrier 2b when using the through holes 8a and 8b in the subsequent process will be highly accurate. Can be done.
次に、 図 3 1に示すように、 テープキャリア 2 aのデバイスホール 3 a内に突 出するリード 5 aの一端部 （インナーリード部） の表面と、 テープキャリア 2 b のデバイスホール 3 b内に突出するリード 5 bの一端部 （インナーリード部） の 表面とに電解メツキ法で A uまたは S nのメツキを施した後、 テープキャリア 2 aの下面にソルダ一レジスト 7を被着し、 テープキヤリア 2 bの下面に接着剤 1 0を被着する。  Next, as shown in FIG. 31, the surface of one end (inner lead portion) of the lead 5a protruding into the device hole 3a of the tape carrier 2a and the device hole 3b of the tape carrier 2b. After applying Au or Sn plating to the surface of one end (inner lead portion) of the lead 5b protruding from the surface by electrolytic plating, a solder resist 7 is applied to the lower surface of the tape carrier 2a. The adhesive 10 is applied to the lower surface of the tape carrier 2b.
次に、 図 3 2に示すように、 チップ M Fの接続端子に形成しておいたバンプ電 極 4とテープキャリア 2 aのリード 5 aをギャングボンディング方式で一括して 接続する。 また、 チップ A Dの接続端子に形成しておいたバンプ電極 4とテープ キャリア 2 bのリード 5 bをギャングボンディング方式で一括して接続する。 チ ップ M Fおよびチップ A Dは、 あらかじめウェハ状態で裏面を研磨した後、 スピ ンエツチング法で厚さを 5 0 μ πιまで薄く しておく。 バンプ電極 4は、 スタッド バンプボンディング法を用い、 ウェハプロセスの最終工程で形成する。 リード 5 a、 5 bのィンナーリ一ド部には A uまたは S nのメツキが施されているので、 リード 5 aとバンプ電極 4およびリード 5 bとバンプ電極 4は、 Au— Au接合 または Au— S n共晶接合により接合される。 リード 5 a、 5 bとバンプ電極 4 との接合は、 ギヤングボンディング方式に代えてシングルボイントボンディング 方式で行ってもよレ、。 Next, as shown in FIG. 32, the bump electrodes 4 formed on the connection terminals of the chip MF and the leads 5a of the tape carrier 2a are collectively connected by a gang bonding method. Also, the bump electrodes 4 formed on the connection terminals of the chip AD and the leads 5b of the tape carrier 2b are collectively connected by a gang bonding method. The chip MF and the chip AD are polished in advance in a wafer state, and then thinned to 50 μπι by spin etching. The bump electrode 4 is formed in the final step of the wafer process using a stud bump bonding method. Lead 5 Since the inner leads of a and 5b are plated with Au or Sn, the lead 5a and the bump electrode 4 and the lead 5b and the bump electrode 4 are connected by Au—Au bonding or Au—S Bonded by n-eutectic bonding. The bonding between the leads 5a and 5b and the bump electrode 4 may be performed by a single point bonding method instead of the gearing bonding method.
次に、 図 33に示すように、 樹脂ポッティング用のデイ スべンサを使用してチ ップ MFの主面およびテープキャリア 2 aとデバイスホール 3 aとの隙間にポッ ティング樹脂 6を被着する。 同様に、 チップ ADの主面およびテープキャリア 2 bとデバイスホール 3 bとの隙間にポッティング樹脂 6を被着する。  Next, as shown in Fig. 33, using a resin potting dispenser, apply potting resin 6 to the main surface of chip MF and the gap between tape carrier 2a and device hole 3a. I do. Similarly, potting resin 6 is applied to the main surface of chip AD and the gap between tape carrier 2b and device hole 3b.
次に、 切断金型を使用して長尺のテープキャリア 2 a、 2 bを個片化した後、 個々のテープキヤリア 2 a、 2 bをソケットに装着してエージング検査に付し、 良品を選別する。 テープキャリア 2 a、 2 bのエージングは、 テープキャリア 2 a、 2 bの各一部に形成しておいたテスト用のパッドにソケットのピンを当てて 行う。 ここまでの工程で、 チップ MFを封止した TC P 1 Aおよびチップ ADを 封止した TC P 1 Bが略完成する。  Next, the long tape carriers 2a and 2b are separated into individual pieces using a cutting die, and each of the tape carriers 2a and 2b is mounted on a socket and subjected to an aging inspection. Sort out. Aging of the tape carriers 2a and 2b is performed by applying socket pins to test pads formed on each part of the tape carriers 2a and 2b. By the above steps, TCP 1A in which chip MF is sealed and TCP 1B in which chip AD is sealed are almost completed.
次に、 図 34に示すように、 向かい合ったスルーホール 8 a、 8 bの位置が正 確に一致するようにテープキャリア 2 a、 2 bを重ね合わせて加熱圧着し、 接着 剤 1 0で両者を接合することにより、 TCP 1 A、 1 Bをワンパッケージ化する。 前述したように、 チップ MFはテープキャリア 2 aよりも薄く、 チップ ADはテ ーブキャリア 2 bよりも薄いので、 TCP 1 Aと TCP 1 Bを密に接合すること ができる。 スルーホール 8 aとスルーホール 8 bとの位置決めには、.前述した C u箔ホール 1 2 a、 1 2 bを利用する。 あるいは、 テープキャリア 2 a、 2 bの 各一部に形成しておいたテスト用のパッドを利用してもよレ、。  Next, as shown in FIG. 34, the tape carriers 2a and 2b are overlapped so that the positions of the through holes 8a and 8b facing each other exactly match, and then heat-pressed. Into one package for TCP 1A and 1B. As described above, since the chip MF is thinner than the tape carrier 2a and the chip AD is thinner than the tape carrier 2b, TCP 1A and TCP 1B can be tightly joined. For positioning the through-holes 8a and 8b, the above-described Cu foil holes 12a and 12b are used. Alternatively, a test pad formed on each part of the tape carriers 2a and 2b may be used.
次に、 図 35に示すように、 鉛 （Pb) —錫 （S n) 合金からなる半田ペース トをスルーホール 8 a、 8 bの内部にスクリーン印刷法で埋め込んだ後、 この半 田ベーストをリフローして半田 1 1を形成する。  Next, as shown in Fig. 35, a solder paste made of a lead (Pb) -tin (Sn) alloy is embedded in the through holes 8a and 8b by screen printing, and this solder base is removed. Reflow to form solder 11 1.
その後、 テープキヤリア 2 aのスルーホール 8 aの一端部に半田バンプ 9を形 成することにより、 前記図 1、 図 2に示す積層型 TCPが完成する。 半田バンプ 9は、 テープキャリア 2 aの半田バンプ形成面を上向きにした状態で、 あらかじ め形成しておいた半田ボールをスルーホール 8 aの上に位置決めし、 その後、 こ の半田ボールをリフローして形成する。 あるいは、 ガラス基板の表面に並べた半 田バンプをスルーホール 8 aの表面に転写して形成してもよい。 半田バンプ 9は、 スルーホール 8 a、 8 bの内部に充填した半田 1 1よりも低融点の鉛 （P b) — 錫 （S n) 合金で構成する。 Thereafter, a solder bump 9 is formed at one end of the through hole 8a of the tape carrier 2a, whereby the stacked TCP shown in FIGS. 1 and 2 is completed. Solder bumps 9 are placed beforehand with the solder bump forming surface of tape carrier 2a facing up. The solder ball formed above is positioned on the through hole 8a, and then the solder ball is formed by reflow. Alternatively, the solder bumps arranged on the surface of the glass substrate may be transferred to the surface of the through hole 8a. The solder bump 9 is made of a lead (Pb) -tin (Sn) alloy having a lower melting point than the solder 11 filled in the through holes 8a and 8b.
このようにして製造された積層型 TCPをプリント配線基板に実装するには、 図 36に示すように、 上記半田バンプ 9をプリント配線基板 14の電極 1 5上に 位置決めし、 その後、 半田バンプ 9をリフローすればよい。  In order to mount the thus manufactured laminated TCP on a printed wiring board, as shown in FIG. 36, the solder bumps 9 are positioned on the electrodes 15 of the printed wiring board 14, and then the solder bumps 9 are formed. Should be reflowed.
本実施の形態の積層型 TC Pは、 チップ MF、 ADから発生した熱が主に半田 バンプ 9を通じて基板に逃げるので、 TC P 1 A、 1 Bを積層する場合は、 発熱 量がより多いチップを下側 （基板に近い側） に配置する。 上記の例では、 フラッ シュメモリ搭載マイク口コンピュータを形成したチップ MFの方が DRAMオン チッブロジックを形成したチッブ A Dに比べて機能ブロックの数が多く、 発熱量 も多いので、 チップ ADの下側にチップ MFが配置されている。 また、 接続端子 数が多いチップを下側 （基板側） に配置することにより、 チップの接続端子と外 部接続端子とを接続する配線の引き回しが容易になる。  In the laminated TCP of the present embodiment, since heat generated from the chips MF and AD mainly escapes to the substrate through the solder bumps 9, when the TCPs 1 A and 1 B are laminated, a chip that generates a larger amount of heat is used. On the lower side (closer to the substrate). In the above example, the chip MF, which forms a computer with a microphone port with flash memory, has a larger number of functional blocks and generates more heat than the chip AD, which forms DRAM on-chip logic. Chip MF is arranged. In addition, arranging a chip having a large number of connection terminals on the lower side (substrate side) facilitates routing of wiring connecting the chip connection terminals and external connection terminals.
また、 このように発熱量が大きい、 システムオンチップ化を図った積層型モジ ユールにおいては、 チップ ADに形成される DRAMのメモリセルは、 積層型キ ャバシタ （STC) 構造を採用することが好ましい。 積層型キャパシタ構造は、 プレ一ナ型キャパシタ構造に比べて熱的リーク電流が少なく、 熱的信頼性が高い からである。 さらに、 積層型キャパシタ構造は、 リフレッシュサイクルを長くす ることができるので、 発熱量を抑えることも可能である。  In addition, in such a stacked module that generates a large amount of heat and is designed to be a system-on-chip, it is preferable that the DRAM memory cell formed in the chip AD adopt a stacked-type capacitor (STC) structure. . This is because the multilayer capacitor structure has less thermal leakage current and higher thermal reliability than the planar capacitor structure. Furthermore, the multilayer capacitor structure can prolong the refresh cycle, so that the heat generation can be suppressed.
チップの発熱量が非常に多レ、場合は、 図 3 7に示すように、 積層型 T C Pの上 部に A 1のような熱伝導率の高い金属で構成した放熱フィン 1 6を取り付けても よい。 この場合は、 チップ ADの上部 （放熱フィン 1 6に近い側） に発熱量が多 いチップ MFを配置する。  If the heat generated by the chip is very large, as shown in Fig. 37, the heat dissipation fins 16 made of a metal with high thermal conductivity such as A1 can be attached to the top of the multilayer TCP. Good. In this case, a chip MF that generates a large amount of heat is arranged above the chip AD (on the side close to the radiation fins 16).
次に、 本発明のパッケージの他の実施の形態について説明する。  Next, another embodiment of the package of the present invention will be described.
前述した製造方法では、 TCP 1 Aと TCP 1 Bを重ね合わせた後、 向かい合 つたスルーホール 8 a、 8 bの内部に半田 1 1を埋め込んだ （図 34、 35参照） 、 次のような方法で TC P 1 A、 1 Bをワンパッケージ化してもよレ、。 In the manufacturing method described above, after TCP 1A and TCP 1B are overlapped, solder 11 is embedded in the through holes 8a and 8b facing each other (see Figs. 34 and 35). However, TCP 1A and 1B may be packaged in the following way.
まず、 図 38に示すように、 前述した方法に従って TC P 1 Aと TC P 1 Bを 個別に形成する 次に、 図 39に示すように、 TC P 1 Aのスルーホール 8 aの 内部に半田ペース l i pを埋め込み、 TC P 1 Bのスルーホール 8 bの内部に 半田ペースト 1 1 pを埋め込む。 半田ペースト 1 1 pの埋め込みには、 スクリー ン印刷法を用いる。  First, as shown in Fig. 38, TCP 1A and TCP 1B are separately formed according to the method described above. Next, as shown in Fig. 39, solder is inserted inside the through hole 8a of TCP 1A. The paste lip is embedded, and the solder paste 11p is embedded inside the through hole 8b of the TCP 1B. Screen printing is used for embedding the solder paste.
次に、 図 40に示すように、 テープキャリア 2 a、 2 bを重ね合わせて加熱圧 着し、 接着剤 1 0で両者を接合すると共に、 半田ペース ト 1 1 pをリフローして スルーホール 8 a、 8 bの内部に半田 1 1を形成する。 その後の工程は、 前記の 製造方法と同じである。  Next, as shown in Fig. 40, the tape carriers 2a and 2b are overlapped and heated and pressed, and the two are joined with an adhesive 10 and the solder paste 11p is reflowed to form a through hole 8a. Solder 11 is formed inside a, 8b. Subsequent steps are the same as the above-mentioned manufacturing method.
この製造方法は、 TCP 1 Aと TCP 1 Bが半田ペースト 1 1 pの粘着力で仮 付けされるため、 重ね合わせた TCP 1 A、 1 Bを加熱炉などに搬送して両者を 加熱圧着するまでの間、 向かい合ったスルーホール 8 a、 8 bの位置ずれを防止 することができる。  In this manufacturing method, TCP 1A and TCP 1B are temporarily attached with the adhesive force of solder paste 11p, so the superimposed TCP 1A and 1B are transported to a heating furnace or the like, and both are heated and pressed. In the meantime, the displacement of the facing through holes 8a and 8b can be prevented.
スルーホール 8 a、 8 bの他の形成方法として、 テープキャリア 2 a、 2 bを 重ね合わせて TCP 1A、 1 Bをワンパッケージ化した後、 ドリルを使ってテー プキヤリア 2 a、 2 bに孔を形成し、 次いで孔の内部に無電解メツキ法で導電層 を形成してもよレ、。  As another method of forming through holes 8a and 8b, tape carriers 2a and 2b are overlapped to form TCP 1A and 1B into one package, and holes are drilled into tape carriers 2a and 2b using a drill. Then, a conductive layer may be formed inside the holes by an electroless plating method.
また、 チップ MF、 ADの封止は、 前記のボッティング方式に代えて卜ランス ファモ一ルド方式で行うこともできる。 この場合は、 まず図 41に示すように、 前述した方法に従ってチップ M Fのバンブ電極 4とテープキャリア 2 aのリード 5 aを電気的に接続し、 チップ ADのバンプ電極 4とテープキャリア 2 bのリー ド 5 bを電気的に接続する。  Further, the chips MF and AD can be sealed by a trans-famold method instead of the above-mentioned botting method. In this case, first, as shown in FIG. 41, the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD and the tape carrier 2b are electrically connected. Connect lead 5b electrically.
次に、 図 42に示すように、 チップ MF、 ADをモールド樹脂 1 7で封止する。 チップ MF、 ADを封止するには、 テープキャリア 2 a、 2 bをそれぞれモール ド金型に装着し、 複数個のチップ MF、 ADをそれぞれ多連で一括して封止する。 モールド樹脂 1 7には、 エポキシ系の樹脂を使用する。  Next, as shown in FIG. 42, the chips MF and AD are sealed with a mold resin 17. In order to seal the chips MF and AD, the tape carriers 2a and 2b are mounted on a mold respectively, and a plurality of chips MF and AD are respectively sealed in a batch. Epoxy resin is used for the mold resin 17.
図示の例では、 チップ MF、 ADの全面をモールド樹脂 1 7で被覆している力 チップ MF、 ADの裏面をモールド樹脂 1 7から露出させる構造にしてもよい。 その場合、 通常のトランスファモールド方式ではなく、 シート状に加工した樹脂 をテープキャリア 2 a、 2 bの上面に当てて加熱圧着することにより、 チップ M F、 ADの主面および側面に樹脂を流し込むこともできる。 ただし、 この方式で は、 テープキャリア 2 a、 2 bの上面から樹脂がはみ出すことがないよう、 樹脂 の流し込み量を高精度に制御する必要がある。 In the illustrated example, a structure in which the entire surface of the chips MF and AD is covered with the molding resin 17 and the back surface of the chips MF and AD may be exposed from the molding resin 17 may be employed. In this case, instead of the usual transfer molding method, the resin processed into a sheet is applied to the upper surfaces of the tape carriers 2a and 2b and heated and pressed, so that the resin flows into the main and side surfaces of the chips MF and AD. Can also. However, in this method, it is necessary to control the resin pouring amount with high precision so that the resin does not protrude from the upper surfaces of the tape carriers 2a and 2b.
なお、 本発明のパッケージは、 チップ MF、 ADを封止するモールド樹脂 1 7 の厚みが極めて薄いので、 チップ MF、 ADの裏面をモールド樹脂 1 7から露出 させる場合や、 チップ M F、 A Dの全面をモールド樹脂 1 7で被覆する構造で、 チップ MF、 ADの主面と裏面とでモールド樹脂 1 7の厚さに偏りがある場合に は、 チップ MF、 ADとモールド樹脂 1 7の熱膨張係数に差があると TCP 1A、 I Bに反りが発生し、 チップクラックや基板実装時の接続不良を引き起こす。 従 つて、 モールド樹脂 1 7は熱膨張係数が低く、 チップ MF、 ADの熱膨張係数に 近レ、材料を選定する必要がある。  In the package of the present invention, since the thickness of the mold resin 17 for encapsulating the chips MF and AD is extremely small, the case where the back surface of the chips MF and AD is exposed from the mold resin 17 or the entire surface of the chips MF and AD If the thickness of the mold resin 17 is uneven between the main surface and the back surface of the chip MF, AD, the thermal expansion coefficient of the chip MF, AD and the mold resin 17 If there is a difference between them, the TCP 1A and IB will warp, causing chip cracks and poor connection when mounting the board. Therefore, the mold resin 17 has a low coefficient of thermal expansion, and it is necessary to select a material close to the coefficient of thermal expansion of the chips MF and AD.
次に、 切断金型を使用してテープキャリア 2 a、 2 bを個片化し、 個々の TC P 1 A、 1 Bをエージング検査に付して良品を選別した後、 図 43に示すように、 向かい合ったスルーホール 8 a、 8 bの位置が正確に一致するようにテープキヤ リア 2 a、 2 bを重ね合わせて加熱圧着し、 接着剤 1 0で両者を接合する。 その 後、 前述した方法に従ってスルーホール 8 a、 8 bの内部に半田 1 1を形成し、 さらにテープキヤリア 2 aのスルーホール 8 aの一端部に半田バンプ 9を形成す ることにより、 積層型 TCPが完成する。 あるいは、 図 44に示すように、 TC P 1 Aのスルーホール 8 aの内部と TC P 1 Bのスルーホール 8 bの内部にそれ ぞれ半田 1 1を充填した後に TC P 1 A、 1 Bを積層してワンパッケージ化して よい  Next, the tape carriers 2a and 2b are separated into individual pieces using a cutting die, and the individual TCPs 1A and 1B are subjected to an aging test to select non-defective products. The tape carriers 2a and 2b are overlapped and heated and pressed together so that the positions of the facing through holes 8a and 8b are exactly matched, and the two are joined with an adhesive 10. Then, the solder 11 is formed inside the through holes 8a and 8b according to the method described above, and the solder bump 9 is formed at one end of the through hole 8a of the tape carrier 2a. TCP is completed. Alternatively, as shown in Fig. 44, after filling the inside of the through hole 8a of the TCP 1A and the inside of the through hole 8b of the TCP 1B with solder 11, respectively, the TCP 1A, 1B May be stacked to make one package
チップ MFとチップ ADは、 両者を同時に一括してモールド樹脂 1 7で封止し てもよい。 この場合は、 まず図 45に示すように、 前述した方法に従ってチップ MFのバンプ電極 4とテープキヤリア 2 aのリード 5 aを電気的に接続し、 チッ プ ADのバンプ電極 4とテープキヤリア 2 bのリード 5 bを電気的に接続した後、 テープキヤリア 2 a、 2 bを重ね合わせて加熱圧着し、 接着剤 1 0で両者を接合 する。 次に、 図 46に示すように、 チップ MF、 ADをモールド樹脂 1 7で同時 に封止した後、 図 47に示すように、 前述した方法に従ってスルーホール 8 a、 8 bの内部に半田 1 1を形成し、 さらにテープキヤリア 2 aのスルーホール 8 a の一端部に半田バンプ 9を形成する。 The chip MF and the chip AD may be simultaneously and collectively sealed with the mold resin 17. In this case, first, as shown in FIG. 45, the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD and the tape carrier 2b. After electrically connecting the leads 5b, the tape carriers 2a and 2b are overlapped and heated and pressed together, and the two are joined with an adhesive 10. Next, as shown in Fig. 46, the chips MF and AD are simultaneously After soldering, as shown in Fig. 47, solder 11 is formed inside through holes 8a and 8b according to the method described above, and solder bumps are attached to one end of through hole 8a of tape carrier 2a. Form 9
チップ MF、 ADをモールド樹脂 1 7で封止する上記の方式によれば、 チップ MF、 ADをボッティング樹脂 6で封止する方式に比べて、 封止部の外径寸法精 度が向上するため、 寸法安定性の高い均一な形状の積層型 TCPを製造すること ができる。 また、 複数個のチップ MF、 ADを多連で一括して封止することによ り、 封止時間を短縮することができる。 さらに、 モールド樹脂 1 7の厚みをテー プキャリア 2 a、 2 bと同じにすることにより、 TCP 1 Aと TCP 1 Bの間に 隙間ができないので、 TC P 1 Aと TC P 1 Bの間に水分が溜まるなどの不具合 を防止することができ、 信頼性の高レ、積層型 T C Pを製造することができる c 本発明の積層型 TCPは、 半田バンプ 9で外部接続端子を構成する方式に代え て、 リード 5 a、 5 bで外部接続端子を構成することもできる。 この積層型 T C Pの製造方法を図 48〜図 53を用いて説明する。 According to the above method of sealing the chips MF and AD with the molding resin 17, the outer diameter dimension accuracy of the sealing portion is improved compared to the method of sealing the chips MF and AD with the botting resin 6. Therefore, it is possible to manufacture a laminated TCP having a high dimensional stability and a uniform shape. Also, by sealing a plurality of chips MF and AD in a batch at a time, the sealing time can be reduced. Furthermore, by making the thickness of the mold resin 17 the same as that of the tape carriers 2a and 2b, there is no gap between TCP 1A and TCP 1B. moisture accumulates such defect can be prevented, the reliability of high-les multilayer TCP of the c the present invention capable of producing a multilayer type TCP is a method for the construction of external connection terminals in the solder bumps 9 Alternatively, the leads 5a and 5b can form an external connection terminal. A method of manufacturing the stacked TCP will be described with reference to FIGS.
まず、 図 48に示すように、 ポリイミ ド樹脂フィルムからなるテープキャリア 2 a、 2 bを打ち抜いてテープキャリア 2 aにデバイスホール 3 aを形成し、 テ ーブキャリア 2 bにデバイスホール 3 bを形成する。 これらのテープキャリア 2 a、 2 bには、 前記のようなスルーホール 8 a、 8 bは形成しない。  First, as shown in FIG. 48, a tape carrier 2a, 2b made of polyimide resin film is punched out to form a device hole 3a in the tape carrier 2a, and a device hole 3b in the tape carrier 2b. . These through holes 8a and 8b are not formed in these tape carriers 2a and 2b.
次に、 図 49に示すように、 前述した方法に従ってテープキャリア 2 aにリー ド 5 aを形成すると共に、 テープキャリア 2 bにリード 5 bを形成し、 それらの 一端部 （インナーリード部） の表面に A uまたは S nのメツキを施した後、 テー プキヤリア 2 aの一面にソルダーレジスト 7を被着し、 テープキヤリア 2 bの一 面に接着剤 1 0を被着する。 リード 5 a、 5 bは、 それらの他端部 （アウターリ ード部） が外部接続端子として利用できるような長さに形成する。  Next, as shown in FIG. 49, a lead 5a is formed on the tape carrier 2a in accordance with the above-described method, and a lead 5b is formed on the tape carrier 2b, and one end (inner lead portion) is formed. After applying Au or Sn plating on the surface, solder resist 7 is applied to one surface of tape carrier 2a, and adhesive 10 is applied to one surface of tape carrier 2b. The leads 5a and 5b are formed in such a length that their other ends (outer leads) can be used as external connection terminals.
次に、 図 50に示すように、 前述した方法に従ってチップ MFのバンプ電極 4 とテープキャリア 2 aのリード 5 aを電気的に接続し、 チップ ADのバンプ電極 4とテープキャリア 2 bのリード 5 bを電気的に接続した後、 チップ MF、 AD をボッティング樹脂 6で封止するつ 続いて、 テープキャリア 2 a、 2 bを個片化 し、 個々の TCP 1 A、 1 Bをエージング検査に付して良品を選別する。 次に、 図 5 1に示すように、 前述した方法に従ってテープキャリア 2 a、 2 b を重ね合わせて接合することにより、 T C P 1 A、 1 Bをワンパッケージ化した 後、 図 5 2に示すように、 リード 5 a、 5 bの他端部 （アウターリード部） を支 持しているテープキャリア 2 a、 2 bを切断除去する。 Next, as shown in FIG. 50, the bump electrode 4 of the chip MF is electrically connected to the lead 5a of the tape carrier 2a according to the method described above, and the bump electrode 4 of the chip AD is connected to the lead 5 of the tape carrier 2b. After electrically connecting b, the chips MF and AD are sealed with botting resin 6, and then the tape carriers 2a and 2b are singulated, and each TCP 1A and 1B is subjected to aging inspection. To select good products. Next, as shown in Fig. 51, the TCPs 1A and 1B are made into one package by overlapping and joining the tape carriers 2a and 2b according to the method described above, and then, as shown in Fig. 52. Then, the tape carriers 2a and 2b supporting the other ends (outer lead portions) of the leads 5a and 5b are cut and removed.
次に、 リード 5 a、 5 bの他端部 （アウターリード部） の表面に半田メツキを 施した後、 図 5 3に示すように、 リード 5 a、 5 bの他端部 （アウターリード部） をリード成形金型を使ってガルゥィング状に成形する。 リード 5 a、 5 bは、 同 じ金型を使って同時に成形する。  Next, after soldering the surfaces of the other ends (outer lead portions) of the leads 5a and 5b, as shown in FIG. 53, the other ends of the leads 5a and 5b (outer lead portions) are applied. ) Is formed into a gulling shape using a lead molding die. Leads 5a and 5b are molded simultaneously using the same mold.
このようにして製造された積層型 T C Pをプリント配線基板に実装するには、 図 5 4に示すように、 上記リード 5 a、 5 bの他端部 （アウターリード部） をブ リント配線基板 1 4の電極 1 5上に重ね合わせた後、 半田メツキをリフローする。 その際、 2つのチップ M F、 A Dの共通する接続端子に接続されたリード 5 a、 5 bは、 プリント配線基板 1 4の同じ電極 1 5に接続する。 すなわち、 この積層 型 T C Pは、 2つのチップ M F、 ADの共通する接続端子をリード 5 a、 5 bを 通じて電気的に接続し、 このリード 5 a、 5 bを介して外部 （プリント配線基板） に共通に引き出す構造になっている。  To mount the laminated TCP manufactured in this way on a printed wiring board, as shown in Fig. 54, connect the other ends (outer leads) of the leads 5a and 5b to the printed wiring board 1. After superimposing on the electrode 15 of 4, solder reflow is performed. At this time, the leads 5a and 5b connected to the common connection terminal of the two chips MF and AD are connected to the same electrode 15 of the printed wiring board 14. In other words, this stacked TCP electrically connects the common connection terminals of the two chips MF and AD through the leads 5a and 5b, and connects the external (printed circuit board) through the leads 5a and 5b. ) It is structured to draw out in common.
図示の積層型 T C Pは、 チップ M F、 A Dの主面を上に向けて配置している力 下に向けて配置してもよい。 また、 チップ I F、 A Dをボッティング樹脂 6で封 止している力 図 5 5に示すように、 チップ M F、 A Dをモールド樹脂 1 7で封 止してもよい。  The illustrated stacked TCP may be disposed with the main surface of the chips MF and AD facing upward. Further, force for sealing chips IF and AD with botting resin 6 As shown in FIG. 55, chips MF and AD may be sealed with molding resin 17.
外部接続端子をリード 5 a、 5 bで構成する上記の積層型丁 C Pによれば、 外 部接続端子を半田バンプ 9で構成する前記の積層型 T C Pに比べて、 製造工程を 簡略化することができるので、 積層型 T C Pの製造コストを低減することができ る ;， また、 テープキャリア 2 a、 2 bにスルーホール 5 a、 5 bを設けなくとも よいので、 リード 5 a、 5 bの引き回しが容易になると共に、 テープキャリア 2 a、 2 bの製造コストを低減することもできる。 According to the above-mentioned multilayer type CP in which the external connection terminals are composed of the leads 5a and 5b, the manufacturing process is simplified as compared with the above-mentioned multilayer TCP in which the external connection terminals are composed of the solder bumps 9. , The manufacturing cost of the stacked TCP can be reduced ; and the through holes 5a, 5b need not be provided in the tape carriers 2a, 2b, so that the leads 5a, 5b In addition to facilitating the routing, the manufacturing cost of the tape carriers 2a and 2b can be reduced.
さらに、 テープキャリア 2 aのリード 5 aとテープキャリア 2 bのリード 5 b を同じ金型で同時に成形することにより、 外部接続端子の形成に要する時間を短 縮することができる。 また、 リード 5 a、 5 bの他端部 （アウターリード部） を プリント配線基板 14の電極 1 5上に重ね合わせて接続することにより、 ブリン ト配線基板 1 4の表面に占める電極 1 5の面積を小さくすることができると共に、 積層型 T C Pの実装 （リード 5 a、 5 bと電極 1 5の接続） を 1回で行うことが できる。 Furthermore, by simultaneously forming the leads 5a of the tape carrier 2a and the leads 5b of the tape carrier 2b with the same mold, the time required for forming the external connection terminals can be reduced. Also, connect the other ends (outer leads) of the leads 5a and 5b. By overlapping and connecting the electrodes 15 on the printed wiring board 14, the area of the electrodes 15 occupying the surface of the printed wiring board 14 can be reduced, and the mounting of the stacked TCP (lead 5 a , 5b and the electrode 15) can be performed once.
外部接続端子を構成する上記リード 5 a、 5 bは、 2つの金型を使って個別に 成形してもよい。 この場合も、 図 56 (チップ MF、 ADをボッティング樹脂 6 で封止した構造） および図 57 (チップ M F、 A Dをモールド樹脂 1 7で封止し た構造） に示すように、 2つのチップ MF、 ADの共通する接続端子に接続され たリード 5 a、 5 bをプリント配線基板 14の同じ電極 1 5に接続する。  The leads 5a and 5b constituting the external connection terminal may be individually molded using two dies. In this case, as shown in Figure 56 (chip MF, AD sealed with botting resin 6) and Figure 57 (chip MF, AD sealed with molding resin 17), two chips The leads 5a and 5b connected to the common connection terminal of MF and AD are connected to the same electrode 15 of the printed wiring board 14.
図 58に示す積層型 T C Pは、 下層の T C P 1 Aに形成したリード 5 aの他端 部 （アウターリード部） をガルウィング状に成形して外部接続端子を構成し、 Τ· CP 1 Aと TCP 1 Bとの電気的な接続は、 テープキヤリア 2 a、 2 bに形成し たスル一ホール 8 a、 8 bの内部に埋め込んだ半田 1 1を通じて行っている。 ガルウイング状に成形したリ一ドで外部接続端子を構成する上記の構造は、 積 層型 TCPとプリント配線基板との熱膨張係数差に起因して両者の接続部に加わ る応力がフレキシブルなリードの変形によって吸収 ·緩和されるため、 半田バン プで外部接続端子を構成する構造に比べて、 基板との接続信頼性が高い。  The stacked TCP shown in Fig. 58 has an external connection terminal by forming the other end (outer lead) of the lead 5a formed on the lower TCP 1A into a gull-wing shape. Electrical connection to 1B is made through solder 11 embedded in through holes 8a and 8b formed in tape carriers 2a and 2b. The above structure, in which the external connection terminal is formed by a gull-wing shaped lead, is a flexible lead in which the stress applied to the connection between the stacked TCP and the printed wiring board due to the difference in the coefficient of thermal expansion between them is flexible. The connection reliability with the board is higher than the structure in which the external connection terminals are composed of solder bumps because they are absorbed and mitigated by the deformation.
本発明のパッケージは、 図 59に示すように、 TC P 1 Aと TC P 1 Bをワン パッケージ化せず、 個別にプリント配線基板 14に実装することもできる。 この 場合は、 TCP 1 A、 1 Bをワンパッケージ化した積層型 TC Pに比べて実装密 度は低下するが、 TCP 1 A、 1 Bを積層してワンパッケージ化する工程が不要 となるので、 パッケージの製造コストを低減することができる。  As shown in FIG. 59, the package of the present invention can be mounted on the printed wiring board 14 individually without forming the TCP 1A and the TCP 1B into one package. In this case, although the mounting density is lower than that of the stacked TCP in which TCPs 1A and 1B are packaged in one package, the process of stacking TCPs 1A and 1B into one package is unnecessary. The manufacturing cost of the package can be reduced.
本発明の積層型 TCPは、 半田バンプ 9やリード 5 a、 5 bで外部接続端子を 構成する方式に代えて、 図 60に示すように、 PGA(Pin Grid Array)型バッケ 一ジで使用されるピン 1 8で外部接続端子を構成することもできる。 ピン 1 8の 表面には S n (錫） などのメツキが施され、 スルーホ一ル 8 a、 8 bの内部にお いてリード 5 aおよび/またはリード 5 bと電気的に接続される。  The stacked TCP of the present invention is used in a PGA (Pin Grid Array) type package, as shown in FIG. 60, instead of a method in which the external connection terminals are constituted by the solder bumps 9 and the leads 5a and 5b. The external connection terminal can also be configured with pin 18. The surface of the pin 18 is plated with Sn (tin) or the like, and is electrically connected to the lead 5a and / or the lead 5b inside the through holes 8a and 8b.
また、 本発明の積層型 TCPは、 異方導電性フィルムを使ってチップ MFとリ ード 5 aおよびチップ ADとリード 5 bを接続することもできる。 異方導電性フィルムを使って積層型 T C Pを製造するには、 まず、 図 6 1に示 すように、 前述した方法に従ってテープキャリア 2 aにデバイスホール 3 a、 ス ル一ホール 8 aおよびリード 5 aを形成し、 テープキヤリア 2 bにデバイスホー ノレ 3 b、 スルーホール 8 aおよびリード 5 bを形成した後、 テープキャリア 2 a の一面にソルダーレジス ト 7を被着し、 テープキャリア 2 bの一面に接着剤 1 0 を被着する。 Further, in the laminated TCP of the present invention, the chip MF and the lead 5a and the chip AD and the lead 5b can be connected by using an anisotropic conductive film. To manufacture a laminated TCP using an anisotropic conductive film, first, as shown in Fig. 61, the device hole 3a, the single hole 8a and the lead After forming device hole 3a, through hole 8a and lead 5b on tape carrier 2b, solder resist 7 is applied to one side of tape carrier 2a, and tape carrier 2b is formed. Adhesive 10 is applied to one side of the substrate.
次に、 図 6 2に示すように、 あらかじめテープキャリア 2 aのデバイスホール 3 aとほぼ同じ寸法に裁断しておいた異方導電性フィルム 1 9 aをデバイスホー ル 3 aの内部に突出するリード 5 aの一端部 （ィンナーリ一ド部） の上に位置決 めする。 同様に、 あらかじめテープキャリア 2 bのデバイスホール 3 bとほぼ同 じ寸法に裁断しておいた異方導電性フィルムを 1 9 bをデバイスホール 3 bの内 部に突出するリード 5 bの一端部 （インナーリード部） の上に位置決めする:. 次に、 図 6 3に示すように、 バンプ電極 4が形成されたチップ M Fの主面を下 向きにして異方導電性フィルム 1 9 aの上に位置決めした後、 異方導電性フィル ム 1 9 aを加熱加圧することにより、 異方導電性フィルム 1 9 a中の導電粒子を 介してバンプ電極 4とリード 5 aを電気的に接続するつ 同様に、 バンプ電極 4が 形成されたチップ A Dの主面を下向きにして異方導電性フィルム 1 9 bの上に位 置決めした後、 異方導電性フィルム 1 9 bを加熱加圧することにより、 異方導電 性フィルム 1 9 b中の導電粒子を介してバンプ電極 4とリード 5 bを電気的に接 続するつ 続いて、 テープキャリア 2 a 、 2 bを個片化し、 個々の T C P 1 A、 1 Bをエージング検査に付して良品を選別する。  Next, as shown in FIG. 62, the anisotropic conductive film 19a, which has been cut to the same size as the device hole 3a of the tape carrier 2a in advance, is projected into the device hole 3a. Position on one end (inner lead) of lead 5a. Similarly, an anisotropic conductive film 19b, which has been cut to the same size as the device hole 3b of the tape carrier 2b in advance, is provided with one end 19b of the lead 5b protruding into the inside of the device hole 3b. (Inner lead part) Position: Next, as shown in FIG. 63, the chip MF on which the bump electrodes 4 are formed faces down on the anisotropic conductive film 19 a with the main surface facing downward. After the positioning, the anisotropic conductive film 19a is heated and pressurized to electrically connect the bump electrode 4 and the lead 5a via the conductive particles in the anisotropic conductive film 19a. Similarly, after the chip AD on which the bump electrode 4 is formed is positioned on the anisotropic conductive film 19 b with the main surface facing downward, the anisotropic conductive film 19 b is heated and pressed. And bump conductive via conductive particles in the anisotropic conductive film 19b. 4 and lead 5 b Following electrically connected SOULTZ, a tape carrier 2 a, 2 b pieces and fragmented, to sort non-defective are denoted by the individual T C P 1 A, 1 B aging test.
次に、 図 6 4に示すように、 前述した方法に従ってテープキャリア 2 a 、 2 b を重ね合わせて T C P 1 A、 1 Bをワンパッケージ化した後、 図 6 5に示すよう に、 スルーホール 8 a 、 8 bの内部に半田 1 1を充填し、 さらにスルーホール 8 aの一端部に半田バンプ 9を形成する。  Next, as shown in FIG. 64, the tape carriers 2a and 2b are superimposed according to the above-described method to form one package of TCPs 1A and 1B. Then, as shown in FIG. Solder 11 is filled in a and 8b, and solder bump 9 is formed at one end of through hole 8a.
上述した本発明の各種積層型 T C Pは、 チップ M Fとチップ A Dを組み合わせ る場合だけでなく、 前述したチップ M F A -トチップ D、 チップ M F A +チップ A D、 チップ M F +チップ Dなどの構成例にも適用できる二とは勿論である。 また、 本発明の積層型 T C Pは、 3個以上のチップを積層する場合にも適用することが できる。 The various stacked TCPs of the present invention described above are applied not only to the case where the chip MF and the chip AD are combined, but also to the above-described configuration examples of the chip MFA-chip D, the chip MFA + chip AD, the chip MF + chip D, and the like. Of course you can do two. The stacked TCP of the present invention can also be applied to a case where three or more chips are stacked. it can.
図 66に示す積層型 TC Pは、 マイクロコンピュータとフラッシュメモリを形 成したチップ MFを TC P 1 Aに封止すると共に、 DRAMのみを形成した 2個 のチップ Dい D 2を 2個の TC P 1 C、 TCP I Dに封止し、 これら 3個の TC P 1 A、 1 C、 1 Dを上下方向に重ね合わせて一体に接合した積層型 TC P構造 を有している。 Laminated TC P shown in FIG. 66, as well as seals the chip MF which forms the shape of a microcomputer and flash memory TC P 1 A, DRAM only two forming a chip D have D 2 of two TC It has a laminated TCP structure in which the three TCPs 1A, 1C, and 1D are sealed in a vertical direction by sealing them with P1C and TCP ID.
最下層の TC P 1 Aに封止されたチップ N Fは、 テープキヤリア 2 aのデバイ スホール 3 a内にその主面 （素子形成面） を上に向けて配置されており、 その主 面の周辺部に形成されたバンプ電極 4を介して、 テープキャリア 2 aの一面に形 成されたリード 5 aの一端 （インナーリード部） と電気的に接続されている： チ ップ MFは、 モールド樹脂 1 7で封止されている。 テープキャリア 2 aの一面に 形成されたリード 5 aは、 図 67に示すようなパターンを有している。  The chip NF encapsulated in the lowermost TCP 1A is placed in the device hole 3a of the tape carrier 2a with its main surface (element forming surface) facing upward, and the periphery of the main surface. Is electrically connected to one end (inner lead part) of a lead 5a formed on one surface of the tape carrier 2a via a bump electrode 4 formed on the part: Chip MF is a molding resin. Sealed with 17. The lead 5a formed on one surface of the tape carrier 2a has a pattern as shown in FIG.
TCP 1 Aの上部には、 チップ D ,を封止した TCP 1 Cが積層されており、 さらにその上部にはチップ D 2を封止した TC P 1 Dが積層されている。 TCP 1 Cに封止されたチップ D tは、 テープキャリア 2 cの中央部に開孔されたデバ イスホール 3 c内にその主面を上に向けて配置されており、 その主面の中央部に 形成されたバンプ電極 4を介して、 テープキャリア 2 cの一面に形成されたリー ド 5 cの一端 （インナーリード部） と電気的に接続されている。 同様に、 TCP 1 Dに封止されたチップ D2は、 テープキャリア 2 dの中央部に開孔されたデバ イスホール 3 d内にその主面を上に向けて配置されており、 その主面の中央部に 形成されたバンプ電極 4を介して、 テープキャリア 2 dの一面に形成されたリー ド 5 dの一端 （インナーリード部） と電気的に接続されている。 これらのチップ Dい D 2もモールド樹脂 1 7で封止されている。 テープキャリア 2 cの一面に形 成されたリード 5 cは、 図 68に示すようなパターンを有しており、 テープキヤ リア 2 dの一面に形成されたリード 5 dは、 図 69に示すようなパターンを有し ている。 On top of TCP 1 A, TCP 1 C sealing chip D, is stacked, and further on top, TCP 1 D sealing chip D 2 is stacked. Chip D t sealed in TCP 1 C is arranged toward the main surface on the apertured the Device Isuhoru 3 in c in a central portion of the tape carrier 2 c, the central portion of the main surface It is electrically connected to one end (inner lead portion) of a lead 5c formed on one surface of the tape carrier 2c via the bump electrode 4 formed on the tape carrier 2c. Similarly, the chip D 2 sealed in the TCP 1 D is arranged with its main surface facing upward in a device hole 3 d opened in the center of the tape carrier 2 d. It is electrically connected to one end (inner lead portion) of a lead 5d formed on one surface of the tape carrier 2d via a bump electrode 4 formed at the center of the tape carrier 2d. These chips D and D 2 are also sealed with the mold resin 17. The lead 5c formed on one surface of the tape carrier 2c has a pattern as shown in FIG. 68, and the lead 5d formed on one surface of the tape carrier 2d is formed as shown in FIG. It has a pattern.
この積層型 TCPは、 上記 3つのチップ MF、 D„ D 2の共通する （すなわち 同一機能を有する） 接続端子 （ピン） をテープキャリア 2 a、 2 c、 2 dの同じ 位置に配置されたスルーホール 8 a、 8 c、 8 dを通じて電気的に接続し、 テー プキャリア 2 aに形成されたリード 5 aの他端部 （アウターリード部） を通じて 外部 （ブリント配線基板） に共通に引き出す構造になっている。 外部接続端子は、 リードの他、 前述した半田バンプやピンなどで構成できることは勿論である。 図 6 7には、 チップ MFに形成された接続端子の番号 （1〜144) とテープ キャリア 2 aに形成されたスルーホール 8 aの番号 （ 1〜 1 44) とが付してあ る:， また、 図 68には、 チップ D ,に形成された接続端子の番号 （1〜46) と テープキャリア 2 cに形成されたスルーホール 8 cの番号 （1〜144) とが付 してあり、 図 69には、 チップ D2に形成された接続端子の番号 （1〜46) と テープキャリア 2 dに形成されたスルーホール 8 dの番号 （1〜144) とが付 してある。 テープキヤリア 2 a、 2 c、 2 dの同じ位置に配置されたスルーホ一 ノレ 8 a、 8 c、 8 dには、 同じ番号が付してある。 The multilayer TCP is the three-chip MF, D "common D 2 to (i.e. having the same function) through a connection terminal (pin) disposed at the same position of the tape carrier 2 a, 2 c, 2 d Electrical connection through holes 8a, 8c, 8d The lead 5a formed on the carrier 2a has a structure in which the lead 5a is commonly drawn to the outside (blind wiring board) through the other end (outer lead). It goes without saying that the external connection terminals can be constituted by the above-mentioned solder bumps and pins in addition to the leads. In FIG. 67, the numbers (1 to 144) of the connection terminals formed on the chip MF and the numbers (1 to 144) of the through holes 8a formed on the tape carrier 2a are given: In FIG. 68, the numbers (1 to 46) of the connection terminals formed on the chip D and the numbers (1 to 144) of the through holes 8c formed on the tape carrier 2c are given. , in Figure 69, the chip D 2 the formed number of the connection terminals (1-46) and a tape carrier 2 d to form through holes 8 d number (1 to 144) are then Togazuke. The same numbers are given to the through holes 8a, 8c, 8d arranged at the same position on the tape carriers 2a, 2c, 2d.
チップ D D の面積がいずれもチップ MFの面積の半分以下である場合は、 図 70に示すように、 チップ D ,、 D 2を横に並べて配置し、 チップ D 2の共 通する接続端子を共通のリード 5 eで接続することができる。 このようにすると、 2個のチップ MF、 ADを搭載した前記の積層型 TC Pと同様、 超薄型のパッケ ージを実現することができる。 If the area of the chip DD is less than half of the area of any chip MF, as shown in FIG. 70, are arranged side by side and tip D ,, D 2 next, the common connection terminal of Common chip D 2 It can be connected with lead 5e. In this way, an ultra-thin package can be realized as in the case of the above-described stacked TCP mounting two chips MF and AD.
本発明のパッケージは、 上記した構造に限定されるものではなく、 その細部に 種々の設計変更を加えることができる。 例えば図 7 1に示すように、 TCP 1 A に封止されたチップ M Fとテープキヤリア 2 aに形成されたリード 5 aを A uの ワイヤ 20で電気的に接続する構造を採用することもできる。  The package of the present invention is not limited to the above-described structure, and various design changes can be made to its details. For example, as shown in FIG. 71, a structure in which the chip MF sealed in the TCP 1 A and the lead 5 a formed in the tape carrier 2 a are electrically connected with the Au wire 20 can be adopted. .
また、 積層型 TCP構造以外にも、 例えば図 72に示すように、 チップ MFと チップ ADをワンパッケージ化せず、個別に Q F P (Quad Flat package)型のパッ ケージに封止してプリン卜配線基板 14に実装することもできる。  In addition to the stacked TCP structure, for example, as shown in Fig. 72, the chip MF and chip AD are not packaged into one package, but are individually sealed in a QFP (Quad Flat package) type package and printed wiring. It can also be mounted on the substrate 14.
本発明のパッケージは、 マルチメディア機器、 情報家電などの機器、 システム、 例えば図 73に示すようなカーナビゲーシヨンシステム、 図 74に示すようなじ D-ROM (Compact Disk ROM) 駆動装置、 図 75に示すようなゲーム機器、 図 76に示すような PDA (Personal Digital Assistance) 、 図 77に示すような 移動体通信機器などに用いられ、 以下において、 それぞれの概要を説明する。 図 73は、 カーナビゲーションシステムの内部構成例を示す機能プロック図で ある。 このカーナビゲーシヨンシステムは、 制御部と、 この制御部に接続された 表示部、 G P Sおよび CD— ROMとから構成されている。 制御部は、 メイン C Pし—、 プログラム E PROM ( 4 M) 、 ワーク RAVI (SRAM : 1 M) 、 I / O制御回路、 ARTOP、 画像用 RAM (DRAM： 4M) 、 C G (Computer Gr aphics)用 ROM (マスク ROM : 4 M) 、 ゲートアレイなどからなり、 また表示 部はスレーブマイクロコンピュータ、 T F Tなどから構成されている。 The package of the present invention is used for devices and systems such as multimedia devices and information home appliances, for example, a car navigation system as shown in FIG. 73, a D-ROM (Compact Disk ROM) drive device as shown in FIG. It is used for a game device as shown, a PDA (Personal Digital Assistance) as shown in FIG. 76, a mobile communication device as shown in FIG. 77, and the like. Figure 73 is a functional block diagram showing an example of the internal configuration of a car navigation system. is there. This car navigation system includes a control unit, a display unit connected to the control unit, a GPS and a CD-ROM. The control section is for main CP, program EPROM (4M), work RAVI (SRAM: 1M), I / O control circuit, ARTOP, image RAM (DRAM: 4M), CG (Computer Graphics) It consists of a ROM (mask ROM: 4M), gate array, etc., and the display unit consists of a slave microcomputer, TFT, etc.
このカーナビゲ一シヨンシステムにおいて、 制御部のメイン CPUは、 プログ ラム E PROMに格納されている制御プログラムに従って制御する。 まず、 制御 部は、 衛星と地上局との間で車の位置を測定する GP Sによる位置情報と、 CD 一 に格納されている地図情報とを I /O制御回路、 ゲートアレイを介して それぞれ入力し、 これらの情報をワーク R AMに格納する。  In this car navigation system, the main CPU of the control unit controls according to a control program stored in a program EPROM. First, the control unit compares the position information by GPS, which measures the position of the car between the satellite and the ground station, and the map information stored on the CD via the I / O control circuit and the gate array. Enter and store this information in the work RAM.
そして、 CG用 ROMに格納されている処理プログラムに従い、 ワーク RAM に格納されている位置情報と地図情報とに基づいて車の位置を地図上に配置する 処理などを ART〇Pにより行い、 この画像情報を画像用 RAMに格納する。 そ の後、 画像用 RAMに格納されている画像情報を表示部に渡し、 表示部において は、 スレーブマイク口コンピュータの制御に基づいて T FTによる画面上に画像 情報を表示させることにより、 車の位置が地図上に配置された画像を表示させる ことができる。  In accordance with the processing program stored in the CG ROM, ART〇P performs processing such as arranging the position of the car on a map based on the position information and the map information stored in the work RAM. Store the information in the image RAM. After that, the image information stored in the image RAM is passed to the display unit, and the display unit displays the image information on a TFT screen based on the control of the computer with the slave microphone, so that the vehicle information is displayed. An image whose position is arranged on a map can be displayed.
このカーナビゲーシヨンシステムにおいては、 メイン C PUをプロセッサ、 プ ログラム E P ROMをフラッシュメモリ、 ARTO Pなどを AS I Cによるロジ ック回路で構成することにより、 このプロック部分に本実施の形態のチップ MF Aを使用し、 また画像用 RAMを DRAM、 ゲートアレイを A S I Cによるロジ ック回路で構成することにより、 このプロック部分に本実施の形態のチップ A D を使用することができる。 また単に、 メイン CPじ、 プログラム E PROMの部 分にチップ MF、 画像用 RAMの部分にチップ Dを使用することなどもできる。 図 74は、 CD— ROM駆動装置の内部構成例を示す機能ブロック図である。 この CD— RO l駆動装置は、 フラッシュメモリを含むマイクロコンピュータと、 このマイクロコンピュータに双方向で接続されたプリサーボ回路、 信号処理回路、 ROMデコーダ、 ホス ト I /Fと、 プリサーボ回路、 信号処理回路にそれぞれ双 方向で接続されたピックアップ、 SRAMと、 ROMデコーダに接続された D/ Aと、 ホス ト I ZFに接続されたバッファ RAMとなどから構成されている。 また、 信号処理回路には CD— ROMを駆動するモータ Mが接続され、 また C D— ROMの信号はピックアップにより読み取られる。 このモータの回転はプリ サーボ回路、 信号処理回路の信号により制御される。 さらに、 D/Aにはスビー 力が接続されている。 また、 この CD— ROM駆動装置はホスト I /Fを介して ホストコンピュータに接続されるようになっている。 In this car navigation system, the main CPU is constituted by a processor, the program EP ROM is constituted by a flash memory, and the ARTOP is constituted by a logic circuit by an ASIC. By using A, the image RAM is composed of DRAM and the gate array is composed of a logic circuit composed of ASIC, the chip AD of this embodiment can be used for this block. It is also possible to simply use a chip MF for the main CP and a program EPROM, and a chip D for the image RAM. FIG. 74 is a functional block diagram showing an example of the internal configuration of the CD-ROM drive device. The CD-RO drive is composed of a microcomputer including flash memory, a pre-servo circuit, a signal processing circuit, a ROM decoder, a host I / F, a pre-servo circuit, and a signal processing circuit that are bidirectionally connected to the microcomputer. To each other It consists of pickups and SRAMs connected in different directions, D / A connected to the ROM decoder, and buffer RAM connected to the host IZF. A motor M for driving a CD-ROM is connected to the signal processing circuit, and signals from the CD-ROM are read by a pickup. The rotation of this motor is controlled by the signals of the pre-servo circuit and signal processing circuit. Furthermore, D-A is connected with Sby force. The CD-ROM drive is connected to a host computer via a host I / F.
この CD— ROM駆動装置においては、 マイク口コンピュータの制御に基づい て、 CD— ROMの信号をピックアップにより読み取り、 この読み取り情報の処 理を信号処理回路により行い、 この処理された情報を S RAMに格納する。 さら に、 S RAMに格納されている情報を ROMデコーダによりデコードして、 DZ Aを介してアナ口グ信号に変換した後にスピー力から出力することができると共 に、 バッファ RAMに一時的に格納した後にホス ト IZFを介してホス トコンピ ユータに出力することができる。  In this CD-ROM drive, a signal from the CD-ROM is read by a pickup under the control of a microphone opening computer, the read information is processed by a signal processing circuit, and the processed information is stored in an SRAM. Store. Furthermore, the information stored in the SRAM can be decoded by a ROM decoder, converted to analog signals via DZA, and then output from the speaker, and temporarily stored in the buffer RAM. After storing, it can be output to the host computer via the host IZF.
この CD— ROM駆動装置においては、 フラッシュメモリを含むマイクロコン ピュ一タ、 信号処理回路などのブロック部分に本実施の形態のチップ MF Aを使 用し、 またバッファ RAM、 ホスト I /Fのブロック部分に本実施の形態のチッ プ A Dを使用することができる。 また単に、 フラッシュメモリを含むマイクロコ ンピュータの部分にチップ MF、 バッファ RAMの部分にチップ Dを使用するこ となどもできる。  In this CD-ROM drive device, the chip MFA of this embodiment is used for a block portion of a microcomputer including a flash memory, a signal processing circuit, and the like, and a block of a buffer RAM and a host I / F. The chip AD of the present embodiment can be used for the part. It is also possible to simply use chip MF for the microcomputer part including flash memory and chip D for the buffer RAM part.
図 75は、 ゲーム機器の内部構成例を示す機能ブロック図である。 このゲーム 機器は、 本体制御部と、 本体制御部に接続されたスピーカ、 CD— ROM、 RO Mカセット、 CRTが接続された表示 RAM (SDRAM： 4M) 、 バッファ R AM (DRAM： 4M) およびキーボードとから構成されている。 本体制御部は、 メイン CPU、 システム ROM (マスク ROM : 1 6 M) 、 DRAM (SDRA M : 4M) 、 RAM (S RAM : 256 k) 、 サウンドプロセッサ、 グラフイツ クプロセッサ、 画像圧縮プロセッサ、 I /〇制御回路などから構成されているつ このゲーム機器において、 本体制御部のメイン CPUは、 システム ROMに格 納されている制御プログラムに従って制御する。 CD— R〇M、 ROMカセット に格納されている画像 ·音声情報と、 キーボードからの指示情報とを I Zo制御 回路を介してそれぞれ入力し、 これらの情報を DRAM、 RAMに格納する。 そして、 DRAM、 RAMに格納されている情報をサウンドプロセッサ、 グラ フィックプロセッサを用いてそれぞれオーディオ、 ビデオ信号に処理して、 ォー ディォ信号はスピーカーから音声として出力し、 またビデオ信号は表示 RAMに 一時的に格納した後に CRTの画面上に画像として表示させることができる。 こ の際に、 ビデオ信号は画像圧縮プロセッサにより情報量が圧縮されてバッファ R AMに格納されて用いられる。 FIG. 75 is a functional block diagram showing an example of the internal configuration of the game device. This game machine has a main unit control unit, a speaker, CD-ROM, ROM cassette, display RAM (SDRAM: 4M) connected to a CRT, buffer RAM (DRAM: 4M) and keyboard connected to the main unit control unit. It is composed of The main unit control section consists of a main CPU, system ROM (mask ROM: 16M), DRAM (SDRAM: 4M), RAM (SRAM: 256k), sound processor, graphics processor, image compression processor, I / 〇 In this game device, which is composed of a control circuit and the like, a main CPU of a main body control unit controls according to a control program stored in a system ROM. CD—R〇M, ROM cassette Image and sound information and instruction information from the keyboard are input via the IZo control circuit, and these information are stored in DRAM and RAM. The information stored in the DRAM and RAM is processed into audio and video signals using a sound processor and a graphic processor, respectively, and the audio signal is output as sound from speakers, and the video signal is output to the display RAM. After storing temporarily, it can be displayed as an image on the CRT screen. At this time, the video signal is used by being compressed in the amount of information by an image compression processor and stored in a buffer RAM.
このゲーム機器においては、 メイン C PU、 システム ROM、 サウンドブロセ ッサ、 グラフィックプロセッサなどのブロック部分に本実施の形態のチッブ M F Aを使用し、 また DRAM、 画像圧縮プロセッサなどのブロック部分に本実施の 形態のチップ ADを使用することができる また単に、 メイン C PU、 システム ROMの部分にチップ MF、 DRAM, RAM, バッファ R AMなどの部分にチ ップ Dを使用することなどもできる。  In this game machine, the chip MFA of the present embodiment is used for blocks such as a main CPU, a system ROM, a sound processor, and a graphic processor, and the present embodiment is used for blocks such as a DRAM and an image compression processor. It is also possible to simply use the chip AD for the main CPU, the chip MF for the system ROM, and the chip D for the DRAM, RAM, and buffer RAM.
図 7 6は、 PDAの内部構成例を示す機能ブロック図である。 この PDAは、 グラフィック制御回路、 手書き入力回路、 メモリ制御回路、 セキュリティ管理回 路、 通信制御回路からなるフラッシュメモリを含むマイクロコンピュータと、 こ のマイクロコンピュータのグラフィック制御回路に接続された LCD、 手書き入 力回路に接続された A / Dを介したデイジタイザ、 メモリ制御回路に接続された システムメモリ （マスク ROM : 1 6M) 、 セキュリティ管理回路に接続された I Cカード、 通信制御回路に接続された I R— I F、 RS— 2 3 2 C、 PCMC I A制御回路を介した P CMC I Aカードとから構成されている。 このマイク口 コンピュータは、 通信制御回路からネットワークを介して PHS、 GSM、 AD Cなどに接続されるようになっている。  FIG. 76 is a functional block diagram showing an example of the internal configuration of the PDA. This PDA consists of a microcomputer including a flash memory consisting of a graphic control circuit, a handwriting input circuit, a memory control circuit, a security management circuit, and a communication control circuit; an LCD connected to the microcomputer's graphic control circuit; Digitizer via A / D connected to power circuit, system memory (mask ROM: 16M) connected to memory control circuit, IC card connected to security management circuit, IR connected to communication control circuit It consists of IF, RS—232C, and a PCMCIA card via a PCMCIA control circuit. This microphone port computer is connected to PHS, GSM, ADC, etc. from the communication control circuit via the network.
この PDAにおいては、 システムメモリに格納されている制御プログラムに従 つてメモリ制御回路により制御し、 ディジタイザを用いて書かれた情報を A/D によりディジタル信号に変換した後、 手書き入力回路に格納する。 この手書き入 力回路に格納されている情報は、 グラフィック制御回路を用いて信号処理した後 に LCDの画面上に表示させることができる。 他に、 外部との通信情報、 セキュ リティ管理情報などもグラフイツク制御回路を介して L C Dの画面上に表示させ ることができる。 This PDA is controlled by a memory control circuit according to a control program stored in a system memory, converts information written using a digitizer into digital signals by A / D, and stores it in a handwriting input circuit. . The information stored in the handwriting input circuit can be displayed on an LCD screen after signal processing using a graphic control circuit. In addition, external communication information, security Information such as security management information can also be displayed on the LCD screen via the graphic control circuit.
さらに、 PHS、 GSM、 ADCなどとの通信は、 ネッ トワークを介して通信 制御回路の制御により行うことができ、 また I R— I F、 RS— 232C、 PC MC I A制御回路を介した P CMC I Aカードなどからの情報もマイクロコンピ ユータに取り込むことができる。 また、 I Cカードの情報は、 セキュリティ管理 回路によるセキュリティ管理のために用いられる。  Furthermore, communication with PHS, GSM, ADC, etc. can be performed by controlling a communication control circuit via a network, and a PCMCIA card via an IR-IF, RS-232C, PCMCIA control circuit. Information from such sources can also be imported into the microcomputer. The information on the IC card is used for security management by a security management circuit.
この PDAにおいては、 グラフィック制御回路、 手書き入力回路、 メモリ制御 回路、 セキュリティ管理回路、 通信制御回路からなるフラッシュメモリを含むマ イク口コンピュータのブロック部分に本実施の形態のチップ M F Aを使用するこ とができる： また単に、 グラフィック制御回路、 手書き入力回路などの部分にチ ップ Dを使用することなどもできる。  In this PDA, the chip MFA of the present embodiment is used for a block portion of a micro computer including a flash memory including a graphic control circuit, a handwriting input circuit, a memory control circuit, a security management circuit, and a communication control circuit. You can also simply use chip D for parts such as graphic control circuits and handwriting input circuits.
図 77は、 移動体通信機器の内部構成例を示す機能ブロック図である。 この移 動体通信機器は、 フラッシュメモリを含む C PUと、 この CPUに接続された C Hコーデック、 LCDコント口一ラ/ドライバ、 I Cカードと、 CHコ一デック に接続され、 モデムを介して接続された RFZ I F、 スピ一チコ一デックと、 L CDコントローラ/ドライバに接続された L C Dとから構成され、 R F / I Fに はアンテナ、 スピーチコーデックにはスピーカ、 マイクがそれぞれ接続されてい この移動体通信機器において、 C PUのフラッシュメモリに格納されているプ ログラムにより制御し、 信号の受信時には、 アンテナからの信号を RF/ I Fを 介して受信して、 モデムを用いて変調する。 そして、 変調した信号を CHコーデ ック、 スピーチコ一デックを用いて音声信号に変換し、 スピーカから音声として 出力することができる。  FIG. 77 is a functional block diagram showing an example of the internal configuration of the mobile communication device. This mobile communication device is connected to a CPU including flash memory, a CH codec, an LCD controller / driver, and an IC card connected to the CPU, to a CH codec, and connected via a modem. It consists of an RFZ IF, a speech codec, and an LCD connected to the LCD controller / driver. An antenna is connected to the RF / IF, and a speaker and a microphone are connected to the speech codec. In this method, control is performed by a program stored in the flash memory of the CPU, and when a signal is received, a signal from an antenna is received via RF / IF and modulated using a modem. Then, the modulated signal can be converted into an audio signal using a CH codec and a speech codec, and output as audio from a speaker.
また、 信号の送信時には、 受信時とは逆に、 マイクからの音声信号をスピーチ コ一デック、 CHコーデックを用いて変換し、 モデムを用いて復調した後に、 R F/I Fを介してアンテナから送信することができる。  When transmitting a signal, contrary to the reception, the voice signal from the microphone is converted using a speech codec and CH codec, demodulated using a modem, and then transmitted from the antenna via RF / IF. can do.
この移動体通信機器においては、 CPU、 CHコ一デックなどのブロック部分 に本実施の形態のチッブ M F Aを使用し、 また LCDコントローラ Zドライバな どの部分に本実施の形態のチップ ADを使用することができる。 また単に、 CP Uの部分にチッブ M Fを使用することなどもできる。 In this mobile communication device, the chip MFA of the present embodiment is used for a block part such as a CPU and a CH codec, and an LCD controller Z driver and the like are used. In any part, the chip AD of the present embodiment can be used. It is also possible to simply use a chip MF for the CPU part.
以上のように、 本実施の形態のチップ MF、 チップ MFA、 チップ AD、 チッ ブ Dなどの組み合わせにより構成される半導体集積回路装置は、 カーナビゲーシ ヨンシステム、 CD— ROM駆動装置、 ゲーム機器、 PDA、 移動体通信機器な どのマルチメディア機器、 情報家電などの機器、 システムなどに広く適用するこ とができる。  As described above, the semiconductor integrated circuit device configured by combining the chip MF, the chip MFA, the chip AD, the chip D, and the like according to the present embodiment is a car navigation system, a CD-ROM drive device, a game device, a PDA It can be widely applied to multimedia devices such as mobile communication devices, devices and systems such as information home appliances, and the like.
従って、 本発明によれば、 以下のような効果を得ることができる。  Therefore, according to the present invention, the following effects can be obtained.
( 1 ) 回路的なコス ト面においては、 C PUおよびフラッシュメモリなどによる チップ MFと D RAMによるチップ Dとの 2種類のチップをワンパッケージ化し たパッケージ構造とすることで、 外部接続端子数の低減、 2種類のチップのワン パッケージ化による実装面積の縮小を図り、 半導体集積回路装置のコストダウン を図ることができる。 さらに、 この半導体集積回路装置を用いた機器、 システム などにおける低コスト化も可能となる。  (1) In terms of circuit cost, the number of external connection terminals is reduced by using a package structure in which two types of chips, a chip MF using a CPU and a flash memory, and a chip D using a DRAM, are integrated into one package. It is possible to reduce the mounting area by reducing the number of chips and by combining two types of chips into one package, and to reduce the cost of the semiconductor integrated circuit device. Further, it is possible to reduce the cost of equipment and systems using the semiconductor integrated circuit device.
(2) チップ MF、 チップ Dのそれぞれに AS I Cなどのロジック回路を内蔵す るチップ MFA、 チップ ADとする場合、 DRAMをシンクロナス DRAMとす る場合には、 さらに外部接続端子を共通にすることができるので、 より一層、 外 部接続端子数を低減してコストダウンを図ることができる  (2) If the chip MF and chip D each have a chip MFA or chip AD with a built-in logic circuit such as an AS IC, and if the DRAM is a synchronous DRAM, make the external connection terminals common. As a result, the number of external connection terminals can be further reduced and cost can be reduced.
(3) 回路的な動作面においては、 DRAMと AS I Cなどのロジック回路とが 搭載されたチップ ADとする二とで、 ウェイ ト制御を不要にして、 外部からみた (3) In terms of circuit operation, weight control is unnecessary by using a chip AD equipped with a DRAM and a logic circuit such as ASIC, so that external
D R AMのセルフリフレツシュ期間にロジック回路から D R AMに対するァクセ ス動作を行うことができるので、 外部とチップ ADとの間のデータ転送の高速化 を実現することができる。 Since the access operation to the DRAM can be performed from the logic circuit during the self-refresh period of the DRAM, the speed of data transfer between the outside and the chip AD can be increased.
特に、 CPU自身が時間をコントロールして 1クロックサイクルを実現するこ とにより、 ウェイ ト信号のやり取りをしないで済むので、 高速アクセスを行うこ とができる。 さらに、 この半導体集積回路装置を用いた機器、 システムなどにお ける処理の高速化も可能となる。  In particular, since the CPU itself controls the time and realizes one clock cycle, it is not necessary to exchange wait signals, so that high-speed access can be performed. Further, the speed of processing in equipment and systems using the semiconductor integrated circuit device can be increased.
(4) DRAMとロジック回路とが搭載されたチップ ADと、 C PUとフラッシ ュメモリとなどが搭載されたチップ M F、 チップ M F Aとの 2種類のチップをヮ ンバッケージ化したパッケージ構造においても、 C P Uから見た D R AMのセル フリフレッシュ期間にロジック回路から D RAMに対するアクセス動作が可能に なるので、 チップ ADとチップ MF、 チップ MF Aとの間のデータ転送の高速化 を実現することができる。 (4) There are two types of chips: chip AD on which DRAM and logic circuits are mounted, chip MF on which CPU and flash memory are mounted, and chip MFA. Even in a packaged package structure, the logic circuit can access the DRAM during the DRAM self-refresh period as viewed from the CPU, so data transfer between the chip AD and chip MF and chip MFA can be performed. Higher speed can be realized.
(5) ウェイ ト信号のやり取りをするウェイ ト制御が不要となるので、 処理のタ ィミング自身を C PUからコントロールすることができる、 すなわち処理をする タイミング自身を C PUのプログラムの中で分かるので、 半導体集積回路装置の プログラム作成を容易にすることができる。  (5) Since there is no need for wait control to exchange wait signals, the processing timing itself can be controlled from the CPU, that is, the processing timing itself can be known in the CPU program. Thus, it is possible to easily create a program for a semiconductor integrated circuit device.
(6) 汎用の DRAMインタフエ一スを使用することにより、 DRAMとロジッ ク回路とが搭載されたチップ ADと、 C PUとフラッシュメモリとなどが搭載さ れたチップ M F、 チップ M F Aとを高速動作可能に直結することができる。  (6) High-speed operation of chip AD equipped with DRAM and logic circuit, chip MF equipped with CPU and flash memory, and chip MFA by using general-purpose DRAM interface Can be directly connected as possible.
(7) 電源レベルの異なる D RAM、 ロジック、 フラッシュメモリなどを 2以上 のチップに分けて形成することにより、 プロセス上の負担が低減されるため、 こ れらをワンチップに混載して形成する場合に比べてチップの製造コストを大幅に 低減することができる。  (7) Dividing DRAM, logic, flash memory, etc. with different power levels into two or more chips reduces the load on the process, so these are mixedly formed on one chip The chip manufacturing cost can be greatly reduced as compared with the case.
(8) C Pじおよびフラッシュメモリなどによるチップ MFと DRAMによるチ ッブ Dとの 2種類のチップを超薄型の積層バッケージに搭載してヮンパッケージ 化したことにより、 チッブの実装面積を大幅に縮小することができる。  (8) The chip mounting area is greatly increased by mounting two types of chips, a chip MF using CP memory and flash memory, and a chip D using DRAM, in an ultra-thin stacked package and forming an on-package. Can be reduced.
以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しなレ、範囲で種々変更可能であることはいうまでもない。 産業上の利用可能性  Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and the present invention is not limited to the scope and scope thereof. It goes without saying that various changes can be made. Industrial applicability
以上のように、 本発明にかかる半導体集積回路装置は、 MCM的なアプローチ から、 C PUを含むマイクロコンピュータにフラッシュメモリ、 さらに AS I C などのロジック回路を形成した第 1のチップと、 D R A , さらに A S I Cなど のロジック回路を形成した 1つまたは複数の第 2のチップとなどの複数種類の半 導体チップを互いに信号の入出力が可能に同一のパッケージの内部に収納したパ ッケージ構造において、 機能ブロック構成による回路的にも、 外部接続端子数の 低減、 2種類のチップの 1パッケージ化による実装面積の縮小を図り、 コストダ ゥンを可能とすることができる半導体集積回路装置に有用であり、 さらにこの半 導体集積回路装置を用いたマルチメディァ機器、 情報家電などの機器、 などに広く適用することができる。 As described above, from the MCM approach, the semiconductor integrated circuit device according to the present invention includes a first chip in which a flash memory and a logic circuit such as an AS IC are formed in a microcomputer including a CPU, a DRA, Functional blocks in a package structure in which multiple types of semiconductor chips, such as one or more second chips that form a logic circuit such as an ASIC, are housed in the same package so that signals can be input and output from each other. In terms of circuit configuration, the number of external connection terminals It is useful for semiconductor integrated circuit devices that can reduce cost and reduce the mounting area by integrating two types of chips into one package, and is also useful for multimedia devices using this semiconductor integrated circuit device. It can be widely applied to devices such as information home appliances.

Claims

請 求 の 範 囲 The scope of the claims
1 . 少なくとも C Pじとプログラマブルな不揮発性メモリとが形成されている第 1の半導体チップと、  1. a first semiconductor chip on which at least a CP and a programmable nonvolatile memory are formed;
少なくとも D R A-VIが形成されている 1つまたは複数の第 2の半導体チップと からなり、  At least one or more second semiconductor chips on which a DRA-VI is formed,
前記第 1の半導体チップと前記 1つまたは複数の第 2の半導体チップとは互レ、 に信号の入出力が可能に同一のパッケージの内部に収納され、 かつ前記第 1の半 導体チップの複数の接続端子と前記 1つまたは複数の第 2の半導体チップの複数 の接続端子とにそれぞれ接続されている複数の外部接続端子を有することを特徵 とする半導体集積回路装置。  The first semiconductor chip and the one or more second semiconductor chips are housed in the same package so that signals can be input and output to and from each other, and a plurality of the first semiconductor chips are provided. A semiconductor integrated circuit device having a plurality of external connection terminals respectively connected to the plurality of connection terminals and the plurality of connection terminals of the one or more second semiconductor chips.
2 . 請求項 1記載の半導体集積回路装置であって、 前記複数の外部接続端子のう ち、 前記第 1の半導体チップの複数の接続端子と前記 1つまたは複数の第 2の半 導体チッブの複数の接続端子とに互いに共通の信号端子は前記複数の外部接続端 子の同一の外部接続端子に共通に割り当てられていることを特徴とする半導体集 積回路装置  2. The semiconductor integrated circuit device according to claim 1, wherein, among the plurality of external connection terminals, a plurality of connection terminals of the first semiconductor chip and one or more of the second semiconductor chips are provided. A semiconductor integrated circuit device, wherein a signal terminal common to the plurality of connection terminals is commonly assigned to the same external connection terminal of the plurality of external connection terminals.
3 . 請求項 2記載の半導体集積回路装置であって、 前記共通に割り当てられてい る同一の外部接続端子は、 ァドレス端子およびデータ入出力端子であることを特 徴とする半導体集積回路装置。  3. The semiconductor integrated circuit device according to claim 2, wherein the same external connection terminal commonly assigned is an address terminal and a data input / output terminal.
4 . 請求項 2記載の半導体集積回路装置であって、 前記共通に割り当てられてい る同一の外部接続端子は、 電源端子および接地端子であることを特徴とする半導  4. The semiconductor integrated circuit device according to claim 2, wherein the same external connection terminal commonly assigned is a power supply terminal and a ground terminal.
5 . 請求項 2記載の半導体集積回路装置であって、 前記共通に割り当てられてい る同一の外部接続端子は、 ア ドレスス トローブ端子、 書き込みエネーブル端子お よび出力エネーブル端子であることを特徴とする半導体集積回路装置。 5. The semiconductor integrated circuit device according to claim 2, wherein the same external connection terminal commonly assigned is an address strobe terminal, a write enable terminal, and an output enable terminal. Integrated circuit device.
6 . 請求項 2記載の半導体集積回路装置であって、 前記共通に割り当てられてい る同一の外部接続端子は、 バス仕様に規格化されていることを特徴とする半導体  6. The semiconductor integrated circuit device according to claim 2, wherein the same common external connection terminal is standardized to a bus specification.
7 . 請求項 1記載の半導体集積回路装置であって、 前記 D R AMはシンクロナス D R AMであり、 かつ前記第 1の半導体チップのク口ック端子と前記 1つまたは 7. The semiconductor integrated circuit device according to claim 1, wherein the DRAM is a synchronous DRAM, and a mouth terminal of the first semiconductor chip and the one or more terminals.
00 複数の第 2の半導体チップのク口ック端子は前記複数の外部接続端子の同一の外 部接続端子に共通に割り当てられていることを特徴とする半導体集積回路装置,，00 A semiconductor integrated circuit device, wherein the terminals of the plurality of second semiconductor chips are commonly assigned to the same external connection terminal of the plurality of external connection terminals;
8 . 請求項 1記載の半導体集積回路装置であって、 前記 D R AMはシンクロナス D R AM, E D O— D R AMであることを特徴とする半導体集積回路装置。8. The semiconductor integrated circuit device according to claim 1, wherein the DRAM is synchronous DRAM, EDO-DRAM.
9 . 少なくとも C P Uとプログラマブルな不揮発性メモリとが形成されている第 1の半導体チップと、 9. A first semiconductor chip on which at least CPU and a programmable nonvolatile memory are formed;
少なくとも D R AMと口ジック回路とが形成され、 前記 D R AMのァドレスお よびデータ入出力と前記ロジック回路とが論理的に接続されている 1つまたは複 数の第 2の半導体チップとカゝらなり、  At least a DRAM and a mouthpiece circuit are formed, and at least one or a plurality of second semiconductor chips in which the address and data input / output of the DRAM and the logic circuit are logically connected. Become
前記第 1の半導体チップと前記 1つまたは複数の第 2の半導体チップとは互い に信号の入出力が可能に同一のハツケージの内部に収納され、 かつ前記第 1の半 導体チッブの複数の接続端子と前記 1つまたは複数の第 2の半導体チップの複数 の接続端子とにそれぞれ接続されている複数の外部接続端子を有することを特徴 とする半導体集積回路装置。  The first semiconductor chip and the one or more second semiconductor chips are housed in the same housing so that signals can be input / output to each other, and a plurality of connections of the first semiconductor chip are provided. A semiconductor integrated circuit device having a plurality of external connection terminals respectively connected to a terminal and a plurality of connection terminals of the one or more second semiconductor chips.
1 0 . 請求項 9記載の半導体集積回路装置であって、 前記複数の外部接続端子の うち、 前記第 1の半導体チップの複数の接続端子と前記 1つまたは複数の第 2の 半導体チップの複数の接続端子とに互いに共通の信号端子は前記複数の外部接続 端子の同一の外部接続端子に共通に割り当てられていることを特徴とする半導体  10. The semiconductor integrated circuit device according to claim 9, wherein, among the plurality of external connection terminals, a plurality of connection terminals of the first semiconductor chip and a plurality of the one or more second semiconductor chips. A semiconductor terminal, wherein a signal terminal common to the first and second connection terminals is commonly assigned to the same external connection terminal of the plurality of external connection terminals.
1 1 . 請求項 1 0記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 ァドレス端子およびデータ入出力端子であること を特徴とする半導体集積回路装置。 11. The semiconductor integrated circuit device according to claim 10, wherein the same external connection terminal commonly assigned is an address terminal and a data input / output terminal.
1 2 . 請求項 1 0記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 電源端子および接地端子であることを特徴とする  12. The semiconductor integrated circuit device according to claim 10, wherein the same external connection terminal commonly assigned is a power supply terminal and a ground terminal.
1 3 . 請求項 1 0記載の半導体集積回路装置であって、 前記共通に割り当てられ ている外部接続端子は、 アドレスス トローブ端子、 書き込みエネーブル端子、 出 力エネ一ブル端子および割り込み端子であることを特徴とする半導体集積回路装 13. The semiconductor integrated circuit device according to claim 10, wherein the commonly assigned external connection terminals are an address strobe terminal, a write enable terminal, an output enable terminal, and an interrupt terminal. Semiconductor integrated circuit device characterized by the following
14. 請求項 1 0記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 バス仕様に規格化されていることを特徴とする半 14. The semiconductor integrated circuit device according to claim 10, wherein the same external connection terminal commonly assigned is standardized to a bus specification.
1 5. 請求項 9記載の半導体集積回路装置であって、 前記 DRAMはシンクロナ ス D R AMであり、 かつ前記第 1の半導体チップのクロック端子と前記 1つまた は複数の第 2の半導体チップのク口ック端子は前記複数の外部接続端子の同一の 外部接続端子に共通に割り当てられていることを特徴とする半導体集積回路装置。10. The semiconductor integrated circuit device according to claim 9, wherein the DRAM is a synchronous DRAM, and a clock terminal of the first semiconductor chip and a clock terminal of the one or more second semiconductor chips. The semiconductor integrated circuit device according to claim 1, wherein the terminal is commonly assigned to the same external connection terminal of the plurality of external connection terminals.
1 6. 請求項 9記載の半導体集積回路装置であって、 前記 DRAMはシンクロナ ス D R AM、 EDO-DR AMであることを特徴とする半導体集積回路装置。10. The semiconductor integrated circuit device according to claim 9, wherein the DRAM is a synchronous DRAM or an EDO-DRAM.
1 7. 少なくとも C P Uとプログラマブルな不揮発性メモリとロジック回路とが 形成されている第 1.の半導体チップと、 1 7. A first semiconductor chip on which at least CPU, a programmable nonvolatile memory and a logic circuit are formed;
少なくとも DRAMが形成されている 1つまたは複数の第 2の半導体チップと からなり、  At least one or more second semiconductor chips on which the DRAM is formed,
前記第 1の半導体チップと前記 1つまたは複数の第 2の半導体チップとは互レ、 に信号の入出力が可能に同一のパッケージの内部に収納され、 かつ前記第 1の半 導体チップの複数の接続端子と前記 1つまたは複数の第 2の半導体チップの複数 の接続端子とにそれぞれ接続されている複数の外部接続端子を有することを特徴 とする半導体集積回路装置。  The first semiconductor chip and the one or more second semiconductor chips are housed in the same package so that signals can be input and output to and from each other, and a plurality of the first semiconductor chips are provided. A plurality of external connection terminals respectively connected to the plurality of connection terminals and the plurality of connection terminals of the one or more second semiconductor chips.
1 8. 請求項 1 7記載の半導体集積回路装置であって、 前記複数の外部接続端子 のうち、 前記第 1の半導体チッブの複数の接続端子と前記 1つまたは複数の第 2 の半導体チップの複数の接続端子とに互いに共通の信号端子は前記複数の外部接 続端子の同一の外部接続端子に共通に割り当てられていることを特徴とする半導 体集積回路装置。  18. The semiconductor integrated circuit device according to claim 17, wherein, among the plurality of external connection terminals, the plurality of connection terminals of the first semiconductor chip and the one or more second semiconductor chips. A semiconductor integrated circuit device, wherein a signal terminal common to a plurality of connection terminals is commonly assigned to the same external connection terminal of the plurality of external connection terminals.
1 9. 請求項 1 8記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 ァドレス端子およびデータ入出力端子であること を特徴とする半導体集積回路装置。  19. The semiconductor integrated circuit device according to claim 18, wherein the same external connection terminal commonly assigned is an address terminal and a data input / output terminal.
20. 請求項 1 8記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 電源端子および接地端子であることを特徴とする 半導体集積回路装置。 20. The semiconductor integrated circuit device according to claim 18, wherein the same external connection terminal commonly assigned is a power supply terminal and a ground terminal.
21. 請求項 1 8記載の半導体集積回路装置であって、 前記共通に割り当てられ ている外部接続端子は、 ア ドレスス トローブ端子、 書き込みエネ一ブル端子、 出 力エネーブル端子および割り込み端子であることを特徴とする半導体集積回路装 21. The semiconductor integrated circuit device according to claim 18, wherein said commonly assigned external connection terminals are an address strobe terminal, a write enable terminal, an output enable terminal, and an interrupt terminal. Characteristic semiconductor integrated circuit device
22. 請求項 1 8記載の半導体集積回路装置であって、 前記共通に割り当てられ ている同一の外部接続端子は、 バス仕様に規格化されていることを特徴とする半 22. The semiconductor integrated circuit device according to claim 18, wherein the same external connection terminal commonly assigned is standardized to a bus specification.
23. 請求項 1 7記載の半導体集積回路装置であって、 前記 DRAMはシンクロ ナス D R AMであり、 かつ前記第 1の半導体チップのクロック端子と前記 1つま たは複数の第 2の半導体チップのク口ック端子は前記複数の外部接続端子の同一 の外部接続端子に共通に割り当てられていることを特徴とする半導体集積回路装 置。 23. The semiconductor integrated circuit device according to claim 17, wherein the DRAM is a synchronous DRAM, and a clock terminal of the first semiconductor chip and a clock terminal of the one or more second semiconductor chips. A semiconductor integrated circuit device, wherein a terminal is commonly assigned to the same external connection terminal of the plurality of external connection terminals.
24. 請求項 1 7記載の半導体集積回路装置であって、 前記 DRAMはシンクロ ナス DRAVI、 EDO— DRAMであることを特徴とする半導体集積回路装置。  24. The semiconductor integrated circuit device according to claim 17, wherein said DRAM is a synchronous DRAVI, EDO-DRAM.
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