WO1998040912A1 - Chip arrangement and method for the production of the same - Google Patents

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WO1998040912A1
WO1998040912A1 PCT/DE1998/000724 DE9800724W WO9840912A1 WO 1998040912 A1 WO1998040912 A1 WO 1998040912A1 DE 9800724 W DE9800724 W DE 9800724W WO 9840912 A1 WO9840912 A1 WO 9840912A1
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PCT/DE1998/000724
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Herbert Reichl
Jürgen AUERSPERG
Jürgen Simon
Rolf Aschenbrenner
Joachim Kloeser
Erik Jung
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Definitions

  • the present invention relates to a chip arrangement according to the preamble of claim 1 and a method for producing a chip arrangement according to the preamble of claim 5.
  • Chip arrangements of the type in question are often implemented as so-called “chip size packages”, which on the one hand enable the peripherally arranged connection areas of a chip to be redistributed for subsequent contacting with further components or substrates and on the other hand because of their compared to the chip
  • known chip arrangements have a rewiring layer arranged on the surface of the chip provided with connection surfaces, which is provided with a conductor track structure in order to achieve a redistribution of the peripherally arranged connection surfaces of the chip into a surface-distributed connection surface arrangement with pads that are at a significantly greater distance from one another than the peripheral pad arrangement chen-short-circuit are prevented related component failure.
  • contact material which is arranged for contacting the chip or the chip arrangement with a further component is arranged between the connection surfaces of the chip or the chip arrangement and the connection surfaces , to be arranged in a column-like manner in order to allow the greatest possible reduction of the stresses occurring in the contact area due to the different thermal expansion coefficients of the components that are in contact with one another.
  • Such an arrangement of the contact material is described, for example, in “IEEE TRANSACTIONS ON COMPONENTS, PACKAGING; AND MANUFACTURING TECHNOLOGY-PART A; VOL 18, NO. 1, MARCH 1995, pages 82 ff.
  • the object of the present invention is to create a chip arrangement and to propose a method for producing a chip arrangement which, on the one hand, is easy to produce and, on the other hand, is distinguished by great reliability.
  • the rewiring layer is nestled against the surface of the chip and covered with a spacer layer made of a non-conductive matrix material which is designed as a potting material and which receives contact material elements made of a contact material in continuously formed material receptacles, such that the contact material elements on the contacts of the
  • Rewiring layer are arranged and form connection contact arrangements with raised contact metallizations each arranged on contact surfaces of the contact material elements.
  • the chip arrangement according to the invention has a simplified structure in comparison to known chip arrangements, since the rewiring layer can be arranged nestled against the surface contour of the chip, any unevenness in the surface of the rewiring layer that is caused thereby being compensated for by the spacing layer arranged thereon. Due to the snug arrangement of the rewiring layer, the measure previously considered necessary to provide an underfiller between the rewiring layer and the chip surface is no longer necessary.
  • the spacing layer with the contact material elements accommodated therein enables the formation of spacers which are arranged between the connection contacts of the rewiring layer and the elevated contact metallizations for external contacting of the chip arrangement and which, because of their material volume, enable the thermally induced stresses in the contact area to be effectively reduced. Due to the arrangement of the contact material elements in a mechanically supporting matrix material, extremely slim designs of the contact material elements are possible which would not have the necessary mechanical strength without the supporting effect of the matrix material.
  • the elevated contact metallizations of the connection contact arrangement consist of a connection material with a low melting point compared to the contact material of the contact material elements. This ensures that when the chip arrangement is contacted on a substrate or with a further component, the contact metallizations do not melt at the same time leads to melting of the contact material elements. It also proves to be advantageous if the contact surfaces of the. Contact material elements are arranged flush in a surface of the spacer layer and the contact surfaces together with the surface form a flat surface. With such a configuration of the chip arrangement, the application of the connecting material to form the elevated contact metallizations is particularly easily possible by means of one of the conventional methods, for example by means of a solder paste application.
  • the resulting elasticity of the form of the chip arrangement can advantageously be used to reduce stresses that occur after contacting the chip arrangement with a substrate or a component that has a larger coefficient of thermal expansion compared to the chip arrangement. This increases the reliability of the chip arrangement considerably.
  • Chips with chip contacts of a rewiring layer defining the application of contact material elements to an external connection pad arrangement of the rewiring layer.
  • a matrix material designed as a potting material is then applied to the rewiring layer with the contact material elements being at least partially embedded.
  • This is followed by the formation of a spacing layer formed from the matrix material and the contact material elements by means of a surface removal which detects the matrix material and the contact material elements in order to produce an arrangement of contact surfaces of the contact material elements which is flush with the matrix material.
  • connecting material is applied to form ends that serve as external connecting contacts increased contact metallizations on the contact surfaces of the contact material elements.
  • the contact material elements are formed by remelting a contact material previously applied to the connection contacts, it is possible to form both the contact material elements and the elevated contact metallizations serving as external connection contacts in one and the same, conventional method, which is very important for the production of the entire chip arrangement simplified.
  • the matrix material is applied to the rewiring layer as a flowing material, since this enables particularly good adaptation to the contact material elements by embedding the contact material elements on all sides.
  • the surface removal for forming the spacer layer from the matrix material and the contact material elements is carried out by a cutting process, the formation of a flat surface of the spacer layer is possible in a particularly simple and quick manner.
  • the cutting process for example, milling or a smooth cut through the spacing position parallel to the surface of the chip can be considered.
  • the elevated contact metallizations serving as external connection contacts are preferably formed by remelting a connection material previously applied to the contact surfaces of the contact material elements.
  • the rewiring layer For the mechanical reinforcement of the rewiring layer, in particular in the event that the rewiring layer is formed by a film carrier provided with a conductor track structure, it has proven to be advantageous for forming the contact contacts of the rewiring layer which define the outer connection surface arrangement, a coating layer comprising nickel on the conductor track structure of the Rewiring layer to apply.
  • the nickel application layer enables " easier contacting of the connection contacts with the contact material of the contact material elements.
  • a particularly preferred variant of the method is that a layer composite having the chip and the rewiring layer is subjected to a pretension before the matrix material is applied, such that the back of the chip has a convex surface curvature, then the matrix material is applied to the layer composite in a flowable state, and the layer composite for fixing the surface curvature of the layer composite is held under prestress until the matrix material has hardened or solidified.
  • Another method variant is to subject a layer composite having the chip and the rewiring layer to a prestress after the matrix material has been applied in the flowable state in such a way that the back of the chip has a convex surface curvature, and the layer composite to fix the surface curvature of the layer composite until hardening or Solidification of the matrix material is kept under tension.
  • the result of both of the aforementioned method variants is a chip arrangement with a layer composite that is curved due to the fixing effect of the matrix material.
  • the curvature of the layer composite enables the chip arrangement to be formally elastic, which is not present when the layer composite is level. It is thus possible that the chip arrangement contacted, for example, on a substrate can be deformed in a form-elastic manner when the substrate is extended in length while resetting the curvature, so that the contact points between the chip arrangement and the substrate are loaded with a lower transverse force than is the case with a planar configuration of the Layer network would be the case.
  • the resulting voltage reduction contributes significantly to an increase in the reliability of the chip arrangement.
  • 1 shows a chip in cross section.
  • FIG. 2 shows a chip arrangement with the chip shown in FIG. 1 and a rewiring layer applied to the chip surface;
  • FIG. 3 shows the chip arrangement according to FIG. 2 with contact material elements arranged on connection contacts of the rewiring layer
  • FIG. 4 shows the chip arrangement according to FIG. 3 with a matrix material embedding the contact material elements
  • FIG. 5 shows the chip arrangement shown in FIG. 4 after a surface removal of the material matrix to form a spacing layer
  • FIG. 6 shows the chip arrangement shown in FIG. 5 with contact metallizations arranged on contact surfaces of the contact material elements
  • FIG. 7 shows the chip arrangement shown in FIG. 6 with a concavely curved arrangement of the spacing layer to form a chip arrangement with an overall curved layer composite
  • FIG. 8 shows the chip arrangement shown in FIG. 7 after contacting a substrate; 9 shows the chip arrangement shown in FIG. 8 after elongation of the substrate
  • connection areas 22 of a peripheral connection area arrangement 23 of the chip arranged on a chip area 21 For the electrical insulation, the chip area 21, with the exception of the connection areas 22, is provided with a passivation layer 24
  • a rewiring layer 27 is first arranged on the chip surface 21 of the chip 20.
  • the rewiring layer 27 has a film carrier 28 which is provided with a conductor track structure 29.
  • the conductor track structure 29 of the film carrier 28 does not have the connection surfaces 22 of the chip 20 opposite here Chip contacts shown in more detail, which can be provided with a contact metallization for easier contacting with the connection areas 22 of the chip 20.
  • a nickel-containing raised contact metallization 32 is applied to the connection contacts 30 of the connection surface arrangement 3 1, which on the one hand ensures mechanical stabilization of the filigree conductor track structure 29 of the rewiring layer 27, and on the other hand easier and qualitatively improved contacting of the
  • Connection contacts 30 of the rewiring layer 27 with contact material elements 33 shown in Fig. 3 enables.
  • the contact material elements 33 are formed in the present case from a contact material 34 applied in solder paste printing to the connection contacts 30 or the contact metallizations 32 of the rewiring layer 27 arranged thereon, which after application to the contact metallizations 32 by a reflow process into the form shown in FIG. 3 is transferred, at the same time a cohesive connection is established between the contact material 34 of the contact material elements 33 and the contact metallizations 32.
  • a relatively high-melting solder alloy such as PbSn 95/5 or SnAg 3, 5, is appropriate for the selection of the contact material 34.
  • a flowable matrix material 35 is applied from a non-conductive plastic, for example from an epoxy resin, which in the present case is applied to the rewiring layer 27 until the contact material elements 33 are completely covered becomes.
  • a surface removal is carried out to produce a spacer layer 37 provided with a flat surface 36 and comprising the contact material elements 33 (FIG. 5).
  • This surface removal can be carried out by milling or also by a cut made parallel to the chip surface 21.
  • the surface removal creates flat contact surfaces 38 of the contact material elements 33, which are arranged flush in the surface 36.
  • elevated contact metallizations 39 are arranged on the contact surfaces 38 of the contact material elements 33.
  • Solder paste printing can be used to apply a connecting material 40 used to produce the contact metallizations 39.
  • the shape and the integral connection of the contact metallizations 39 can then again be brought about by a reflow process. If in the selection of the connecting material 40 a compared to the
  • the chip arrangement 25 shown in FIG. 6 can now, as is customary in SMD (Surface Mounted Device) technology, be placed with the increased contact metallizations 39 representing the connection contacts on assigned connection surfaces of a substrate (not shown here) and by a further reflow process be contacted with the substrate.
  • SMD Surface Mounted Device
  • connection contact arrangements 41 Due to the stacked arrangement of the contact material elements 33 and the contact metallizations 39, a total of connection contact arrangements 41, each formed from a contact material element 33 and a contact metallization 39, are created, which have a considerably increased material volume in comparison with the contact metallizations 39, as a result of which stresses due to different thermal expansion coefficients of the chip arrangement and the substrate connected to the chip arrangement can be degraded in the material volume of the connection contact arrangements 41 before they reach the chip arrangement.
  • the chip arrangement 25 not only enables an effective voltage reduction within the connection contact arrangements 41, the matrix material 35 acting mechanically so that, for example, the contact material elements 33 can be made highly ductile, but also at the same time a completely encapsulated structure of the chip arrangement with a chip surface 21 completely sealed to the outside by the matrix material 35.
  • the chip arrangement 26 is shown, which essentially consists of the chip 20, the rewiring layer 27 and the
  • Spacer layer 37 composed and with respect to the surface 36 of the spacer layer 37 curved layer composite 42.
  • the curved arrangement is produced in that a correspondingly curved arrangement of the chip 20 or of the curved layer arrangement generated from the chip 20 and the rewiring layer 27 by applying a bias is fixed by the matrix material 35. This can be done, for example, in that, as indicated by the arrows 43 in FIG. 7, the chip 20 with the rewiring layer 27 arranged thereon is deflected out of the plane and in this position after application of the matrix material 35 which is in a flowable state until hardening of the matrix material is held. If the pressure clamping is now released, the chip arrangement remains in the curved state due to the fixing effect of the matrix material 35.
  • the chip arrangement 26 can now be connected to associated connection contacts 44 of a substrate 45 by means of a reflow process via the contact metallizations 39. If, as shown in FIG. 9, a thermally induced length expansion of the substrate 45 starting from a length 1 by an amount ⁇ 1 takes place during operation of the chip arrangement 26, the chip arrangement 26 is overcome by overcoming the form-elastic restoring forces based on the curved arrangement of the layer composite 42 (FIG. 8) transferred into a flat arrangement of the layer composite 42 (FIG. 9) while maintaining the connection contact between the contact metallizations 39 and the connection contacts 44 of the substrate 45.
  • the expansion coefficient and the flexural modulus of the hardened or solidified matrix material 35 are set to the material pairing given by the chip arrangement 26 on the one hand and the substrate 45 on the other hand.
  • the relatively low flexural modulus of silicone due to the relatively low flexural modulus of silicone, only a relatively low prestress can be achieved when silicone is used as the matrix material, whereas a relatively large prestress is possible by using an epoxy resin as the matrix material.

Abstract

The invention relates to a chip arrangement (25) comprising a chip (20) and a surrounding wiring layer (27) with a conducting path structure provided with chip contact surfaces (20), chip contacts located opposite to the contact surfaces of said chip (20), and chip contacts facing away from said chip (20) defining an external contact surface arrangement of the inventive chip arrangement (25). The surrounding wiring layer (27) is fitted to the surface (21) of the chip and is covered by a separating layer (37) which is made of a non-conducting sealing matrix material (35) accommodating contact material elements (33) made from a contact material (34) in porous cavities so that the contact material elements are arranged on the terminal contacts of the surrounding wiring layer (27) and form connecting contact arrangements (41) in conjuction with raised contact metallizations (39) located on the contact surfaces (38) of the contact material elements (33).

Description

Chipanordnung und Verfahren zur Herstellung einer Chipanordnung Chip arrangement and method for producing a chip arrangement
Die vorliegende Erfindung betrifft eine Chipanordnung gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zur Herstellung einer Chipanordnung gemäß dem Oberbegriff des Anspruchs 5.The present invention relates to a chip arrangement according to the preamble of claim 1 and a method for producing a chip arrangement according to the preamble of claim 5.
Chipanordnungen der hier in Rede stehenden Art werden oftmals als sogenannte „Chip Size Packages" realisiert, die zum einen eine Umvertei- lung der peripher angeordneten Anschlußflächen eines Chips für eine nachfolgende Kontaktierung mit weiteren Bauelementen oder Substraten ermöglichen und zum anderen durch ihre im Vergleich zum Chip erhöhte mechanische Stabilität eine Anschlußkontaktierung mit hoher mechanischer Zuverlässigkeit gewährleisten sollen. Hierzu weisen bekannte Chipanordnungen eine auf der mit Anschlußflächen versehenen Oberfläche des Chips angeordnete Umverdrahtungslage auf, die mit einer Leiterbahnstruktur versehen ist zur Erzielung einer Umverteilung der peripher angeordneten Anschlußflächen des Chips in eine flächig verteilte Anschlußflächenanordnung mit Anschlußflächen, die im Vergleich zu der peripheren Anschlußflächenanordnung einen wesentlich erhöhten Abstand voneinander aufweisen. Hierdurch wird beispielsweise einem durch einen Anschlußflächen-Kurzschluß bedingten Bauteilversagen vorgebeugt. Zur mechanischen Stabilisierung des aus dem durch die Umverdrahtungslage - und dem Chip geschaffenen Verbundes ist es bekannt, zwischen der Chipoberfläche und der Umverdrahtungslage einen sogenannten „Underfiller" anzuordnen. Neben der mechanischen Stabilisierung des Verbunds dient dieser Underfiller auch zu einer Versiegelung des zwischen der Umverdrahtungslage und der Chipoberfläche ausgebildeten Spaltraumes. Eine derartig aufgebaute Chipanordnung ist beispielsweise aus der US 5,289,346 bekannt.Chip arrangements of the type in question are often implemented as so-called “chip size packages”, which on the one hand enable the peripherally arranged connection areas of a chip to be redistributed for subsequent contacting with further components or substrates and on the other hand because of their compared to the chip For this purpose, known chip arrangements have a rewiring layer arranged on the surface of the chip provided with connection surfaces, which is provided with a conductor track structure in order to achieve a redistribution of the peripherally arranged connection surfaces of the chip into a surface-distributed connection surface arrangement with pads that are at a significantly greater distance from one another than the peripheral pad arrangement chen-short-circuit are prevented related component failure. to Mechanical stabilization of the composite created by the rewiring layer and the chip, it is known to arrange a so-called "underfiller" between the chip surface and the rewiring layer. In addition to the mechanical stabilization of the composite, this underfiller also serves to seal the between the rewiring layer and the A chip arrangement constructed in this way is known, for example, from US Pat. No. 5,289,346.
Als eine weitere, die Zuverlässigkeit einer Chipanordnung bzw. eines Chips erhöhende Maßnahme ist es bekannt, daß Kontaktmaterial, das zur Kontaktierung des Chips bzw. der Chipanordnung mit einem weiteren Bauteil zwischen den Anschlußflächen des Chips bzw. der Chipanordnung und den Anschlußflächen des weiteren angeordnet ist, säulenartig anzuordnen, um einen möglichst weitgehenden Abbau der im Kontaktbereich aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten der miteinander kontaktierten Bauteile auftretenden Spannungen zu ermöglichen. Eine derartige Anordnung des Kontaktmaterials ist beispielsweise aus „IEEE TRANSACTIONS ON COMPONENTS, PACKAGING; AND MANUFACTURING TECHNOLOGY-PART A; VOL 18, NO. 1 , MARCH 1995, Seiten 82 ff bekannt.As a further measure which increases the reliability of a chip arrangement or a chip, it is known that contact material which is arranged for contacting the chip or the chip arrangement with a further component is arranged between the connection surfaces of the chip or the chip arrangement and the connection surfaces , to be arranged in a column-like manner in order to allow the greatest possible reduction of the stresses occurring in the contact area due to the different thermal expansion coefficients of the components that are in contact with one another. Such an arrangement of the contact material is described, for example, in “IEEE TRANSACTIONS ON COMPONENTS, PACKAGING; AND MANUFACTURING TECHNOLOGY-PART A; VOL 18, NO. 1, MARCH 1995, pages 82 ff.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Chipanordnung zu schaffen sowie ein Verfahren zur Herstellung einer Chipanordnung vorzuschlagen, die einerseits einfach herstellbar ist und sich andererseits durch eine große Zuverlässigkeit auszeichnet.The object of the present invention is to create a chip arrangement and to propose a method for producing a chip arrangement which, on the one hand, is easy to produce and, on the other hand, is distinguished by great reliability.
Zur Lösung dieser Aufgabe wird eine Chipanordnung mit den Merkmalen des Anspruchs 1 vorgeschlagen.To achieve this object, a chip arrangement with the features of claim 1 is proposed.
Bei der erfindungsgemäßen Chipanordnung ist die Umverdrahtungslage gegen die Oberfläche des Chips angeschmiegt angeordnet und mit einer Abstandslage aus einem nichtleitenden, als Vergußmaterial ausgebildeten Matrixmaterial abgedeckt, das in durchgängig ausgebildeten Materialaufnahmen Kontaktmaterialelemente aus einem Kontaktmaterial aufnimmt, derart, daß die Kontaktmaterialelemente auf den Anschlußkontakten derIn the chip arrangement according to the invention, the rewiring layer is nestled against the surface of the chip and covered with a spacer layer made of a non-conductive matrix material which is designed as a potting material and which receives contact material elements made of a contact material in continuously formed material receptacles, such that the contact material elements on the contacts of the
Umverdrahtungslage angeordnet sind und mit jeweils auf Kontaktflächen der Kontaktmaterialelemente angeordneten, erhöhten Kontaktmetallisierungen Verbindungskontaktanordnungen bilden.Rewiring layer are arranged and form connection contact arrangements with raised contact metallizations each arranged on contact surfaces of the contact material elements.
Die erfindungsgemäße Chipanordnung weist einen im Vergleich zu bekannten Chipanordnungen vereinfachten Aufbau auf, da die Umverdrahtungslage angeschmiegt gegen die Oberflächenkontur des Chips angeordnet werden kann, wobei möglicherweise hierdurch verursachte Unebenheiten der Oberfläche der Umverdrahtungslage durch die darauf angeord- nete Abstandslage ausgeglichen werden. Aufgrund der angeschmiegten Anordnung der Umverdrahtungslage entfällt die bislang für notwendig gehaltene Maßnahme, zwischen der Umverdrahtungslage und der Chipoberfläche einen Underfiller vorzusehen. Gleichzeitig ermöglicht die Abstandslage mit den darin aufgenommenen Kontaktmaterialelementen die Ausbildung von zwischen den Anschlußkontakten der Umverdrahtungslage und den erhöhten Kontaktmetallisierungen zur Außenkontaktierung der Chipanordnung angeordneten Distanzstücken, die aufgrund ihres Materialvolumens einen wirksamen Abbau der vorstehend erörterten thermisch bedingten Spannungen im Kontaktierungsbereich ermöglichen. Bedingt durch die Anordnung der Kontaktmaterialelemente in einer mechanisch abstützenden Matrixmateriai sind extrem schlanke Ausbildungen der Kontaktmaterialelemente möglich, die ohne die abstützende Wirkung des Matrixmaterials nicht über die notwendige mechanische Festigkeit verfügen würden.The chip arrangement according to the invention has a simplified structure in comparison to known chip arrangements, since the rewiring layer can be arranged nestled against the surface contour of the chip, any unevenness in the surface of the rewiring layer that is caused thereby being compensated for by the spacing layer arranged thereon. Due to the snug arrangement of the rewiring layer, the measure previously considered necessary to provide an underfiller between the rewiring layer and the chip surface is no longer necessary. At the same time, the spacing layer with the contact material elements accommodated therein enables the formation of spacers which are arranged between the connection contacts of the rewiring layer and the elevated contact metallizations for external contacting of the chip arrangement and which, because of their material volume, enable the thermally induced stresses in the contact area to be effectively reduced. Due to the arrangement of the contact material elements in a mechanically supporting matrix material, extremely slim designs of the contact material elements are possible which would not have the necessary mechanical strength without the supporting effect of the matrix material.
Bei einer vorteilhaften Ausführungsform der Chipanordnung bestehen die erhöhten Kontaktmetallisierungen der Verbindungskontaktanordnung aus einem Verbindungsmaterial mit einem im Vergleich zum Kontaktmaterial der Kontaktmaterialelemente niedrigen Schmelzpunkt Hierdurch wird sichergestellt, daß bei einer Kontaktierung der Chipanordnung auf einem Substrat oder mit einem weiteren Bauelement das Aufschmelzen der Kontaktmetallisierungen nicht gleichzeitig zu einem Aufschmelzen der Kontaktmaterialelemente führt. Als vorteilhaft erweist es sich auch, wenn die Kontaktflächen der. Kontaktmaterialelemente bündig in einer Oberfläche der Abstandslage angeordnet sind und die Kontaktflächen zusammen mit der Oberfläche eine plane Fläche bilden. Bei einer derartigen Ausgestaltung der Chipanord- nung ist die Aufbringung des Verbindungsmaterials zur Ausbildung der erhöhten Kontaktmetallisierungen besonders leicht mittels eines der herkömmlichen Verfahren, beispielsweise mittels eines Lötpastenauftrags, möglich.In an advantageous embodiment of the chip arrangement, the elevated contact metallizations of the connection contact arrangement consist of a connection material with a low melting point compared to the contact material of the contact material elements.This ensures that when the chip arrangement is contacted on a substrate or with a further component, the contact metallizations do not melt at the same time leads to melting of the contact material elements. It also proves to be advantageous if the contact surfaces of the. Contact material elements are arranged flush in a surface of the spacer layer and the contact surfaces together with the surface form a flat surface. With such a configuration of the chip arrangement, the application of the connecting material to form the elevated contact metallizations is particularly easily possible by means of one of the conventional methods, for example by means of a solder paste application.
Wenn ein den Chip und die Abstandslage aufweisender Lagenverbund auf der Seite der erhöhten Kontaktmetallisierungen eine konkav gekrümmte Oberfläche aufweist, läßt sich die hierdurch bewirkte Formelastizität der Chipanordnung vorteilhaft zu einem Abbau von Spannungen nutzen, die nach Kontaktierung der Chipanordnung mit einem Substrat oder einem Bauteil, das einen im Vergleich zur Chipanordnung größeren thermischen Ausdehnungskoeffizienten aufweist, entstehen können. Hierdurch wird also die Zuverlässigkeit der Chipanordnung erheblich erhöht.If a layer composite having the chip and the spacing layer has a concavely curved surface on the side of the raised contact metallizations, the resulting elasticity of the form of the chip arrangement can advantageously be used to reduce stresses that occur after contacting the chip arrangement with a substrate or a component that has a larger coefficient of thermal expansion compared to the chip arrangement. This increases the reliability of the chip arrangement considerably.
Das erfindungsgemäße Verfahren zur Herstellung einer Chipanordnung der vorstehend erläuterten Art weist die Merkmale des Anspruchs 5 auf.The method according to the invention for producing a chip arrangement of the type explained above has the features of claim 5.
Bei dem erfindungsgemäßen Verfahren erfolgt ausgehend von der Bereit- Stellung eines Chips und der Kontaktierung von Anschlußflächen desIn the method according to the invention, starting from the provision of a chip and the contacting of connection areas
Chips mit Chipkontakten einer Umverdrahtungslage eine Aufbringung von Kontaktmaterialelementen auf eine äußere Anschlußflächenanordnung definierende Anschlußkontakte der Umverdrahtungslage. Anschließend erfolgt die Aufbringung eines als Vergußmaterial ausgebildeten Matrix- materials auf die Umverdrahtungslage mit zumindest teilweise erfolgender Einbettung der Kontaktmaterialelemente. Hieran schließt sich die Ausbildung einer aus dem Matrixmaterial und den Kontaktmaterialelementen gebildeten Abstandslage durch einen das Matrixmaterial und die Kontaktmaterialelemente erfassenden Oberflächenabtrag zur Erzeugung einer im Matrixmaterial bündigen Anordnung von Kontaktflächen der Kontaktmaterialelemente an. Anschließend erfolgt die Aufbringung von Verbindungsmaterial zur Ausbildung von als äußere Verbindungskontakte dienenden erhöhten Kontaktmetallisierungen auf den Kontaktflächen der Kontaktmaterialelemente.Chips with chip contacts of a rewiring layer defining the application of contact material elements to an external connection pad arrangement of the rewiring layer. A matrix material designed as a potting material is then applied to the rewiring layer with the contact material elements being at least partially embedded. This is followed by the formation of a spacing layer formed from the matrix material and the contact material elements by means of a surface removal which detects the matrix material and the contact material elements in order to produce an arrangement of contact surfaces of the contact material elements which is flush with the matrix material. Subsequently, connecting material is applied to form ends that serve as external connecting contacts increased contact metallizations on the contact surfaces of the contact material elements.
Wenn die Kontaktmaterialelemente durch ein Umschmelzen eines zuvor auf die Anschlußkontakte aufgebrachten Kontaktmaterials gebildet wer- den, ist es möglich, sowohl die Kontaktmaterialelemente als auch die als äußere Verbindungskontake dienenden erhöhten Kontaktmetallisierungen in ein und demselben, konventionellen Verfahren auszubilden, was die Herstellung der gesamten Chipanordnung sehr vereinfacht.If the contact material elements are formed by remelting a contact material previously applied to the connection contacts, it is possible to form both the contact material elements and the elevated contact metallizations serving as external connection contacts in one and the same, conventional method, which is very important for the production of the entire chip arrangement simplified.
Als besonders vorteilhaft erweist es sich, wenn das Matrixmaterial als Fließmaterial auf die Umverdrahtungslage aufgebracht wird, da hierdurch eine besonders gute Anpassung an die Kontaktmaterialelemente durch eine die Kontaktmaterialelemente allseitig umschließende Einbettung möglich ist.It proves to be particularly advantageous if the matrix material is applied to the rewiring layer as a flowing material, since this enables particularly good adaptation to the contact material elements by embedding the contact material elements on all sides.
Wenn der Oberflächenabtrag zur Ausbildung der Abstandslage aus dem Matrixmaterial und den Kontaktmaterialelementen durch ein Schneidverfahren erfolgt, ist die Ausbildung einer planen Oberfläche der Abstandslage in besonders einfacher und schneller Weise möglich. Zur Durchführung des Schneidverfahrens kommt beispielsweise eine Fräsbearbeitung oder auch ein Glattschnitt durch die Abstandslage parallel zur Oberfläche des Chips in Frage.If the surface removal for forming the spacer layer from the matrix material and the contact material elements is carried out by a cutting process, the formation of a flat surface of the spacer layer is possible in a particularly simple and quick manner. To carry out the cutting process, for example, milling or a smooth cut through the spacing position parallel to the surface of the chip can be considered.
Bevorzugt erfolgt die Ausbildung der als äußere Verbindungskontakte dienenden erhöhten Kontaktmetallisierungen durch ein Umschmelzen eines zuvor auf die Kontaktflächen der Kontaktmaterialelemente aufgebrachten Verbindungsmaterials.The elevated contact metallizations serving as external connection contacts are preferably formed by remelting a connection material previously applied to the contact surfaces of the contact material elements.
Zur mechanischen Verstärkung der Umverdrahtungslage, insbesondere in dem Fall, daß die Umverdrahtungslage durch einen mit einer Leiterbahnstruktur versehenen Filmträger ausgebildet ist, erweist es sich als vorteilhaft, zur Ausbildung der die äußere Anschlußflächenanordnung definierenden Anschlußkontakte der Umverdrahtungslage eine Nickel aufweisen- de Auftragsschicht auf die Leiterbahnstruktur der Umverdrahtungslage aufzubringen. Darüber hinaus ermöglicht die Nickel-Auftragsschicht eine" erleichterte Kontaktierung der Anschlußkontakte mit dem Kontaktmaterial der Kontaktmaterialelemente.For the mechanical reinforcement of the rewiring layer, in particular in the event that the rewiring layer is formed by a film carrier provided with a conductor track structure, it has proven to be advantageous for forming the contact contacts of the rewiring layer which define the outer connection surface arrangement, a coating layer comprising nickel on the conductor track structure of the Rewiring layer to apply. In addition, the nickel application layer enables " easier contacting of the connection contacts with the contact material of the contact material elements.
Eine besonders bevorzugte Verfahrensvariante besteht darin, daß ein den Chip und die Umverdrahtungslage aufweisender Lagenverbund vor Aufbringung des Matrixmaterials einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips eine konvexe Flächenkrümmung aufweist, anschließend das Matrixmaterial in fließfähigem Zustand auf den Lagenverbund aufgebracht wird, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.A particularly preferred variant of the method is that a layer composite having the chip and the rewiring layer is subjected to a pretension before the matrix material is applied, such that the back of the chip has a convex surface curvature, then the matrix material is applied to the layer composite in a flowable state, and the layer composite for fixing the surface curvature of the layer composite is held under prestress until the matrix material has hardened or solidified.
Eine weitere Verfahrensvariante besteht darin, einen den Chip und die Umverdrahtungslage aufweisenden Lagenverbund nach Aufbringung des Matrixmaterials in fließfähigem Zustand einer Vorspannung auszusetzten, derart, daß die Rückseite des Chips eine konvexe Flächenkrümmung aufweist, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.Another method variant is to subject a layer composite having the chip and the rewiring layer to a prestress after the matrix material has been applied in the flowable state in such a way that the back of the chip has a convex surface curvature, and the layer composite to fix the surface curvature of the layer composite until hardening or Solidification of the matrix material is kept under tension.
Das Ergebnis beider vorgenannten Verfahrensvarianten ist eine Chip- anordnung mit einem aufgrund der fixierenden Wirkung des Matrixmaterials gekrümmten Lagenverbund. Durch die Krümmung des Lagenverbunds wird eine Formelastizität der Chipanordnung ermöglicht, die bei ebener Ausbildung des Lagenverbunds nicht vorhanden ist. Somit ist es möglich, daß die beispielsweise auf einem Substrat kontaktierte Chipanordnung bei einer Längenausdehnung des Substrats unter Rückstellung der Krümmung formelastisch verformbar ist, so daß die Kontaktstellen zwischen der Chipanordnung und dem Substrat mit einer geringeren Querkraft belastet werden, als dies bei einer ebenen Ausbildung des Lagenverbunds der Fall wäre. Die hieraus resultierende Spannungsreduzierung trägt erheblich zu einer Steigerung der Zuverlässigkeit der Chipanordnung bei.The result of both of the aforementioned method variants is a chip arrangement with a layer composite that is curved due to the fixing effect of the matrix material. The curvature of the layer composite enables the chip arrangement to be formally elastic, which is not present when the layer composite is level. It is thus possible that the chip arrangement contacted, for example, on a substrate can be deformed in a form-elastic manner when the substrate is extended in length while resetting the curvature, so that the contact points between the chip arrangement and the substrate are loaded with a lower transverse force than is the case with a planar configuration of the Layer network would be the case. The resulting voltage reduction contributes significantly to an increase in the reliability of the chip arrangement.
Schließlich besteht ein besonderer Vorteil des erfindungsgemäßen Verfah- rens darin, daß die Bereitstellung des Chips zusammen mit der Bereitstellung weiterer Chips in einem Waferverbund erfolgen kann, und einer Auflösung des Waferverbunds zur Herstellung vereinzelter Chipanordnungen erst nach Aufbringung des Matrixmaterials erfolgt. Da hierbei insbe- sondere die einen hohen apparativen und regelungstechnischen Aufwand erfordernde Handhabung vereinzelter Chips bei der Herstellung von Chipanordnungen entfällt, läßt sich die Herstellung derartiger Chipanordnungen erheblich vereinfachen.Finally, there is a particular advantage of the method according to the invention. Rens in that the provision of the chip can be done together with the provision of additional chips in a wafer assembly, and a dissolution of the wafer assembly for the production of individual chip arrangements takes place only after the matrix material has been applied. Since the handling of individual chips in the manufacture of chip arrangements, which requires a high outlay in terms of apparatus and control technology, is eliminated, the manufacture of such chip arrangements can be considerably simplified.
Bevorzugte Ausführungsformen der erfindungsgemäßen Chipanordnung unter Darstellung möglicher Varianten des erfindungsgemäßen Verfahrens werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:Preferred embodiments of the chip arrangement according to the invention, showing possible variants of the method according to the invention, are explained in more detail below with reference to the drawings. Show it:
Fig. 1 einen Chip in Querschnittdarstellung;1 shows a chip in cross section.
Fig. 2 eine Chipanordnung mit dem in Fig. 1 dargestellten Chip und einer auf die Chipoberfläche aufgebrachten Umverdrahtungslage;FIG. 2 shows a chip arrangement with the chip shown in FIG. 1 and a rewiring layer applied to the chip surface;
Fig. 3 die Chipanordnung gemäß Fig. 2 mit auf Anschlußkontakten der Umverdrahtungslage angeordneten Kontaktmaterialelementen;3 shows the chip arrangement according to FIG. 2 with contact material elements arranged on connection contacts of the rewiring layer;
Fig. 4 die Chipanordnung gemäß Fig. 3 mit einer die Kontaktmaterialelemente einbettenden Matrixmaterial;4 shows the chip arrangement according to FIG. 3 with a matrix material embedding the contact material elements;
Fig. 5 die in Fig. 4 dargestellte Chipanordnung nach einem Oberflä- chenabtrag der Materialmatrix zur Ausbildung einer Abstandslage;5 shows the chip arrangement shown in FIG. 4 after a surface removal of the material matrix to form a spacing layer;
Fig. 6 die in Fig. 5 dargestellte Chipanordnung mit auf Kontaktflächen der Kontaktmaterialelemente angeordneten Kontaktmetallisierungen;6 shows the chip arrangement shown in FIG. 5 with contact metallizations arranged on contact surfaces of the contact material elements;
Fig. 7 die in Fig. 6 dargestellte Chipanordnung mit konkav ge- krümmter Anordnung der Abstandslage zur Ausbildung einer Chipanordnung mit insgesamt gekrümmtem Lagenverbund;7 shows the chip arrangement shown in FIG. 6 with a concavely curved arrangement of the spacing layer to form a chip arrangement with an overall curved layer composite;
Fig. 8 die in Fig. 7 dargestellte Chipanordnung nach Kontaktierung mit einem Substrat; Fig. 9 die in Fig. 8 dargestellte Chipanordnung nach einer langs- dehnung des SubstratsFIG. 8 shows the chip arrangement shown in FIG. 7 after contacting a substrate; 9 shows the chip arrangement shown in FIG. 8 after elongation of the substrate
Fig. 1 zeigt in einer Querschnittdarstellung einen Chip 20 mit auf einer Chipoberflache 21 angeordneten Anschlußflachen 22 einer peripheren Anschlußflachenanordnung 23 des Chips Zur elektrischen Isolierung ist die Chipoberflache 21 mit Ausnahme der Anschlußflachen 22 mit einer Passivierungsschicht 24 versehen1 shows a cross section of a chip 20 with connection areas 22 of a peripheral connection area arrangement 23 of the chip arranged on a chip area 21. For the electrical insulation, the chip area 21, with the exception of the connection areas 22, is provided with a passivation layer 24
Ausgehend von dem in Fig. 1 dargestellten Chip 20 wird nachfolgend unter Bezugnahme auf die Fig. 2 bis 5 die Herstellung einer in den Fig. 6 bzw 7 dargestellten Chipanordnung 25, 26 beschriebenStarting from the chip 20 shown in FIG. 1, the manufacture of a chip arrangement 25, 26 shown in FIGS. 6 and 7 is described below with reference to FIGS. 2 to 5
Hierzu erfolgt zunächst die Anordnung einer Umverdrahtungslage 27 auf der Chipoberflache 21 des Chips 20 Die Umverdrahtungslage 27 weist im vorliegenden Fall einen Folientrager 28 auf, der mit einer Leiterbahnstruktur 29 versehen ist Die Leiterbahnstruktur 29 des Folientrager 28 weist gegenüberliegend den Anschlußflachen 22 des Chips 20 hier nicht naher dargestellte Chipkontakte auf, die mit einer Kontaktmetallisierung zur erleichterten Kontaktierung mit den Anschlußflachen 22 des Chips 20 versehen sein können Umgekehrt ist es auch möglich, die Anschlußflachen 22 des Chips mit einer derartigen Kontaktmetallisierung zu versehen Auf der von der Chipoberflache 21 abgewandten Seite des Folientragers 28 weist die Leiterbahnstruktur 29 Anschlußkontakte 30 zur Definition einer äußeren Anschlußflachenanordnung 3 1 auf, die, wie aus Fig. 2 ersichtlich ist, von der Anschlußflachenanordnung 23 des Chips abweichend ausgebildet ist und im vorliegenden Fall ausgehend von der periphe- ren, also längs der Chiprander verlaufenden Anschlußflachenanordnung 23 des Chips 20, zu einer gleichmaßig über die Oberflache 21 des Chips 20 verteilten Anschlußflachenanordnung fuhrtFor this purpose, a rewiring layer 27 is first arranged on the chip surface 21 of the chip 20. In the present case, the rewiring layer 27 has a film carrier 28 which is provided with a conductor track structure 29. The conductor track structure 29 of the film carrier 28 does not have the connection surfaces 22 of the chip 20 opposite here Chip contacts shown in more detail, which can be provided with a contact metallization for easier contacting with the connection areas 22 of the chip 20. Conversely, it is also possible to provide the connection areas 22 of the chip with such a contact metallization on the side of the film carrier 28 facing away from the chip surface 21 the conductor track structure 29 has connection contacts 30 for defining an outer connection surface arrangement 3 1 which, as can be seen from FIG. 2, is configured differently from the connection surface arrangement 23 of the chip and in the present case starting from the peripheral one , that is to say along the edge of the connection area 23 of the chip 20, leads to an evenly distributed area over the surface 21 of the chip 20
Auf den Anschlußkontakten 30 der Anschlußflachenanordnung 3 1 ist im vorliegenden Fall eine Nickel aufweisende erhöhte Kontaktmetallisierung 32 aufgebracht, die einerseits für eine mechanische Stabilisierung der filigranen Leiterbahnstruktur 29 der Umverdrahtungslage 27 sorgt, und andererseits eine erleichterte und qualitativ verbesserte Kontaktierung derIn the present case, a nickel-containing raised contact metallization 32 is applied to the connection contacts 30 of the connection surface arrangement 3 1, which on the one hand ensures mechanical stabilization of the filigree conductor track structure 29 of the rewiring layer 27, and on the other hand easier and qualitatively improved contacting of the
Anschlußkontakte 30 der Umverdrahtungslage 27 mit in Fig. 3 dargestellten Kontaktmaterialelementen 33 ermöglicht.Connection contacts 30 of the rewiring layer 27 with contact material elements 33 shown in Fig. 3 enables.
Die Kontaktmaterialelemente 33 sind im vorliegenden Fall aus einem im Lotpastendruck auf die Anschlußkontakte 30 bzw. die darauf angeordneten Kontaktmetallisierungen 32 der Umverdrahtungslage 27 aufgebrachten Kontaktmaterial 34 gebildet, das nach Aufbringen auf die Kontaktmetallisierungen 32 durch einen Reflow-Prozeß in die in Fig. 3 dargestellte Form überführt wird, wobei gleichzeitig eine stoffschlüssige Verbindung zwi- sehen dem Kontaktmaterial 34 der Kontaktmaterialelemente 33 und den Kontaktmetallisierungen 32 hergestellt wird. Für die Auswahl des Kontaktmaterials 34 bietet sich aus Gründen, die nachfolgend noch näher erläutert werden, eine relativ hochschmelzende Lotlegierung, wie beispielsweise PbSn 95/5 oder SnAg 3 ,5, an.The contact material elements 33 are formed in the present case from a contact material 34 applied in solder paste printing to the connection contacts 30 or the contact metallizations 32 of the rewiring layer 27 arranged thereon, which after application to the contact metallizations 32 by a reflow process into the form shown in FIG. 3 is transferred, at the same time a cohesive connection is established between the contact material 34 of the contact material elements 33 and the contact metallizations 32. For reasons that will be explained in more detail below, a relatively high-melting solder alloy, such as PbSn 95/5 or SnAg 3, 5, is appropriate for the selection of the contact material 34.
Ausgehend von der in Fig. 3 dargestellten Konfiguration erfolgt, wie aus Fig. 4 hervorgeht, der Auftrag eines fließfähigen Matrixmaterials 35 aus einem nichtleitendem Kunststoff, beispielsweise aus einem Epoxidharz, das im vorliegenden Fall bis zur völligen Abdeckung der Kontaktmaterialelemente 33 auf die Umverdrahtungslage 27 aufgebracht wird.Starting from the configuration shown in FIG. 3, as is apparent from FIG. 4, a flowable matrix material 35 is applied from a non-conductive plastic, for example from an epoxy resin, which in the present case is applied to the rewiring layer 27 until the contact material elements 33 are completely covered becomes.
Nach Aushärtung bzw. Erstarrung des Matrixmaterials 35 wird ein Oberflächenabtrag zur Erzeugung einer mit einer ebenen Oberfläche 36 versehenen, die Kontaktmaterialelemente 33 umfassenden Abstandslage 37 durchgeführt (Fig. 5). Dieser Oberflächenabtrag kann durch eine Fräsbearbeitung oder auch durch einen parallel zur Chipoberflache 21 geführten Schnitt erfolgen. Durch den Oberflächenabtrag werden ebene Kontaktflächen 38 der Kontaktmaterialelemente 33 erzeugt, die bündig in der Oberfläche 36 angeordnet sind.After the matrix material 35 has hardened or solidified, a surface removal is carried out to produce a spacer layer 37 provided with a flat surface 36 and comprising the contact material elements 33 (FIG. 5). This surface removal can be carried out by milling or also by a cut made parallel to the chip surface 21. The surface removal creates flat contact surfaces 38 of the contact material elements 33, which are arranged flush in the surface 36.
Wie Fig. 6 zeigt, erfolgt ausgehend von der in Fig. 5 dargestellten Konfiguration die Anordnung von erhöhten Kontaktmetallisierungen 39 auf den Kontaktflächen 38 der Kontaktmaterialelemente 33. Hierzu kann, wie schon zuvor bei der Herstellung der Kontaktmaterialelemente 33, ein Lotpastendruck zum Auftrag eines zur Herstellung der Kontaktmetallisierungen 39 verwendeten Verbindungsmaterials 40 eingesetzt werden. Die Form sowie die stoffschlüssige Verbindung der Kontaktmetallisierungen 39 kann dann wieder durch einen Reflow-Prozeß bewirkt werden. Wenn bei der Auswahl des Verbindungsmaterials 40 ein im Vergleich zumAs shown in FIG. 6, starting from the configuration shown in FIG. 5, elevated contact metallizations 39 are arranged on the contact surfaces 38 of the contact material elements 33. As in the case of the manufacture of the contact material elements 33, one can do this Solder paste printing can be used to apply a connecting material 40 used to produce the contact metallizations 39. The shape and the integral connection of the contact metallizations 39 can then again be brought about by a reflow process. If in the selection of the connecting material 40 a compared to the
Kontaktmaterial 34 niedrigschmelzendes Lotmaterial, wie beispielsweise PbSn 40/60, verwendet wird, ist es möglich, den Reflow ohne Beeinträchtigung, insbesondere ohne ein Aufschmelzen der Kontaktmaterialelemente 33 durchzuführen.Contact material 34 low-melting solder material, such as PbSn 40/60, is used, it is possible to carry out the reflow without impairment, in particular without melting the contact material elements 33.
Die in Fig. 6 dargestellte Chipanordnung 25 kann nun, wie in der SMD- (Surface-Mounted-Device)Technik üblich, mit den Verbindungskontakte darstellenden erhöhten Kontaktmetallisierungen 39 auf zugeordnete, hier nicht dargestellte Anschlußflächen eines Substrats plaziert und durch einen weiteren Reflow-Prozeß mit dem Substrat kontaktiert werden.The chip arrangement 25 shown in FIG. 6 can now, as is customary in SMD (Surface Mounted Device) technology, be placed with the increased contact metallizations 39 representing the connection contacts on assigned connection surfaces of a substrate (not shown here) and by a further reflow process be contacted with the substrate.
Aufgrund der übereinander liegenden Stapelanordnung der Kontaktmaterialelemente 33 und der Kontaktmetallisierungen 39 werden insgesamt, jeweils aus einem Kontaktmaterialelement 33 und einer Kontaktmetallisierung 39 gebildete Verbindungskontaktanordnungen 41 geschaffen, die ein im Vergleich mit den Kontaktmetallisierungen 39 erheblich vergrößertes Materialvolumen aufweisen, wodurch Spannungen aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten der Chipanordnung und des mit der Chipanordnung verbundenen Substrats im Materialvolumen der Verbindungskontaktanordnungen 41 abgebaut werden können, bevor sie die Chipanordnung erreichen.Due to the stacked arrangement of the contact material elements 33 and the contact metallizations 39, a total of connection contact arrangements 41, each formed from a contact material element 33 and a contact metallization 39, are created, which have a considerably increased material volume in comparison with the contact metallizations 39, as a result of which stresses due to different thermal expansion coefficients of the chip arrangement and the substrate connected to the chip arrangement can be degraded in the material volume of the connection contact arrangements 41 before they reach the chip arrangement.
Wie aus Fig. 6 ferner deutlich wird, ermöglicht die Chipanordnung 25 nicht nur einen wirksamen Spannungsabbau innerhalb der Verbindungskontaktanordnungen 41 , wobei das Matrixmaterial 35 mechanisch stützend wirkt, so daß beispielsweise die Kontaktmaterialelemente 33 hochgradig duktil ausgeführt werden können, sondern darüber hinaus auch gleichzei- tig einen völlig gekapselten Aufbau der Chipanordnung mit einer nach außen hin durch das Matrixmaterial 35 vollständig versiegelten Chipoberfläche 21. In den Fig. 7 bis 9 ist die Chipanordnung 26 dargestellt, die einen im wesentlichen aus dem Chip 20, der Umverdrahtungslage 27 und derAs is also clear from FIG. 6, the chip arrangement 25 not only enables an effective voltage reduction within the connection contact arrangements 41, the matrix material 35 acting mechanically so that, for example, the contact material elements 33 can be made highly ductile, but also at the same time a completely encapsulated structure of the chip arrangement with a chip surface 21 completely sealed to the outside by the matrix material 35. 7 to 9, the chip arrangement 26 is shown, which essentially consists of the chip 20, the rewiring layer 27 and the
Abstandslage 37 zusammengesetzten und bezogen auf die Oberfläche 36 der Abstandslage 37 gekrümmten Lagenverbund 42 aufweisen. Dabei wird die gekrümmte Anordnung dadurch erzeugt, daß eine entsprechend gekrümmte Anordnung des Chips 20 bzw. des aus dem Chip 20 und der Umverdrahtungslage 27 durch Aufbringen einer Vorspannung erzeugte gekrümmte Lagenanordnung durch das Matrixmaterial 35 fixiert wird. Dies kann beispielsweise dadurch geschehen, daß, wie in Fig. 7 durch die Pfeile 43 angedeutet, der Chip 20 mit der darauf angeordneten Umverdrahtungslage 27 aus der Ebene ausgelenkt wird und in dieser Position nach Auftrag des in einem fließfähigen Zustand befindlichen Matrixmaterials 35 bis zur Aushärtung des Matrixmaterials gehalten wird. Wenn nun die Druckeinspannung gelöst wird, verbleibt die Chipanordnung aufgrund der fixierenden Wirkung des Matrixmaterials 35 in dem gekrümmten Zustand.Spacer layer 37 composed and with respect to the surface 36 of the spacer layer 37 curved layer composite 42. The curved arrangement is produced in that a correspondingly curved arrangement of the chip 20 or of the curved layer arrangement generated from the chip 20 and the rewiring layer 27 by applying a bias is fixed by the matrix material 35. This can be done, for example, in that, as indicated by the arrows 43 in FIG. 7, the chip 20 with the rewiring layer 27 arranged thereon is deflected out of the plane and in this position after application of the matrix material 35 which is in a flowable state until hardening of the matrix material is held. If the pressure clamping is now released, the chip arrangement remains in the curved state due to the fixing effect of the matrix material 35.
Wie Fig. 8 zeigt, kann nunmehr die Chipanordnung 26 durch einen Re- flow-Vorgang über die Kontaktmetallisierungen 39 mit zugeordneten Anschlußkontakten 44 eines Substrats 45 verbunden werden. Erfolgt nunmehr, wie in Fig. 9 dargestellt, im Betrieb der Chipanordnung 26 eine thermisch bedingte Längenausdehnung des Substrats 45 ausgehend von einer Länge 1 um einen Betrag δl, so wird die Chipanordnung 26 unter Überwindung der formelastischen Rückstellkräfte ausgehend von der gekrümmten Anordnung des Lagenverbunds 42 (Fig. 8) in eine ebene Anordnung des Lagenverbunds 42 (Fig. 9) unter Aufrechterhaltung des Verbindungskontakts zwischen den Kontaktmetallisierungen 39 und den Anschiußkontakten 44 des Substrats 45 überführt. Dabei sind notwendige Höhenänderungen δh der Kontaktmetallisierungen 39 ausgehend von einer Höhe h bzw. hi zu einer Höhe h + δh bzw. hi - δh aufgrund des duktilen Werkstoffverhaltens der Kontaktmetallisierungen 39 sowie auch der Kontaktmaterialelemente 33 möglich.As shown in FIG. 8, the chip arrangement 26 can now be connected to associated connection contacts 44 of a substrate 45 by means of a reflow process via the contact metallizations 39. If, as shown in FIG. 9, a thermally induced length expansion of the substrate 45 starting from a length 1 by an amount δ1 takes place during operation of the chip arrangement 26, the chip arrangement 26 is overcome by overcoming the form-elastic restoring forces based on the curved arrangement of the layer composite 42 (FIG. 8) transferred into a flat arrangement of the layer composite 42 (FIG. 9) while maintaining the connection contact between the contact metallizations 39 and the connection contacts 44 of the substrate 45. Necessary changes in height δh of the contact metallizations 39 starting from a height h or hi to a height h + δh or hi − δh are possible due to the ductile material behavior of the contact metallizations 39 and also of the contact material elements 33.
Um die in den Fig. 8 und 9 dargestellte Anpassung der Chipanordnung 26 an eine Längendehnung δl des Substrats möglichst optimal vornehmen zu können, erweist es sich als vorteilhaft, wenn der Ausdehnungskoeffizient sowie der Biegemodul des ausgehärteten bzw. erstarrten Matrixmaterials 35 auf die durch die Chipanordnung 26 einerseits und das Substrat 45 andererseits gegebene Materialpaarung eingestellt wird. So läßt sich beispielsweise aufgrund des relativ geringen Biegemoduls von Silicon bei einer Verwendung von Silicon als Matrixmaterial nur eine relativ geringe Vorspannung erzielen, wohingegen durch die Verwendung eines Epoxidharzes als Matrixmaterial eine relativ große Vorspannung möglich ist. For the adaptation of the chip arrangement 26 shown in FIGS. 8 and 9 To be able to optimally make a longitudinal expansion δl of the substrate, it proves to be advantageous if the expansion coefficient and the flexural modulus of the hardened or solidified matrix material 35 are set to the material pairing given by the chip arrangement 26 on the one hand and the substrate 45 on the other hand. For example, due to the relatively low flexural modulus of silicone, only a relatively low prestress can be achieved when silicone is used as the matrix material, whereas a relatively large prestress is possible by using an epoxy resin as the matrix material.

Claims

Patentansprüche claims
1. Chipanordnung mit einem Chip und einer Umverdrahtungslage aufweisend eine Leiterbahnstruktur mit Anschlußflächen des Chips gegenüberliegend angeordneten Chipkontakten und vom Chip abgewandt angeordneten Anschlußkontakten zur Definition einer äußeren Anschlußflächenanordnung der Chipanordnung, dadurch g ek ennzeichnet , daß die Umverdrahtungslage (27) gegen die Chipoberflache (21) angeschmiegt angeordnet ist und mit einer Abstandslage (37) aus einem nichtleitenden, als Vergußmaterial ausgebildeten Matrixmaterial (35) abgedeckt ist, das in durchgängig ausgebildeten Materialaufnahmen Kontaktmaterialelemente (33) aus einem Kontaktmaterial (34) aufnimmt, derart, daß die Kontaktmaterialelemente auf den Anschlußkontakten (30) der Umverdrahtungslage (27) angeordnet sind und mit jeweils auf Kontaktflächen (38) der Kontaktmaterialelemente (33) angeordneten, erhöhten Kontaktmetallisierungen (39) Verbindungskontaktanordnungen (41) bilden.1. Chip arrangement with a chip and a rewiring layer comprising a conductor track structure with connection surfaces of the chip arranged opposite the chip contacts and connection contacts arranged away from the chip for defining an outer connection surface arrangement of the chip arrangement, characterized in that the rewiring layer (27) against the chip surface (21) is nestled and covered with a spacer layer (37) made of a non-conductive matrix material (35) designed as a potting material, which receives contact material elements (33) made of a contact material (34) in consistently formed material receptacles such that the contact material elements on the connection contacts ( 30) of the rewiring layer (27) are arranged and form connection contact arrangements (41) with raised contact metallizations (39) each arranged on contact surfaces (38) of the contact material elements (33).
2. Chipanordnung nach Anspruch 1, dadurch g ek ennz ei chn et , daß die Kontaktmetallisierungen (39) aus einem Verbindungsmaterial (40) mit einem im Vergleich zum Kontaktmaterial (34) der Kontaktmaterialelemente (33) niedrigen Schmelzpunkt bestehen.2. Chip arrangement according to claim 1, characterized g ek ennz ei chn et that the contact metallizations (39) consist of a connecting material (40) with a compared to the contact material (34) of the contact material elements (33) low melting point.
3. Chipanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kontaktflächen (38) der Kontaktmaterialelemente (33) bündig in einer Oberfläche (36) der Abstandslage (37) angeordnet sind und die Kontaktflächen (38) zusammen mit der Oberfläche (36) eine plane Fläche bilden. 3. Chip arrangement according to claim 1 or 2, characterized in that the contact surfaces (38) of the contact material elements (33) are arranged flush in a surface (36) of the spacer layer (37) and the contact surfaces (38) together with the surface (36) form a flat surface.
4. Chipanordnung nach einem oder mehreren der vorangehenden4. Chip arrangement according to one or more of the preceding
Ansprüche, dadurch gekennzeichnet , daß ein den Chip (20) und die Abstandslage (37) aufweisender La- genverb (42) und auf der Seite der Kontaktmetallisierungen (39) eine konkav gekrümmte Oberfläche aufweist.Claims, characterized in that a layer verb (42) having the chip (20) and the spacing layer (37) and on the side of the contact metallizations (39) has a concavely curved surface.
5. Verfahren zur Herstellung einer Chipanordnung nach einem der Ansprüche 1 bis 4, g ek ennze i c hnet durch die Verfahrensschritte: - Bereitstellung eines Chips (20) und Kontaktierung von Anschlußflächen (22) des Chips mit Chipkontakten einer Umverdrahtungslage (27),5. A method for producing a chip arrangement according to one of claims 1 to 4, g ek ennze i c hnet by the method steps: - providing a chip (20) and contacting connection surfaces (22) of the chip with chip contacts of a rewiring layer (27)
- Aufbringung von Kontaktmaterialelementen (33) auf eine äußere Anschlußflächenanordnung (31) definierende Anschlußkontakte (30) der Umverdrahtungslage (27),- Application of contact material elements (33) to an external connection surface arrangement (31) defining connection contacts (30) of the rewiring layer (27),
- Aufbringung eines Matrixmaterials (35) auf die Umverdrahtungslage (27) mit zumindest teilweise erfolgender Einbettung der Kontaktmaterialelemente (33),- applying a matrix material (35) to the rewiring layer (27) with at least partially embedding the contact material elements (33),
- Ausbildung einer aus dem Matrixmaterial (35) und den Kontakt- materialelementen (33) gebildeten Abstandslage (37) durch einen das Matrixmaterial und die Kontaktmaterialelemente erfassenden Oberflächenabtrag zur Erzeugung einer im Matrixmaterial bündigen Anordnung von Kontaktflächen (38) der Kontaktmaterialelemente, und - Aufbringung von Verbindungsmaterial (40) zur Ausbildung erhöhter Kontaktmetallisierungen (39) auf den Kontaktflächen (38) der Kontaktmaterialelemente (33).- Forming a spacing layer (37) formed from the matrix material (35) and the contact material elements (33) by means of a surface removal which detects the matrix material and the contact material elements in order to produce an arrangement of contact surfaces (38) of the contact material elements which is flush with the matrix material, and - Application of Connection material (40) for forming raised contact metallizations (39) on the contact surfaces (38) of the contact material elements (33).
6. Verfahren nach Anspruch 5, dadurch gekennzei chnet, daß die Kontaktmaterialelemente (33) durch ein Umschmelzen eines zuvor auf die Anschlußkontakte (30) aufgebrachten Kontaktmateri- als (34) gebildet werden.6. The method according to claim 5, characterized in that the contact material elements (33) by remelting a previously applied to the terminal contacts (30) contact material are formed as (34).
7. Verfahren nach Anspruch 5 oder 6, dadurch g ekennz ei chnet , daß das Matrixmaterial (35) als Fließmaterial auf die Umverdrah- tungslage (27) aufgebracht wird.7. The method according to claim 5 or 6, characterized g ekennz ei chnet that the matrix material (35) is applied as a flowing material on the rewiring layer (27).
8. Verfahren nach Anspruch 5, dadurch g ekennzei chnet , daß der Oberflächenabtrag zur Ausbildung der Abstandslage (37) aus dem Matrixmaterial (35) und den Kontaktmaterialelementen (33) durch ein Schneidverfahren erfolgt.8. The method according to claim 5, characterized in that the surface removal to form the spacer layer (37) from the matrix material (35) and the contact material elements (33) is carried out by a cutting process.
9. Verfahren nach einem oder mehreren der Ansprüche 5 bis 8, dadurch g ek ennzei c hnet , daß die erhöhten Kontaktmetallisierungen (39) durch ein Umschmelzen eines zuvor auf die Kontaktflächen (38) der Kontaktma- terialelemente (33) aufgebrachten Verbindungsmaterials (40) gebildet werden.9. The method according to one or more of claims 5 to 8, characterized in that the elevated contact metallizations (39) are obtained by remelting a connecting material (40) previously applied to the contact surfaces (38) of the contact material elements (33). be formed.
10. Verfahren nach Anspruch 5, dadurch gek e nnz ei c hnet , daß zur Ausbildung der die äußere Anschlußflächenanordnung (31) definierenden Anschlußkontakte (30) der Umverdrahtungslage (27) eine Nickel aufweisende Auftragsschicht (32) auf die Leiterbahnstruktur (29) der Umverdrahtungslage aufgebracht wird.10. The method according to claim 5, characterized in that the connection contacts (30) of the rewiring layer (27) defining the outer pad arrangement (31) define an application layer (32) having a nickel layer on the conductor structure (29) of the rewiring layer is applied.
11. Verfahren nach einem oder mehreren der Ansprüche 5 bis 10, dadurch gekennzei c hnet , daß ein den Chip (20) und die Umverdrahtungslage (27) aufweisender Lagenverbund (42) vor Aufbringung des Matrixmaterials (35) einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips (20) eine konvexe Flächenkrümmung aufweist, anschließend das Matrixmaterial (35) in fließfähigem Zustand auf den La^genver-- bund aufgebracht wird, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Marixmaterials (35) unter Vorspannung gehalten wird.11. The method according to one or more of claims 5 to 10, characterized in that a layer composite (42) having the chip (20) and the rewiring layer (27) is subjected to a pretension before application of the matrix material (35), such that that the back of the chip (20) has a convex surface curvature, then the matrix material (35) is applied to the composite in flowable state La ^ genver--, and the layered composite for fixing the surface curvature of the layered composite is held under pretension to the curing or solidification of the Marixmaterials (35).
12. Verfahren nach einem oder mehreren der Ansprüche 5 bis 10, dadurch g e k ennzei chnet , daß ein den Chip (20) und die Umverdrahtungslage (27) aufweisender Lagenverbund (42) nach Aufbringung des Matrixmaterials (35) in fließfähigem Zustand einer Vorspannung ausgesetzt wird, derart, daß die Rückseite des Chips (20) eine konvexe Flächenkrümmung aufweist, und der Lagenverbund zur Fixierung der Flächenkrümmung des Lagenverbunds bis zur Aushärtung oder Erstarrung des Matrixmaterials unter Vorspannung gehalten wird.12. The method according to one or more of claims 5 to 10, characterized gekennzei chnet that a chip (20) and the rewiring layer (27) having layer composite (42) after application of the matrix material (35) in a flowable state is subjected to a bias , such that the back of the chip (20) has a convex surface curvature, and the layer composite for fixing the surface curvature of the layer composite is held under tension until the matrix material has hardened or solidified.
13. Verfahren nach einem oder mehreren der Ansprüche 5 bis 12, dadurch g e kennzei chnet , daß die Bereitstellung des Chips (20) zusammen mit der Bereitstellung weiterer Chips in einem Waferverbund erfolgt und eine Auflösung des Waferverbunds zur Herstellung vereinzelter Chipanordnungen (25, 26) erst nach Aufbringung des Matrixmaterials (35) erfolgt. 13. The method according to one or more of claims 5 to 12, characterized in that the provision of the chip (20) takes place together with the provision of further chips in a wafer assembly and a dissolution of the wafer assembly for the production of individual chip arrangements (25, 26) only after the matrix material (35) has been applied.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620088B1 (en) * 1998-10-06 2006-09-06 가시오게산키 가부시키가이샤 Method for production of semiconductor package
WO2011020038A3 (en) * 2009-08-13 2011-04-14 Qualcomm Incorporated Interconnect structure with elements of varying height or different materials that allows a balanced stress to prevent thin die warpage

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
EP0357064A2 (en) * 1988-09-02 1990-03-07 Kabushiki Kaisha Toshiba Metal bump type semiconductor device and method for manufacturing the same
JPH0845990A (en) * 1994-07-28 1996-02-16 Mitsubishi Electric Corp Production of resin sealed semiconductor device
EP0704900A2 (en) * 1994-09-30 1996-04-03 Nec Corporation Film carrier semiconductor device
DE19610302A1 (en) * 1995-03-30 1996-10-02 Mitsubishi Electric Corp Semiconductor encapsulation with numerous, external, intermediate connectors
JPH08298264A (en) * 1995-04-27 1996-11-12 Hitachi Ltd Electronic circuit device
JPH08330472A (en) * 1995-05-31 1996-12-13 Toppan Printing Co Ltd Semiconductor device and its manufacture
JPH09172036A (en) * 1995-12-19 1997-06-30 Toshiba Corp Manufacturing method for semiconductor package device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
EP0357064A2 (en) * 1988-09-02 1990-03-07 Kabushiki Kaisha Toshiba Metal bump type semiconductor device and method for manufacturing the same
JPH0845990A (en) * 1994-07-28 1996-02-16 Mitsubishi Electric Corp Production of resin sealed semiconductor device
EP0704900A2 (en) * 1994-09-30 1996-04-03 Nec Corporation Film carrier semiconductor device
DE19610302A1 (en) * 1995-03-30 1996-10-02 Mitsubishi Electric Corp Semiconductor encapsulation with numerous, external, intermediate connectors
JPH08298264A (en) * 1995-04-27 1996-11-12 Hitachi Ltd Electronic circuit device
JPH08330472A (en) * 1995-05-31 1996-12-13 Toppan Printing Co Ltd Semiconductor device and its manufacture
JPH09172036A (en) * 1995-12-19 1997-06-30 Toshiba Corp Manufacturing method for semiconductor package device

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 096, no. 006 28 June 1996 (1996-06-28) *
PATENT ABSTRACTS OF JAPAN vol. 097, no. 003 31 March 1997 (1997-03-31) *
PATENT ABSTRACTS OF JAPAN vol. 097, no. 004 30 April 1997 (1997-04-30) *
PATENT ABSTRACTS OF JAPAN vol. 097, no. 010 31 October 1997 (1997-10-31) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620088B1 (en) * 1998-10-06 2006-09-06 가시오게산키 가부시키가이샤 Method for production of semiconductor package
WO2011020038A3 (en) * 2009-08-13 2011-04-14 Qualcomm Incorporated Interconnect structure with elements of varying height or different materials that allows a balanced stress to prevent thin die warpage
US8076762B2 (en) 2009-08-13 2011-12-13 Qualcomm Incorporated Variable feature interface that induces a balanced stress to prevent thin die warpage

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