WO2000028519A1 - Circuit d'agrandissement d'images - Google Patents

Circuit d'agrandissement d'images Download PDF

Info

Publication number
WO2000028519A1
WO2000028519A1 PCT/JP1999/006124 JP9906124W WO0028519A1 WO 2000028519 A1 WO2000028519 A1 WO 2000028519A1 JP 9906124 W JP9906124 W JP 9906124W WO 0028519 A1 WO0028519 A1 WO 0028519A1
Authority
WO
WIPO (PCT)
Prior art keywords
coefficient
value
signal
output
image
Prior art date
Application number
PCT/JP1999/006124
Other languages
English (en)
French (fr)
Inventor
Toru Aida
Hideyuki Ohmori
Original Assignee
Fujitsu General Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu General Limited filed Critical Fujitsu General Limited
Priority to US09/831,461 priority Critical patent/US6970204B1/en
Priority to CA002351206A priority patent/CA2351206C/en
Priority to AU63695/99A priority patent/AU754190B2/en
Priority to EP99951219A priority patent/EP1134722A4/en
Publication of WO2000028519A1 publication Critical patent/WO2000028519A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformation in the plane of the image
    • G06T3/40—Scaling the whole image or part thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/391—Resolution modifying circuits, e.g. variable screen formats
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0421—Horizontal resolution change

Definitions

  • the present invention is used, for example, when enlarging a normal screen having an aspect ratio (Aspect Ratio) of 4: 3 on a wide-screen display panel having an aspect ratio of 16: 9.
  • the present invention relates to an image enlargement processing circuit for extending sampled and input image data in the horizontal direction so as to enlarge and display the image.
  • the display panel includes, for example, a PDP (Plasma Display Panel). Background art
  • an image enlargement processing circuit for expanding the original image source in the horizontal direction is required.
  • the conventional image enlargement processing circuit expands the input image data at a constant magnification in the horizontal direction, or expands the input image data so that the magnification increases toward both ends in the horizontal direction.
  • N represents an integer of 2 or more.
  • the magnification increases as each region obtained by dividing the display image into n equal parts moves to both ends in the horizontal direction.
  • the displayed image is simply enlarged, it is not possible to enlarge the displayed image horizontally by an arbitrary magnification in each area divided into n equal parts, and it is not possible to exhibit various video effects.
  • the present invention has been made in view of the above-described problems, and can display a display image in a horizontal direction at an arbitrary magnification with respect to each area obtained by equally dividing the display image into n parts, and can exert various video effects. It is an object to provide an image enlargement processing circuit.
  • a video such as a panoramic picture is displayed by increasing the magnification of each area where the display image is divided into n equal parts at both ends, and as the magnification of each area where the display image is divided into n equals both ends.
  • the purpose is to enable various video effects to be exhibited, such as displaying images as if they were passed through a fish-eye lens by reducing the size. Disclosure of the invention
  • the present invention relates to an image enlargement processing circuit for extending a sampled and input image data in a horizontal direction in order to enlarge and display a display image in a horizontal direction, comprising: an image memory for storing input image data;
  • the coefficient storage unit pre-stores the filter coefficient corresponding to the enlargement ratio of the image, the area width w set for dividing the display screen into n equal parts, and the enlargement ratio set for each of the n areas.
  • a non-linear enlargement ratio control unit that outputs an enable signal for reading the corresponding image data from the memory and outputs a coefficient selection address for reading the corresponding filter coefficient from the coefficient storage unit; and a coefficient storage unit.
  • w represents the set numerical value.
  • the non-linear enlargement ratio control unit outputs the enable signal and the coefficient selection address based on the set area width w and the set enlargement ratio, so that the corresponding image data is read from the image memory and the coefficient storage unit is output.
  • the corresponding filter coefficient is read from.
  • the filter filters the image data based on the filter coefficient, and outputs the image data subjected to the non-linear enlargement processing in the horizontal direction.
  • the fill coefficient read out from the coefficient storage unit corresponds to the enlargement ratio set for each area that divides the display screen into n equal parts with the area width w, the n pieces of the area are arbitrary. It can be enlarged and displayed horizontally at a magnification of can do. For example, it is possible to display an image such as a panoramic photograph, or an image as if it was seen through a fisheye lens.
  • a coefficient ROM pre-stored with a filter coefficient corresponding to a plurality of enlargement ratios, and a filter coefficient are read from the coefficient ROM based on a transfer start signal, and a coefficient write address and an RZW selection signal are output.
  • the filter coefficient read from the coefficient ROM is stored based on the coefficient write address output from the selector, and the RZW selection output from the memory control unit is stored.
  • the filter coefficient is read based on the coefficient selection address output from the selector.
  • the ROM represents Read Only Memory
  • the RZW represents ReadZWrite
  • the RAM represents Random Access Memory
  • An area selection signal generator that generates an area selection signal for sequentially selecting n areas based on the set area width w; and an area generated by the area selection signal generator.
  • a first selector for selecting and outputting the magnification parameter m set in the corresponding area based on the selection signal, and a magnification parameter m selected by the first selector as one of the input values.
  • An n-bit adder an address offset calculator that calculates the start point of the coefficient selection address based on the input of the magnification parameter m set in the selection start area of the n areas, and an initialization signal
  • a second selector for selecting and outputting the operation value of the address offset operation unit and the sum data of the adder based on the presence or absence of the data, and delaying the output value of the second selector by one sampling period to obtain a coefficient selection address.
  • a first delay device that outputs the other input value of the adder, a carry signal of the adder and an initialization signal, a logical OR circuit that outputs a logical OR signal, and one output signal of the logical OR circuit.
  • m represents a positive number less than or equal to 2 n
  • 2 11 is 11 of 2 2 n / m is equivalent to the magnification.
  • the area selection signal generator has a load terminal L1 for loading the initialization signal as a count value of 1, and has a dot count for counting the dot clock, and the count value of the dot count and the set area width w are multiplied by one. Or, a match is detected by comparing the value with the doubled value, and this detection signal is output as a count value 1 to the load terminal L1 of the dot counter.
  • the dot clock is counted by using the detection signal as an enable signal, and the count value is output as an area selection signal. When the count value of the up / down count reaches 0, the H level signal is output.
  • the count value K of the up / down count changes to the value corresponding to the central area of the display screen.
  • An up / down control unit that controls the up / down force to a down-count mode based on the detection signal of the match detection circuit of the above, and in the initial state, outputs the set area width w as a comparison value to the match detection circuit, and
  • the count value K of the no-down counter changes to a value corresponding to the area in the center of the display screen, it consists of an area width control unit that outputs a value obtained by doubling the set area width w to the match detection circuit as a comparison value.
  • the configuration of the area selection signal generation unit can be simplified.
  • the enlargement ratio parameter m set for the n areas is set to a value symmetrical left and right with respect to the center of the display screen, the memory capacity required for the coefficient storage unit is reduced, and the nonlinearity is increased.
  • the configuration of the selector of the magnification control unit can be simplified.
  • the magnification factor parameter m set for the n regions is set to a value that is symmetrical left and right with respect to the center of the display screen, and is set to gradually decrease from the center of the display screen to the left and right. In this case, the closer to the left end, the greater the enlargement ratio, so that images such as panoramic photos can be displayed.
  • FIG. 1 is a block diagram showing an embodiment of an image enlargement processing circuit according to the present invention.
  • FIG. 2 is a block diagram showing a specific example of the non-linear enlargement ratio control unit 20 in FIG.
  • FIG. 3 is a block diagram showing a specific example of the area selection signal generator 30 in FIG.
  • FIG. 4 shows that the display screen with an aspect ratio of 16: 9 is divided into 16 equal parts with a set area width w, and the values of the magnification parameters m in the central areas 7 and 8 are set to the same value m7. Other areas 0 to 6, 15 to 9 Enlargement ratio parameter Overnight The value of m is symmetric with respect to the center.
  • FIG. 9 is an explanatory diagram showing a case where the setting is ⁇ 6.
  • m7 enlargement ratio
  • Is a diagram showing the relationship between the area and the enlargement ratio when the value of is set to the smallest value mo (when represented by the enlargement ratio ( 256 ZmO), it becomes the largest value as shown).
  • the input image data is 8 bits
  • the rate parameter To the central area 7 from mO to m7, and from the central area 8 to the rightmost area 15 from m7 to mO the values are left-symmetrical to the center of the display screen.
  • the magnification parameter “m” is a value related to the magnification
  • 256 Zm is equivalent to the magnification.
  • magnifying power parameter overnight mO! II 7 is a value related to the magnification data.
  • reference numeral 10 denotes an input terminal for inputting image data sampled at a sampling frequency Fs
  • reference numeral 12 denotes a frame memory as an example of an image memory for storing input image data.
  • the frame memory 12 is constituted by a storage element capable of a FIFO (First-In First-Out) operation, that is, a storage element capable of a first-in first-out operation.
  • Reference numeral 14 denotes a filter for filtering image data read out from the frame memory 12 and outputting a non-linearly enlarged image data to an output terminal 16, and 18 denotes a coefficient in which filter coefficients corresponding to a plurality of magnifications are stored in advance.
  • the storage unit 20 is a non-linear enlargement ratio control unit.
  • the coefficient storage unit 18 includes a coefficient ROM 22, a memory control unit 24, a selector 26, and a coefficient RAM 28.
  • the coefficient ROM 22 stores in advance a filter coefficient corresponding to a plurality of enlargement factors.
  • the memory control unit 24 outputs a predetermined coefficient write address AD1, a ROM address AD2 and an RZW selection signal based on the transfer start signal.
  • the transfer start signal represents, for example, a signal generated when the power is turned on, or a signal generated when the filtering characteristic is changed.
  • the selector 26 selects and outputs the coefficient writing address AD1 output from the memory control unit 24, and the RZW selection signal is an R selection signal (for example, In the case of (L level signal), the coefficient selection address AD3 output from the non-linear magnification control section 20 is selected and output.
  • W selection signal for example, an H level signal
  • RZW selection signal is an R selection signal (for example, In the case of (L level signal)
  • the coefficient selection address AD3 output from the non-linear magnification control section 20 is selected and output.
  • the coefficient RAM 28 When the RZW selection signal is the W selection signal, the coefficient RAM 28 writes the filter coefficient read from the coefficient ROM 22 based on the coefficient writing address AD1 selected in the selection step 26, and outputs the RZW selection signal. In the case of the R selection signal, the corresponding filter is selected based on the coefficient selection address AD3 selected in the selector 26. Read the coefficient.
  • the non-linear enlargement ratio control unit 20 includes an area selection signal generation unit 30, a first selector 32, an n-bit adder 34, an address offset calculator 36, and a second selector. 38, a first delay unit 40, an OR circuit 42, and a second delay unit 44.
  • the area selection signal generator 30 generates an area selection signal for sequentially selecting 16 areas based on the set area width w.
  • the first selector 32 is configured to set the enlargement ratio parameters m 0 to m 7, m 7 to the regions 0 to 7 and 8 to 15 based on the region selection signal generated by the region selection signal generation unit 30. Select ⁇ m 0 and output.
  • the area selection signal generation section 30 includes a dot force counter 46, a match detection circuit 48, an up Z down counter 50, an up Z down control section 52, An area width control unit 54 is provided.
  • the dot counter 46 has a load terminal L1 for loading an initialization signal as a count value 1, and counts a dot clock input to the CK terminal.
  • the coincidence detection circuit 48 compares the count value of the dot counter 46 with a comparison value (a value obtained by multiplying the set area width w by 1 or 2) output from the area width control section 54 and makes a match. Is detected.
  • the up / down counter 50 is reset by an initialization signal, counts a dot clock using the detection signal of the coincidence detection circuit 48 as an enable signal, and outputs a count value K as a region selection signal.
  • the up / down control unit 52 When the count value K of the up / down counter 50 becomes 0, the up / down control unit 52 outputs an H level signal to the up / down counter 50 and outputs the up / down count 50. Control to the up-count mode, the detection signal of the coincidence detection circuit 48 after the count value K of the up-down count 50 has changed from the value corresponding to the area 6 of the display screen to the value corresponding to the area 7 The output to the up / down counter 50 is changed to an L level signal based on / Downcounter Controls 50 to downcount mode.
  • the area width control section 54 outputs the set area width w as a comparison value to the match detection circuit 48, and the count value K of the up / down counter 50 corresponds to the area 6 of the display screen.
  • the value changes from the value to the value corresponding to the area 7 the value obtained by doubling the set area width w is output to the match detection circuit 48 as a comparison value, and the output of the up Z down control section 52 is changed from H level. It returns to the initial state when it changes to L level.
  • the adder 34 takes the enlargement ratio parameter m (one of m 0 to m 7) selected by the first selector 32 as one input B and outputs the same from the first delay unit 40. Is added as the other input A.
  • the address offset calculator 36 is a selection start area of the 16 areas.
  • the second selector 38 selects and outputs the operation value of the address offset calculator 36 based on the initialization signal, and selects the sum output S of the adder 34 after the initialization signal disappears. Output.
  • the first delay unit 40 delays the output value of the second selector 38 by one sampling period, outputs the delayed output value as a coefficient selection address AD3 to the selector 26, and outputs the other input of the adder 34. Output as A.
  • the OR circuit 42 outputs a logical OR signal of the carry signal C O of the adder 34 and the initialization signal.
  • the second delay unit 44 delays the output signal of the OR circuit 42 by one sampling period, and outputs the result to the frame memory 12 and the filter 14 as an enable signal.
  • a multiplier AO (not shown) that multiplies the image data read from the frame memory 12 by the corresponding filter coefficient read from the coefficient RAM 28 and outputs the result.
  • Multipliers A1 to Ap (not shown) for multiplying the image data output from each of the delay units D1 to Dp by the corresponding filter coefficients read out from the coefficient RAM 28 and outputting the same, and a multiplier A0 ,
  • an adder (not shown) for adding the outputs of .about.Ap and outputting the same to the output terminal 16 as output image data.
  • FIGS. 1 to 3 Next, the operation of FIGS. 1 to 3 will be described with reference to FIGS. 4 to 5.
  • A First, the operation of outputting the area selection signal from the area selection signal generation unit 30 in FIG. 2 will be described with reference to FIGS.
  • the dot counter 46 loads the count value 1 based on the initialization signal and counts the dot clock.
  • the coincidence detection circuit 48 compares the count value of the dot count 46 with the comparison value output from the area width control unit 54 (this comparison value is the set area width w in the initial state). Outputs a detection signal.
  • the set area width w is a value (for example, 120) obtained by dividing the number of effective horizontal dots of one horizontal line (for example, 1920) by the number of divided areas (16).
  • the up / down counter 50 is reset by the initialization signal, counts the dot clock using the detection signal of the match detection circuit 48 as an enable signal, and outputs the count value as a region selection signal.
  • the up / down controller 52 changes the output to the up / down counter 50 from an L level signal to an H level signal, and The down-counter 50 is controlled to the up-count mode, and the first match detection circuit 48 is detected after the count value K of the up / down counter 50 changes from 6 (corresponding to region 6) to 7 (corresponding to region 7). Based on the signal The output to the up / down counter 50 is changed from the H level signal to the L level signal, and the up / down counter 50 is controlled to the down count mode.
  • the area width control section 54 In the initial state, the area width control section 54 outputs the set area width w as a comparison value to the coincidence detection circuit 48, and sets the value when the count value K of the down countdown 50 changes from 6 to 7. The value obtained by doubling the area width w is output as a comparison value to the match detection circuit 48, and the state returns to the initial state when the output of the up control section 52 changes from the H level to the L level.
  • the count value 0 (K-0) of the down counter 50 is output as an area selection signal. Every time the count value of the dot counter 46 reaches the set area width w, a detection signal is output from the coincidence detection circuit 48, and the count value of the down counter 50 increases by one. For region 0 to region 7, the count value K of the up / down count 50 changes from 0 to 7.
  • the comparison value to the coincidence detection circuit 48 changes to twice the set area width w, and the up / down count 50
  • the first detection signal of the match detection circuit 48 (The output timing is when K changes from 7 to 8.) Since the mode changes to the count mode and the comparison value to the match detection circuit 48 returns to the initial setting area width w, the up / down counter 50 for the display screen from area 8 to area 15 The value K changes from 7 to 0.
  • the first selector 32 is configured to enlarge 16 areas 0 to 7 and 8 to 15 based on the area selection signal generated by the area selection signal generation unit 30. Rate parameter overnight m0-m7, m7-! ⁇ ⁇ is selected and output.
  • the second selector 38 selects and outputs the operation value 03h of the address offset operation unit 36 according to the initialization signal, and this operation value 03h is output by the first delay unit 40 for one dot clock (1 sampling). The period is delayed and becomes the A input of the adder 34.
  • the 94h (in hexadecimal notation of mO 148) selected by the first selector 32 becomes the B input of the adder 34. Outputs 97 h as the sum output S.
  • the second selector 38 selects and outputs the 97h of the sum output S of the adder 34.
  • This 97h (sum output S) is output as the coefficient selection address AD3 at the timing of the second dot clock after the initialization signal disappears, and becomes the A input of the adder 34.
  • ABh (97h + 94h) is output as the coefficient selection address AD3 and becomes the A input of the adder 34.
  • 3Fh (ABh + 94h) is output as the coefficient selection address AD3 and becomes the A input of the adder 34.
  • an H level signal appears at the CO terminal of the adder 34, and is delayed by one dot clock in the second delay unit 44 and output as an enable signal.
  • the coefficient selection address output from the second selector 38 via the first delay unit 40 AD 3 uses 03h, 97h, AB h, 3 F h,... And input to the coefficient RAM 28 as a read address via the selector 26 of the coefficient storage section 18.
  • the enable signal is input to the frame memory 12 and the filter 14 at the timing delayed by one dot clock.
  • the first selector 3 2 sets the enlargement ratio parameters m 1 to!
  • the corresponding coefficient selection address AD 3 that changes for each dot clock is input to the coefficient RAM 28 as the read address for each magnification parameter, and the adder 3 4
  • the enable signal is input to the frame memories 12 and 14 at a timing delayed by one dot clock.
  • the frame memory 12 stores one frame of image data sampled at the sampling frequency Fs and input to the input terminal 10.
  • the enable signal output from the non-linear enlargement ratio control unit 20 is used as a signal for timing control (for example, for timing matching) as a delay device D 1 in the filter 14. Input to EN terminal of ⁇ Dp.
  • the filter 14 filters the image data read out from the frame memory 12 by the filter coefficient read out from the coefficient RAM 28 of the coefficient storage unit 18, and converts the image data that has been non-linearly enlarged. Output to output terminal 16.
  • the filter coefficient corresponding to each address is stored in the filter 14 in the filter 14. Are input to the multipliers AO to Ap and multiplied by the corresponding image data, and then added by the adder and output to the output terminal 16.
  • the display panel When the image data output to the output terminal 16 is supplied to a display panel such as a PDP, the display panel displays an image such as a panoramic photograph.
  • a wide screen with an aspect ratio of 16: 9 as shown in Fig. 4 is divided into 16 equal parts with a region width w, and as shown in Fig. 5, the enlargement ratio parameters of the central part 7 and 8 of the display screen are obtained.
  • m 237
  • magnification 256 237 081.08
  • the display screen is divided into 16 equal parts by the area width w, and the enlargement ratio parameter m is set to a value symmetrical to the left with respect to the center of the display screen.
  • the present invention is not limited to this, and the display screen is divided into n equal parts by the area width w, and the magnification ratio of each of the n areas is set to an arbitrary value. Can be used for cases.
  • the display screen is divided into 16 equal parts by the area width w, and as shown in Fig. 6, the magnification parameter m is set to a value symmetrical with respect to the center of the display screen, and from the center to the left and right. It can also be used for a case where the value becomes larger as it goes.
  • the display panel fills the image as if it had passed through a fisheye lens. You can project in mode.
  • the area selection signal generation section was constituted by a dot counter, a match detection circuit, an up-down counter, an up-down control section, and an area width control section.
  • the present invention is not limited to this, as long as it generates an area selection signal for sequentially selecting n areas based on the set area width w.
  • the non-linear enlargement ratio control unit is composed of an area selection signal generation unit, a first selector, an n-bit adder, an address offset calculator, a second
  • a selector, a first delay unit, an OR circuit, and a second delay unit are used, the present invention is not limited to this, and each of an area width w and n pieces set to divide the display screen into n equal parts Outputs an enable signal for reading the corresponding image data from the image memory based on the enlargement ratio set for the area, What is necessary is just to output a coefficient selection address for reading out the corresponding filter coefficient from the number storage unit.
  • the coefficient storage unit is provided with a coefficient R OM and a memory control unit in order to facilitate changing the enlargement ratio of each region that divides the display screen into n equal parts by the region width w.
  • the selector and the coefficient RAM but the present invention is not limited to this, as long as the filter coefficients corresponding to a plurality of magnifications are stored in advance.
  • the image enlargement processing circuit according to the present invention can be used when a normal screen having an aspect ratio of 4: 3 is enlarged and displayed on a wide screen display panel having an aspect ratio of 16: 9.
  • each area can be enlarged and displayed in the horizontal direction at an arbitrary magnification, so that various video effects can be exhibited.
  • a display image such as a panoramic photograph is displayed such that the magnification of each area where the display image is divided into n equals toward both ends, or the magnification of each area where the display image is divided into n equals to both ends. It can be used to display an image as if it had passed through a fish-eye lens with a smaller size.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Image Processing (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Studio Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Television Systems (AREA)

Description

明 細 書 画像拡大処理回路 技術分野
本発明は、 アスペクト比（Aspect Rat io)が 4 ： 3のノーマル画面をアスペクト 比 1 6 ： 9のワイド画面の表示パネルで拡大して表示する場合などに用いられる もので、 表示画像を水平方向に拡大して表示するために、 標本化されて入力した 画像データを水平方向に伸長処理する画像拡大処理回路に関するものである。 前記表示パネルには、 例えば P D P (Plasma Display Panel)がある。 背景技術
近年、 アスペクト比 1 6 ： 9のワイドテレビジョン装置や P D Pを用いた映像 表示装置が增加している。 アスペクト比 4 ： 3の映像ソースをアスペクト比 1 6 ： 9の映像表示装置で全面表示 （フルモード表示） するためには、 元々の映像ソ ースを水平方向に引き伸ばすための画像拡大処理回路を設けなければならない。 従来の画像拡大処理回路は、 入力画像データを水平方向に一定の倍率で伸長処 理するか、 又は水平方向の両端にいくほど倍率が大きくなるように入力画像デー 夕を伸長処理していた。
しかしながら、 入力画像データを水平方向に一定の倍率で伸長処理していた従 来例では、 元々の映像を一定の倍率で水平方向に拡大表示するだけなので、 表示 画像を n等分した各領域について任意の倍率で水平方向に拡大表示することがで きず、 様々な映像効果を発揮することができないという問題点があった。 前記 n は 2以上の整数を表す。
また、 水平方向の両端にいくほど倍率が大きくなるように入力画像データを伸 長処理していた従来例では、 表示画像を n等分した各領域を水平方向の両端にい くほど倍率が大きくなるように拡大表示していただけなので、 表示画像を n等分 した各領域について任意の倍率で水平方向に拡大表示することができず、 様々な 映像効果を発揮することができないという問題点があった。 本発明は、 上述の問題点に鑑みなされたもので、 表示画像を n等分した各領域 について任意の倍率で水平方向に拡大表示することができ、 様々な映像効果を発 揮することができる画像拡大処理回路を提供することを目的とする。
例えば、 表示画像を n等分した各領域の倍率が両端にいくほど大きくなるよう にしてパノラマ写真のような映像を表示したり、 表示画像を n等分した各領域の 倍率が両端にいくほど小さくなるようにして魚眼レンズを通したような映像を表 示したりするなど、 様々な映像効果を発揮することができるようにすることを目 的とする。 発明の開示
本発明は、 表示画像を水平方向に拡大して表示するために、 標本化されて入力 した画像データを水平方向に伸長処理する画像拡大処理回路において、 入力画像 データを記憶する画像メモリと、 複数の拡大率に対応したフィルタ係数を予め記 憶した係数記憶部と、 表示画面を n等分するために設定された領域幅 wと n個の 各領域に設定された拡大率に基づいて、 画像メモリから対応した画像データを読 み出すためのイネ一ブル信号を出力するとともに、 係数記憶部から対応したフィ ル夕係数を読み出すための係数選択ァドレスを出力するノンリニァ拡大率制御部 と、 係数記憶部から読み出されたフィル夕係数に基づいて画像メモリから読み出 された画像データをフィルタリングし、 水平方向に非線形拡大処理された画像デ 一夕を出力するフィル夕とを具備してなることを特徴とする。 ここで、 wは設定 された数値を表す。
上記の構成において、 ノンリニア拡大率制御部が設定領域幅 wと設定拡大率に 基づいてィネーブル信号及び係数選択アドレスを出力することによって、 画像メ モリから対応した画像デー夕が読み出されるとともに係数記憶部から対応したフ ィル夕係数が読み出される。 そして、 フィル夕がフィル夕係数に基づいて画像デ 一夕をフィルタリングし、 水平方向に非線形拡大処理された画像デー夕を出力す る。 このとき、 係数記憶部から読み出されたフィル夕係数は、 表示画面を領域幅 wで n等分する各領域に設定された拡大率に対応しているので、 n個の各領域に ついて任意の倍率で水平方向に拡大表示することができ、 様々な映像効果を発揮 することができる。 例えば、 パノラマ写真のような映像を表示したり、 魚眼レン ズを通したような映像を表示することができる。
係数記憶部を、 複数の拡大率に対応したフィル夕係数を予め記憶した係数 R O Mと、転送開始信号に基づいて係数 R O Mからフィル夕係数を読み出すとともに、 係数書込アドレス及び RZW選択信号を出力するメモリ制御部と、 メモリ制御部 から出力する RZW選択信号に基づいて、 ノンリニア拡大率制御部から出力する 係数選択アドレスとメモリ制御部から出力する係数書込アドレスの一方を選択し て出力するセレクタと、 メモリ制御部から出力する RZW選択信号が W選択信号 のときにはセレクタから出力する係数書込アドレスに基づいて係数 R O Mから読 み出されたフィル夕係数を記憶し、 メモリ制御部から出力する RZW選択信号が R選択信号のときにはセレクタから出力する係数選択アドレスに基づいてフィル 夕係数が読み出される係数 R AMとで構成した場合には、 表示画面を領域幅 wで n等分する各領域の拡大率の変更を容易にすることができる。
前記 R O Mは Read Only Memoryを表し、前記 RZWは ReadZWri teを表し、前記 R AMは Random Access Memoryを表す。
ノンリニア拡大率制御部を、 設定された領域幅 wに基づいて n個の領域を順次 選択するための領域選択信号を生成する領域選択信号生成部と、 この領域選択信 号生成部で生成した領域選択信号に基づいて対応する領域に設定された拡大率パ ラメ一夕 mを選択して出力する第 1セレクタと、 この第 1セレクタで選択された 拡大率パラメ一夕 mを一方の入力値とする nビットの加算器と、 n個の領域のう ちの選択開始領域に設定された拡大率パラメ一夕 mの入力に基づき係数選択アド レスの始点を演算するアドレスオフセット演算器と、 初期化信号の有無に基づい てアドレスオフセット演算器の演算値と加算器の和データとを選択して出力する 第 2セレクタと、 この第 2セレクタの出力値を 1標本化周期分遅延させ、 係数選 択アドレスとして出力するとともに加算器の他方の入力値とする第 1遅延器と、 加算器の桁上げ信号と初期化信号 0論理和信号を出力する論理和回路と、 この論 理和回路の出力信号を 1標本化周期分遅延させ画像メモリのィネーブル信号とし て出力する第 2遅延器とで構成した場合には、 ノンリニア拡大率制御部の構成を 簡単にすることができる。 ここで、 mは 2 n以下の正の数を表し、 2 11は2の11 乗を表し、 2 n /mが拡大率に相当する。
領域選択信号生成部を、 初期化信号を計数値 1としてロードするロード端子 L 1を有するとともに、 ドットクロックを計数するドットカウン夕と、 このドット カウン夕の計数値と設定領域幅 wを 1倍又は 2倍した値とを比較して一致を検出 し、 この検出信号を計数値 1としてドットカウン夕のロード端子 L 1へ出力する 一致検出回路と、 初期化信号でリセットされ、 一致検出回路の検出信号をイネ一 ブル信号としてドットクロックを計数し、 計数値を領域選択信号として出力する アップ/ダウンカウン夕と、 このアップノダウンカウン夕の計数値 が 0になつ たときには Hレベル信号を出力してアップ Zダウンカウン夕をアップカウントモ ードに制御し、 アップ/ダウンカウン夕の計数値 Kが表示画面の中央部の領域に 対応する値に変化した後の一致検出回路の検出信号に基づいてアップノダウン力 ゥン夕をダウンカウントモードに制御するァップ ダウン制御部と、 初期状態で は設定領域幅 wを比較値として一致検出回路へ出力し、 アツプノダウンカウンタ の計数値 Kが表示画面の中央部の領域に対応する値に変化したときに設定領域幅 wを 2倍した値を比較値として一致検出回路へ出力する領域幅制御部とで構成し た場合には、 領域選択信号生成部の構成を簡単にすることができる。
n個の領域に設定された拡大率パラメ一夕 mを、 表示画面の中央部に対して左 右対称な値とした場合には、 係数記憶部が必要とするメモリ容量を少なくすると ともに、 ノンリニア拡大率制御部のセレクタの構成を簡単にすることができる。 n個の領域に設定された拡大率パラメ一夕 mを、 表示画面の中央部に対して左 右対称な値とするとともに、 表示画面の中央部から左右に向かうにつれて順次小 さな値とした場合には、 左お端にいくほど拡大率が大きくなつてパノラマ写真の ような映像を映し出すことができる。
n個の領域に設定された拡大率パラメータ mを、 表示画面の中央部に対して左 お対称な値とするとともに、 表示画面の中央部から左おに向かうにつれて順次大 きな値とした場合には、 左右端に くほど拡大率が小さくなって魚眼レンズを通 したような映像を映し出すことができる。 図面の簡単な説明 第 l図は、本発明による画像拡大処理回路の一実施例を示すブロック図である。 第 2図は、 第 1図中のノンリニア拡大率制御部 20の具体例を示すブロック図 である。
第 3図は、 第 2図中の領域選択信号生成部 30の具体例を示すブロック図であ る。
第 4図は、 アスペクト比 16 ： 9の表示画面を設定領域幅 wで 16等分し、 中 央部の領域 7、 8の拡大率パラメ一夕 mの値を同一の値 m7に設定し、 その他の 領域 0〜6、 1 5〜 9の拡大率パラメ一夕 mの値を中央部に対して左右対称な値 mO〜！ ιι6に設定した場合を示す説明図である。
第 5図は、 第 4図において、 パノラマ写真のような映像を表示するために、 表 示画面の中央部の領域 7、 8の拡大率パラメータ mの値を最も大きな値 m 7 (拡 大率 （= 256/m7) で表すと図示のように最も小さな値になる。 ） とし、 中 央部から左右に向かうにつれて順次小さな値とし、 左右端の領域 0、 1 5の拡大 率パラメ一夕 mの値を最も小さな値 mo (拡大率 （= 256ZmO) で表すと図 示のように最も大きな値になる。 ） とした場合の、 領域と拡大率の関係を示す図 である。
第 6図は、第 4図において、魚眼レンズを通したような映像を表示するために、 表示画面の中央部の領域 7、 8の拡大率パラメ一夕 mの値を最も小さな値 m 7 ( 拡大率 （= 256/m7) で表すと図示のように最も大きな値になる。 ） とし、 中央部から左右に向かうにつれて順次大きな値とし、 左右端の領域 0、 15の拡 大率パラメ一夕 mの値を最も大きな値 mO (拡大率 （= 256 "m0) で表すと 図示のように最も小さな値になる。 ） とした場合の、 領域と拡大率の関係を示す 図である。 発明を実施するための最良の形態
以下、 本発明の実施例を添付図面を用いて説明する。
説明の便宜上、 入力画像データを 8ビットとし、 アスペクト比 16 ： 9の表示 画面を設定された領域幅 wで 16等分 （n= 16の場合） し、 各領域に任意に設 定された拡大率パラメ一夕 mを、 第 4図に示すように、 表示画面の左端の領域 0 から中央部の領域 7までを mOから m 7までとし、 中央部の領域 8から右端の領 域 15までを m 7から mOまでとし、 表示画面の中央部に対して左お対称な値と する。拡大率パラメ一夕 mは拡大率に係る値で、 256 Zmが拡大率に相当する。 すなわち、 拡大率パラメ一夕 mO〜！ II 7は拡大率データに係る値である。
第 1図において、 10は標本化周波数 F sで標本化された画像データを入力す る入力端子、 1 2は入力画像データを記憶する画像メモリの一例としてのフレー ムメモリである。 このフレームメモリ 12は F I FO (First-In First-Out) 動 作可能な記憶素子、すなわち先入れ先出し動作可能な記憶素子で構成されている。 14は前記フレームメモリ 12から読み出した画像データをフィルタリングして ノンリニア拡大された画像デ一夕を出力端子 16へ出力するフィル夕、 18は複 数の拡大率に対応したフィルタ係数を予め記憶した係数記憶部、 20はノンリニ ァ拡大率制御部である。
前記係数記憶部 18は係数 ROM22、 メモリ制御部 24、 セレクタ 26及び 係数 RAM28で構成されている。
前記係数 ROM 22には複数の拡大率に対応したフィル夕係数が予め記憶され ている。
前記メモリ制御部 24は、 転送開始信号に基づいて予め決められた係数書込ァ ドレス AD 1、 ROMアドレス AD 2及び RZW選択信号を出力する。 前記転送 開始信号は、 例えば、 電源オンに応じて発生する信号、 又はフィル夕リング特性 を変更するときに発生する信号を表す。
前記セレクタ 26は、 RZW選択信号が W選択信号 （例えば Hレベル信号） の ときには前記メモリ制御部 24から出力する係数書込アドレス AD 1を選択して 出力し、 RZW選択信号が R選択信号 （例えば Lレベル信号） のときには前記ノ ンリニア拡大率制御部 20から出力する係数選択アドレス AD 3を選択して出力 する。
前記係数 RAM28は、 RZW選択信号が W選択信号のときには、 前記セレク 夕 26で選択された係数書込アドレス AD 1に基づいて前記係数 ROM 22から 読み出されたフィルタ係数を書き込み、 RZW選択信号が R選択信号のときには、 前記セレク夕 26で選択された係数選択ァドレス A D 3に基づいて対応したフィ ル夕係数を読み出す。
前記係数選択ァドレス A D 3については、 後述する第 2図の回路説明中で詳述 する。
前記ノンリニア拡大率制御部 2 0は、 第 2図に示すように、 領域選択信号生成 部 3 0、 第 1セレクタ 3 2、 nビットの加算器 3 4、 アドレスオフセット演算器 3 6、 第 2セレクタ 3 8、 第 1遅延器 4 0、 論理和回路 4 2及び第 2遅延器 4 4 で構成されている。
前記領域選択信号生成部 3 0は、 設定された領域幅 wに基づいて 1 6個の領域 を順次選択するための領域選択信号を生成する。
前記第 1セレクタ 3 2は前記領域選択信号生成部 3 0で生成した領域選択信号 に基づいて領域 0〜7、 8〜 1 5に設定された拡大率パラメ一夕 m 0〜m 7、 m 7〜m 0を選択して出力する。
前記領域選択信号生成部 3 0は、 具体的には、 第 3図に示すように、 ドット力 ゥンタ 4 6、 一致検出回路 4 8、 アップ Zダウンカウンダ 5 0、 アップ Zダウン 制御部 5 2及び領域幅制御部 5 4で構成されている。
前記ドットカウンタ 4 6は初期化信号を計数値 1としてロードするロード端子 L 1を有し、 C K端子に入力するドットクロックを計数する。
前記一致検出回路 4 8は前記ドットカウン夕 4 6の計数値と前記領域幅制御部 5 4から出力する比較値 （設定領域幅 wを 1倍又は 2倍した値） とを比較して一 致を検出する。
前記アップ Zダウンカウンタ 5 0は、 初期化信号でリセットされ前記一致検出 回路 4 8の検出信号をィネーブル信号としてドットクロックを計数し、 計数値 K を領域選択信号として出力する。
前記アップ ダウン制御部 5 2は、 前記アツプ ダウンカウンタ 5 0の計数値 Kが 0になったときには、 前記アツプ ダウンカウン夕 5 0に Hレベル信号を出 力して前記アップ ダウンカウン夕 5 0をアップカウントモードに制御し、 前記 アツプ ダウンカウン夕 5 0の計数値 Kが表示画面の領域 6に対応する値から領 域 7に対応する値に変化した後の前記一致検出回路 4 8の検出信号に基づいて、 前記アツプ ダウンカウンタ 5 0への出力を Lレベル信号に変化させ前記アップ /ダウンカウン夕 5 0をダウンカウントモードに制御する。
前記領域幅制御部 5 4は、 初期状態では設定領域幅 wを比較値として前記一致 検出回路 4 8へ出力し、 前記アップ/ダウンカウンタ 5 0の計数値 Kが表示画面 の領域 6に対応する値から領域 7に対応する値に変化したときに設定領域幅 wを 2倍した値を比較値として前記一致検出回路 4 8へ出力し、 前記アップ Zダウン 制御部 5 2の出力が Hレベルから Lレベルに変化したときに初期状態に戻る。 前記加算器 3 4は、 前記第 1セレクタ 3 2で選択された拡大率パラメータ m ( m 0〜m 7のうちの 1つ） を一方の入力 Bとし、 前記第 1遅延器 4 0から出力す る係数選択アドレス A D 3を他方の入力 Aとして加算する。
前記アドレスオフセット演算器 3 6は、 1 6個の領域のうちの選択開始の領域
0に設定された拡大率パラメ一夕 m Oの入力に基づき係数選択アドレス AD 3の 始点を演算する。
前記第 2セレクタ 3 8は、 初期化信号によって前記アドレスオフセット演算器 3 6の演算値を選択して出力し、 初期化信号がなくなった後には前記加算器 3 4 の和出力 Sを選択して出力する。
前記第 1遅延器 4 0は、 前記第 2セレクタ 3 8の出力値を 1標本化周期分遅延 させ、 係数選択アドレス A D 3として前記セレクタ 2 6へ出力するとともに前記 加算器 3 4の他方の入力 Aとして出力する。
前記論理和回路 4 2は、 前記加算器 3 4の桁上げ信号 C Oと初期化信号の論理 和信号を出力する。
前記第 2遅延器 4 4は、 前記論理和回路 4 2の出力信号を 1標本化周期分遅延 させ、 ィネーブル信号として前記フレームメモリ 1 2及びフィル夕 1 4に出力す る。
前記アドレスオフセット演算器 3 6の演算は、 拡大パラメ一夕 m Oの下位ビッ ト側から上位ビット側に向けて各ビッ卜を参照し、 最初に 「1」 がでるまで各ビ ットの 「0」 を 「1」 に変えるとともに、 最初にでた 「1」 を 「0」 に変え、 さ らにその他の残りのビットを全て 「0」 にする演算に相当する。 例えば、 m 0 = 1 4 8 (拡大率 = 2 5 6 / 1 4 8 = 1 . 7 3 ) を 8ビット表示すると 「1 0 0 1 0 1 0 0」 となるので、 この各ビットに対して上述のビット変換による演算をす ると、 「000000 1 1」 （= 1 6進数表示で 03 h) となり、 この 「000 000 1 1」 （=03 h) が領域 0の係数選択アドレス AD 3に相当する。
前記フィルタ 14は、 前記フレームメモリ 1 2から読み出した画像データを順 次 1標本化周期 T (T= lZF s) 分遅延させて出力する複数の遅延器 D 1〜D p (pは 2以上の整数で、 図示を省略する。 ） と、 前記フレームメモリ 1 2から 読み出した画像データに前記係数 R AM 28から読み出した対応するフィルタ係 数を掛けて出力する乗算器 AO (図示省略） と、 複数の遅延器 D l〜Dpのそれ ぞれから出力する画像デー夕に前記係数 RAM28から読み出した対応するフィ ル夕係数を掛けて出力する乗算器 A l〜Ap (図示省略） と、 乗算器 A0〜Ap の出力を加算し出力画像データとして出力端子 1 6へ出力するする加算器 （図示 省略） とで構成されている。
つぎに、 第 1図〜第 3図の作用を第 4図〜第 5図を併用して説明する。
A：まず第 3図、 第 4図を用いて、 第 2図の領域選択信号生成部 30から領域 選択信号が出力する作用について説明する。
( 1) 第 3図において、 ドットカウンタ 46は初期化信号に基づいて計数値 1 をロードしてドットクロックを計数する。
一致検出回路 48はドットカウン夕 46の計数値を領域幅制御部 54から出力 する比較値 （この比較値は、 初期状態では設定された領域幅 wとなる。 ） と比較 し、 一致したときに検出信号を出力する。 この設定領域幅 wは、 1水平ラインの 有効水平ドット数 （例えば 1 920) を分割領域数 1 6で割った値 （例えば 1 2 0) である。
(2) アップ Zダウンカウン夕 50は、 初期化信号でリセットされ一致検出回 路 48の検出信号をィネーブル信号としてドットクロックを計数し、 計数値を領 域選択信号として出力する。
アツプ ダウン制御部 5 2は、 アップ/ダウンカウン夕 50の計数値 Kが 0の とき （初期状態） に、 アップノダウンカウン夕 50への出力を Lレベル信号から Hレベル信号に変化してアツプ ダウンカウン夕 50をアップカウントモードに 制御し、 アップノダウンカウンタ 50の計数値 Kが 6 (領域 6に対応） から 7 ( 領域 7に対応） に変化した後の最初の一致検出回路 48の検出信号に基づいて、 アップ/ダウンカウンタ 5 0への出力を Hレベル信号から Lレベル信号に変化し てアップ ダウンカウン夕 5 0をダウンカウントモードに制御する。
領域幅制御部 5 4は、 初期状態では設定領域幅 wを比較値として一致検出回路 4 8へ出力し、 アツプノダウンカウン夕 5 0の計数値 Kが 6から 7に変化したと きに設定領域幅 wを 2倍した値を比較値として一致検出回路 4 8へ出力し、 アツ プ ダウン制御部 5 2の出力が Hレベルから Lレベルに変化したときに初期状態 に戻る。
( 3 ) したがって、 ドットカウン夕 4 6の計数値が設定領域幅 w (例えば 1 2 0 ) に達するまではアップ Zダウンカウンタ 5 0の計数値 0 (K - 0 ) が領域選 択信号として出力し、 ドットカウン夕 4 6の計数値が設定領域幅 wに達する毎に 一致検出回路 4 8から検出信号が出力してアップ //ダウンカウンタ 5 0の計数値 が + 1するので、 表示画面の領域 0から領域 7までについては、 アップ Zダウン カウン夕 5 0の計数値 Kは 0から 7まで変化する。
そして、 アップ/ダウンカウン夕 5 0の計数値 Kが 6から 7に変化したときに 一致検出回路 4 8への比較値が設定領域幅 wの 2倍に変化し、 アツプノダウン力 ゥン夕 5 0の計数値 Kが 6から 7に変化した後の最初の一致検出回路 4 8の検出 信号 （出力するタイミングは Kが 7から 8に変化するときである。 ） でアップノ ダウンカウン夕 5 0がダウンカウントモードに変化するとともに、 一致検出回路 4 8への比較値が初期状態の設定領域幅 wに戻るので、 表示画面の領域 8から領 域 1 5までについては、 アップ/ダウンカウンタ 5 0の計数値 Kが 7から 0まで 変化する。
B ：つぎに第 2図及び第 5図を用いて第 1図のノンリニア拡大率制御部 2 0か ら係数選択アドレス A D 3及びイネ一ブル信号が出力する作用について説明する。
( 1 ) 第 2図において、 第 1セレクタ 3 2は、 領域選択信号生成部 3 0で生成 した領域選択信号に基づいて、 1 6個の領域0〜7、 8〜1 5に設定された拡大 率パラメ一夕 m 0〜m 7、 m 7〜！ η θを選択して出力する。
パノラマ写真のような映像を映し出すときには、 第 5図に示すように、 表示画 面の中央部の領域 7、 8の m 7を最も大きな値 （例えば m 7 == 2 3 7 (拡大率 = 2 5 6 /m 7 = 1 . 0 8 ) ) とし、 中央部に対して左右対称な値とするとともに 左右に向かうにつれて順次小さな値 （例えば m0= 148 (拡大率 = 256Zm 0= 1. 73) ) とする。
(2) アドレスオフセッ卜演算器 36は、 拡大パラメ一夕 mOの下位ビット側 から上位ビッ卜側に向けて各ビットを参照し、 最初に 「1」 がでるまで各ビット の 「0」 を 「1」 に変えるとともに、 最初にでた 「1」 を 「0」 に変え、 さらに その他の残りのビットを全て 「0」 にする演算に相当する。 このため、 mO= l 48 (拡大率 = 256/148= 1. 73) のときには、 8ビット表示が 「 10 010 100」 となるので、 この各ビットに対して上述のビット変換による演算 をして 「0000001 1」 （= 16進数表示で 03 h) を出力する。
(3) 第 2セレクタ 38は初期化信号によってアドレスオフセット演算器 36 の演算値 03 hを選択して出力し、 この演算値 03 hが第 1遅延器 40で 1ドッ トクロック分 （1標本化周期分） 遅延して加算器 34の A入力となリ、 第 1セレ クタ 32で選択した 94 h (mO= 148の 16進数表示） が加算器 34の B入 力となるので、 加算器 34は 97 hを和出力 Sとして出力する。
そして、初期化信号がなくなる （例えば Hレベルから Lレベルに変化する） と、 第 2セレクタ 38は加算器 34の和出力 Sの 97 hを選択して出力する。
この 97 h (和出力 S) は、 初期化信号がなくなった後の 2番目のドットクロ ックのタイミングで係数選択アドレス AD 3として出力するとともに加算器 34 の A入力となるので、 3番目のドットクロックのタイミングでは AB h (97 h + 94 h) が係数選択アドレス AD 3として出力するとともに加算器 34の A入 力となる。
同様にして 4番目のドットクロックのタイミングでは 3 Fh (ABh + 94h )が係数選択アドレス AD 3として出力するとともに加算器 34の A入力となる。 この 4番目のドットクロックのタイミングでは加算器 34の CO端子に Hレベル 信号が現われ、 第 2遅延器 44で 1 ドッ卜クロック遅延しィネーブル信号として 出力する。
(4) したがって、 第 1セレクタ 32が領域 0に設定された拡大率パラメ一夕 mOを選択して出力しているときには、 第 2セレクタ 38から第 1遅延器 40を 介して出力する係数選択アドレス AD 3は、 ドットクロック毎に 03 h、 97h、 A B h、 3 F h、 …と変化し、 係数記憶部 1 8のセレクタ 2 6を介して係数 R A M 2 8に読出ァドレスとして入力する。 同時に加算器 3 4の C O端子に Hレベル 信号が現われる毎に、 1 ドットクロック遅延したタイミングでイネ一ブル信号が フレームメモリ 1 2及びフィルタ 1 4に入力する。
同様にして、 第 1セレクタ 3 2が領域 1〜7に設定された拡大率パラメータ m 1〜！ II 7を選択して出力しているときには、 各拡大率パラメータについて、 ドッ 卜クロック毎に変化する対応した係数選択アドレス A D 3が係数 R AM 2 8に読 出ァドレスとして入力し、加算器 3 4の C O端子に Hレベル信号が現われる毎に、 1ドットクロック遅延したタイミングでィネーブル信号がフレームメモリ 1 2及 びフィル夕 1 4に入力する。
また、 第 1セレクタ 3 2が領域 8〜 1 5に設定された拡大率パラメ一夕 m 7〜 m Oを選択して出力しているときも同様である。
C：つぎに、 第 5図を用いて第 1図のフレームメモリ 1 2及びフィルタ 1 4の 作用及び表示映像について説明する。
( 1 ) フレームメモリ 1 2は、 標本化周波数 F sで標本化されて入力端子 1 0 に入力した画像データを 1フレーム分記憶する。
そして、 このフレームメモリ 1 2から画像データを読み出すときには、 ノンリ ニァ拡大率制御部 2 0から出力するィネーブル信号によって画像データを更新す るか保持するかが決まり、 読み出された画像データはフィル夕 1 4に入力する。 すなわち、 ノンリニア拡大率制御部 2 0から出力するィネーブル信号が Hレベル のときには、 1ドットクロック毎に新たな 1画素分の画像データが読み出されて フィルタ 1 4に入力し、 ノンリニア拡大率制御部 2 0から出力するィネーブル信 号が Lレベルのときには、 直前に読み出された 1画素分の画像データが保持され てフィル夕 1 4に入力する。
( 2 ) ノンリニア拡大率制御部 2 0から出力する係数選択アドレス A D 3によ つて、 係数記憶部 1 8の係数 R A 2 8から対応したフィルタ係数が読み出され フィル夕 1 4内の乗算器 A O〜A pに入力する。
また、 ノンリニア拡大率制御部 2 0から出力するィネーブル信号は、 タイミン グ制御用 （例えばタイミング一致用） の信号としてフィルタ 1 4内の遅延器 D 1 〜Dpの EN端子に入力する。
(3) したがって、 フィルタ 14は、 係数記憶部 18の係数 RAM 28から読 み出されたフィルタ係数によって、 フレームメモリ 12から読み出された画像デ 一夕をフィルタリングし、 ノンリニア拡大された画像データを出力端子 16に出 力する。
例えば、 ノンリニア拡大率制御部 20から出力する係数選択アドレス AD 3が 領域 0 (拡大率パラメ一夕 mO) に対応しているとき （03 h、 97 h、 ABh、 3 Fh、 ···） には、 各アドレス毎に対応したフィル夕係数がフィル夕 14内の複 数の乗算器 AO〜Apに入力して対応した画像データとの掛け算が行われ、 つい で加算器で加算され出力端子 16に出力する。
同様にして、 ノンリニア拡大率制御部 20から出力する係数選択アドレス AD 3が領域 1 (拡大率パラメ一夕 ml) に対応しているときには、 各アドレス毎に 対応したフィルタ係数がフィルタ 14内の複数の乗算器 AO〜Apに入力して対 応した画像データとの掛け算が行われ、 ついで加算器で加算され出力端子 16に 出力する。
ノンリニァ拡大率制御部 20から出力する係数選択ァドレス AD 3が領域 2〜 7 (拡大率パラメータ m 1〜！ n7) 又は領域 8〜 15 (拡大率パラメータ m7〜 mO) に対応しているときも同様である。
(4) 出力端子 16に出力した画像データが PDPのような表示パネルに供給 されると、 この表示パネルはパノラマ写真のような映像を映し出す。
すなわち、 第 4図に示すようなアスペクト比が 16 ： 9のワイド画面を領域幅 wで 16等分し、 第 5図に示すように、 表示画面の中央部の領域 7、 8の拡大率 パラメ一夕 mの値を相等しく、 かつ最も大きな値 （m7 = 237、 拡大率は最も 小さい （拡大率 =256 237½ 1. 08) ) とし、 中央部に対して左右対称 な値とするとともに左右に向かうにつれて順次小さな値とし、 左端と右端の領域 0、 1 5の拡大率パラメ一夕 mの値を相等しく、 かつ最も小さな値 （mO= 14 8、 拡大率は最も大きい （拡大率 =256 148= 1. 73) ) とすると、 ヮ ィド画面の表示パネルでパノラマ写真のような映像をフルモードで映し出すこと ができる。 前記実施例では、 表示画面を領域幅 wで 1 6等分し、 拡大率パラメ一夕 mを表 示画面の中央部に対して左お対称な値とするとともに、 中央部から左右に向かう につれて順次小さな値として、 係数記憶部が必要とするメモリ容量を少なくする とともに、 ノンリニア拡大率制御部のセレクタの構成を簡単にし、 さらに表示パ ネルでパノラマ写真のような映像を映し出すことができるようにしたが、 本発明 はこれに限るものでなく、 表示画面を領域幅 wで n等分し n個の各領域の拡大率 パラメ一夕を任意な値として、 様々な効果の映像を映し出すような場合について 利用することができる。
例えば、 表示画面を領域幅 wで 1 6等分し、 第 6図に示すように、 拡大率パラ メータ mを表示画面の中央部に対して左右対称な値とするとともに、 中央部から 左右に向かうにつれて順次大きな値とした場合についても利用することができる。 すなわち、表示画面の中央部の領域 7、 8の拡大率パラメ一夕 mの値を相等しく、 かつ最も小さな値 （m 7 = 1 5 2、 拡大率は最も大きい （拡大率 = 2 5 6 Zm 7 = 1 . 6 8 ) ) とし、 中央部に対して左右対称な値とするとともに左右に向かう につれて順次小さな値とし、 左端とお端の領域 0、 1 5の拡大率パラメータ mの 値を相等しく、 かつ最も大きな値 （m 0 = 2 3 5、 拡大率は最も小さい （拡大率 = 2 5 6 /m 0 = 1 . 0 9 ) ) とすると、 表示パネルで魚眼レンズを通したよう な映像をフルモードで映し出すことができる。
前記実施例では、 領域選択信号生成部の構成を簡単にするために、 領域選択信 号生成部をドットカウン夕、 一致検出回路、 アツプ ダウンカウンタ、 アツプノ ダウン制御部及び領域幅制御部で構成したが、 本発明はこれに限るものでなく、 設定された領域幅 wに基づいて n個の領域を順次選択するための領域選択信号を 生成するものであればよい。
前記実施例では、 ノンリニア拡大率制御部の構成を簡単にするために、 ノンリ ニァ拡大率制御部を領域選択信号生成部、 第 1セレクタ、 nビットの加算器、 ァ ドレスオフセット演算器、 第 2セレクタ、 第 1遅延器、 論理和回路及び第 2遅延 器で構成したが、 本発明はこれに限るものでなく、 表示画面を n等分するために 設定された領域幅 wと n個の各領域に設定された拡大率に基づいて画像メモリか ら対応した画像データを読み出すためのィネーブル信号を出力するとともに、 係 数記憶部から対応したフィル夕係数を読み出すための係数選択アドレスを出力す るものであればよい。
前記実施例では、 表示画面を領域幅 wで n等分する各領域の拡大率の変更を容 易にすることができるようにするために、 係数記憶部を、 係数 R OM、 メモリ制 御部、 セレクタ及び係数 R AMで構成したが、 本発明はこれに限るものでなく、 複数の拡大率に対応したフィル夕係数を予め記憶したものであればよい。 産業上の利用可能性
以上のように、 本発明による画像拡大処理回路は、 アスペクト比が 4 ： 3のノー マル画面をアスペクト比 1 6 ： 9のワイド画面の表示パネルで拡大して表示する 場合に利用できる。 このとき、 表示画像を水平方向に拡大して表示する表示画像 を n等分した各領域について任意の倍率で水平方向に拡大表示することができる ので、 様々な映像効果を発揮できる。 例えば、 表示画像を n等分した各領域の倍 率が両端にいくほど大きくなるようにしてパノラマ写真のような映像を表示した り、 表示画像を n等分した各領域の倍率が両端にいくほど小さくなるようにして 魚眼レンズを通したような映像を表示するのに利用できる。

Claims

請 求 の 範 囲
1 . 表示画像を水平方向に拡大して表示するために、 標本化されて入力した画像 データを水平方向に伸長処理する画像拡大処理回路において、 前記入力画像デー 夕を記憶する画像メモリと、 複数の拡大率に対応したフィル夕係数を予め記憶し た係数記憶部と、 表示画面を n等分 （nは 2以上の整数） するために設定された 領域幅 wと前記 n個の各領域に設定された拡大率に基づいて、 前記画像メモリか ら対応した画像データを読み出すためのィネーブル信号を出力するとともに、 前 記係数記憶部から対応したフィルタ係数を読み出すための係数選択アドレスを出 力するノンリニア拡大率制御部と、 前記係数記憶部から読み出されたフィルタ係 数に基づいて前記画像メモリから読み出された画像デー夕をフィルタリングし、 水平方向に非線形拡大処理された画像データを出力するフィル夕とを具備してな ることを特徴とする画像拡大処理回路。
2 . 係数記憶部は、 複数の拡大率に対応したフィルタ係数を予め記憶した係数 R O M (Read Only Memory) と、 転送開始信号に基づいて前記係数 R OMからフィ ル夕係数を読み出すとともに、係数書込アドレス及び RZW (Read/Wri te)選択 信号を出力するメモリ制御部と、 前記メモリ制御部から出力する R/W選択信号 に基づいて、 ノンリニァ拡大率制御部から出力する係数選択ァドレスと前記メモ リ制御部から出力する係数書込アドレスの一方を選択して出力するセレクタと、 前記メモリ制御部から出力する R/W選択信号が W選択信号のときには前記セレ クタから出力する係数書込アドレスに基づいて前記係数 R O Mから読み出された フィルタ係数を記憶し、 前記メモリ制御部から出力する R Z W選択信号が R選択 信号のときには前記セレクタから出力する係数選択アドレスに基づいてフィルタ 係数が読み出される係数 R AM (Random Access Memory) とからなる請求の範囲 第 1項記載の画像拡大処理回路。 '
3 . ノンリニア拡大率制御部は、 設定された領域幅 wに基づいて、 n個 （nは 2 以上の整数） の領域を順次選択するための領域選択信号を生成する領域選択信号 生成部と、 この領域選択信号生成部で生成した領域選択信号に基づいて対応する 領域に設定された拡大率パラメ一夕 m (mは 2 n以下の正の数を表し、 2 nは 2 の n乗を表し、 2 n Zmが拡大率に相当する。 ） を選択して出力する第 1セレク 夕と、 この第 1セレクタで選択された拡大率パラメータ mを一方の入力値とする nビットの加算器と、 前記 n個の領域のうちの選択開始領域に設定された拡大率 パラメータ mの入力に基づき係数選択アドレスの始点を演算するアドレスオフセ ット演算器と、 初期化信号の有無に基づいて前記アドレスオフセット演算器の演 算値と前記加算器の和データとを選択して出力する第 2セレクタと、 この第 2セ レク夕の出力値を 1標本化周期分遅延させ、 係数選択アドレスとして出力すると ともに前記加算器の他方の入力値とする第 1遅延器と、 前記加算器の桁上げ信号 と前記初期化信号の論理和信号を出力する論理和回路と、 この論理和回路の出力 信号を 1標本化周期分遅延させ画像メモリのィネーブル信号として出力する第 2 遅延器とからなる請求の範囲第 1項又は第 2項記載の画像拡大処理回路。
4 . 領域選択信号生成部は、 初期化信号を計数値 1としてロードするロード端子 L 1を有するとともに、 ドットクロックを計数するドットカウン夕と、 このドッ トカウン夕の計数値と設定領域幅 wを 1倍又は 2倍した値とを比較して一致を検 出し、 この検出信号を計数値 1として前記ドットカウン夕のロード端子 L 1へ出 力する一致検出回路と、 前記初期化信号でリセッ卜され、 前記一致検出回路の検 出信号をイネ一ブル信号として前記ドットクロックを計数し、 計数値を領域選択 信号として出力するアップ ダウンカウンタと、 このアップ ダウンカウンタの 計数値 が 0になったときには Hレベル信号を出力して前記ァップ ダウンカウ ン夕をアップカウントモードに制御し、 前記アツプ/ダウンカウン夕の計数値 K が表示画面の中央部の領域に対応する値に変化した後の前記一致検出回路の検出 信号に基づいて前記ァッブノダウンカウンタをダウンカウントモードに制御する アップ ダウン制御部と、 初期状態では設定領域幅 wを比較値として前記一致検 出回路へ出力し、 前記ァップ/ダウンカウン夕の計数値 Kが表示画面の中央部の 領域に対応する値に変化したときに設定領域幅 wを 2倍した値を比較値として前 記一致検出回路へ出力する領域幅制御部とからなる請求の範囲第 3項記載の画像 拡大処理回路。
5 . n個の領域に設定された拡大率パラメータ mは、 表示画面の中央部に対して 左右対称な値としてなる請求の範囲第 3項又は第 4項記載の画像拡大処理回路。
6 . n個の領域に設定された拡大率パラメ一夕 mは、 表示画面の中央部から左右 に向かうにつれて順次小さな値としてなる請求の範囲第 5項記載の画像拡大処理 回路。
7 . n個の領域に設定された拡大率パラメ一夕 mは、 表示画面の中央部から左右 に向かうにつれて順次大きな値としてなる請求の範囲第 5項記載の画像拡大処理 回路。
PCT/JP1999/006124 1998-11-10 1999-11-02 Circuit d'agrandissement d'images WO2000028519A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US09/831,461 US6970204B1 (en) 1998-11-10 1999-11-02 Image magnifying circuit
CA002351206A CA2351206C (en) 1998-11-10 1999-11-02 Image magnifying circuit
AU63695/99A AU754190B2 (en) 1998-11-10 1999-11-02 Image magnifying circuit
EP99951219A EP1134722A4 (en) 1998-11-10 1999-11-02 IMAGE ENLARGEMENT CIRCUIT

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP31964198A JP4345937B2 (ja) 1998-11-10 1998-11-10 画像拡大処理回路
JP10/319641 1998-11-10

Publications (1)

Publication Number Publication Date
WO2000028519A1 true WO2000028519A1 (fr) 2000-05-18

Family

ID=18112574

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/006124 WO2000028519A1 (fr) 1998-11-10 1999-11-02 Circuit d'agrandissement d'images

Country Status (10)

Country Link
US (1) US6970204B1 (ja)
EP (1) EP1134722A4 (ja)
JP (1) JP4345937B2 (ja)
KR (1) KR100629886B1 (ja)
CN (1) CN1161742C (ja)
AU (1) AU754190B2 (ja)
CA (1) CA2351206C (ja)
RU (1) RU2222056C2 (ja)
TW (1) TW444504B (ja)
WO (1) WO2000028519A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002091306A1 (en) * 2001-05-04 2002-11-14 Compudigm International Limited Image distortion system and method

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE452385T1 (de) * 2001-10-10 2010-01-15 Texas Instruments Inc Einrichtung und verfahren zur bildskalierung
JP2003189266A (ja) * 2001-12-21 2003-07-04 Nec Microsystems Ltd 画像処理装置、テレビ受信機及び画像処理方法
KR20050073459A (ko) * 2002-09-23 2005-07-13 코닌클리케 필립스 일렉트로닉스 엔.브이. 이미지 변환 유닛 및 방법
WO2005096624A1 (en) * 2004-03-01 2005-10-13 Thomson Licensing S.A. Non-linear aspect ratio conversion
JP4617730B2 (ja) * 2004-06-15 2011-01-26 ソニー株式会社 画像処理装置および方法、記録媒体、並びにプログラム
JP2006030911A (ja) 2004-07-21 2006-02-02 Toshiba Corp 情報処理装置および表示制御方法
US7715656B2 (en) * 2004-09-28 2010-05-11 Qualcomm Incorporated Magnification and pinching of two-dimensional images
JP4709519B2 (ja) 2004-09-30 2011-06-22 株式会社東芝 情報処理装置および表示制御方法
JP2007025060A (ja) 2005-07-13 2007-02-01 Toshiba Corp 情報処理装置、および映像信号出力制御方法
JP2007067923A (ja) * 2005-08-31 2007-03-15 Toshiba Corp 情報処理装置およびプログラム
US20070097261A1 (en) * 2005-10-25 2007-05-03 Brad Smith Region or frame based aspect ratio scaling
JP4617239B2 (ja) * 2005-10-27 2011-01-19 Ｏｋｉセミコンダクタ株式会社 画像変換回路
JP4815271B2 (ja) * 2006-05-26 2011-11-16 オリンパスイメージング株式会社 画像表示装置、カメラ及び画像表示制御プログラム
KR100890710B1 (ko) * 2008-04-14 2009-03-27 (주)엠엔씨테크날러지 전방위 영상 장치
KR101473215B1 (ko) * 2008-04-18 2014-12-17 삼성전자주식회사 파노라마 이미지 생성장치 및 그 방법
JP5219735B2 (ja) * 2008-10-24 2013-06-26 キヤノン株式会社 画像処理装置、方法及びプログラム
US20100123822A1 (en) * 2008-11-14 2010-05-20 General Instrument Corporation Method for Converting Between Display Information Scales
US9218792B2 (en) 2008-12-11 2015-12-22 Nvidia Corporation Variable scaling of image data for aspect ratio conversion
CN101859557B (zh) * 2009-04-07 2012-02-22 奇菱科技股份有限公司 显示系统
CN103021353B (zh) * 2012-11-15 2014-09-10 京东方科技集团股份有限公司 一种图像处理装置及液晶显示设备
JP5986039B2 (ja) * 2013-05-30 2016-09-06 日本電信電話株式会社 映像表示方法及び映像表示プログラム
US9723216B2 (en) 2014-02-13 2017-08-01 Nvidia Corporation Method and system for generating an image including optically zoomed and digitally zoomed regions
JP6403401B2 (ja) * 2014-03-05 2018-10-10 キヤノン株式会社 画像処理装置、画像処理方法、及び、プログラム
DE102014217286A1 (de) * 2014-08-29 2016-03-03 BSH Hausgeräte GmbH Schaltungsanordnung zum Betreiben einer mehr als zwei visuelle Ausgabeeinheiten aufweisenden Ausgabeeinrichtung, Haushaltsgerät und Verfahren hierfür
CN105389776B (zh) 2014-09-02 2019-05-03 辉达公司 图像缩放技术

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0567301A2 (en) * 1992-04-22 1993-10-27 Victor Company Of Japan, Limited Display device
JPH07131734A (ja) * 1993-10-28 1995-05-19 Victor Co Of Japan Ltd テレビジョン受像機及びオンスクリーン信号発生装置
JPH07274064A (ja) * 1994-03-29 1995-10-20 Sony Corp 映像信号処理装置
JPH09149344A (ja) * 1995-11-20 1997-06-06 Fujitsu General Ltd マトリクス型表示装置
JPH1013762A (ja) * 1996-06-20 1998-01-16 Fujitsu General Ltd ワイド画面テレビ
US5715010A (en) 1993-12-22 1998-02-03 Matsushita Electric Industrial Co., Ltd. Video signal compression apparatus for horizontal compression of a video signal
JPH10134175A (ja) * 1996-10-29 1998-05-22 Sony Corp 画像処理装置および方法
JPH10134176A (ja) * 1996-10-29 1998-05-22 Sony Corp 画像信号処理方法及び装置
DE19717140A1 (de) 1997-04-23 1998-10-29 Thomson Brandt Gmbh Verfahren zur Formatumwandlung von Bildern sowie Vorrichtung zur Durchführung des Verfahrens
JPH1173154A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 画像表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2904975B2 (ja) * 1991-10-30 1999-06-14 三菱電機株式会社 ワイドアスペクト比のテレビジョン受信機
KR950001562B1 (ko) * 1991-12-28 1995-02-25 주식회사금성사 Tv의 화면 종횡비 변환방법 및 장치
JPH06350863A (ja) * 1993-06-08 1994-12-22 Pioneer Electron Corp テレビジョン受像機の表示装置
US6404458B1 (en) * 1995-06-28 2002-06-11 Lg Electronics Inc. Apparatus for converting screen aspect ratio
JP3286804B2 (ja) * 1995-09-14 2002-05-27 キヤノン株式会社 撮像装置
JPH09247587A (ja) * 1996-03-07 1997-09-19 Sharp Corp マトリクス型表示装置
WO1997039573A1 (fr) * 1996-04-12 1997-10-23 Sony Corporation Processeur de signaux d'images numeriques et capteur d'images
KR100194922B1 (ko) * 1996-04-29 1999-06-15 윤종용 화면비 변환장치
JP3953561B2 (ja) * 1996-10-15 2007-08-08 株式会社日立製作所 画像信号のフォーマット変換信号処理方法及び回路
JPH10341415A (ja) * 1997-06-06 1998-12-22 Pioneer Electron Corp 画像処理装置
KR100249228B1 (ko) * 1997-08-28 2000-03-15 구자홍 디지탈 티브이의 화면비 변환장치
US6191820B1 (en) * 1998-04-28 2001-02-20 Lg Electronics Inc. Device and method for converting aspect ratio of video signal
AUPP779998A0 (en) * 1998-12-18 1999-01-21 Canon Kabushiki Kaisha Continuous kernel image interpolation
US6115072A (en) * 1999-01-27 2000-09-05 Motorola, Inc. 16:9 aspect ratio conversion by letterbox method for an MPEG image

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0567301A2 (en) * 1992-04-22 1993-10-27 Victor Company Of Japan, Limited Display device
JPH07131734A (ja) * 1993-10-28 1995-05-19 Victor Co Of Japan Ltd テレビジョン受像機及びオンスクリーン信号発生装置
US5715010A (en) 1993-12-22 1998-02-03 Matsushita Electric Industrial Co., Ltd. Video signal compression apparatus for horizontal compression of a video signal
JPH07274064A (ja) * 1994-03-29 1995-10-20 Sony Corp 映像信号処理装置
JPH09149344A (ja) * 1995-11-20 1997-06-06 Fujitsu General Ltd マトリクス型表示装置
JPH1013762A (ja) * 1996-06-20 1998-01-16 Fujitsu General Ltd ワイド画面テレビ
JPH10134175A (ja) * 1996-10-29 1998-05-22 Sony Corp 画像処理装置および方法
JPH10134176A (ja) * 1996-10-29 1998-05-22 Sony Corp 画像信号処理方法及び装置
DE19717140A1 (de) 1997-04-23 1998-10-29 Thomson Brandt Gmbh Verfahren zur Formatumwandlung von Bildern sowie Vorrichtung zur Durchführung des Verfahrens
JPH1173154A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 画像表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1134722A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002091306A1 (en) * 2001-05-04 2002-11-14 Compudigm International Limited Image distortion system and method

Also Published As

Publication number Publication date
CA2351206C (en) 2007-05-01
EP1134722A1 (en) 2001-09-19
KR100629886B1 (ko) 2006-09-29
EP1134722A4 (en) 2008-07-23
AU754190B2 (en) 2002-11-07
JP2000148128A (ja) 2000-05-26
RU2222056C2 (ru) 2004-01-20
JP4345937B2 (ja) 2009-10-14
US6970204B1 (en) 2005-11-29
CN1324478A (zh) 2001-11-28
CN1161742C (zh) 2004-08-11
TW444504B (en) 2001-07-01
AU6369599A (en) 2000-05-29
CA2351206A1 (en) 2000-05-18
KR20010080403A (ko) 2001-08-22

Similar Documents

Publication Publication Date Title
WO2000028519A1 (fr) Circuit d'agrandissement d'images
JP3998399B2 (ja) 映像信号変換装置
JP4146528B2 (ja) 画像処理装置
US6956625B2 (en) Image processing apparatus and method for realizing panorama/waterglass functions
JP2000184337A (ja) 映像信号処理装置
KR100294676B1 (ko) 범용 영상 포맷 변환 장치
JP3546029B2 (ja) 走査線変換回路
JP3227407B2 (ja) 走査線変換回路および補間係数生成回路
JP2944284B2 (ja) 多画面表示装置
JP3412454B2 (ja) 映像信号水平拡大縮小回路
KR20010031070A (ko) 촬상 장치
KR0120570B1 (ko) 디지탈 화상처리장치에 있어서 화상데이타 변배처리방법 및 회로
JP3022664B2 (ja) 画像表示サイズ可変回路
JPH0983960A (ja) 映像信号拡大圧縮装置
JP3332180B2 (ja) 画像垂直拡大装置
JP3527603B2 (ja) テレビ受像機のためのディジタル信号処理回路
JP3809868B2 (ja) 画像変換処理ユニット及びこれを備えた画像表示装置
JPH11331651A (ja) ディジタルカメラ
JP2002057889A (ja) 画像処理装置及びその画像処理方法
JP2001069449A (ja) 画像処理装置
JP5382284B2 (ja) プロジェクタ、プログラムおよび投写方法
JPH1091143A (ja) 画像表示装置
JPH05242237A (ja) 画像拡大回路
JP2001283214A (ja) 補間装置
JPH1023346A (ja) 縮小処理回路

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99812730.2

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 1999 63695

Country of ref document: AU

Kind code of ref document: A

AK Designated states

Kind code of ref document: A1

Designated state(s): AU CA CN KR RU US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09831461

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2351206

Country of ref document: CA

Ref document number: 2351206

Country of ref document: CA

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 1020017005852

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 63695/99

Country of ref document: AU

WWE Wipo information: entry into national phase

Ref document number: 1999951219

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020017005852

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1999951219

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 63695/99

Country of ref document: AU

WWG Wipo information: grant in national office

Ref document number: 1020017005852

Country of ref document: KR