WO2000049631A1 - Condensateur - Google Patents

Condensateur Download PDF

Info

Publication number
WO2000049631A1
WO2000049631A1 PCT/JP1999/000690 JP9900690W WO0049631A1 WO 2000049631 A1 WO2000049631 A1 WO 2000049631A1 JP 9900690 W JP9900690 W JP 9900690W WO 0049631 A1 WO0049631 A1 WO 0049631A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
capacitor
dielectric layer
layer
substrate
Prior art date
Application number
PCT/JP1999/000690
Other languages
English (en)
French (fr)
Inventor
Katsuhiko Hayashi
Original Assignee
Tdk Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP29604697A priority Critical patent/JP3359850B2/ja
Priority claimed from JP29604697A external-priority patent/JP3359850B2/ja
Application filed by Tdk Corporation filed Critical Tdk Corporation
Priority to EP99905215A priority patent/EP1075004A4/en
Priority to PCT/JP1999/000690 priority patent/WO2000049631A1/ja
Priority to US09/252,224 priority patent/US6266226B1/en
Publication of WO2000049631A1 publication Critical patent/WO2000049631A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only

Definitions

  • the present invention relates to a capacitor used for an MMIC (Monolithic Microwave Integrated Circuit) in a circuit section of a wireless device such as a mobile phone and a car phone.
  • MMIC Monitoring Microwave Integrated Circuit
  • the first example is a MIM (Metal Insulator Metal) capacitor shown in FIG. 8 (A)
  • the second example is an interface shown in FIG. 8 (B).
  • the MIM capacitor shown in Fig. 8 (A) has a structure in which two conductors 1 and 2 are stacked and opposed on a substrate 4 via a dielectric layer 3, and a large capacitance can be obtained with a relatively small pattern area.
  • the dielectric layer may be a dielectric layer (for example, SiO 2 ) grown by vapor deposition or a polyimide resin paste.
  • the dielectric layer 3 is formed with resin, or after applying the dielectric paste on the conductor formed on the substrate using the sol-gel method or the like, firing It is possible to form a ceramic dielectric layer by the step.
  • the dielectric layer connected by the above-described method can form a dielectric layer having a thickness of about several / m, so that a large capacitance can be easily obtained with a small area.
  • the interdigital capacitor of the second conventional example shown in FIG. 8 (B) has a structure in which the comb-shaped electrodes 5 and 6 are opposed on the same surface of the substrate 4. That is, each of the comb-shaped electrodes 5 and 6 has a plurality of element electrodes 7 and 8, The element electrodes 7 and 8 oppose each other on the surface of the substrate 4 in the surface direction to form a capacitor.
  • the interdigital capacitor used in the MM IC has a conductor film formed on the surface of the substrate 4 by sputtering or the like, a photoresist is applied to the conductor film, and a pattern to be formed is exposed to the photoresist and developed. Then, the portion where the conductor is removed is etched and formed. Therefore, since the interdigital electrodes 5 and 6 of the interdigital capacitor are formed in the same step, the capacitance value formed by mass production has a small variation.
  • the capacitance value varies depending on the thickness of the dielectric layer 3 formed between the capacitor electrodes.
  • the formed capacitance value is ⁇ 10. % Fluctuation.
  • the accuracy of capacitors used in filter circuits and the like depends on the accuracy of the filter.Usually, it is necessary to keep the capacitance within ⁇ 5% of the target value. May require.
  • the film formation accuracy of the thickness of the dielectric layer 3 needs to be set to ⁇ 0.25; um or less.
  • the thickness of the dielectric layer 3 is easily changed by any of the above-described methods of forming the dielectric layer 3, and particularly, as the thickness of the dielectric layer 3 becomes thinner.
  • the formed capacitance value tends to fluctuate.
  • the inter-digital capacity shown in FIG. 8 (B), which is the second example, has a structure in which a stable capacitance value is obtained during mass production as described above, but a large capacitance value is difficult to obtain.
  • the pattern of the comb-shaped electrodes 5 and 6 needs to be large, and this structure is not suitable in a narrow pattern area. Further, as a method of increasing the capacitance value, it is necessary to design the gap between the element electrodes 7 and 8 of the comb-shaped electrodes 5 and 6 facing each other on the surface of the substrate 4 to be narrow.
  • the gap between the element electrodes 7 and 8 is formed by etching as described above, if the gap is extremely narrow, the etching condition becomes severe, and during mass production, the etching condition may be slightly changed. Each conductor cannot be etched sufficiently. If the element electrodes 7 and 8 are short-circuited, or on the contrary, they are etched too much, the element electrodes 7 and 8 become too thin. There is a problem.
  • the present invention provides a structure of an MM IC capacitor that can increase the capacitance in the area occupied by the capacitor pattern and reduce the variation in the capacitance value during mass production.
  • the purpose of the present invention is to provide a capacitor. Disclosure of the invention
  • the capacitor of the present invention is formed by forming a substantially comb-shaped lower electrode on a substrate, forming a dielectric layer on the lower electrode, and forming a substantially comb-shaped upper electrode on the dielectric layer.
  • the capacitor of the present invention comprises a lower electrode formed on a substrate, a dielectric layer formed on the lower electrode, and an upper electrode formed on the dielectric layer.
  • One of the lower layer electrode and the upper layer electrode has a ladder shape in which frame-shaped element electrodes are connected, the other electrode has a comb shape, and each element electrode of the other comb-shaped electrode has It is characterized by being arranged in a margin in the one frame-shaped element electrode (Claim 2).
  • the capacitor of the present invention comprises a lower electrode formed on a substrate, a dielectric layer formed on the lower electrode, and an upper electrode formed on the dielectric layer.
  • Either the lower electrode or the upper electrode has a plurality of annular portions, and the element electrode of the other electrode is arranged in a blank portion in the annular portion of the one electrode. (Claim 3).
  • the width of the margin of the one electrode is W 1
  • the width of the other element electrode arranged in the portion is W2
  • the maximum deviation from the design position of the other electrode pattern is S3
  • the capacitor of the present invention is characterized in that the substrate is made of a ceramic dielectric, and the substrate has an external connection electrode connected to an electrode on the motherboard (claim 5). .
  • the capacitor of the present invention is characterized in that the external connection electrode is formed on the surface of the substrate on which the lower electrode and the upper electrode are formed (Claim 6).
  • the capacitor of the present invention is characterized in that a solder precoat or a solder bump is formed on the external connection electrode (Claim 7).
  • the capacitor of the present invention is characterized in that the lower electrode and the upper electrode are each formed using photolithography technology (Claim 8). Further, the capacitor of the present invention is characterized in that the dielectric layer is formed of a resin material (Claim 9).
  • the capacitor of the present invention is characterized in that a high dielectric constant material composed of at least one of ceramic powder, glass powder and high dielectric constant resin powder is dispersed and mixed in the resin material. (Claim 10).
  • the dielectric layer is formed by applying and firing a dielectric paste (claim 11).
  • the other electrode (upper-layer electrode or lower-layer electrode) of the comb-shape is disposed between the electrode electrodes of one of the comb-shaped electrodes (lower-layer electrode or upper-layer electrode) or in a margin in the element electrode.
  • the other electrode (upper-layer electrode or lower-layer electrode) of the comb-shape is disposed between the electrode electrodes of one of the comb-shaped electrodes (lower-layer electrode or upper-layer electrode) or in a margin in the element electrode.
  • FIG. 1 (A) is a perspective view showing an embodiment of a capacitor according to the present invention
  • FIG. 1 (B) is a perspective view showing an electrode pattern of the capacitor.
  • FIG. 2 (A) is a sectional view of the capacitor of the embodiment shown in FIG. 1, and FIG. 2 (B) is a diagram for explaining the operation thereof.
  • FIG. 3 (A) is a sectional view of a capacitor according to another embodiment of the present invention
  • FIG. 3 (B) is a perspective view showing a pattern of electrodes of the capacitor.
  • FIG. 4 (A) is a cross-sectional view of a capacitor according to another embodiment of the present invention
  • FIG. 4 (B) is a perspective view showing an electrode pattern of the capacitor.
  • FIG. 5 (A) is a sectional view of a capacitor according to another embodiment of the present invention
  • FIG. 5 (B) is a perspective view showing a pattern of electrodes of the capacitor.
  • FIG. 6 (A) is a plan view of a capacitor according to another embodiment of the present invention
  • FIG. 6 (B) is a side view showing a mounting structure thereof.
  • FIG. 7 is a perspective view showing an electrode pattern of the embodiment of FIG.
  • FIGS. 8 (A) and 8 (B) are a cross-sectional view and a perspective view showing a first example and a second example of a conventional capacitor, respectively.
  • FIG. 1A is a perspective view showing an embodiment of a capacitor according to the present invention
  • FIG. 1B is a perspective view showing an electrode pattern of the capacitor
  • FIG. FIG. 2 (B) is a cross-sectional view of the capacitor
  • FIG. 1A), 1 (B) and 2 (A) the capacitor of this embodiment has a comb-shaped lower electrode 1 serving as one electrode of the capacitor on a substrate 14. 1 is formed thereon, a dielectric layer 13 is formed thereon, and a comb-shaped upper electrode 12 serving as the other electrode is further formed thereon.
  • Each of the lower electrode 11 and the upper electrode 12 has a plurality of element electrodes 15 and 16, and each of the element electrodes 16 of the upper electrode 12 is connected between the element electrodes 15 of the lower electrode 11.
  • Each element electrode 15 of the lower layer electrode 11 is formed below each margin formed between each element electrode 16 of the upper layer electrode 12 while being formed in each margin formed in the lower electrode 11. The structure has been.
  • the dielectric layer 13 is made of a material having a high dielectric constant, the acquired capacity can be increased as a matter of course.
  • the electrodes 11 and 12 do not face each other in the stacking direction. Unaffected by variations in body layer 13 thickness.
  • the lower electrode 11 and the upper electrode 12 are not formed at the same time, during mass production, the lower element electrode 15 and the upper electrode 12 of the dielectric layer 13 are not formed.
  • capacitance values positional relationship Ereme cement electrode 1 6 is formed by c and the shift may vary may fluctuate.
  • the relationship between the width W 1 of the margin between the element electrodes 15 of the lower electrode 11 and the width W 2 of each of the element electrodes 16 of the upper electrode 12 is determined by the lower electrode 1 1 generated during the mass production. If the maximum deviation (variation) of the positional relationship between the upper electrode 12 and the upper electrode 12 is S 3 with respect to the design position,
  • the variation W3 is extremely small, so that a larger capacitance can be obtained, and a capacitor having a desired capacitance can be formed with a small occupied area. can do.
  • the width W1 between the element electrodes 15 and 15 and the width W2 of the element electrode 16 are set according to the capacity of the manufacturing equipment and the strength of the signal to be handled.
  • the element electrodes 15 on both sides of the lower electrode 11 are located outside the element electrodes 16 of the upper electrode 12, and the lower electrode 11 is connected to the upper electrode 12. Force that is substantially enclosed ⁇ The pattern may be upside down.
  • the capacitor of this embodiment is manufactured by the following steps.
  • a conductive film is formed on the substrate 14.
  • This conductor film is preferably formed of copper having good high-frequency characteristics and less likely to cause electromigration that lowers insulation between insulated conductors.
  • the conductor film is formed on the substrate 14 by sputtering or the like.
  • the conductor paste for a thick film is applied or printed on the substrate 14. It is possible to form a conductive film by firing.
  • a comb-shaped lower electrode 11 is formed on the conductive film formed on the substrate 14 in this way by using photolithography technology. That is, a photoresist is applied to the conductor film, the photoresist is exposed through a photomask formed in a substantially comb shape, and the photoresist is developed and fixed, and a portion of the conductor film to be etched is exposed. The conductor is etched in an etching solution. Thus, the lower electrode 11 is formed.
  • the dielectric layer 13 may be a resin type or a ceramic type.
  • a liquid paint is applied to the entire surface of the substrate 14 on which the substantially comb-shaped lower electrode 11 is formed by spin coating or the like.
  • the resin is cured at a high temperature as it is, and then formed into a target pattern by photolithography.
  • a dielectric paste is applied to the substrate 14 in the same manner as described above, dried, formed into a desired pattern by photolithography, and then fired to obtain a dielectric layer 13. .
  • the ceramic dielectric layer 13 must be capable of being fired in a nitrogen atmosphere. is there.
  • a conductor film for forming the upper electrode 12 is formed on the surface on which the dielectric layer 13 is formed.
  • the formation of the upper electrode 12 is performed by using the above-described photolithography technique.
  • the material of the upper electrode 12 is preferably copper for the above-mentioned reason, and a conductive film is formed by sputtering or the like. If a ceramic dielectric layer 13 is used, a thick film paste is applied or printed on the surface on which the dielectric layer 13 is formed, and then the conductor is fired. It is possible to form a film.
  • FIG. 3 (A) is a perspective view showing another embodiment of the present invention
  • FIG. 3 (B) is a perspective view showing an electrode pattern thereof.
  • the lower electrode 21 formed on the substrate 24 is formed by forming a plurality of element electrodes 25 inward from the lead electrodes 27, 27 on both sides in a direction facing each other. It is formed into a shape having a set of comb-shaped electrodes.
  • the dielectric layer 23 covers the lower electrode 21 except for its terminal portion 28.
  • a plurality of element electrodes 26 are formed in a comb shape on both sides of a central extraction electrode 29 connected to the terminal portion 30.
  • the element electrode 26 of the upper electrode 22 is arranged in a blank portion between the element electrodes 25 of the lower electrode 21, and the element electrode 26 of the upper electrode 22 is arranged between the element electrodes 26.
  • the element electrode 25 of the lower electrode 21 is arranged in the margin of the above.
  • a comb-shaped electrode having an element electrode protruding only on one side is used.
  • the length of each of the element electrodes 25 and 26 can be reduced as compared with the case where the element electrode is used.
  • the inductance value of the element electrode of the comb-shaped electrode is reduced, and the self-resonant frequency is shifted to the high frequency side. be able to.
  • FIGS. 4 (A) and 4 (B) show another embodiment of the present invention drawn in correspondence with FIGS. 3 (A) and 3 (B).
  • the electrode 31 is formed in a ladder shape in which a frame portion is connected by connecting a plurality of element electrodes 35 between the extraction electrodes 27 on both sides.
  • the upper electrode 22 as in the embodiment of FIG. 3, a plurality of element electrodes 26 are formed in a comb shape on both sides of the central extraction electrode 29.
  • An element electrode 26 of the upper electrode 22 is arranged in a space between the element electrodes 35 of the lower electrode 31, and a lower electrode 3 1 is provided in a space between the element electrodes 26 of the upper electrode 22.
  • the element electrodes 35 are arranged.
  • the center extraction electrode 29 of the upper electrode 22 is vertically opposed to the element electrode 35 of the lower electrode 31 via the dielectric layer 23.
  • the structure shown in Fig. 4 can be applied when the capacitance value is relatively large or when the accuracy of the capacitance value is not strictly required.
  • the inductance value of the element electrode 35 is further reduced as compared with the case of FIG. 3, and the resonance frequency is increased. You.
  • FIG. 5 (A) is a perspective view showing another embodiment of the present invention
  • FIG. 5 (B) is a perspective view showing the electrode pattern.
  • a lower electrode 41 is formed on a substrate 24 in a shape in which a plurality of open or closed annular portions 44 are continuous as shown in the figure, and a terminal portion 48 is formed on the lower electrode 41.
  • the lower electrode 41 is covered with a dielectric layer 23, and a rectangular element electrode 46 of the upper electrode 42 is disposed in a blank portion 45 inside the annular portion 44 of the lower electrode 41. 6 and a lead electrode 47 of the upper electrode 42 are connected by a connecting portion 49 straddling a part of the lower electrode 41.
  • the annular portion 44 can be not only a square but also another polygon or a circle.
  • the capacitor of this embodiment is composed of the element electrode 46 and the lead electrode 47 connected to the terminal 50. By selectively removing the connection portion 49, it is possible to use it as a capacitor for fine adjustment.
  • FIG. 6 (A) is a plan view showing another embodiment of the capacitor of the present invention
  • FIG. 6 (B) is a side view showing its mounting structure on a mother board 70
  • FIG. 7 is this embodiment.
  • FIG. 4 is a perspective view showing the electrode pattern of FIG.
  • the capacitor is used as an individual component having a single function, and is mounted on the ceramic dielectric substrate 24 so that the external connection electrode 6 can be mounted on the motherboard 70. 1, 62 are provided.
  • the substantially comb-shaped lower electrode 51 arranged on the surface of the substrate 24 the first layer 57 of the external connection electrode of the lower electrode 51, The first layer 58 of the external connection electrode of the upper electrode 52 is formed, and then the dielectric layer 53 is deposited on the element electrode 55 of the lower electrode 51 and the periphery thereof.
  • An upper electrode 52 to be formed is formed.
  • a second layer 60 of the external connection electrode is overlapped with the first layer 58, and an element electrode 56 is overlapped with the dielectric layer 53.
  • a second layer 59 of the external connection electrode of the lower electrode 51 was formed on the first layer 57 of the lower electrode 51, thereby forming the lower electrode 51 and the upper electrode 52.
  • External connection electrodes 61 and 62 are provided on the surface.
  • the lower electrode 51 and the first layers 57 and 58 of the external connection electrodes are formed by applying a conductive paste on the entire surface of the ceramic dielectric substrate 24 and then sintering. It is preferable that the conductive film is formed by photolithography and then formed by photolithography. At this time, the conductor to be used is preferably copper having low electrification and migration property, low solder erosion, and low conductor resistance in a high frequency band.
  • a heat-resistant resin film such as polyimide resin or epoxy resin to be the dielectric layer 53 is formed on the entire surface of the substrate 24, and then the first external connection electrode is formed using photolithography technology.
  • the dielectric layer 53 on the layers 57, 58 is removed.
  • a conductor film in which the second layer 59 of the external connection electrode of the lower electrode 51, the upper electrode 52, and the portion of the second electrode 60 of the external connection electrode which are to be integrally formed is preferably formed. Is formed by sputtering copper. Then, as in the case of the lower electrode 51, the flow is The second layers 59 and 60 and the upper electrode 52 are formed by using the photolithography technique. As described in the above embodiment, the pattern formation of the upper layer electrode 52 is performed by the element electrode 55 (56) of the lower layer electrode 51 (upper layer electrode 52) as shown in FIG. 6 (A). The element electrode 56 (55) of the upper layer electrode 52 (lower layer electrode 51) is arranged in the blank space between the two. Although not shown, a protective film is formed on the uppermost layer with a resin or the like for the purpose of protecting the electrodes forming the capacitor except for the external connection electrodes 61 and 62.
  • solder bumps on the external connection electrodes 61 and 62.
  • a solder cream may be printed on the external connection electrodes 61 and 62 using a solder mask, and then passed through a solder reflow furnace.
  • a solder bump may be formed by depositing metal solder on the external connection electrodes 61 and 62 by using a vapor deposition method or the like, and then passing the solder through a solder reflow furnace.
  • the capacitor of the present embodiment can be mounted on the motherboard 70 alone by providing the external connection electrodes 61 and 62 on the substrate 24.
  • the external connection electrodes 61 and 62 on the same surface as the lower electrode 51 and the upper electrode 52 forming the capacitor, as shown in FIG. 6 (B)
  • the external mounting electrodes 6 1 and 6 2 face the mother board 70 and are soldered to fix them to the conductor patterns 72 on the mother board 70 by solder 63. .
  • the external connection electrodes 61 and 62 are composed of the electrodes 57 and 58 in which a conductor base is baked on the substrate 24, the adhesion strength of the electrodes 57 and 58 to the substrate 24 is Therefore, in the capacitor of the present embodiment, the adhesion strength to the mother board 70 is increased.
  • the capacitor of the present embodiment is provided with a space between the element electrodes 55 (56) of one electrode 51 (52) and the other electrode 52 (5 1), the element electrodes 56 (55) are arranged, and the electrodes 51, 52 are opposed to each other via the dielectric layer 53.
  • the electrodes 51, 52 are formed by photolithography. , 52, the pattern formation accuracy is high, and Since the displacement of the capacitance value due to the displacement that occurs when the upper and lower electrodes 51 and 52 are formed is avoided, it is possible to mass-produce capacitors with extremely high-precision capacitance values.
  • capacitors used in high-frequency bands exceeding 1 GHz require low capacitance and high accuracy (for example, when used at 0.5 pF ⁇ 5%, the capacitance deviation is ⁇ 0.025 pF). Is done.
  • the impedance of the low-capacitance capacitor after mounting also changes due to a change in the amount of the solder 63 for attaching the component.
  • the solder amount is adjusted in advance by providing solder bumps on the external connection electrodes 6 1 and 6 2, and the capacitor is attached to the mother board 70 with the solder amount.
  • the high-precision low-capacitance capacitor can be mounted on the motherboard 70 without changing the impedance value after mounting.
  • the dielectric layer when the dielectric layer is formed of ceramics, the dielectric layer is applied in a liquid state by using a dielectric paste or a sol-gel method, so that the dielectric layer can be formed with high precision. Easy.
  • a resin material is used for the dielectric layer, there is an advantage that a high-temperature baking step in the case of using a ceramic is not required, and the treatment may be performed at a curing temperature of at most 300 ° C. In this case, a high dielectric constant material can be used for the purpose of increasing the capacitance value.
  • a high dielectric constant material composed of at least one of ceramic powder, glass powder and high dielectric constant resin powder is dispersed and mixed in a resin material
  • the material and the mixing ratio can be changed by changing the material and mixing ratio.
  • a capacitor having a desired capacitance value can be easily obtained.
  • the present invention may be applied to a component having a single function as described above, or may be applied as a part of a composite component such as a filter circuit.
  • a dielectric layer is interposed between the lower electrode and the upper electrode, the element electrodes can be placed close to each other without a risk of short-circuiting. It is possible to provide a capacitor having a larger capacitance value than that of the capacitor.
  • the substrate is made of a ceramic dielectric, and the substrate has an external connection electrode connected to an electrode on the motherboard.
  • the effect is obtained that the capacitors can be mounted as separate components on the motherboard.
  • the external connection electrode is formed on the surface of the substrate on which the lower electrode and the upper electrode are formed, in addition to the effects of claim 5, furthermore, Surface mounting on the motherboard becomes possible, and there is obtained an effect that a capacitor having a small mounting area and a high bonding strength to the motherboard can be provided.
  • a solder precoat or a solder bump is formed on the external connection electrode, in addition to the effect of claim 5, the soldering is further performed. An easy capacitor can be obtained, and when solder bumps are used, the amount of solder can be set in advance, so that a capacitor with a small variation in impedance due to soldering can be obtained.
  • the lower layer electrode and the upper layer electrode are each formed by using photolithography technology, in addition to the effects of claims 1 to 7, furthermore, The effect is that a capacitor having an accurate capacitance value can be obtained.
  • the dielectric layer is formed of a resin material, in addition to the effects of claims 1 to 8, furthermore, a high temperature when ceramic is used The advantage is that a firing step is not required.
  • the resin material is used for the dielectric layer
  • the resin material includes at least one of ceramic powder, glass powder, and high dielectric constant resin powder. Since a high dielectric material is dispersed and mixed, in addition to the effects of claims 1 to 9, a dielectric layer higher than a resin material can be obtained, and a dielectric material having a desired dielectric constant can be obtained. The body layer is easily obtained, and the desired capacitance value is easily obtained. Fruit is obtained.
  • the dielectric layer is formed by firing a dielectric paste, in addition to the effects of claims 1 to 8, the dielectric layer further includes: The effect that formation can be performed easily and accurately can be obtained.

Description

明 細 書 コンデンサ 技術分野
本発明は、 例えば携帯電話、 自動車電話等の無線機器の回路部等において、 MM I C (Monol i thi c Mi crowave Integrated Ci rcui t)等に使用されるコンデン ザに関する。 背景技術
MM I C上に構成される従来のコンデンサは、 例えば 「マイクロ波回路の基礎 とその応用」 （ 1 9 9 2年 2月 1 日、 総合電子出版社発行） の 1 7 6頁、 1 7 7 頁の図にも示されている通り、 第 1の例としては、 第 8図 （A ) に示す M I M (Metal Insulator Metal)キャパシタがあり、 第 2の例としては第 8図 （B ) に 示すインターデジタルキャパシタがある。
第 8図 （A ) に示す M I Mキャパシタは、 基板 4上で 2つの導体 1， 2を誘電 体層 3を介して積層対向させた構造であり、 比較的小さなパタ一ン面積で大きな 容量が得られるという特徴がある。 MM I Cに使用される M I Mキャパシタは、 通常、 薄膜プロセスを使用するため、 その誘電体層は、 気層成長させた誘電体層 (例えば S i 0 2)を使用したり、 ポリイミ ド樹脂ペーストを基板上に形成した導 体上に塗布することにより、 樹脂で誘電体層 3を形成させたり、 あるいはゾルゲ ル法等を用いて基板上に形成した導体上に誘電体ペーストを塗布した後、 焼成ェ 程によりセラミ ック誘電体層を形成させたりすることが可能である。 前記した方 法により接続された誘電体層は、 数// m程度の厚みの誘電体層が形成できるため、 小面積で大きな容量が得やすい。
一方、 第 8図 （B ) に示す第 2の従来例であるインターデジタルキャパシタは、 基板 4上の同一面上で櫛形の電極 5， 6を対向させる構造である。 すなわち、 櫛 形電極 5， 6は、 それぞれ複数のエレメント電極 7， 8を有し、 これらの複数の エレメント電極 7， 8同士が基板 4の面上で面方向に対向し合って容量を形成し ている。 通常、 MM I Cに使用されるインターデジタルキャパシタは、 基板 4の 面に一面の導体膜をスパッタリング等で形成し、 前記導体膜にフォ トレジストを 塗布し、 形成するパターンをフォ トレジス卜に露光、 現像し、 導体を除去する部 分をエッチングして形成する。 従って、 インタ一デジタルキャパシタの櫛形電極 5， 6同士は同一工程で形成されるため、 特に量産により形成される容量値のば らつきが小さい構造である。
(1) 前記第 1の例である第 8図 （A ) に示す M I Mキャパシタは、 コンデンサ 電極し 2間に形成される誘電体層 3の膜厚により容量値が変動する。 例えば 5 z mの厚みの誘電体層 3で形成される M I Mキャパシ夕の場合、 誘電体層 3の膜 厚が ± 0 . 5 の精度で成形できたとしても、 形成される容量値は ± 1 0 %の 変動を受けることになる。 フィルタ回路等で使用されるコンデンサの精度は、 フ イルクの精度にもよる力く、 通常、 容量値を目標値の ± 5 %程度の範囲内に収める ことが必要であり、 それ以上の精度を要求する場合もある。 よって、 前記精度を 実現するためには、 前記誘電体層 3の膜厚の成膜精度を ± 0 . 2 5 ;u m以下にす る必要がある。 しかしながら、 量産時に前記の精度内に誘電体層 3を形成するた めには、 前記したいずれの誘電体層 3の形成方法でも膜厚は変動し易く、 特に誘 電体層 3が薄くなるに従い、 形成される容量値は変動し易くなるという問題点が ある。
(2) 前記第 2の例である第 8図 （B ) に示すインタ一デジタルキャパシ夕は、 前記の如く、 量産時に安定した容量値が得られるが、 大きな容量値が得難い構造 であり、 大きな容量を得るためには、 櫛形電極 5， 6のパターンを大きくする必 要があり、 狭いパターン領域の中では不向きな構造である。 また、 容量値を上げ る方法として、 基板 4の面上で対向する櫛形電極 5， 6の各エレメント電極 7， 8の隙間を狭く設計する必要がある。
し力、し、 前記エレメント電極 7， 8間の隙間は、 前記したように、 エッチング により形成するため、 前記隙間を極端に狭くするとエツチング条件が厳しくなり、 量産時は多少のェッチング条件の変動により導体が十分にェッチングできずに各 エレメント電極 7， 8間を短絡させたり、 また逆にエッチングをし過ぎてエレメ ント電極 7， 8が痩せすぎ、 場所によってはエレメント電極 7， 8が無くなると レ、つた電極形成のばらつきを生じるという問題点がある。
本発明は、 前記問題点に鑑み、 MM I Cのコンデンサにおいて、 コンデンサの パターンが占有する領域内における容量を大きくすることができ、 かつ量産時に おける容量値のばらっきを小さくすることができる構造のコンデンサを提供する ことを目的とする。 発明の開示
この目的を達成するため、
① 本発明のコンデンサは、 基板上に、 略櫛形をなす下層電極を形成し、 該下層 電極上に誘電体層を形成し、 該誘電体層上に略櫛形をなす上層電極を形成してな り、
前記下層電極と前記上層電極のいずれか一方の各エレメント電極間の余白部に、 他方の各エレメ ン ト電極が配置されていることを特徴とする （請求の範囲第 1 項） 。
② また、 本発明のコンデンサは、 基板上に下層電極を形成し、 該下層電極上に 誘電体層を形成し、 該誘電体層上に上層電極を形成してなり、
前記下層電極と前記上層電極のいずれか一方の電極は枠状エレメン卜電極が連 続した梯子状をなし、 他方の電極は櫛状をなし、 該他方の櫛状電極の各エレメ ン ト電極は、 前記一方の枠状エレメン卜電極内の余白部に配置されていることを特 徴とする （請求の範囲第 2項） 。
③ また、 本発明のコンデンサは、 基板上に下層電極を形成し、 該下層電極上に 誘電体層を形成し、 該誘電体層上に上層電極を形成してなり、
前記下層電極と前記上層電極のいずれか一方の電極は複数の環状部を有し、 他 方の電極のエレメン卜電極は、 前記一方の電極の環状部内の余白部内に配置され ていることを特徴とする （請求の範囲第 3項） 。
④ また、 本発明のコンデンサは、 前記一方の電極の余白部の幅を W 1、 該余白 部に配置される他方のエレメン卜電極の幅を W 2、 該他方の電極パターンの設計 位置からの想定される最大ずれを土 W 3とし、
W l≥W 2 + 2 · W 3
なる関係が成立することを特徴とする （請求の範囲第 4項） 。
⑤ また、 本発明のコンデンサは、 前記基板がセラミック誘電体からなり、 該基 板はマザーボ一ド上の電極に接続する外部接続用電極を有することを特徴とする (請求の範囲第 5項） 。
⑥ また、 本発明のコンデンサは、 前記外部接続用電極が、 前記下層電極、 上層 電極が形成された前記基板の表面に形成されていることを特徴とする （請求の範 囲第 6項） 。
⑦ また、 本発明のコンデンサは、 前記外部接続用電極上に、 半田プリコートま たは半田バンプが形成されていることを特徴とする （請求の範囲第 7項） 。
⑧ また、 本発明のコンデンサは、 前記下層電極、 上層電極がそれぞれフォ トリ ソグラフィ技術を用いて形成されていることを特徴とする （請求の範囲第 8項） 。 ⑨ また、 本発明のコンデンサは、 前記誘電体層が樹脂材料により形成されてい ることを特徴とする （請求の範囲第 9項） 。
⑩ また、 本発明のコンデンサは、 前記樹脂材料中に、 セラミ ック粉末、 ガラス 粉末または高誘電率樹脂粉末のうちの一種以上からなる高誘電率材料を分散混入 してなることを特徴とする （請求の範囲第 1 0項） 。
⑪ また、 本発明のコンデンサは、 前記誘電体層は誘電体ペーストの塗布、 焼成 により形成されていることを特徴とする （請求の範囲第 1 1項） 。
請求の範囲第 1項においては、 櫛形をなす一方の電極 （下層電極または上層電 極） のエレメント電極間またはエレメント電極内の余白部に、 櫛形をなす他方の 電極 （上層電極または下層電極） のエレメント電極が配置される構成であって、 対向する櫛形電極のずれが生じた場合であっても、 一方の櫛形電極のエレメ ント 電極の一方の側は他方の櫛形電極の対応するエレメント電極に近接して容量値を 増大させるが、 他方の側は他方の櫛形電極の対応する他方の櫛形電極のエレメン ト電極から遠ざかって容量値を減少させるため、 容量値の変動がエレメント電極 の両側で相殺され、 パターンずれによる容量値の変動が小さくなり、 容量値のば らつきの小さいコンデンサが提供できる。
また、 下層電極と上層電極との間には誘電体層を介在させるため、 両電極を近 接させても短絡等のおそれがなく、 両電極の近接配置が可能となるから、 容量値 の大きなコンデンサが得られる。
請求の範囲第 2項、 第 3項においても、 請求の範囲第 1項と同様の作用を発揮 する。
図面の簡単な説明
第 1図 （A ) は本発明によるコンデンサの一実施例を示す斜視図、 第 1図 （B ) はそのコンデンサの電極のパターンを示す斜視図である。
第 2図 （A ) は第 1図の実施例のコンデンサの断面図、 第 2図 （B ) はその作 用を説明する図である。
第 3図 （A) は本発明の他の実施例のコンデンサの断面図、 第 3図 （B ) はそ のコンデンサの電極のパターンを示す斜視図である。
第 4図 （A) は本発明の他の実施例のコンデンサの断面図、 第 4図 （B ) はそ のコンデンサの電極のパターンを示す斜視図である。
第 5図 （A ) は本発明の他の実施例のコンデンサの断面図、 第 5図 （B ) はそ のコンデンサの電極のパターンを示す斜視図である。
第 6図 （A ) は本発明の他の実施例のコンデンサの平面図、 第 6図 （B ) はそ の実装構造を示す側面図である。
第 7図は、 第 6図の実施例の電極のパターンを示す斜視図である。
第 8図 （A ) 、 第 8図 （B ) はそれぞれ従来のコンデンサの第 1例、 第 2例を 示す断面図および斜視図である。 発明を実施するための最良の形態
第 1図 （A) は本発明によるコンデンサの一実施例を示す斜視図、 第 1図 （B ) はそのコンデンサの電極のパターンを示す斜視図、 第 2図 （A) は該実施例のコ ンデンザの断面図、 第 2図 （B ) はその作用を説明する図である。 本実施例のコンデンサは、 第 1図 （A ) 、 第 1図 （B ) 、 第 2図 （A ) に示す ように、 基板 1 4上にコンデンサの一方の電極となる櫛形をなす下層電極 1 1が 形成され、 その上に誘電体層 1 3が形成され、 さらにその上に他方の電極となる 櫛形をなす上層電極 1 2が形成される。
下層電極 1 1 と上層電極 1 2は、 それぞれ複数のエレメ ント電極 1 5， 1 6を 有し、 上層電極 1 2の各エレメ ント電極 1 6は、 下層電極 1 1のエレメ ント電極 1 5間に形成される各余白部に形成されると共に、 下層電極 1 1の各エレメ ント 電極 1 5は、 上層電極 1 2の各エレメ ント電極 1 6間に形成される各余白部の下 方に形成された構造になっている。
前記のように、 下層電極 1 1 と上層電極 1 2を誘電体層 1 3を介して対向させ ることにより、 第 2図 （B ) に示すように、 各エレメント電極 1 5， 1 6同士の 間隔 W a， W bを極めて小さく設計する （W a = W bに設計される） ことが可能 となり、 形成されたコンデンサの取得容量を大きくすることが可能となる。 その 上、 誘電体層 1 3が高誘電率系の材料であれば、 当然の如く、 取得容量を高くす ることが可能である。 一方、 構造的には、 電極 1 1， 1 2同士は積層方向につい ては対向しないため、 形成されるコンデンサの容量値は、 電極同士を積層方向に 直接対向させる場合に比べ、 量産時の誘電体層 1 3の厚みの変動の影響を受けな い。
ただし、 本発明に係るコンデンサにおいては、 下層電極 1 1 と上層電極 1 2と は同時には形成されないため、 量産時には、 誘電体層 1 3の下側のエレメント電 極 1 5と上層電極 1 2のエレメ ント電極 1 6の位置関係が変動する可能性がある c そしてそのずれにより形成される容量値が変動する可能性がある。 その場合、 下層電極 1 1のエレメント電極 1 5間の余白部の幅 W 1 と上層電極 1 2の各エレ メ ント電極 1 6の幅 W 2との関係について、 前記量産時に生じる下層電極 1 1 と 上層電極 1 2の位置関係の最大ずれ （変動量） が設計位置に対して土 W 3であれ ば、
W l≥W 2 + · W 3
とすればよい。 このような関係とすれば、 第 2図 （B ) において、 エレメント電極 1 5， 1 6 間のパターンのずれにより、 例えば図面上、 エレメ ント電極 1 6が左側のエレメ ント電極 1 5に近づいた場合、 両者間の間隔 W aは小さくなる。 この時、 エレメ ント電極 1 6と図面上右側のエレメント電極 1 5との間隔 W bは W aが小さくな つた分だけ大きくなる。 このため、 全体で形成される容量値の変化量は生じない 力、、 あるいは極めて小さい。 これにより、 下層電極 1 1、 上層電極 1 2同士の位 置関係の変動が生じても、 形成される容量値はほとんど変動しない。 また、 前記 式は、 コンデンサを形成し合う電極 1 1， 1 2の設計時に、 エレメント電極 1 5， 1 6間 （W a , W b ) を変動量 W 3 (W a = W b =W 3 ) として設計することを 意味している。 当然のことながら、 位置合わせ精度の高い製造設備であれば、 前 記変動量 W 3は極めて小さな値となり、 より大きな容量値が得られ、 また、 小さ な占有面積で目的の容量のコンデンサを形成することができる。
なお、 前記エレメント電極 1 5， 1 5間の幅 W 1やエレメン卜電極 1 6の幅 W 2は、 製造設備の能力および扱う信号の強度等により設定される。 また、 本実 施例においては、 下層電極 1 1の両側のエレメ ント電極 1 5が上層電極 1 2のェ レメ ン ト電極 1 6の外側に位置して下層電極 1 1が上層電極 1 2を略包囲する構 造としている力^ 上下逆のパターン構造にしてもよい。
本実施例のコンデンサは下記の工程により製造される。 基板 1 4上に下層電極 1 1を形成するため、 導体膜を基板 1 4上に形成する。 この導体膜は、 高周波特 性が良好で、 かつ絶縁された導体間の絶縁性を低下させるエレク トロ ·マイグレ ーシヨンがおこりにくい銅で形成されることが好ましい。 前記導体膜は基板 1 4 上にスパッタリング等により形成するが、 基板 1 4としてセラミ ック系の基板を 用いる場合は、 厚膜用の導体ペース トを前記基板 1 4上に塗布ないしは印刷した 後、 焼成して導体膜を形成することが可能である。
このようにして基板 1 4上に形成された導体膜に、 フォ トリソグラフィ技術を 使って櫛形の下層電極 1 1を形成する。 すなわち、 前記導体膜にフォ トレジス卜 を塗布し、 略櫛形に形成されたフォ トマスクを通してフオ トレジストを露光し、 フォ トレジス 卜を現像定着させると共に、 前記導体膜のエッチングする部分を露 出させて、 エッチング液中で導体のエッチングを行う。 これにより、 前記下層電 極 1 1を形成する。
次に誘電体層 1 3を形成する。 該誘電体層 1 3は、 樹脂系でもセラミ ック系で も良く、 いずれも液状の塗料をスピンコー ト等で前記略櫛形の下層電極 1 1を形 成した基板 1 4上に一面に塗布し、 樹脂系の場合はそのまま高温で硬化させ、 そ の後、 フォ トリソグラフィ技術により目的のパターンに形成する。 セラミック系 の場合は、 前記と同様に誘電体ペーストを基板 1 4に塗布し、 乾燥させた後、 フ オ トリソグラフィ技術により目的のパターンに形成し、 その後焼成して誘電体層 1 3を得る。 なお、 セラミ ック系の誘電体層を使用する場合で基板 1 4上の導体 に銅を使用する場合は、 前記セラミック系の誘電体層 1 3は窒素雰囲気中で焼成 できるものである必要がある。
前記誘電体層 1 3が形成された面に対し、 上層電極 1 2を形成するための導体 膜を形成する。 該上層電極 1 2の形成は、 前述したフォ トリソグラフィ技術を使 つて行われる。 また、 上層電極 1 2の材質も前述の理由により銅が好ましく、 ス パッタリング等で導体膜を形成する。 なお、 セラミ ック系の誘電体層 1 3を使用 している場合は、 誘電体層 1 3が形成された面に対して厚膜べ一ストを塗布ある いは印刷した後、 焼成により導体膜を形成することが可能である。
第 3図 （A ) は本発明の他の実施例を示す斜視図、 第 3図 （B ) はその電極パ ターンを示す斜視図である。 本実施例は、 基板 2 4上に形成する下層電極 2 1は、 両側の引き出し電極 2 7， 2 7からそれぞれ内向きに複数本のエレメント電極 2 5を対向する方向に形成することにより、 2組の櫛形電極を有する形状に形成 する。 誘電体層 2 3は該下層電極 2 1を、 その端子部 2 8を除いて覆う。 上層電 極 2 2は、 端子部 3 0につながる中央の引き出し電極 2 9の両側に複数本のエレ メ ント電極 2 6を櫛形に形成する。 そして、 前記実施例と同様に、 下層電極 2 1 のエレメント電極 2 5間の余白部に上層電極 2 2のエレメ ン卜電極 2 6が配置さ れ、 上層電極 2 2のエレメ ント電極 2 6間の余白部に下層電極 2 1のエレメント 電極 2 5が配置された構造とする。
第 3図の実施例によれば、 片側のみにエレメント電極を突出させた櫛形電極を 用いる場合に比較し、 各エレメント電極 2 5 , 2 6の長さを短くすることができ、 その結果、 櫛形電極のエレメント電極が有するインダクタンス値が小さくなり、 自己共振周波数を高周波側へシフ卜させることができる。
第 4図 （A ) 、 第 4図 （B ) は、 第 3図 （A ) 、 第 3図 （B ) に対応させて描 いた本発明の他の実施例であり、 本実施例は、 下層電極 3 1を、 両側の引き出し 電極 2 7間が複数本のエレメ ント電極 3 5により接続されて枠部が連続した梯子 状に形成している。 一方、 上層電極 2 2は第 3図の実施例と同様に、 中央の引き 出し電極 2 9の両側に複数本のエレメント電極 2 6を櫛形に形成している。 そし て、 下層電極 3 1のエレメン 卜電極 3 5間の余白部に上層電極 2 2のエレメ ント 電極 2 6が配置され、 上層電極 2 2のエレメント電極 2 6間の余白部に下層電極 3 1のエレメ ント電極 3 5が配置された構造としている。 ただし、 上層電極 2 2 の中央の引き出し電極 2 9は、 下層電極 3 1のエレメント電極 3 5の上に、 誘電 体層 2 3を介して上下方向に対向する。
第 4図の構造は、 容量値が比較的大きい場合や、 容量値の精度が厳しく要求さ れない場合に適用できる。 第 4図の実施例においては、 エレメ ント電極 3 5のィ ンダクタンス値が第 3図の場合に比較してさらに低下し、 それにより共振周波数 が上がるので、 共振周波数による使用周波数の制限が緩和される。
第 5図 （A ) は本発明の他の実施例を示す斜視図、 第 5図 （B ) はその電極パ ターンを示す斜視図である。 本実施例は、 基板 2 4上に、 複数の開、 または図示 のように閉じた環状部 4 4が連続した形状に下層電極 4 1を形成し、 該下層電極 4 1上に端子部 4 8を残して誘電体層 2 3で覆い、 下層電極 4 1の環状部 4 4内 の余白部 4 5に、 上層電極 4 2の四角形のエレメント電極 4 6が配置され、 各ェ レメ ン卜電極 4 6と上層電極 4 2の引き出し電極 4 7 ヒがヽ 下層電極 4 1の一部 を跨ぐ接続部 4 9によって接続される構造としたものである。 環状部 4 4は四角 形のみならず他の多角形や円形とすることもできる。
第 5図の実施例においても、 下層電極 4 1に対する上層電極 4 2のパターンの ずれが生じても、 前記実施例と同様に、 容量値の変動は小さい。 本実施例のコン デンサは、 エレメント電極 4 6と、 端子部 5 0につながる引き出し電極 4 7との 接続部 4 9を選択的に切除することにより、 微調整用のコンデンサとして使用す ることも可能である。
第 6図 （A ) は本発明のコンデンサの他の実施例を示す平面図、 第 6図 （B ) はそのマザ一ボード 7 0への実装構造を示す側面図、 第 7図は本実施例の電極パ ターンを示す斜視図である。
第 6図、 第 7図の実施例は、 コンデンサを単体機能の個別部品として、 マザ一 ボード 7 0への実装が可能となるように、 セラミ ック誘電体基板 2 4に外部接続 用電極 6 1， 6 2を設けたものである。 第 7図に示すように、 本実施例において は、 基板 2 4の表面に配置される略櫛形の下層電極 5 1 と同時に、 下層電極 5 1 の外部接続用電極の第 1層 5 7と、 上層電極 5 2の外部接続用電極の第 1層 5 8 を形成し、 その後、 下層電極 5 1のエレメ ント電極 5 5とその周辺部に誘電体層 5 3を被着し、 その後、 櫛形をなす上層電極 5 2を形成する。 この上層電極 5 2 の形成の際に、 その外部接続用電極の第 2層 6 0を前記第 1層 5 8に重ね、 かつ エレメ ント電極 5 6を前記誘電体層 5 3上に重ね、 さらに下層電極 5 1の外部接 続用電極の第 2層 5 9を前記下層電極 5 1の第 1層 5 7に重ねて形成し、 これに より、 下層電極 5 1 と上層電極 5 2を形成した表面に外部接続用電極 6 1 , 6 2 を設けてなる。
より具体的には、 下層電極 5 1、 外部接続用電極の第 1層 5 7， 5 8は、 セラ ミ ック誘電体基板 2 4上に導体ペース トを全面に塗布した後、 焼成を行って導体 膜を形成し、 その後フォ トリソグラフィ技術を使って形成することが好ましい。 この時、 使用する導体は、 エレク ト口 · マイグレーション性が低く、 半田食われ 性が低く、 さらに高周波帯において導体抵抗の低い銅が適当である。
次に、 誘電体層 5 3となるポリイミ ド樹脂やエポキシ樹脂等の耐熱性樹脂膜を 基板 2 4の表面の全面に形成し、 その後、 フォ トリソグラフィ技術を用いて外部 接続用電極の第 1層 5 7， 5 8上の誘電体層 5 3を除去する。
次に、 下層電極 5 1の外部接続用電極の第 2層 5 9と、 上層電極 5 2と、 その 外部接続用電極の第 2層 6 0となる部分を一体に形成した導体膜を、 好ましくは 銅のスパッタリングにより形成する。 そして、 下層電極 5 1の場合と同様に、 フ オ トリソグラフィ技術を用いて前記第 2層 5 9， 6 0および上層電極 5 2を形成 する。 この上層電極 5 2のパターン形成は、 前記実施例において説明したように、 第 6図 （A ) に示すように、 下層電極 5 1 (上層電極 5 2 ) のエレメ ン ト電極 5 5 ( 5 6 ) 間の余白部に上層電極 5 2 (下層電極 5 1 ) のエレメ ント電極 5 6 ( 5 5 ) が配置されるように行う。 さらに図示していないが、 最上層には、 外部 接続用電極 6 1， 6 2上を除いたコンデンサを形成している部分の電極を保護す る目的で樹脂等により保護膜を形成する。
一方、 外部接続用電極 6 1， 6 2には半田バンプを形成することが好ましい。 半田バンプの形成に当たっては、 半田マスクを用いて、 半田クリームを前記外部 接続用電極 6 1 , 6 2上に印刷し、 その後、 半田リフロー炉を通過させればよい。 あるいは蒸着法等を用いて、 金属半田を前記外部接続用電極 6 1 , 6 2上に付着 させ、 その後、 半田リフロー炉を通過させることにより、 半田バンプを形成して もよい。
このように、 本実施例のコンデンサは、 基板 2 4に外部接続用電極 6 1 , 6 2 を設けたことにより、 単体でマザ一ボード 7 0への実装が可能である。 また、 こ の外部接続用電極 6 1， 6 2をコンデンサを構成する下層電極 5 1、 上層電極 5 2の形成面と同じ面に設けたことにより、 第 6図 （B ) に示すように、 外部接 続用電極 6 1 , 6 2をマザ一ボード 7 0に対面させて半田 6 3によってマザーボ 一ド 7 0上の導体パターン 7 2に固着するフリップチップ実装構造による表面実 装が可能となる。 前記外部接続用電極 6 1 , 6 2は、 前記基板 2 4上に導体べ一 ストを焼き付けた電極 5 7 , 5 8からなるため、 電極 5 7， 5 8の基板 2 4に対 する付着強度が十分とれることから、 本実施例のコンデンサは、 マザ一ボード 7 0に対する付着強度が高くなる。
また、 本実施例のコンデンサは、 前記実施例で説明したように、 一方の電極 5 1 ( 5 2 ) のエレメ ント電極 5 5 ( 5 6 ) 間の余白部に、 他方の電極 5 2 ( 5 1 ) のエレメ ント電極 5 6 ( 5 5 ) を配置し、 かつ誘電体層 5 3を介して電 極 5 1， 5 2を対向させる構造をとる上、 フォ トリソグラフィ技術を用いて電極 5 1 , 5 2のパターン形成を行っているので、 パターンの形成精度が高く、 かつ、 上下の電極 5 1， 5 2形成時に発生する位置ずれによる容量値のずれを回避して いるため、 極めて高精度の容量値のコンデンサを量産供給することが可能となる。 また、 1 G H zを超える高周波帯において使用するコンデンサは低容量にして 高精度 （例えば 0 . 5 p F ± 5 %で使用する場合は、 容量偏差は ± 0 . 0 2 5 p F ) が要求される。 例えば、 従来の表面実装方法では、 部品を付着させる半田 6 3の量の変動によっても、 前記低容量のコンデンサが実装後に発現するインピ 一ダンスは変化してしまう。 しかし、 本実施例では、 外部接続用電極 6 1 , 6 2 に半田バンプを設けておくことにより、 半田量を予め調整し、 その半田量でこの コンデンサをマザ一ボード 7 0に付着させるため、 高精度な前記低容量のコンデ ンサの実装後のインピーダンス値を変動させることなく、 マザ一ボード 7 0に搭 載することが可能となる。
なお、 以上の実施例において、 誘電体層をセラミックにより形成する場合、 誘 電体ペーストまたはゾルゲル法を用いることにより、 誘電体層の塗布が液状でな され、 誘電体層の高精度の形成が容易である。 しかし、 誘電体層に樹脂材料を用 いれば、 セラミ ックを用いる場合の高温焼成工程が不要で、 せいぜい 3 0 0 °C以 下の硬化温度で処理すればよいという利点がある。 この場合、 容量値を大きくす る目的で、 高誘電率材料を用いることが可能である。 また、 樹脂材料中にセラミ ック粉末、 ガラス粉末または高誘電率樹脂粉末のうちの一種以上からなる高誘電 率材料を分散混合させて用いれば、 その材質や混合率等を変えることにより、 目 的とする容量値のコンデンサを容易に得ることができる。
本発明は、 上記のように単体機能としての部品に適用してもよく、 さらにフィ ル夕回路等の複合部品の一部として適用してもよい。
産業上の利用可能性
請求の範囲第 1項ないし第 4項によれば、 一方の各エレメント電極間の余白部 に、 他方の各エレメ ント電極が配置された構造としたことにより、 電極パターン のずれが生じても、 エレメ ント電極の両側における容量値の相殺により、 容量値 の変動が小さくなり、 容量値のばらつきの小さい高精度のコンデンサを提供でき る。 また、 下層電極と上層電極との間に誘電体層を介在させたので、 エレメ ント 電極間を短絡のおそれがなく近接配置することができるため、 基板面上で櫛形電 極を対向させた従来のコンデンサよりも大きい容量値のコンデンサを提供するこ とが可能となる。
請求の範囲第 5項によれば、 基板がセラミ ック誘電体からなり、 該基板はマザ ーボ一ド上の電極に接続する外部接続用電極を有するため、 請求の範囲第 1項〜 第 4項の効果に加え、 さらにコンデンサを個別部品としてマザ一ボードに実装可 能となるという効果が得られる。
請求の範囲第 6項によれば、 前記外部接続用電極は、 前記下層電極、 上層電極 が形成される前記基板の表面に形成されているため、 請求の範囲第 5項の効果に 加え、 さらにマザ一ボー ドへの表面実装が可能となり、 実装面積が少なく、 マザ 一ボードへの固着強度の大きなコンデンサを提供できるという効果が得られる。 請求の範囲第 7項によれば、 前記外部接続用電極上に、 半田プリコートまたは 半田バンプが形成されているため、 請求の範囲第 5項または第 6項の効果に加え、 さらに、 半田付けが容易なコンデンサが得られ、 半田バンプを用いた場合には、 半田量を予め設定できるため、 半田付けによるインピーダンスの変動が小さいコ ンデンザが得られるという効果をあげることができる。
請求の範囲第 8項によれば、 前記下層電極、 上層電極はそれぞれフォ トリソグ ラフィ技術を用いて形成されているため、 請求の範囲第 1項〜第 7項の効果に加 え、 さらに、 高精度の容量値のコンデンサが得られるという効果があげられる。 請求の範囲第 9項によれば、 前記誘電体層が樹脂材料により形成されているた め、 請求の範囲第 1項〜第 8項の効果に加え、 さらに、 セラミ ックを用いる場合 の高温焼成工程が不要になるという利益が得られる。
請求の範囲第 1 0項によれば、 誘電体層に樹脂材料を用いたものにおいて、 前 記樹脂材料中にセラミ ック粉末、 ガラス粉末または高誘電率樹脂粉末のうちの一 種以上からなる高誘電率材料を分散混入してなるため、 請求の範囲第 1項〜第 9 項の効果に加え、 さらに、 樹脂材料より高い誘電体層を得ることができ、 かつ所 望の誘電率の誘電体層が容易に得られ、 所望の容量値が容易に得られるという効 果が得られる。
請求の範囲第 1 1項によれば、 前記誘電体層が誘電体ペーストの焼成により形 成されているため、 請求の範囲第 1項〜第 8項の効果に加え、 さらに、 誘電体層 の形成が容易にかつ精度良く形成できるという効果が得られる。

Claims

請 求 の 範 囲
1 . 基板上に、 略櫛形をなす下層電極を形成し、 該下層電極上に誘電体層を形 成し、 該誘電体層上に略櫛形をなす上層電極を形成してなり、
前記下層電極と前記上層電極のいずれか一方の各エレメント電極間の余白部に、 他方の各エレメント電極が配置されていることを特徴とするコンデンサ。
2 . 基板上に下層電極を形成し、 該下層電極上に誘電体層を形成し、 該誘電体 層上に上層電極を形成してなり、
前記下層電極と前記上層電極のいずれか一方の電極は枠状エレメント電極が連 続した梯子状をなし、 他方の電極は櫛状をなし、 該他方の櫛状電極の各エレメ ン ト電極は、 前記一方の枠状エレメント電極内の余白部に配置されていることを特 徴とするコンデンサ。
3 . 基板上に下層電極を形成し、 該下層電極上に誘電体層を形成し、 該誘電体 層上に上層電極を形成してなり、
前記下層電極と前記上層電極のいずれか一方の電極は複数の環状部を有し、 他 方の電極のエレメ ント電極は、 前記一方の電極の環状部内の余白部内に配置され ていることを特徴とするコンデンサ。
4 . 請求の範囲第 1項から第 3項までのいずれかにおいて、 前記一方の電極の 余白部の幅を W l、 該余白部に配置される他方のエレメント電極の幅を W 2、 該 他方の電極パターンの設計位置からの想定される最大ずれを士 W 3とし、
W 1≥W 2 + 2 - W 3
なる関係が成立することを特徴とするコンデンサ。
5 . 請求の範囲第 1項から第 4項までのいずれかにおいて、 前記基板はセラミ ック誘電体からなり、 該基板はマザ一ボード上の電極に接続する外部接続用電極 を有することを特徴とするコンデンサ。
6 . 請求の範囲第 5項において、 前記外部接続用電極は、 前記下層電極、 上層 電極が形成された前記基板の表面に形成されていることを特徴とするコンデンサ。
7 . 請求の範囲第 5項または第 6項において、 前記外部接続用電極上に、 半田 プリコートまたは半田バンプが形成されていることを特徴とするコンデンサ。
8 . 請求の範囲第 1項から第 7項までのいずれかにおいて、 前記下層電極、 上 層電極はそれぞれフォ トリソグラフィ技術を用いて形成されていることを特徴と するコンデンサ。
9 . 請求の範囲第 1項から第 8項までのいずれかにおいて、 前記誘電体層は樹 脂材料により形成されていることを特徴とするコンデンサ。
1 0 . 請求の範囲第 9項において、 前記樹脂材料中に、 セラミック粉末、 ガラ ス粉末または高誘電率樹脂粉末のうちの一種以上からなる高誘電率材料を分散混 入してなることを特徴とするコンデンサ。
1 1 . 請求の範囲第 1項から第 8項までのいずれかにおいて、 前記誘電体層は 誘電体ペース卜の塗布、 焼成により形成されていることを特徴とするコンデンサ c
PCT/JP1999/000690 1997-10-28 1999-02-17 Condensateur WO2000049631A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP29604697A JP3359850B2 (ja) 1997-10-28 1997-10-28 コンデンサ
EP99905215A EP1075004A4 (en) 1999-02-17 1999-02-17 CAPACITOR
PCT/JP1999/000690 WO2000049631A1 (fr) 1997-10-28 1999-02-17 Condensateur
US09/252,224 US6266226B1 (en) 1997-10-28 1999-02-18 Capacitor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP29604697A JP3359850B2 (ja) 1997-10-28 1997-10-28 コンデンサ
PCT/JP1999/000690 WO2000049631A1 (fr) 1997-10-28 1999-02-17 Condensateur
US09/252,224 US6266226B1 (en) 1997-10-28 1999-02-18 Capacitor

Publications (1)

Publication Number Publication Date
WO2000049631A1 true WO2000049631A1 (fr) 2000-08-24

Family

ID=26440090

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000690 WO2000049631A1 (fr) 1997-10-28 1999-02-17 Condensateur

Country Status (3)

Country Link
US (1) US6266226B1 (ja)
EP (1) EP1075004A4 (ja)
WO (1) WO2000049631A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762203B2 (en) * 1999-08-03 2004-07-13 Kao Corporation Oil composition
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
US6974744B1 (en) 2000-09-05 2005-12-13 Marvell International Ltd. Fringing capacitor structure
US6625006B1 (en) 2000-09-05 2003-09-23 Marvell International, Ltd. Fringing capacitor structure
JP2002170739A (ja) * 2000-11-29 2002-06-14 Murata Mfg Co Ltd 積層セラミックコンデンサモジュール
US6980414B1 (en) 2004-06-16 2005-12-27 Marvell International, Ltd. Capacitor structure in a semiconductor device
US6542351B1 (en) * 2001-06-28 2003-04-01 National Semiconductor Corp. Capacitor structure
WO2005029518A1 (fr) * 2003-09-19 2005-03-31 Fuqiang Yin Supercondensateur
US7259956B2 (en) * 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
US7154734B2 (en) * 2004-09-20 2006-12-26 Lsi Logic Corporation Fully shielded capacitor cell structure
JP2006108583A (ja) * 2004-10-08 2006-04-20 Nec Electronics Corp 半導体装置
JP4583132B2 (ja) * 2004-10-08 2010-11-17 三洋電機株式会社 固体電解コンデンサ
US7212395B2 (en) * 2004-12-28 2007-05-01 Intel Corporation Capacitor design for controlling equivalent series resistance
JP2006261455A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体装置およびｍｉｍキャパシタ
US7509870B2 (en) * 2005-10-26 2009-03-31 Orthodata Technologies Llc MEMS capacitive bending and axial strain sensor
WO2007143153A1 (en) * 2006-06-02 2007-12-13 Kenet, Inc. Improved metal-insulator-metal capacitors
KR100845642B1 (ko) * 2006-08-23 2008-07-10 한국정보통신대학교 산학협력단 가변형 인터디지털 캐패시터 및 그 제조방법
US7990676B2 (en) * 2007-10-10 2011-08-02 Advanced Micro Devices, Inc. Density-conforming vertical plate capacitors exhibiting enhanced capacitance and methods of fabricating the same
US8014125B2 (en) * 2007-11-26 2011-09-06 Ati Technologies Ulc Chip capacitor
US20100232085A1 (en) * 2009-03-12 2010-09-16 Mediatek Inc. Electronic devices with floating metal rings
KR101595788B1 (ko) * 2009-03-18 2016-02-22 삼성전자주식회사 커패시터 구조물 및 그 제조 방법
US20130342953A1 (en) * 2012-06-20 2013-12-26 University Of Dayton High voltage non-coplanar interdigitated varactor
CN103578761B (zh) * 2012-07-24 2016-08-03 深圳市耀德科技股份有限公司 电容及具有该电容的多层电路板
CN102832195A (zh) * 2012-08-27 2012-12-19 集美大学 三维电容结构
US9837209B2 (en) 2012-11-21 2017-12-05 Qualcomm Incorporated Capacitor structure for wideband resonance suppression in power delivery networks
US20150146340A1 (en) * 2013-11-26 2015-05-28 Qualcomm Incorporated Multilayer ceramic capacitor including at least one slot
CN104319098B (zh) * 2014-09-17 2017-04-05 中国科学院物理研究所 叉指电容的制备方法及形成相邻的蒸镀图案的方法
US11355431B2 (en) 2020-10-07 2022-06-07 United Microelectronics Corporation Semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685424A (ja) * 1992-08-31 1994-03-25 Kyocera Corp プリント回路基板の容量調整方法
JPH0992572A (ja) * 1995-09-27 1997-04-04 Mitsubishi Materials Corp チップコンデンサ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1899176A (en) * 1929-10-24 1933-02-28 Gen Electric High frquency condenser
US4419713A (en) * 1981-07-06 1983-12-06 Centre Engineering, Inc. Multiple electrode series capacitor
JPH01221012A (ja) * 1988-02-29 1989-09-04 Toshiba Corp 高周波フイルタ
US5173670A (en) * 1989-04-12 1992-12-22 Murata Manufacturing Co., Ltd. Designing method of π type LC filter
JPH0831392B2 (ja) * 1990-04-26 1996-03-27 株式会社村田製作所 積層コンデンサ
JPH0547586A (ja) * 1991-08-16 1993-02-26 Toshiba Corp コンデンサ部品
US5375035A (en) * 1993-03-22 1994-12-20 Compaq Computer Corporation Capacitor mounting structure for printed circuit boards
JPH07283076A (ja) * 1994-04-15 1995-10-27 Nippon Telegr & Teleph Corp <Ntt> キャパシタ
JPH08191034A (ja) * 1994-11-09 1996-07-23 Taiyo Yuden Co Ltd 積層コンデンサ
JPH08288790A (ja) * 1995-04-10 1996-11-01 Fujitsu Ltd 素子用基板、圧電振動装置及び弾性表面波装置
JPH08330182A (ja) * 1995-05-30 1996-12-13 Hitachi Chem Co Ltd 電気回路用コンデンサ及びその製造法
US5965912A (en) * 1997-09-03 1999-10-12 Motorola, Inc. Variable capacitor and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685424A (ja) * 1992-08-31 1994-03-25 Kyocera Corp プリント回路基板の容量調整方法
JPH0992572A (ja) * 1995-09-27 1997-04-04 Mitsubishi Materials Corp チップコンデンサ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1075004A4 *

Also Published As

Publication number Publication date
EP1075004A1 (en) 2001-02-07
EP1075004A4 (en) 2007-05-02
US6266226B1 (en) 2001-07-24

Similar Documents

Publication Publication Date Title
WO2000049631A1 (fr) Condensateur
US9722568B2 (en) Thin film surface mount components
KR100737188B1 (ko) 전자 부품 및 그 제조 방법
US6282079B1 (en) Capacitor
JP2002542619A (ja) 逆向き面装着用超小型レジスタ−キャパシタ薄膜回路網
US4853659A (en) Planar pi-network filter assembly having capacitors formed on opposing surfaces of an inductive member
JP4752280B2 (ja) チップ型電子部品およびその製造方法
JPH05226908A (ja) 広帯域マイクロ波フィルタネットワーク
KR20210127802A (ko) 광-대역 성능을 갖는 소형 박막 표면 실장형 커플러
JP4291164B2 (ja) 弾性表面波装置
EP0596721B1 (en) Noise filter
US7002435B2 (en) Variable capacitance circuit, variable capacitance thin film capacitor and radio frequency device
US6356429B2 (en) Capacitor
US7567143B2 (en) Balanced-unbalanced transformation device and method for manufacturing balanced-unbalanced transformation device
US20040080023A1 (en) Thin-film capacitor element with reduced inductance component
JP3359850B2 (ja) コンデンサ
KR100366927B1 (ko) 3단자형 가변 인덕턴스 소자
JP3860675B2 (ja) コンデンサ
JPH06181119A (ja) Ｌｃ複合部品
JP3600734B2 (ja) 薄膜コンデンサおよび基板
JP2001345232A (ja) 薄膜電子部品および基板
JP2000286111A (ja) 薄膜ｒｃ素子
JP2002231575A (ja) 薄膜コンデンサおよびコンデンサ基板
JP2002260957A (ja) 薄膜コンデンサおよびコンデンサ基板
JP2001345233A (ja) 薄膜電子部品およびその製法並びに基板

Legal Events

Date Code Title Description
AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

WWE Wipo information: entry into national phase

Ref document number: 1999905215

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1999905215

Country of ref document: EP