WO2000052863A1 - Recepteur amrc - Google Patents

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WO2000052863A1
WO2000052863A1 PCT/JP1999/000961 JP9900961W WO0052863A1 WO 2000052863 A1 WO2000052863 A1 WO 2000052863A1 JP 9900961 W JP9900961 W JP 9900961W WO 0052863 A1 WO0052863 A1 WO 0052863A1
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WO
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path
unit
delay
time
timing
Prior art date
Application number
PCT/JP1999/000961
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English (en)
French (fr)
Inventor
Takeshi Inoue
Masahiko Shimizu
Takashi Dateki
Koji Matsuyama
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
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Priority to JP2000603180A priority patent/JP3600529B2/ja
Publication of WO2000052863A1 publication Critical patent/WO2000052863A1/ja
Priority to US09/943,437 priority patent/US6650692B2/en

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7097—Interference-related aspects
    • H04B1/711—Interference-related aspects the interference being multi-path interference
    • H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
    • H04B1/7117—Selection, re-selection, allocation or re-allocation of paths to fingers, e.g. timing offset control of allocated fingers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7093—Matched filter type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7097—Interference-related aspects
    • H04B1/711—Interference-related aspects the interference being multi-path interference
    • H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
    • H04B1/712—Weighting of fingers for combining, e.g. amplitude control or phase rotation using an inner loop

Definitions

  • the present invention relates to a CDMA receiver in a spread spectrum communication system (hereinafter referred to as DS) by direct spreading, and more particularly to a CDMA receiver that can be synchronized with a reference timing.
  • DS spread spectrum communication system
  • DS-CDMA Direct Sequence Code Division Multiple Access
  • transmission information of a plurality of channels or users is multiplexed with a spreading code and transmitted through a transmission line such as a wireless line.
  • the spread spectrum communication method is effective in reducing the deterioration due to the influence of the frequency selective fading. This is because narrowband signals are spread over high bands and transmitted, so that even if the received electric field strength drops in a specific frequency band, information can be restored from other bands with little error.
  • a RAKE reception method is known as one of the methods for positively using the delayed wave for improving the characteristics. In this method, despreading is performed for each delay wave arriving through each path of the multipath, delay times are made uniform, and weighted according to the reception level and added to combine.
  • FIG. 23 shows an example of a configuration of a conventional radio for CDMA.
  • 1 is a transmission system circuit
  • 2 is a reception system circuit
  • 3 is a transmission circuit for transmitting a transmission signal to an antenna and inputting a reception signal to a reception system circuit.
  • the duplexer, 4 is an antenna.
  • la is the transmission signal (transmission And lb is a mapping part.
  • frame data (pipit signal and transmission data) are alternately distributed bit by bit, and an in-phase component (I component: In- (Phase compornent) data and quadrature component (Q component: Quadrature compornent) data are converted into two series of I symbol data D!
  • I component In- (Phase compornent) data
  • Q component Quadrature compornent
  • Q symbol data D Q , lc and 1 d are I symbol data and Q symbol data D Q
  • a spreader that performs spread modulation using a predetermined spreading code
  • le and If are filters for waveform shaping
  • 1 g and lh are DA converters that convert the output of each filter le and 1 f
  • 1 i is a A quadrature modulation circuit that performs QPSK quadrature modulation on the Ich signal and Qch signal and outputs the result.
  • 1 j is a radio unit that performs frequency conversion to IF or RF, high-frequency bandwidth, and the like.
  • 2a is a radio unit that performs frequency conversion to RF or IF, performs high-frequency amplification, etc.
  • 2b is a quadrature detection circuit that demodulates Ich and Qch signals by quadrature detection
  • 2c 2
  • An AD converter that converts UI ch and Qch signals to digital
  • 2 e is a path search circuit that searches for multipaths
  • 2 f is a rake combining Z demodulation unit, and performs despreading processing for each multipath path.
  • a decoder that demodulates the I symbol data and Q symbol data D and DQ 'obtained by despreading into the original data, combines the demodulation results, and outputs the result.
  • 2g is a decoder.
  • FIG. 24 is a configuration diagram of the path search unit 2e and the rake combining / demodulating unit 2f.
  • RAKE combining Z demodulator 2 f is the finger portions 5 i provided in accordance with each path of the multipath, 52, 5 3, and a RAKE combining unit 6 for combining the outputs of the fingers.
  • the noise search unit 2e includes a matched filter (MF) 7a, an integrating circuit 7b, a path selection unit 7c, and a timing generation unit 7d, detects a multipath, and configures each of the multipaths. The delay time from the arrival time or reference time of the signal arriving via the path is identified, and the despreading start timing data P i to P 3 and the delay time adjustment data D i to to enter the D 3.
  • MF matched filter
  • the matched filter 7a when a direct spread signal (DS signal) affected by multipath is input, the matched filter 7a outputs a pulse train having a plurality of peaks corresponding to the arrival delay time and the received electric field strength, and the integration circuit 7b And input it to the pass selection section 7c.
  • the integrating circuit 7b averages the output of the matched filter and inputs the time-averaged output of the matched filter to the path selection section 7c in order to remedy the loss due to the instantaneous level drop due to fading.
  • the path selection unit 7 c refers to the integrated output of the integrating circuit (FIG.
  • the threshold by Li large multipath signal Myuroiota detects multipath on the basis of the MP 2, MP 3, constituting the multi-pass each path and detects the delay time t 1 ⁇ t 2, t 3 , the timing data P despreading start to the finger portion 5 52 5 3 corresponding to each path, P 2, P 3, and delay time adjustment data D lt Enter D 2 and D 3 .
  • the multipath signals MP MP2 and MP3 are arranged in order of their size, the path with the largest multipath signal is assigned to the first finger 5, and the path with the second path is the multipath signal. against second finger one 5 2 20 percent Li, assigned multipath signal is the third-largest of the path to the third fin guard 3, a portion each finger coming through the split re against was path The following processing is performed on the signal to be processed.
  • Finger portions 5 5 2 corresponding to each path, 5 3 per cent Li becomes identical configuration, despreading circuit 5 a, demodulation circuit 5 b, and a delay circuit 5 c.
  • Each despreading circuit 5a despreads the received Ich signal and Qch signal using the spreading code of its own channel at the timing (Pi Ps) indicated by the path search unit 2e.
  • the demodulation circuit 5b demodulates the original data using the I-symbol data D and Q-symbol data D obtained by despreading, and the delay circuit 5c operates at the time indicated by the path search unit 2e. (Di Dg) Output with delay.
  • each finger despreads at the same timing as the spreading code of the transmitter, adjusts the delay time according to the path, aligns the phases, and inputs the same to rake combiner 6, and the rake combiner inputs
  • the signal is synthesized and output.
  • FIG. 26 shows an example of the configuration of a despreading circuit in the finger section, in which despreading processing can be performed on each of the Ich signal and the Qch signal.
  • 8a is the same extension as the transmitter
  • the code length is, for example, 256, which is the number of chips N per symbol.
  • 8 b is a multiplier that multiplies the I ch signal and the spreading code for each chip
  • 8 b ′ is a multiplier that multiplies the Q ch signal and the spreading code for each chip
  • 8 c and 8 c ′ are the multiplication results of 1 8 d
  • 8 d 7 are adders
  • 8 e and 8 e ′ are 1-chip time delay circuits
  • 8 f and 8 f ′ are symbol clocks and 1 symbol.
  • This is an output register that latches the cycle accumulation result and outputs I symbol data D and D.
  • the correlation value between the received signal and the desired signal is obtained by the matched filter 7a of the path search unit 2e, and the one having the larger value is selected by the path selection unit 7c.
  • the time difference is notified to the despreading circuit 5a.
  • three large correlation value integrated outputs are despread.
  • each despreading circuit 5a generates a despreading code in accordance with the despreading timing thus obtained, and despreads the received data.
  • the original data is restored by the demodulation circuit 5b from the I and Q symbol data obtained by despreading. After that, of the respective delay amounts, the other two are shifted by the delay circuit 5c according to the slowest one to align the positions of the restored data. By adding these, a composite signal is obtained.
  • the result is determined as “0” or “1” by a comparator of a data determination unit (not shown), and is used as received data.
  • maximum ratio combining is performed by multiplying the reliability according to each reception level and then adding them before combining in rake combining section 6.
  • DLL Delay Locked Loop
  • the path search section 2 e and each finger section 5 l 5 a, 5 3 D LL circuit 9 i to 9 3 is provided. If nothing is done even if the synchronization is acquired by the path search unit 2e, the synchronization position is lost due to fluctuations in the frequency of the system clock, fluctuations in the distance between the transmitter and receiver, and the effects of noise. For this reason, when synchronization is successfully acquired by the correlator 7a ', it is necessary to control the despreading code sequence on the receiving side so as not to cause a time lag (synchronous tracking). DLL circuits 9 to 9 3 timing of despreading the finger portion 5 ⁇ 5 3 Is controlled so as to be synchronized with the timing specified by the initial timing data generation unit 7d of the path search unit 2e.
  • FIG. 28 is a configuration diagram of the DLL circuit.
  • 9a is a despread code generator that cyclically generates an N-chip despread code sequence A1 for each symbol period, and an initial timing generator
  • 9 b the delay circuits for outputting a 1 inch-up period despreading code sequence by delaying the in second despreading code sequence A 2, 9 c, 9 d multiplies a carrier signal to the despreading code AA 2 Multiplier
  • 9 e is a multiplier that multiplies the first despread code sequence and the received signal (received spread code sequence) B for each chip
  • 9 f is the second despread code sequence A 2 delayed by one chip and received
  • 9 g and 9 h are bandpass filters
  • 9 i and 9 j are envelope detectors
  • 9 k is an envelope detector 9 i output and envelope detection 9 m is a low-pass filter
  • 9 n is a voltage-controlled oscillator that varies the clock frequency (chip frequency) based on the one-pass filter output.
  • V CO 9 p is a counter that counts the chip clock and outputs a despread timing signal.
  • the adder 9 k adds the output of the envelope detector 9 i and the output of the envelope detector 9 j with the sign inverted, and adds the S curve shown in Fig. 29 (c) to the phase difference ⁇ .
  • the voltage controlled oscillator 9g that outputs a signal having characteristics via the low-pass filter 93 controls the clock frequency based on the output of the low-pass filter so that the phase difference becomes zero. For example, the phase of the despreading code If the phase is advanced, the clock frequency is reduced and the phase difference is controlled to be 0. If the phase of the despread code is behind the received spread code, the peak frequency is increased and the phase difference is reduced to 0. Is controlled so that
  • the path search unit 2e detects the phase of the spreading code sequence (reception spreading code sequence) on the transmitting side with an accuracy of within one chip (synchronous acquisition), and thereafter, the DLL circuit ⁇ ⁇
  • the despreading code sequence synchronized with the phase of the transmitting-side spreading code sequence is input to the finger unit.
  • the path search unit 2e In mobile communication, the environment of one or both of the transceivers changes with time, so the path search unit 2e has detected three newly detected paths based on the changing delay and reception level. Assuming that it is the same as the three paths, the rake receiver needs to control the rake reception using the signals from the three paths. In addition, a new path with a different delay amount from the three paths that were initially determined (three paths with high reception strength) may be more likely to be determined. In such a case, it is necessary to switch the allocation of the pass. In conventional switching of path assignment, multipath signals are arranged in order of their magnitude, the path with the largest multipath signal is assigned to the first finger 5i, and the multipath signal is assigned with the second magnitude.
  • FIG. 30 is an explanatory diagram of data loss that occurs when the path assignment is switched.
  • the correlation values of the five paths a to e obtained from the matched filter 7a are b>d>e>a> c in order of magnitude.
  • the path selection unit 7 c selects upper three paths b, d, and e, assign Li path b to the first finger portion 5 I, the second finger portion 5 2 20 percent Li against the path d , shed the path e third finger part 5 3 20 percent Li.
  • Each of the finger sections 55 2 and 53 3 performs despreading processing on the signals arriving from the paths b, d and e at times Tu, T 12 and ⁇ 13, respectively, and applies the obtained despread signal to the delay time dd 2 , d 3 Delay and output the same phase.
  • Path Sorting unit 7 c selects upper three paths d, b, a a, assign Li path d to the first finger portion 5 i, the second finger portion 5 2 20 percent Li count on path b shed path a third Fi Nga part 5 3 20 percent Li.
  • each finger portion 5 ⁇ 5 2, 5 3 are time T 21, T 22, the path d in the T 23, b, performs inverse diffusion processing on a signal coming from a, delay the despread signals obtained time d, d, d 3 7 delays and outputs align the phase.
  • the valid data received via the path b during the first and second path assignment switching times is 8 symbols
  • the valid data received via the path d is 6.7 symbols
  • finger portions are sequentially allocated starting from the path having the highest reception level.
  • This path allocation method has an advantage that it can be easily performed. As described above, data loss occurs as described above, and even the same three paths are replaced by each other depending on the multipath signal level (correlation value), and data loss occurs due to the replacement.
  • the transmission and reception clocks of the base station and the mobile unit sweep asynchronously, and the system clock of the mobile unit fluctuates. For this reason, it is necessary to synchronize the timing of the mobile station with the reference timing of the base station by performing some kind of timing synchronization.
  • the timing control applied to the DLL circuit is performed.
  • the DLL circuit is necessary for each path (finger).
  • the analog circuit such as VC0, envelope detector, various filters, etc. There is a problem that requires a switching circuit.
  • Another object of the present invention is to synchronize with a reference timing without using a DLL circuit.
  • the path search unit in the CDMA receiver includes: (1) a correlation detection unit that detects a correlation between a received signal and a desired signal at predetermined time intervals; and (2) a desired signal arrives based on the peak level of the correlation.
  • a path selection unit that selects a plurality of paths and sets the peak detection time as a desired signal detection time. (3) The difference between the detection time of the desired signal arriving via the path selected this time and the previous detection time is within an allowable range. If this is the case, the path selection unit that determines that the path selected this time is the same as the path previously assigned in the predetermined inverse divergence Z delay adjustment unit.
  • the path is the same path, It is composed of a path allocating unit that allocates a path so that the same despreading and delay adjusting unit performs the despreading and delay adjusting process on the desired signal arriving via the path, and the timing control unit is (1) Same pass as above Calculator for calculating a difference between the current detection time and the reference time, (2) a timing control circuit for controlling the timing of the lead / lag based on the total value of the time difference in each same path, in configuring.
  • the CDMA receiver is configured in this way, if the path previously assigned to the finger section (despreading delay adjustment section) is the same as the path selected this time, the path to the finger section of the path is assigned to the finger section. Since the assignment is not changed, data loss during path assignment can be prevented.
  • the identity of the path is determined if the difference between the detection times is within an allowable range (one chip time), the accuracy of estimating the path identity can be improved.
  • the path search unit can detect the phase of the spread code string on the transmitting side with an accuracy of within one chip (synchronous acquisition), and the force is also calculated as the sum of the difference between the current detection time and the reference time in each same path. Based on this, the advance / delay of the timing signal can be controlled (synchronous tracking). This As a result, the timing of each unit can be synchronized with the reference timing of the base station even if a distance variation between the transmitter and the receiver or a system clock variation occurs, and a DLL circuit can be eliminated. Note that (1) the desired signal detection time on the path when a new path is allocated to each finger is set as the reference time, or (2) the base station frame detected at the start of communication with the base station. The time is set as a reference time.
  • the timing control circuit controls the advance and delay of the timing below.
  • the time difference is set to +1 or 1 depending on whether the current detection time is later or earlier than the reference time, and the timing is advanced based on the total value of the time difference in each same path. Control the delay. In this way, the hardware configuration can be simplified.
  • the time difference is weighted based on the magnitude (reception level) of the correlation value, and the timing advance and delay are determined based on the sum of the weighted time differences in each same path. Control. In this way, timing control (synchronous tracking control) can be performed by giving high reliability to a path having a large correlation value.
  • the third method detects the number of paths determined to be the same path, normalizes the total value of the time difference based on the number of paths, and controls the advance and delay of timing based on the obtained value. . In this way, timing control with constant sensitivity (synchronous tracking control) can be performed even if the number of multipaths changes in the radio wave environment.
  • the fourth method is to normalize the total value of the time difference based on the number of paths having a correlation value equal to or higher than a predetermined level on the path determined to be the same as the previous path, and advance the timing based on the obtained value, Control the delay. In this way, timing control with constant sensitivity (synchronous tracking control) can be performed in consideration of the radio wave environment.
  • Specific timing control methods include (1) controlling the frequency of the system clock by controlling the voltage-controlled oscillator (VCO) based on the total value of the time differences, or (2) outputting from the high-speed clock oscillator.
  • VCO voltage-controlled oscillator
  • the system clock frequency is controlled by inserting and extracting pulses based on the total value of the time difference.
  • the division timing is controlled based on the total value of the time difference, and the advance and delay of the timing are controlled.
  • FIG. 1 is a basic configuration diagram of a CDMA receiver according to the present invention.
  • FIG. 2 is an explanatory diagram of path assignment according to the present invention.
  • FIG. 3 is an overall configuration diagram of a wireless device including a CDMA receiver of the present invention.
  • FIG. 4 is a configuration diagram of a main part of the CDMA receiver of the present invention.
  • FIG. 5 is an explanatory diagram of the peak detection operation.
  • FIG. 6 is a configuration diagram of the integration circuit.
  • FIG. 7 is a configuration diagram of the extremum detection unit.
  • FIG. 8 is a configuration diagram of the path selection unit.
  • FIG. 9 is a configuration diagram of the path following unit.
  • FIG. 10 is a time chart for explaining the operation of the path following unit.
  • FIG. 11 is a configuration diagram of the despread timing generation unit.
  • FIG. 12 is a configuration diagram of a calculation unit in the timing control unit.
  • FIG. 13 is a first configuration diagram of the timing control circuit in the timing control unit.
  • FIG. 14 is a second configuration diagram of the timing control circuit in the timing control unit.
  • FIG. 15 is a diagram of the timing control circuit in the timing control unit.
  • FIG. 16 is a fourth configuration diagram of the timing control circuit in the timing control unit.
  • FIG. 17 is a chart showing an example of normalization by the number of effective paths.
  • FIG. 18 is a configuration diagram of a path following section provided with an effective path counting section.
  • FIG. 19 is another configuration diagram of the path following section provided with the effective path counting section.
  • FIG. 20 is another configuration diagram (outputs a numerical value according to the phase difference) of the calculation unit in the timing control unit.
  • Figure 21 is another block diagram of the operation unit (weighting according to the reception level) in the timing control unit.
  • Figure 22 is another block diagram (fixed reference time) of the arithmetic unit in the timing control unit. You.
  • Figure 23 is a block diagram of a conventional CDMA radio.
  • FIG. 24 is a configuration diagram of a conventional path search and rake combining / demodulating unit.
  • FIG. 25 is an explanatory diagram of a path search by the path search unit.
  • Figure 26 shows an example of a despreading circuit.
  • FIG. 27 is a configuration diagram of a path search unit and a rake combining unit provided with a DLL.
  • FIG. 28 is a configuration diagram of the DLL circuit.
  • Figure 29 is an explanatory diagram of the S-curve of the DLL.
  • FIG. 30 is an explanatory diagram of data loss at the time of switching the path assignment.
  • FIG. 1 is a basic configuration diagram of a CDMA receiver of the present invention.
  • llillg is a finger unit (despreading Z delay adjusting unit), which performs despreading processing on the three delayed desired waves b, d, and e arriving via the allocated paths at timings ti to t3.
  • the despread signal obtained by the despreading process is added to the delay amount ( ⁇ (! 3 ) corresponding to the path, and is output.
  • 12 is a synthesizing unit that synthesizes the output of each finger unit.
  • a path search unit that allocates a path to the finger unit, and 14 is a timing control unit that synchronizes the timing with the reference timing.
  • the path search section 13 includes a correlator 31 for detecting the correlation between the received signal and the desired signal.
  • the correlator 31 selects a plurality of paths from which the desired signal arrives based on the peak level of the correlation, and determines the peak detection time by the desired signal. If the path selected as the detection time is the same as the path previously assigned to any of the fingers, the path selecting unit 34 continues to execute the despreading delay adjustment processing on the finger. It has a path follower 35.
  • the path following unit 35 stores (1) the desired signal detection time of the path when a new path is allocated to each finger unit as the reference time T rj, and updates the path (the last time).
  • Detection time storage unit that stores the desired signal detection time of the desired signal The difference between the detection time of the desired signal arriving via the path selected this time and the previous detection time stored in the storage unit is allowed. If it is within the range, the path selected this time is Path determination unit 42, which determines that the path is the same as the path previously allocated, (3) If the path is the same, despreading and delay adjustment processing for the desired signal arriving via the selected path is performed. And a path allocating unit 43 for allocating a path so that the same finger unit is executed.
  • the timing control unit 14 includes: (1) a calculation unit 51 for calculating the difference between the current detection time on the same path and the reference time of the path; (2) a calculation unit based on the total value of the time difference on each of the same paths.
  • a timing control circuit 52 for controlling the advance of the timing and the Z delay is provided.
  • the path following unit 35 assigns the path selected this time to a part of the same finger as before.
  • the path following section 35 forcibly allocates the sorted paths that have not been allocated to the finger sections that do not perform path allocation based on the above-mentioned path identity. Since these are newly created probable paths, the timing of the previous paths may be significantly different, but the paths with low reception levels are truncated and the gain due to their combination is small. The impact of the omission is small.
  • the detection time (T) of the desired signal arriving via each path is input to each finger unit to perform the despreading operation.
  • Detection time storage unit 4 1 stores the desired signal detection time of the path when assigning the new path to the finger portion 1 1 i to 1 1 3 as described above as a reference time T r ⁇ T r 3 ing.
  • the calculation unit 51 of the timing control unit 14 calculates the difference between the current desired signal detection time T and the reference time stored in the storage unit in the path determined to be the same as the path, and the timing control circuit 52 Based on the total value of the time differences for all paths determined to be the same, the system clock frequency is controlled to control the timing advance / delay.
  • the path search unit 13 detects the phase of the spread code sequence on the transmission side with an accuracy of within one chip (synchronous acquisition), and thereafter, the timing control unit 14 controls the advance Z delay of the timing signal ( Sync tracking).
  • FIG. 2 is an explanatory diagram of path assignment.
  • the correlation values of the five paths a to g obtained by the correlation detection unit 31 are b>d>e>c> a in order of magnitude.
  • the path following unit 35 stores the detection times Ti, T 2 , ⁇ 3 , and passes the paths from the first to third finger units li 1 1 2 , Assign to 1 1 3 That is, at the initial stage, the path follower 35 assigns the path b to the first finger 1 li, assigns the path d to the second finger 1 1 2 , and assigns the path e to the third finger 1 1 3 against 20 percent Li, and inputs despreading start timing ⁇ t 3 and the delay time di ds to respective full Inger portion.
  • path tracking section 35 checks whether the difference between each detection time Ti ⁇ T 3 that is detected at time T and the previous storage of the candidate path d 'which was selected this time in 1 correlation value order are acceptable And 2 then the second largest candidate path b ' Check the difference between each detection time Ti ⁇ T 3 that stores the detection time is within the allowable range, the 3 end, the difference between the detection time Ti Ts that stores the detection time T 3 'is Check if it is within the allowable range.
  • the path following unit 35 determines that the path selected this time is the same as the path previously allocated to the predetermined finger part. For example, 'from the difference between the both becomes within the allowable range, path b and path b' difference and the detection time T 2, the detection time T 2 between the detection time and the detection time T, the path d and path d 'are each It is determined that the paths are the same.
  • the path following unit 35 causes the finger units of the path b and the path d to perform despreading and delay adjustment processing on the desired signal arriving via the path b 'and the path d'. That is, the path tracking section 35 against the first finger portion 1 1 20 percent Li path 1, path d 'against the second finger unit 1 1 2 20 percent Li, start despreading the respective fingers timing t, Enter t 2 r and delay time d, ⁇ 2 '. In this way, if the paths b and d are the same as the paths b 'and d' selected this time, the despreading and delay adjustment processing for the desired signal arriving via the paths b 'and nos d' is performed by the path b.
  • path tracking section 35 the ivy finger portion 11 3 Naka path allocation is made according to the same criteria of a path, assign the path a 'which has not been allocated in the same manner, the finger units 11 3 to despreading start timing t And the delay time d 3 ′.
  • despreading and delay adjustment processing to the desired signal fingers 1 1 3 coming from different paths a 'and path e until then.
  • the data from path e is dropped by 3.4 symbols (dropped part DF), and the spread gain is reduced, but the number of data drops as a whole can be minimized, and the detection accuracy is lower than in the past. Can be improved.
  • FIG. 3 is a configuration diagram of a wireless device including a CDMA receiver according to the present invention.
  • the same reference numerals are given to the same parts as those in FIG. 1 is a transmission system circuit
  • 2 is a reception system circuit
  • 3 is a duplexer that sends a transmission signal to an antenna and inputs a reception signal to the reception system circuit
  • 4 is an antenna.
  • la is a coder for coding a transmission signal (transmission data)
  • 1b is a mapping unit. For example, frame data (pilot signal and transmission data) are alternately bit by bit.
  • the in-phase component (I component: In-Phase compornent) data and the quadrature component (Q component: Quadrature compornent) are converted into 7-segment I-symbol data Q-symbol data D Q A spreader that performs spread modulation using a predetermined spreading code on the I symbol data and Q symbol data D!
  • I component In-Phase compornent
  • Q component Quadrature compornent
  • Is a DA converter that performs DA conversion
  • 1 i is a quadrature modulation circuit that performs QPSK quadrature modulation on the Ich signal and Qch signal and outputs it
  • 1 j is a radio unit that performs frequency conversion to IF or RF, high-frequency amplification, and the like.
  • 2a is a radio section that performs frequency conversion to RF or IF, performs high-frequency amplification, etc.
  • 2b is quadrature detection
  • a quadrature detection circuit that demodulates Ich and Qch signals
  • 2c2 (1 Is 1 (; 11, AD converter that converts Qch signal to digital
  • 2 g is deco
  • 11 is a rake combining Z demodulation unit, and multiple finger units 1 1
  • 13 is a path search unit that searches for a path and assigns it to the finger unit
  • 14 is a timing control unit that synchronizes with the reference timing
  • 15 is a clock generation unit that controls the MCLK frequency by the timing control unit. It is.
  • FIG. 4 is a configuration diagram of a main part of the CDMA receiver of the present invention.
  • 11-11 3 is finger part respectively (despreading Z delay adjusting unit) performs despreading processing on the basis of the timing t ⁇ t 3 instructed by the desired signal arriving via the assigned path, despreads and outputs the re-obtained despread signal by the processing by adding delay amount Di ⁇ d 3 corresponding to the path, 12 synthesis unit for synthesizing the outputs of each finger portion, 13 for each finger portion
  • a path search section 14 for allocating paths, and 14 is a timing control section for synchronizing timing with reference timing.
  • Each of the finger portions 1 li to l 13 has the same configuration, and includes a despreading circuit 21, a demodulation circuit 22, and a delay circuit 23.
  • each despreading circuit 2 1 path search unit 1 3 by Li indicated despreading timings ( ⁇ 3), despreading processing to the Q ch signal subjected.
  • Demodulating circuit 2 2 demodulates the original data by using I symbol data DQ symbol data D Q obtained Li by the despreading, delay circuit 2 3 path search section 1 3 Yo Li indicated times (DDG) Output with a delay. Input a result, each finger portion 1 Li ⁇ l 1 3 despreads a spreading code the same timing of the transmitter, and adjust the delay time in accordance with the path, align the phase RAKE combining section 1 2 Then, the rake combining section 12 combines and outputs the input signals.
  • the path search section 13 is a matched filter (MF) 31 that performs correlation detection, an integration circuit 32 that integrates and outputs the correlation value, an extreme value detection section 33, a path selection section 34, and a path following section 35. And a timing generator 36.
  • MF matched filter
  • the matched filter 31 extracts the signal component (desired signal) of the own channel from the antenna reception signal using the spreading code of the own channel and outputs it.
  • the integrator 32 averages and outputs the matched filter output over time in order to remedy the loss due to the instantaneous level drop due to fading.
  • the extreme value detector 33 detects and outputs the peak of the integrated correlation value.
  • the path selection unit 34 selects the path of arrival of the desired signal of the number of fingers in descending order based on the peak value, and outputs the detection time of the desired signal arriving via the path. When there are a plurality of peaks within one chip range, the peak detector 33 detects and outputs the larger peak.
  • the correlator Since a significant correlation appears in the spreading code about one chip before and after, if there is another delay path in this range, the correlator outputs their combined correlation value (see Fig. 5). If this synthesis plurality of peaks PK 2 in one chip range correlation values to exist, it is effective to assign the maximum peak [rho kappa part finger, the peak PK 2 of less small value, Yo not be determined only by the correlation values whether effective than synthesis of other peaks [rho kappa 3 with Li delay difference. This is because, as shown in Fig. 5, the peak ⁇ ⁇ ⁇ ⁇ 2 is actually smaller than the peak ⁇ ⁇ ⁇ 3 due to the influence of the peak PK i. This is because in some cases are summer greater than click PK 3.
  • the extreme value detection unit 33 selects only the peak ⁇ ⁇ having the maximum value in this one-chip range as a path selection candidate, and excludes the non-maximum peak ⁇ ⁇ ⁇ ⁇ 2 from the path selection.
  • the path following unit 35 includes a detection time storage unit 41, a path determination unit 42, and a path allocation unit 43.
  • the detection time storage unit 41 stores the desired signal detection time of the path when a new path is allocated to each finger unit as a reference time, and the latest (previous) desired signal detection time of the path. Is stored.
  • the path determination unit 42 determines whether or not the path selected by the path selection unit 34 is the same force as the previously selected or shifted path based on the desired signal detection time.
  • the path allocating unit 43 (1) If the result of the determination is that the path is the same, the path is set so that the despreading and delay adjustment processing for the desired signal arriving via the path selected this time is performed by a part of the same finger as before. Is assigned.
  • the path allocating unit 43 forcibly allocates the paths selected in the order of the reception level to the finger units for which the path has not been allocated according to the path criterion.
  • each finger portions 1 1 1 -1 1 3 despread start timing data of each finger unit in accordance with the detection time T Iota ⁇ tau 3 of paths assigned to Ti ⁇ t 3 ⁇ beauty delay time data 3 generated and input to each finger unit 1 1 to 1 1 3.
  • FIG. 6 is a block diagram of the integration circuit 32, which calculates and outputs a time average of correlation values at each sampling time for n frames.
  • the address counter 32a resets the readdress according to the frame timing, and thereafter, increments the address ADR every time one master MCLK is generated, and outputs the read cycle / write cycle signal RWS every clock.
  • the RAM 32b integrates and stores the correlation value sampled by the master clock MCLK at each sampling time. If one frame is composed of N master clocks, N correlation integrations Store the value.
  • the RAM 32b inputs the correlation integrated value indicated by the address ADR in the read cycle to the adder 32d through the buffer 32c, and stores the addition result (integrated correlation value) input through the buffer 32e in the write cycle. .
  • the adder 32d adds the correlation value input and the integral correlation value (RAM output) every time the master clock is generated and stores the result in the register 32 ⁇ .
  • the register 32f stores the addition result in the write cycle via the buffer 32e to the RAM 32b in the write cycle. Enter and store it at the specified address.
  • FIG. 7 is a configuration diagram of the extremum detection unit 33.
  • the extremum detection unit 33 sets only peaks having the maximum value in one chip range as candidates for path selection, and masks non-maximum peaks and excludes them from path selection.
  • the extremum detector 3 3 operates at a frequency four times the chip frequency, and the peak detector 3 4 (maximum peak detector 3 3 2) A counter (timer) 3 3 3 , a delay unit 3 3 4 that delays the integrated correlation value by one chip period, and a gate circuit 3 3 5 that outputs only the maximum peak when there are multiple peaks within one chip range Yes.
  • the storage 33a stores the integrated correlation value
  • the comparator 33b compares the current sampling value (integrated correlation value) with the previous sampling value. When it is larger, it outputs a high-level signal
  • the D-type flip-flop 33 c stores the comparator output
  • the AND gate 33 d outputs the peak detection signal PD when it changes from increasing to decreasing.
  • 3 3 e is a storage unit that stores the maximum peak in one chip
  • comparator 3 3 f compares the maximum peak so far with the detected peak size.
  • the maximum peak detection signal MPD is output.Andgut 33g outputs the extreme value detection signal PKDT when the maximum peak detection signal MPD is generated, and the value stored in the storage unit 33a is maximized. It is stored in the storage unit 33 e as a peak value.
  • the quaternary counter 3 3 3 is reset each time a maximum peak is detected. If a new maximum peak is not detected in the next one chip period (correlation range), the data valid signal DTE is counted at the timing of the count value 3. Is output to the gate circuit 335 and the storage section 33e.
  • the gate circuit 3 3 5 open at the generation timing of the data valid signal DTE.
  • the delay unit 33 4 Yo Li 1 integrated correlation values delayed chip period because they were input to the gate circuit, the gate circuit 33 5 outputs the maximum peak.
  • the gate circuit outputs only the maximum peak when there are a plurality of peaks within one chip range, and masks the other peaks.
  • the corporation's path selection section 34 performs path selection control using only the largest peak within one chip period. In other words, only the peak having the maximum value in one chip range is set as a candidate for path selection, and the non-maximum peak is excluded from the path selection.
  • the storage section 33e is reset by the data valid signal DTE.
  • FIG. 8 is a configuration diagram of the path selection unit.
  • the integrated correlation value R 0 and the correlation detection time (slot counter value) T input from the extreme value detection unit 33 are shown. Is input to, is to sort descending order eight correlation values Ri ⁇ R 8 the detection time T ⁇ Ts. Selecting 8 pieces means that there are 8 finger parts.
  • the slot counter value is the count value of the address counter 32a in the integrating circuit of FIG. 34-34 8 in FIG. 8 is a circuit for storing the integrated correlation values Ri ⁇ R 8 and its detection time ⁇ ⁇ ⁇ 8 larger in the first to eighth, respectively have the same configuration, the comparator 34a, D-type FF configuration register 34b and selector 34c.
  • the selector 34 c selects the integrated correlation value Ri stored in the register 34 b and the detection time Ti if Ri—> 1 ⁇ and outputs it to the next stage. If R i, the input integrated correlation value R w And its detection time T i
  • FIG. 9 is a configuration diagram of the path following unit
  • FIG. 10 is a time chart for explaining the operation of the path following unit.
  • 35a is an 8 * binary counter, octal counter that counts from 0 to 7
  • a binary counter unit that counts the overflow pulse and outputs a WRITE / READ signal, respectively.
  • 35b is a selector for sequentially selecting and outputting the first to eighth detection times ⁇ to ⁇ 8 based on the count values 0 to 7 at the time of WRITE (at the time of path identity determination) and at the time of READ (at the time of path forced allocation), 41 Iota ⁇ 41 8 detection time storage unit provided corresponding to the first through eighth finger portion, 42] L ⁇ 42 8 is provided corresponding to the first through eighth finger portion, as before this
  • a path identity determination unit 43 for determining the identity of the selected path is a path assignment unit 43 for forcibly assigning a path to a finger that has not been assigned based on the path identity determination.
  • the path assignment unit 43 includes an OR gate 43a, a RAM 43b, and a path assignment finger one storage unit 43c.
  • OR gate 43 a calculates and outputs an O ⁇ of Ineburu signal Ei Eg for by re outputs first to eighth path identity determining unit 42-42 8. That is, the OR gate 43a outputs a high-level signal PTS when it is determined that the reverse is the same by the path identity determination.
  • the RAM 43b writes the OR gate output ("1" or "0") to the address indicated by the count value 0 to 7 of the counter 35a at the time of WRITE enable (at the time of pass identity judgment), and at the time of READ enable (at the time of pass enable). At the time of compulsory allocation), read and output the re-data from the RAM address indicated by the count value 0 to 7 of the counter 35a. That, RAM 43 b has a storage area corresponding to the first to eighth detection time Ti ⁇ T 8, writes "1" in the storage area corresponding to the detection time when it is determined that the path same path forced At the time of allocation, the storage contents are sequentially output from each storage area.
  • the path assignment finger storage section 43c has a storage area corresponding to the first to eighth finger sections, and stores "1" in the storage area corresponding to the finger section to which the path is assigned. That is, when a path is allocated to the i-th finger unit by the path identity determination, a high-level enable signal Ei is output, so that "1" is stored in a storage area corresponding to a part of the i-th finger. Also, when a path is assigned to the j-th finger part in the forced path assignment, a high-level enable signal Ej is output, so that "1" is stored in the storage area corresponding to the j-th finger part.
  • the priority determination circuit 43d forcibly allocates a path that has not been allocated by the path identity determination to a part of the finger that has not been similarly allocated. That is, the detection time (path) at which the path was not reassigned is determined from the storage content of the RAM 43b, and the finger part to which the path was not allocated is determined from the storage content of the storage unit 43c. The time (pass) not allocated to a part of the finger is allocated.
  • the priority determination circuit 43 d refers to the storage content of the RAM 43 b indicated by the count value i of the counter 35 a to determine the path corresponding to the i-th detection time T i. It is checked whether it has been assigned to any of the finger portions by the path identity determination. If it is not assigned, finger portions to which no path is assigned are obtained in ascending order of numbers with reference to the storage unit 43c. If the ⁇ finger section is not assigned a path, the priority determination circuit 43 d outputs the forced fetch signal P j to the j-th path identity determination section 42 j corresponding to the j-th finger section and passes the path. Allocate. In parallel with the above, the selector 35b outputs the i-th detection time T i according to the count value i.
  • the storage unit 4 laj of the j-th path identity determining unit 42 j stores the detection time T i as the first desired signal detection time (at the time of allocating a new path to a part of the j-th finger). Reference time) Stored as T rj. Further, since the enable signal E j is generated from the OR gate 42 c of the j-th path identity determination unit, the storage unit 4 lbj stores the detection time T i as the latest desired signal detection time ⁇ of the path, Further, the detection time is input to the timing generation circuit 36 (FIG. 4). Further, the re-allocated finger storage unit 43 c stores “1” in the storage area corresponding to the j-th finger unit by the high-level enable signal E j. After that, the same process is performed to perform path forced assignment.
  • FIG. 11 is a configuration diagram of the timing generator 36.
  • the master frame counter 36a counts the master clock and generates a frame pulse FP at a frame period.
  • the reframe counter 36 f is reset by the occurrence of the match signal CI.
  • the frame counter 36f counts the master clock and outputs a despread timing signal ti every time the content becomes zero.
  • FIG. 12 is a configuration diagram of the arithmetic unit 51 in the timing control unit 14 (FIG. 4).
  • Calculating section 51 corresponds to the eighth part finger the first to eighth arithmetic unit 5 of the same configuration: has to 51 8.
  • Comparing portion 51 a of the operation unit 5 1 1-51 8 Aru stores the desired signal detection time Ti Ts and the storage unit 41 ai to 41 3 8 that outputs the selector 3 5 b (see FIG. 9)
  • Register 5 1 b, 5 1 c of the calculating unit 5 11-51 8 together are Rikuria by forced Uptake signal PFPS, Wariri applied to the currently selected paths first to eighth finger portion until then when a which was paths are estimated to be the same (DETrDETs ⁇ 'l ") a ratio ⁇ 5 1 a of the output signal (numerical value 1 or 0) is stored respectively, phase-lead information Alpha ⁇ Alpha 8 and the phase lag Information D Output as Ds.
  • the arithmetic unit 51 j corresponding to the ⁇ finger will determine the current detection time and the reference Calculates the difference from time Tri and outputs 1 or 0 phase advance information and phase delay information according to the magnitude.
  • FIG. 13 shows a first embodiment of the timing control circuit 52 in the timing control section 14 (FIG. 4).
  • all paths are treated equally, and the oscillation frequency of the clock generator that generates the system clock is directly controlled according to the phase advance / delay to make the phase change zero (synchronous holding). is there.
  • the first adder circuit 52 a adds eight phase lead information Arufaiota ⁇ arufa 8
  • the second adder circuits 52 b adds eight phase lag information 0-0 8.
  • the calculation unit 52c subtracts the addition result of the first and second addition circuits, the integration circuit 52d integrates the calculation result, and the DA converter 52e converts the integration result to analog to generate a VCO clock. Vessel 52 f of Control the oscillation frequency.
  • the output of the operation section 52c and the output of the integrator 52 change according to the degree of the phase advance and the Z delay, whereby the clock generator 52f changes the oscillation frequency so that the phase change becomes zero. Change. That is, if the timing changes and the phase lags or advances due to clock frequency fluctuations or distance fluctuations between the transmitter and receiver, the AD converter output becomes positive or negative, and feedback is made so that the phase change becomes zero. Control is performed.
  • FIG. 14 shows a second embodiment of the timing control circuit 52, in which a high-frequency oscillator is used as an oscillator for generating a master clock, and pulses are inserted and extracted according to the lead and lag of the phase. To control the phase change to zero (maintain synchronization).
  • the first adder circuit 5 2 a adds eight phase lead information Ai ⁇ A 8
  • the second adder circuits 5 2 b adds eight phase delay information D i D s.
  • the operation unit 52c subtracts the addition result of the first and second adder circuits
  • the RWF (Random Wail Filter) circuit 52g adds the operation result and outputs an overflow Z underflow when the capacity exceeds the capacity. I do.
  • the high-speed clock oscillator 52h generates a master clock that is at least twice as fast as the required system clock.
  • the clock control section 52i divides the pulse output from the clock oscillator 52h (generally divides it by 2) to generate a system clock pulse of a predetermined frequency, and the phase is delayed and the overflow occurs.
  • an additional pulse is inserted into the system clock pulse to increase the clock frequency, and when the phase advances and underflow occurs from the RWF circuit 52 g, the pulse is extracted from the system clock pulse to extract the clock. Decrease frequency.
  • the clock control unit 52i controls the clock frequency so that the phase change becomes zero. In other words, feedback control is performed so that when the timing changes and the phase advances or delays due to fluctuations in the frequency of the mouth or the distance between the transmitter and receiver, the phase change becomes zero.
  • the master clock is twice as fast as the required system clock, but the number of analog components can be reduced.
  • An integrator that does not hold frequency information, such as RWF, can be used.
  • FIG. 15 shows a third embodiment of the timing control circuit 52, in which the operation of the clock control unit 52i of the second embodiment is changed from the clock insertion / extraction operation to the clock enable operation. is there.
  • the first adder circuit 5 2 a adds eight phase lead information A i As, the second adding circuits 5 2 b adds eight phase delay information D i ⁇ D 8.
  • the operation section 52c subtracts the addition result of the first and second addition circuits, and the RWF circuit 52g adds the operation result and outputs an overflow Z underflow when the capacity exceeds the capacity.
  • the clock control unit 52 i ′ has a preset counter function, and divides a system clock generated from the clock oscillator 52 h ′ to output a timing pulse having a frequency according to a preset value, for example, a frame pulse. .
  • the clock control unit 52i ′ When the clock control unit 52i 'has a delayed phase and an overflow occurs from the RWF circuit 52g, the preset value is increased to delay the timing pulse phase. When the F circuit 5 2 g occurs, the preset value is decreased and the phase of the timing pulse is delayed. As described above, the clock control unit 52 i ′ controls the clock frequency so that the phase change becomes zero. In other words, feedback control is performed so that the phase change becomes zero when the timing changes and the phase advances or delays, due to fluctuations in the clock frequency, fluctuations in the distance between the transmitter and the receiver, and the like.
  • the master clock is at least twice as fast as the required system clock in order to insert the clock and extract the Z.
  • the clock equivalent to the low-speed system clock is used. It can be composed of an oscillator. However, since there is a problem that the jitter increases, the frequency is appropriately divided by the counter 52j and the timing pulse for the integration section is output.
  • the timing control circuits of the first to third embodiments perform timing control according to the difference between the number of leading phase paths and the number of lagging phase paths regardless of the number of effective paths.
  • the radio wave environment changes depending on the position of the mobile device, and the number of multipaths changes. For this reason, in an environment without multipath, the number of paths (the number of following paths) estimated to be the same as the previous path and this time is at most 1, but in a multipath environment, the number of following paths varies in the range of 1 to 8. I do. Therefore, the timing control circuits of the first to third embodiments have high timing control sensitivity in a multipath environment, and have low timing control sensitivity in an environment without multipaths. Therefore, in the fourth embodiment, the output of the arithmetic unit is normalized according to the number of tracking paths (the number of effective paths) so that the sensitivity of timing control does not depend on the radio wave environment.
  • FIG. 16 shows a fourth embodiment of the timing control circuit 52.
  • the configuration other than the normalization unit 52 m is the same as that of the first embodiment.
  • the first adder circuit 5 2 a adds eight phase lead information Ai As, the second adding circuits 5 2 b adds eight phase lag information 0-0 8.
  • the operation unit 52c subtracts the addition result of the first and second addition circuits, and the normalization unit 52m normalizes the operation unit output V based on the number n of effective paths.
  • the integrating circuit 52d integrates the normalized output of the normalizing section 52, and the DA converter 52e converts the integration result to analog to control the oscillation frequency of the clock generator 52f of the VCO configuration.
  • the normalization operation in the normalization unit 52m is performed by obtaining the value ⁇ for re-normalization from the chart in FIG. 17 and multiplying the operation result V.
  • the vertical axis is the number of effective paths n
  • the horizontal axis is the calculation result V
  • ⁇ is approximately
  • the normalizing section 52111 obtains a line and multiplies the operation result V to renormalize the signal to make the timing control sensitivity uniform regardless of the multipath environment.
  • FIG. 18 is a configuration diagram of a path following section provided with a valid path number counting section, and the same components as in FIG. 9 are denoted by the same reference numerals.
  • the counter 44a of the valid path number counting section 44 outputs the number of the following paths by counting the path following signal PTS output via the gate circuit 44bwo, and outputs the number of valid paths n.
  • the number of follow-up paths is the number of effective paths.
  • FIG. 19 is a configuration diagram of a path following unit provided with an effective path number counting unit in such a case, and the same parts as in FIG. 18 are denoted by the same reference numerals.
  • the path selection unit 34 (FIG. 8) inputs the correlation values 1 ⁇ to 1 ⁇ 8 to the selectors 35b and 45 together with the detection times T i to T 8 .
  • the selector 45 outputs the correlation value Ri, and the amplitude comparing section 46 compares the correlation value Ri with the set level Vs.
  • the gate circuit 44b of the effective path number counting section 44 outputs a high-level signal when the path follow-up signal PTS is generated and the correlation value Ri is equal to or higher than the set level Vs. The signal is counted, and the count value is output as the number of valid paths n.
  • the calculation unit 51 in FIG. 12 outputs the phase information by treating each path equally irrespective of the magnitude of the phase advance Z delay and the reception level (correlation value) of the desired signal. It can be configured to output the phase difference information in consideration of the reception level. Further, the calculation unit in FIG. 12 uses the detection time of a desired signal on the new path when the new path is assigned to the finger unit as the reference time, but may use the reference time obtained from the base station. it can. From the above viewpoint, the following three configurations can be further considered as the arithmetic unit 51.
  • the first configuration corresponds to each finger part.
  • a numerical value C i corresponding to the phase difference is output.
  • 2 0 is an arrangement diagram of the arithmetic unit, but only shown operation unit 5 1 corresponding to the first finger portion, also the same configuration calculating unit 5 1 2-5 2 8 corresponding to the other fingers It has.
  • the comparison unit 51 a of the arithmetic unit 51 is sequentially output from the selector 35 b (see FIG. 9).
  • the desired signal detection times T i to T 8 at this time and the reference time stored in the storage unit 41 a ⁇ ⁇ ⁇ is compared. If the reference time is larger, a high-level phase lead signal is output from the output terminal GT, and if the reference time is smaller, a high-level phase delay signal is output from the output terminal LT. Further, the arithmetic unit 5 1 e calculates the difference between the reference time T gamma iota desired signal detection time T i ⁇ T 8 (difference phase time).
  • the register 51d is cleared by the forced capture signal P i, and when it is estimated that the path selected this time and the path previously allocated to a part of the first finger are the same (DET '
  • the leading phase signal output from the T comparator 51 a is stored as +1 and the lagging phase signal is stored as 11.
  • the register 51f is cleared by the forced fetch signal P i, and when it is estimated that the path selected this time and the path previously allocated to a part of the first finger are the same, ⁇ ⁇ ' ⁇ "), and stores the detection time difference Ci output from the operation unit 51e.
  • the timing control circuit 5 2 sums the numerical C i corresponding to the phase time difference to output the calculation unit 5 li ⁇ 5 1 8 Yo Li, timing control on the basis of the total value.
  • Figure 2 1 is such computation unit configuration diagram der Li, shows only the operation unit 5 1 1 corresponding to the first finger unit, also the same configuration calculating unit 5 1 2-5 1 8 corresponding to the other fingers It has.
  • the arithmetic unit in FIG. 21 has the same configuration as the arithmetic unit in FIG. 12 except for the weighting arithmetic units 51 g and 5 lh.
  • Comparing unit 5 1 a of the arithmetic unit 5 1 compares the reference time T gamma iota which is stored in the current desired signal detection time 1 ⁇ - Ding 8 and the storage unit 4 1 ai sequentially outputted from the selector 3 5 b If the reference time is larger, a high-level phase lead signal is output from the output terminal GT.If the reference time is smaller, a high-level phase delay signal is output from the output terminal LT. Is not output.
  • the operation units 51 g and 51 h respectively multiply the phase lead signal and the phase delay signal by the weight data wi based on the correlation values and output the result.
  • Each of the registers 51b and 51c is cleared by the forced capture signal PrPs, and if the path selected this time is the same as the path assigned to a part of the first finger until then.
  • the detection time T through T 8 is In order of correlation value
  • the weight W iws is set to 8 to 1.
  • the timing control circuit 52 sums the phase lead information A to ⁇ 8 ′ and the phase lag information D to D 8 ′ output from the respective operation units 5 li S 18, and performs timing control based on the total value.
  • the third configuration is to output phase difference information using a predetermined timing obtained from the base station as a reference time.
  • the mobile station needs to identify the base station code prior to communicating with the base station. For this reason, the mobile station acquires the base station code in accordance with a predetermined procedure.
  • the frame timing (reference timing) of the base station can be known. Therefore, the frame timing of the base station is stored as a reference time Tr, and phase difference information is output according to whether the desired signal detection time is earlier or later than the reference time Tr.
  • FIGS. 22 (a) to 22 (c) are configuration diagrams of the calculation unit when the frame timing of the base station is set to the reference time Tr, and only the calculation unit 5li corresponding to the first finger unit is shown. There other arithmetic unit 5 1 2-5 2 8 has the same configuration. 61 is a reference time storage unit.
  • FIG. 22 (3) shows an example in which the frame timing of the base station in FIG. 12 is set to the reference time Tr, and the configuration of FIGS. 13 to 16 can be used as a timing control circuit of the next stage.
  • FIG. 22 (b) shows an example in which the frame timing of the base station is set to the reference time Tr in FIG. 20, and the configurations shown in FIGS. 13 to 15 can be used as the next-stage timing control circuit.
  • FIG. 22 (c) is an example in which the frame timing of the base station in FIG. 21 is set to the reference time Tr, and the configurations of FIGS. 13 to 15 can be used as a timing control circuit of the next stage.
  • the timing is synchronized so that the initial reference timing becomes the median of the tracking timing of each finger. Detect newly generated paths within the tap length without omission. Can be.
  • the path search unit 13 detects the phase of the spread code string on the transmitting side with an accuracy of within one chip (synchronous capture), and thereafter, the timing control unit 14 controls the advance Z delay of the timing signal. Can be (synchronous tracking).
  • the path previously assigned to the finger part and the path selected this time are the same, the assignment of the path to the finger part is not changed, and data loss at the time of path assignment is not changed. Can be prevented. Also, the difference in detection time is within the allowable range.
  • the identity of the path is determined based on whether it is within (one chip time), the estimation accuracy of the path identity can be improved.
  • the path search unit can detect the phase of the spread code string on the transmitting side with an accuracy of one chip or less (synchronization acquisition), and furthermore, the difference between the current detection time and the reference time in the same path.
  • the timing of each part is controlled based on the total value of the signals (synchronous tracking), so that the timing of each part can be synchronized with the reference timing even if the distance between the transceiver and the system clock fluctuates.
  • the DLL circuit can be eliminated.
  • As the reference time (1) a desired signal detection time in a path when a new path is allocated to each finger portion is set as a reference time, or (2) a signal is detected at the start of communication with a base station.
  • the frame timing of the base station or the like can be used as the reference time.
  • the time difference is set to +1 or ⁇ 1 depending on whether the current detection time is later or earlier than the reference time, and the timing is determined based on the total value of the time differences in each same path. Since the advance and delay are controlled, the hardware configuration can be simplified. Also, according to the present invention, the time difference is weighted based on the magnitude of the current correlation value, and the advance and delay of the timing are controlled based on the total value of the weighted time differences in each same path. Therefore, timing control (synchronous tracking control) can be performed with emphasis on paths with large correlation values.
  • the number of paths determined to be the same path is detected, the time difference is weighted based on the number of paths, and the timing advance is performed based on the total value of the weighted detected time differences. Since the delay is controlled, timing control (synchronous tracking control) can be performed with almost the same sensitivity even when the radio wave environment (multipath environment) changes. Wear.
  • the time difference is weighted based on the number of paths having a correlation value equal to or higher than a predetermined level in the paths determined to be the same path, and based on the total value of the weighted detection time differences. Since timing advance and delay are controlled, timing control (synchronous tracking control) can be performed taking into account the radio wave environment.
  • the timing can be easily controlled by controlling the voltage controlled oscillator (VCO) based on the total value of the time differences to control the system clock frequency.
  • the system clock is generated by dividing the pulse output from the high-speed clock oscillator to generate the system clock, and by controlling the system clock frequency by inputting and extracting the pulse.
  • the timing can be digitally controlled by removing analog elements.
  • various timing signals are generated by dividing the system clock, and the advance and delay of the timing are controlled by changing the preset value (division ratio) based on the phase difference.
  • digital timing can be controlled, and a high-speed clock oscillator can be eliminated.

Description

明 細 書
CDMA用受信機
技術分野
本発明は直接拡散によるスペク トラム拡散通信方式 （以下 DS) における CD MA用受信機に係わり、 特に、 基準タイミングに同期させることが可能な CDM A用受信機に関する。
背景技術
ワイヤレスマルチメディア通信を実現する次世代の移動通信システムとして、 DS- CDMA (Direct Sequence Code Division Multiple Access：直接拡散符号分割多 元接続）技術を用いたデジタルセルラー無線通信システムの開発が進められてい る。 かかる CDMA通信において、 複数のチャンネルあるいはユーザの伝送情報は拡 散符号にょリ多重され、 無線回線などの伝送路を通じて伝送される。
移動通信では、 移動体の速度および搬送波の周波数によって決まる最大周波数 をもった、 ランダムな振幅 '位相の変化、 フェージングが起こり、 これによつて 固定の無線通信に比較して、 安定した受信が非常に難しい。 このような周波数選 択性フェージングの影響による劣化を軽減するものとして、 スぺクトラム拡散通 信方式が有効である。 それは挟帯域の信号を高帯域に拡散して送信するため、 あ る固有の周波数域で受信電界強度の落ち込みが生じても、 その他の帯域から情報 を誤リ少なく復元できるからである。
又、 移動通信では、 遠くの高層ビルや山などからの遅延波により、 受信機周辺 の環境によって上記と同様のフェージングが生じるとマルチパスフェージング環 境となる。 DSの場合、 この遅延波は拡散符号に対して干渉波となるため受信特 性の劣化を招く。 この遅延波を特性改善に積極的に用いる方法の一つとして、 RAKE受信方式が知られている。 これはマルチパスの各パスを介して到来する各遅 延波毎に逆拡散を行ない、 それぞれの遅延時間を揃え、 受信レベルに応じて重み 付けして加算することで合成するものである。
図 23は従来の C DM A用無線機の構成例であリ、 1は送信系回路、 2は受信 系回路、 3は送信信号をアンテナに送出し、 受信信号を受信系回路に入力するデ ュプレクサ、 4はアンテナである。 送信系回路 1において、 l aは送信信号 （送 信データ） をコード化するコーダ、 l bはマッビング部であリ、 例えば、 フレー ムデータ （パイ口ット信号及び送信データ） を 1ビットづっ交互に振リ分けて同 相成分 （ I成分： In- Phase compornent)テータと直交成分 (Q成分： Quadrature compornent)データの 2系列の Iシンボルデータ D!, Qシンボルデータ DQに変 換するもの、 l c， 1 dは Iシンボルデータ， Qシンボルデータ DQに所定 の拡散コードを用いて拡散変調を施す拡散器、 l e， I f は波形成形用のフィル タ、 1 g, l hは各フィルタ l e， 1 f の出力を DA変換する DAコンバータ、 1 iは Ich信号、 Qch信号に QP SK直交変調を施して出力する直交変調回路、 1 jは I Fか RFへの周波数変換、 高周波增幅等を行う無線部である。
受信系回路 2において、 2 aは RFか I Fへの周波数変換、 高周波増幅等を行 う無線部、 2 bは直交検波により I ch信号， Qch信号を復調する直交検波回路、 2 c, 2 (U I ch， Qch信号をデジタルに変換する ADコンバータ、 2 eはマル チパスをサーチするパスサーチ回路、 2 fはレーク合成 Z復調部でぁリ、 マルチ パスのパス毎に逆拡散処理を実行し、 逆拡散によリ得られた Iシンボルデータ， Qシンボルデータ D ， DQ' を元のデータに復調し、 復調結果を合成して出力 するもの、 2 gはデコーダである。
図 24はパスサーチ部 2 eとレーク合成/復調部 2 f の構成図である。 レーク 合成 Z復調部 2 fは、 マルチパスの各パスに応じて設けられたフィンガー部 5 i ， 52, 53、 各フィンガー部の出力を合成するレーク合成部 6を有している。 ノ スサーチ部 2 eはマッチトフィルタ （MF ： mached filter) 7 a、 積分回路 7 b 、 パス選別部 7 c、 タイミング生成部 7 dを備え、 マルチパスを検出し、 該マル チパスを構成する各パスを介して到来する信号の到来時刻あるいは基準時刻から の遅延時間を識別し、 各パスに応じたフィンガー部に逆拡散開始のタイミングデ ータ P i〜 P 3及び遅延時間調整データ D i〜D 3を入力する。
送信機よリ送られてくる信号の受信レベルは図 25に示すようにマルチパスに 応じて変化し、 かつ、 受信機への到達時刻も異なる。 そこで、 マッチトフィルタ 7 aは、 受信信号に含まれる希望信号の自己相関を出力する。 アンテナ 4の受信 出力には自分に割り当てられたチャンネル以外の他チャンネル成分も含まれてい るから、 マッチトフィルタ 7 aは自チャンネルの拡散符号を用いてアンテナ受信 信号よリ自チャンネルの信号成分 （希望信号） を抽出して出力する。 この場合、 Ich信号と Qch信号の相関値 I， Qが独立して得られるから、 例えば（I + j Q) (I - j Q)= I 2 + Q2の演算を行って電力値にして出力する。
すなわち、 マッチトフィルタ 7 aはマルチパスの影響を受けた直接拡散信号 （ DS信号） が入力すると、 到来遅延時間と受信電界強度に応じた複数のピークを 持つパルス列を出力し、 積分回路 7 bを通してパス選別部 7 cに入力する。 積分 回路 7 bはフェージングによる瞬時的なレベルの落ち込みでの取こぼしを救済す るためにマッチトフィルタ出力を時間平均してパス選別部 7 cに入力する。 パス 選別部 7 cは積分回路の積分出力 （図 25) を参照し、 しきい値よリ大きなマル チパス信号 ΜΡι、 MP2、 MP3に基づいてマルチパスを検出し、 マルチパスを 構成する各パス及び遅延時間 t 1} t 2, t 3を検出し、 各パスに応じたフィンガ 一部 5 52, 53に逆拡散開始のタイミングデータ P ， P2, P 3及び遅延時間 調整データ Dlt D2， D3を入力する。 なお、 マルチパス信号 MP MP 2、 M P 3をその大きさ順に並べ、 マルチパス信号が最大のパスを 1番目のフィンガー 5ェに割リ当て、 マルチパス信号が第 2番目の大きさのパスを 2番目のフィンガ 一 52に割リ当て、 マルチパス信号が第 3番目の大きさのパスを 3番目のフィン ガー 53に割り当て、 各フィンガ一部は割リ当てられたパスを介して到来する信 号に以下の処理を行う。
各パスに応じたフィンガー部 5 52， 53は同一構成になってぉリ、 逆拡散 回路 5 a、 復調回路 5 b、 遅延回路 5 cを有している。 各逆拡散回路 5 aはパス サーチ部 2 eょリ指示されたタイミング （Pi Ps) で自チャンネルの拡散コー ドを用いて受信 I ch信号， Qch信号に逆拡散処理を施す。 復調回路 5 bは逆拡散 によリ得られた Iシンボルデータ D ， Qシンボルデータ D を用いて元のデ ータを復調し、 遅延回路 5 cはパスサーチ部 2 eょリ指示された時間 （Di Dg ) 遅延して出力する。 この結果、 各フィンガー部は送信機の拡散符号と同一タイ ミングで逆拡散し、 かつ、 パスに応じて遅延時間を調整し、 位相を揃えてレーク 合成部 6に入力し、 レーク合成部は入力信号を合成して出力する。
図 26はフィンガー部における逆拡散回路の構成例であリ、 I ch信号と Qch信 号のそれぞれに逆拡散処理を施せるようになっている。 8 aは送信機と同一の拡 散コードを発生する拡散コード発生部であリ、 符号長は 1シンボル当リのチップ 数 Nで例えば 256である。 8 bは 1チップ毎に I ch信号と拡散コードを乗算する 乗算器、 8 b ' は 1チップ毎に Q ch信号と拡散コードを乗算する乗算器、 8 c， 8 c ' は乗算結果を 1シンボル周期にわたって積算 （256回累積加算） する積分 器で、 8 d， 8 d 7 は加算器、 8 e， 8 e ' は 1チップ時間遅延回路、 8 f ， 8 f ' はシンボルクロックで 1シンボル周期の累積結果をラツチして Iシンボルデ ータ D ， D を出力する出力レジスタである。
以上要約すれば、 パスサーチ部 2 eのマッチトフィルタ 7 aにおいて受信信号 と希望信号 （予測される拡散符号列） との相関値を求め、 その値が大きいものを パス選択部 7 cで選びその時間差を逆拡散回路 5 aへ通知する。 図 2 4では相関 値の積分出力が大きい 3つを逆拡散している。
このようにして検出される 3つの確からしいパスの到来時間 t t a, t 3を 、 それぞれのフィンガー部 5 ^ 5 2, 5 3における逆拡散回路 5 aの逆拡散タイ ミングとする。 各逆拡散回路 5 aでは、 このようにして得られた逆拡散タイミン グに合わせて逆拡散コードを発生し、 受信データを逆拡散する。 位相変調であれ ば、 逆拡散により得られた I， Qシンボルデータから復調回路 5 bによって元の データを復元する。 その後それぞれの遅延量の中から、 一番遅いものに合わせて 他の 2つを遅延回路 5 cでシフトして復元データの位置を揃える。 これを加算す ることで合成信号を得る。 この結果を図示しないデータ判定部の比較器で" 0 " ， " 1 " 判定し、 受信データとする。 場合によっては、 レーク合成部 6で合成前 にそれぞれの受信レベルに応じた信頼度を乗じてから加算することで最大比合成 する。
以上の説明では、 DLL ( De l a y Lo c k e d Loo p)回路を設けなかったが、 実際には 、 図 2 7に示すように、 パスサーチ部 2 eと各フィンガー部 5 l 5 a, 5 3間に D LL回路 9 i〜 9 3が設けられている。 パスサーチ部 2 eで同期捕捉しても何もしな ければシステムクロックの周波数変動や送受信機間の距離変動、 雑音の影響など で同期位置を見失ってしまう。 このため、 相関器 7 a ' で同期捕捉に成功した時 、 受信側の逆拡散符号列が時間ずれを起こさないように制御する必要がある （同 期追跡） 。 DLL回路 9 〜 9 3はフィンガー部 5 ι〜 5 3における逆拡散のタイミン グをパスサーチ部 2 eの初期タイミングデータ生成部 7 dが指示するタイミング に同期するよう制御する。
図 2 8は DLL回路の構成図である。 9 aは 1シンボル期間毎に Nチップの逆拡散 符号列 A 1を循環的に発生する逆拡散符号発生器であリ、 初期タイミング生成部
7 dから出力するタイミングデータに応じた初期値がロードされる。 9 bは 1チ ップ周期分逆拡散符号列 を遅延して第 2の逆拡散符号列 A2を出力する遅延回 路、 9 c， 9 dは逆拡散符号 A A2にキャリア信号を乗算する乗算部、 9 eは 第 1の逆拡散符号列 と受信信号 （受信拡散符号列） Bをチップ毎に乗算する 乗算器、 9 f は 1チップ遅延した第 2の逆拡散符号列 A2と受信拡散符号列 Bを チップ毎に乗算する乗算器、 9 g， 9 hはバンドパスフィルタ、 9 i， 9 jは包 絡線検波器、 9 kは包絡線検波器 9 iの出力と包絡線検波器 9 jの出力の符号を 反転したものを加算する加算器、 9 mはローパスフィルタ、 9 nは口一パスフィ ルタ出力に基づいてクロック周波数 （チップ周波数） を可変する電圧制御発振器
(V C O) 、 9 pはチップクロックをカウントして逆拡散タイミング信号を出力 するカウンタである。
乗算器 9 eは逆拡散符号列 と受信拡散符号列 Bの相関を演算する機能を備 え、 これら符号の位相が一致していれば最大になる。 従って、 包絡線検波器 9 i は図 2 9 ( a ) に示すように 1シンボル毎に 1チップ周期幅の相関値 R (て） = 1 を出力し、 位相が 1チップ周期以上ずれると相関値 R ) = 1/Nを出力する。 乗 算器 9 f は 1チップ周期遅延した第 2の逆拡散符号列 A2と受信拡散符号列 Bの 相関を演算する機能を備え、 これら符号の位相が一致していれば最大になる。 従 つて、 包絡線検波器 9 jは図 2 9 ( b ) に示すように 1シンボル毎に 1チップ周 期幅の相関値 R (て） = 1を出力し、 位相が 1チップ周期以上ずれると相関値 R ( τ ) = 1/Νを出力する。 加算器 9 kは包絡線検波器 9 iの出力と包絡線検波器 9 j の出力の符号を反転したものを加算することにより、 位相差 τに対して図 2 9 ( c ) に示す Sカーブ特性を有する信号をローパスフィルタ 9 3を介して出力する 電圧制御発振器 9 gは、 ローパスフィルタ出力に基づいて位相差てが 0となる ようにクロック周波数を制御する。 例えば、 逆拡散符号の位相が受信拡散符号に 対して進めばクロック周波数を小さくして位相差が 0となるように制御し、 又、 逆拡散符号の位相が受信拡散符号に対して遅れればク口ック周波数を高くして位 相差が 0となるように制御する。
以上にょリ、 パスサーチ部 2 eで送信側の拡散符号列 （受信拡散符号列） の位 相を 1チップ以内の精度で検出し （同期捕捉） 、 以後、 DLL回路 ^〜 によリ 同期追跡を行い、 送信側拡散符号列の位相に同期した逆拡散符号列 をフィン ガー部に入力する。
移動通信では送受信機の一方もしくは両方の環境が時間と共に変化するため、 パスサーチ部 2 eでは推移していく遅延量と受信レベルから、 新たに検出した 3 つのパスがそれまで受信していた 3つのパスと同じであることを推測し、 レーク 受信機は該 3つのパスからの信号を用いてレーク受信制御する必要がある。 また 、 始めに確からしかった 3つのパス （受信強度が大きな 3つのパス） とは別の遅 延量の新たなパスがょリ確からしくなることもある。 かかる場合、 パスの割リ当 てを切リ替える必要がある。 従来のパス割リ当ての切替は、 マルチパス信号をそ の大きさ順に並べ、 マルチパス信号が最大のパスを 1番目のフィンガー 5 iに割 リ当て、 マルチパス信号が第 2番目の大きさのパスを 2番目のフィンガー 5 2に 割リ当て、 マルチパス信号が第 3番目の大きさのパスを 3番目のフィンガー 5 3 に割り当てるものであった。 し力 し、 かかる割リ当て方法では、 新しく確からし いと推定されたパスの遅延量が小さいと、 他の 2つパスを介して送られてくる拡 散周期の一部が欠落する。
図 3 0はパス割り当ての切替時に生じるデータ欠落の説明図である。 第 1のパ ス割当て切替時点において、 マッチトフィルタ 7 aよリ得られる 5個のパス a〜 eの相関値は大きさ順に b > d > e > a > cである。 パス選別部 7 cは上位 3個 のパス b， d , eを選択し、 パス bを第 1のフィンガー部 5 Ϊに割リ当て、 パス dを第 2のフィンガ一部 5 2に割リ当て、 パス eを第 3のフィンガ一部 5 3に割リ 当てる。 各フィンガー部 5 5 2, 5 3はそれぞれ時刻 T u， T 1 2, Τ 13におい てパス b， d , eから到来する信号に逆拡散処理を施し、 得られた逆拡散信号を 遅延時間 d d 2, d 3遅延して位相を揃えて出力する。
ついで、 第 2のパス割当て切替時点において、 マッチトフィルタ 7 aょリ得ら れる 5個のパス a〜eの相関値は大きさ順に d > b > a > e > cになる。 パス選 別部 7 cは上位 3個のパス d， b , aを選択し、 パス dを第 1のフィンガー部 5 iに割リ当て、 パス bを第 2のフィンガー部 5 2に割リ当て、 パス aを第 3のフィ ンガ一部 5 3に割リ当てる。 この結果、 各フィンガー部 5 ^ 5 2, 5 3はそれぞれ 時刻 T 21， Τ 22， Τ 23においてパス d， b , aから到来する信号に逆拡散処理を 施し、 得られた逆拡散信号を遅延時間 d ， d ， d 3 7 遅延して位相を揃え て出力する。 以上よリ、 第 1、 第 2のパス割当て切替時点の間にパス bを介して 受信した有効データが 8シンボルであるとすれば、 パス dを介して受信した有効 データは 6 . 7シンボル、 パス eを介して受信した有効データは 4 . 6シンボル である。 このため、 最長有効データ （= 8シンボル） に対して、 パス dよリのデ ータは 1 . 3シンボル分欠落し （欠落部 D F 1 ) 、 パス eよりのデータは 3 . 4 シンボル分欠落する （欠落部 D F 2 ) 。 この欠落部では拡散利得が減小し、 検出 精度が劣化する。
又、 確からしい 3つのパスが変わらない場合であっても、 そのマルチパス信号 レベル （相関値） が変化するとパスの割り当て切替が行われて上述のデータ欠落 が発生する。 又、 受信環境やシンボル周期によっては更に多くのシンボルが欠落 し、 場合によっては全パスからのデータが欠落する。
上記パスサーチ法では、 受信レベルの大きいパスから始めてフィンガー部を順 番に割り当てる。 このパス割当方法は簡単に行える利点がある。 し力、し、 前述の ようにデータ欠落が発生し、 しかも、 同じ 3つのパスであってもマルチパス信号 レベル （相関値） により相互に入れ替わり、 この入れ替リによりデータ欠落が発 生する。
以上より、 前回と今回のパスの同一性を正確に判定し、 同一の場合には該パス のフィンガー部への割当てを変更しないようにする必要がある。
又、 基地局と移動機の送受のクロックは非同期でスイープし、 しかも、 移動機 のシステムクロックは変動する。 このため、 なんらかのタイミング同期を行なつ て移動機のタイミングを基地局の基準タイミングに同期させる必要がある。 従来 は DLL回路にょリかかるタイミング制御を行っているが、 DLL回路は、 パス （フィ ンガー） 毎に必要で、 しかも、 VC0、 包絡線検波部、 各種フィルタなどのアナ口 グ回路を必要とする問題がある。
従って、 本発明の目的は、 パスの同一性を正確に判定し、 同一の場合にはフィ ンガ一^■のパス割リ当てを変更しないようにすることである。
本発明の別の目的は、 DLL回路を使用しないで基準タイミングに同期させるこ とである。
本発明の別の目的は、 デジタル的に DLL回路に相当するパス追従機能を備えた C DMA用受信機を提供することである。
発明の開示
C DMA用受信機おけるパスサーチ部を、 （1) 所定時間毎に受信信号と希望信 号との相関を検出する相関検出部、 （2) 前記相関のピークレベルに基づいて希望 信号が到来する複数のパスを選別すると共にピーク検出時刻を希望信号検出時刻 とするパス選別部、 （3) 今回選別したパスを介して到来する希望信号の検出時刻 と前回の検出時刻との差が許容範囲内であれば、 今回選別したパスが所定の逆拡 散 Z遅延調整部においてそれまで割リ当てていたパスと同一であると判定するパ ス判定部、 （4) 同一パスであれば該選別したパスを介して到来する希望信号に対 する逆拡散及び遅延調整処理をそれまでと同一の逆拡散 遅延調整部に実行させ るようパスの割当てを行うパス割当て部で構成し、 タイミング制御部を、 （1) 前 記同一パスにおける今回の検出時刻と基準時刻との差を演算する演算部、 （2) 各 同一パスにおける前記時刻差の合計値に基づいてタイミングの進み/遅れを制御 するタイミング制御回路、 で構成する。
このように C DMA用受信機を構成すれば、 それまでフィンガー部 （逆拡散ノ 遅延調整部） に割リ当てていたパスと今回選別したパスが同一であれば、 該パス のフィンガー部への割当てを変更しないから、 パス割リ当て時におけるデータ欠 落を防止できる。
又、 検出時刻の差が許容範囲 （1チップ時間） 内にあるかにょリパスの同一性 を判定するため、 パス同一性の推定精度を高めることができる。
又、 パスサーチ部で送信側の拡散符号列の位相を 1チップ以内の精度で検出で き （同期捕捉） 、 し力も、 各同一パスにおける今回の検出時刻と基準時刻との差 の合計値に基づいてタイミング信号の進みノ遅れを制御できる （同期追跡） 。 こ の結果、 送受信機間の距離変動やシステムクロック変動が発生しても、 各部のタ ィミングを基地局の基準タイミングに同期させることができ、 DLL回路を不要に できる。 尚、 （1) 各フィンガー部に新たなパスを割リ当てた時の該パスにおける 希望信号検出時刻を基準時刻とし、 あるいは、 （2) 基地局との通信開始時に検出 した基地局のフレーム開始時刻を基準時刻とする。
タイミング制御回路は、 以下にょリタイミングの進み、 遅れを制御する。 第 1の方法は、 今回の検出時刻が基準時刻よリ遅いか、 早いかに応じて、 前記 時刻差を+ 1， 一 1とし、 各同一パスにおける時刻差の合計値に基づいてタイミ ングの進み、 遅れを制御する。 このようにすれば、 ハード構成を簡単にできる。 第 2の方法は、 今回の相関値の大きさ （受信レベル） に基づいて時刻差に重み 付けを施し、 各同一パスにおける重み付けされた時刻差の合計値に基づいてタイ ミングの進み、 遅れを制御する。 このようにすれば、 相関値が大きなパスに高信 頼度を与えてタイミング制御 （同期追跡制御） ができる。
第 3の方法は、 同一パスと判定されたパスの数を検出し、 該パス数に基づいて 時刻差の合計値を正規化し、 得られた値に基づいてタイミングの進み、 遅れを制 御する。 このようにすれば、 電波環境にょリマルチパス数が変化しても感度一定 のタイミング制御 （同期追跡制御） を行うことができる。
第 4の方法は、 前回と同一パスと判定されたパスで、 相関値が所定レベル以上 のパス数に基づいて時刻差の合計値を正規化し、 得られた値に基づいてタイミン グの進み、 遅れを制御する。 このようにすれば、 電波環境をよリ考慮して感度一 定のタイミング制御 （同期追跡制御） を行うことができる。
タイミングの具体的な制御法は、 （1) 時刻差の合計値に基づいて電圧制御発振 器 （V C O) を制御してシステムクロックの周波数を制御し、 あるいは、 （2) 高 速クロック発振器から出力するパルスを分周してシステムクロックを発生する場 合は、 時刻差の合計値に基づいてパルスの挿入、 抜き取リを行ってシステムクロ ック周波数を制御し、 あるいは、 （3) システムクロックを分周して各種タイミン グ信号を生成する場合は、 時刻差の合計値に基づいて該分周比を制御することに ょリタイミングの進み、 遅れを制御する。 図面の簡単な説明
図 1は本発明の CDMA用受信機の基本構成図である。
図 2は本発明のパス割リ当て説明図である。
図 3は本発明の CDMA用受信機を備えた無線機の全体の構成図である。
図 4は本発明の CDMA用受信機の要部構成図である。
図 5はピーク検出動作説明図である。
図 6は積分回路の構成図である。
図 7は極値検出部の構成図である。
図 8はパス選別部の構成図である。
図 9はパス追従部の構成図である。
図 1 0はパス追従部の動作説明用タイムチャートである。
図 1 1は逆拡散タイミング生成部の構成図である。
図 1 2はタイミング制御部における演算部の構成図である。
図 1 3はタイミング制御部におけるタイミング制御回路の第 1の構成図である 図 1 4はタイミング制御部におけるタイミング制御回路の第 2の構成図である 図 1 5はタイミング制御部におけるタイミング制御回路の第 3の構成図である 図 1 6はタイミング制御部におけるタイミング制御回路の第 4の構成図である 図 1 7は有効パス数による正規化の例を示す図表である。
図 1 8は有効パス計数部を備えたパス追従部の構成図である。
図 1 9は有効パス計数部を備えたパス追従部の別の構成図である。
図 2 0はタイミング制御部における演算部の別の構成図 （位相差に応じた数値 を出力） である。
図 2 1はタイミング制御部における演算部の別の構成図 （受信レベルに応じた 重み付け） である。
図 2 2はタイミング制御部における演算部の別の構成図 （基準時刻固定） であ る。
図 2 3は従来の CDMA用無線機の構成図である。
図 2 4は従来のパスサーチ及びレーク合成/復調部の構成図である。
図 2 5はパスサーチ部によるパスサーチ説明図である。
図 2 6は逆拡散回路の例である。
図 2 7は DLLを備えたパスサーチ部及びレーク合成部の構成図である。
図 2 8は DLL回路の構成図である。
図 2 9は DLLの Sカーブ説明図である。
図 3 0はパス割リ当ての切替時におけるデータ欠落の説明図である。
発明を実施するための最良の形態
(A) 本発明の概略
図 1は本発明の C DMA用受信機の基本構成図である。 図中、 l l i l l gは フィンガー部 （逆拡散 Z遅延調整部） で、 割リ当てられたパスを介して到来する 3つの遅延希望波 b , d , eにタイミング t i〜t 3で逆拡散処理を施し、 逆拡散 処理にょリ得られた逆拡散信号に該パスに応じた遅延量 ( 〜(！ 3を加えて出力する もの、 1 2は各フィンガー部の出力を合成する合成部、 1 3は各フィンガー部に パスを割リ当てるパスサーチ部、 1 4はタイミングを基準タイミングに同期させ るタイミング制御部である。
パスサーチ部 1 3は、 受信信号と希望信号との相関を検出する相関器 3 1、 相 関のピークレベルに基づいて希望信号が到来する複数のパスを選別すると共に、 ピーク検出時刻を希望信号検出時刻とするパス選別部 3 4、 選別されたパスがい ずれかのフィンガ一部にそれまで割リ当てていたパスと同一であれば、 引き続き 該フィンガー部に逆拡散ノ遅延調整処理を実行させるパス追従部 3 5を有してい る。
パス追従部 3 5は、 （1) 各フィンガー部に新たなパスを割リ当てた時の該パス の希望信号検出時刻をそれぞれ基準時刻 T r jとして記憶すると共に、 該パスの最 新 （前回） の希望信号検出時刻を記憶する検出時刻記憶部 4 1、 (2) 今回選別し たパスを介して到来する希望信号の検出時刻と記憶部に記憶してある前回の検出 時刻との差が許容範囲内であれば、 今回選別したパスが所定のフィンガー部にお いてそれまで割リ当てていたパスと同一であると判定するパス判定部 4 2、 (3) 同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及び 遅延調整処理をそれまでと同一のフィンガー部に実行させるようパスの割当てを 行うパス割当て部 4 3を備えている。
タイミング制御部 1 4は、 （1) 同一パスにおける今回の検出時刻と該パスの基 準時刻との差を演算する演算部 5 1、 （2) 各同一パスにおける時刻差の合計値に 基づいてタイミングの進み Z遅れを制御するタイミング制御回路 5 2を備えてい る。
パス追従部 3 5は、 パス同一性の判定のために DLL回路と同様に擬似的な カ ーブをウィンドウとして用意し、 該 Sカーブウィンドウ内に新たに相関検出した タイミングが存在すればパスが同一であると推定する。 具体的には、 前回いずれ かのフィンガー部に割リ当てたパスの相関値の検出タイミング （前回の希望信号 検出時刻） ( T o) と今回選別したパスの相関値の検出タイミング （今回の希望 信号検出時刻） ( Τ χ) とが土 δ チップ以内にあるかを判断する（δ =0.5チップ） 。 すなわち、 次式
T o - δ < Τ ! < Τ ο + δ
を満足するかチェックし、 満足すれば、 パスが同一であると推定する。 そして、 同一であれば、 パス追従部 3 5は今回選別したパスをそれまでと同一のフィンガ 一部に割リ当てる。 又、 パス追従部 3 5は以上のパス同一性に基づいてパス割リ 当てをしないフィンガー部には、 同じく割リ当てされなかつた選別パスを個別に 強制的に割リ振る。 これらは新たに生じた確からしいパスであるので、 それまで のパスのタイミングとは大幅に変わっている可能性があるが、 受信レベルの低い パスが切リ捨てられ、 その合成による利得も小さいので、 欠落による影響は小さ レ、。
以上により、 パスフィンガー部へのパス割リ当てが完了すれば、 各パスを介し て到来した希望信号の検出時刻 (T を各フィンガー部に入力して逆拡散演算 を行わせる。
検出時刻記憶部 4 1は、 前述のようにフィンガー部 1 1 i〜 1 1 3に新たにパス を割り当てた時の該パスの希望信号検出時刻を基準時刻 T r广 T r3として記憶し ている。 タイミング制御部 14の演算部 51は、 パス同一であると判定されたパ スにおける今回の希望信号検出時刻 T と記憶部に記憶されている基準時刻との 差を演算し、 タイミング制御回路 52は同一であると判定された全パスにおける 前記時刻差の合計値に基づいて、 システムクロックの周波数を制御してタイミン グの進み 遅れを制御する。
以上によリ、 パスサーチ部 13で送信側の拡散符号列の位相を 1チップ以内の 精度で検出し （同期捕捉） 、 以後、 タイミング制御部 14でタイミング信号の進 み Z遅れを制御する （同期追跡） 。
(B) 本発明のパス割り当て制御
図 2はパス割当ての説明図である。 最初のパス割当て時点において、 相関検出 部 31よリ得られる 5個のパス a〜gの相関値は大きさ順に b > d > e > c > a である。 パス選別部 34はフィンガー数 （=3) の上位 3個のパス b， d, eを 候補パスとして選別し、 相関値順にそれぞれの検出時刻 Τ2， Τ3をパス追 従部 35に出力する。 初期時、 パス追従部 35は検出時刻 Ti， T2， Τ3を記憶 すると共に、 相関値が大きな候補パス b， d, eの順にパスを第 1〜第 3フィン ガー部 l i 1 12， 1 13に割り当てる。 すなわち、 初期時、 パス追従部 35 はパス bを第 1のフィンガー部 1 liに割り当て、 パス dを第 2のフィンガー部 1 12に割リ当て、 パス eを第 3のフィンガー部 1 13に割リ当て、 それぞれのフ インガー部に逆拡散開始タイミング 〜 t3及び遅延時間 di dsを入力する。 各 フィンガー部 1 1 1 12， 1 13はそれぞれ時刻 t t 2, t 3においてパス b , d, eから到来する信号に逆拡散処理を施し、 得られた逆拡散信号を遅延時間 di, d2, d3遅延して位相を揃えて出力する。
ついで、 第 2のパス割当て時点において、 相関検出部 31ょリ得られる 5個の パス a' 〜e' の相関値は大きさ順に d' > ' >a' > c' 〉e' になる。 パ ス選別部 34はフィンガー数 （=3) の上位 3個のパス d' , b' ， a' を候補 パスとして選別して、 相関値順にそれぞれの検出時刻 ,Τ2' ， Τ3 7 をパス 追従部 35に出力する。 これによリ、 パス追従部 35は、 ①相関値順に今回選別 した候補パス d' の検出時刻 T と前回記憶してある各検出時刻 Ti〜T3との 差が許容範囲内であるかチェックし、 ②ついで、 2番目に大きい候補パス b' の 検出時刻 と記憶してある各検出時刻 Ti〜T3との差が許容範囲内であるか チェックし、 ③最後に、 検出時刻 Τ3' と記憶してある各検出時刻 Ti Tsとの 差が許容範囲内であるかチェックする。
パス追従部 35は、 ①〜③のそれぞれにおいて差が許容範囲内であれば、 今回 選別したパスが所定のフィンガー部にそれまで割リ当てていたパスと同一である と判定する。 例えば、 検出時刻 と検出時刻 T との差及び検出時刻 T2と検 出時刻 Τ2' との差が共に許容範囲内となるから、 パス bとパス b' 、 パス dと パス d' はそれぞれ同一パスであると判定する。
ついで、 パス追従部 35は、 パス b' , パス d' を介して到来する希望信号に 対する逆拡散及び遅延調整処理をパス b, パス dのフィンガー部に実行させる。 すなわち、 パス追従部 35はパス 1 を第 1のフィンガー部 1 1 に割リ当て、 パス d' を第 2のフィンガー部 1 12に割リ当て、 それぞれのフィンガー部に逆 拡散開始タイミング t , t2 r 及び遅延時間 d ， ά2' を入力する。 このよ うに、 パス b， dと今回選別したパス b' ， d' が同一であれば、 パス b' ， ノ ス d' を介して到来する希望信号に対する逆拡散及ぴ遅延調整処理をパス b， パ ス dのフィンガー部 1 li, 112に引き続き行わせるから、 パス割リ当て時にお いてフィンガー部 1 112においてデータ欠落は発生しない。 又、 検出時刻 の差が許容範囲内にあるかによリバスの同一性を判定するため、 パス同一性の推 定精度を高めることができる。
一方、 パス追従部 35は、 パスの同一性基準に従ってパス割当てがなされなか つたフィンガー部 113には、 同様に割り当てられなかったパス a' を割り当て 、 該フィンガー部 113に逆拡散開始タイミング t 及び遅延時間 d3' を入力 する。 この結果、 フィンガー部 1 13はそれまでのパス eと異なるパス a' から 到来する希望信号に対して逆拡散及び遅延調整処理を行う。 このため、 パス eか らのデータが 3.4シンボル分欠落し （欠落部 DF) 、 この欠落にょリ拡散利得は 減小するが、 全体でのデータ欠落数を最小にでき、 検出精度を従来に比べて向上 することができる。
(C) 実施例
(a) 無線機の全体の構成 図 3は本発明の CDMA用受信機を備えた無線機の構成図でぁリ、 図 23と同 一部分には同一符号を付している。 1は送信系回路、 2は受信系回路、 3は送信 信号をアンテナに送出し、 受信信号を受信系回路に入力するデュプレクサ、 4は アンテナである。 送信系回路 1において、 l aは送信信号 （送信データ） をコー ド化するコーダ、 1 bはマッピング部でぁリ、 例えば、 フレームデータ （パイ口 ット信号及び送信データ） を 1ビットづっ交互に振り分けて同相成分 （I成分： In - Phase compornent)データと直交成分 (Q成分： Quadrature compornent)7 "一 タの 2系列の Iシンボルデータ Qシンボルデータ DQに変換するもの、 l c ， 1 dは Iシンボルデータ， Qシンボルデータ D!， DQに所定の拡散コードを用 いて拡散変調を施す拡散器、 l e， 1 f は波形成形用のフィルタ、 l g, l hは 各フィルタ l e， 1 f の出力を DA変換する DAコンバータ、 1 iは I ch信号、 Qch信号に QPSK直交変調を施して出力する直交変調回路、 1 jは I Fか RF への周波数変換、 高周波増幅等を行う無線部である。
受信系回路 2において、 2 aは RFか I Fへの周波数変換、 高周波増幅等を行 う無線部、 2 bは直交検波にょリ Ich信号， Qch信号を復調する直交検波回路、 2 c 2 (1は1(；11， Qch信号をデジタルに変換する ADコンバータ、 2 gはデコ
—ダである。 又、 1 1はレーク合成 Z復調部でぁリ、 複数のフィンガー部 1 1
〜1 13 (図 1) を備えている。 13はパスをサーチしてフィンガー部に割リ当 てるパスサーチ部、 14は基準タイミングに同期させるタイミング制御部、 15 はタイミング制御部によリク口ック MCLKの周波数を制御されるクロック発生部で ある。
(b) 本発明の CDMA用受信機
図 4は本発明の CDMA用受信機の要部構成図である。
11 〜 113はそれぞれフィンガ一部 （逆拡散 Z遅延調整部） あり、 割り当て られたパスを介して到来する希望信号に指示されたタイミング t 〜 t 3に基づい て逆拡散処理を施し、 逆拡散処理によリ得られた逆拡散信号に該パスに応じた遅 延量 di〜d 3を加えて出力するもの、 12は各フィンガー部の出力を合成する合 成部、 13は各フィンガー部にパスを割リ当てるパスサーチ部、 14はタイミン グを基準タイミングに同期させるタイミング制御部である。 各フィンガー部 1 l i〜l 1 3は同一構成になってぉリ、 逆拡散回路 2 1、 復調 回路 2 2、 遅延回路 2 3を有している。 各逆拡散回路 2 1はパスサーチ部 1 3よ リ指示された逆拡散タイミング （ 〜ΐ 3) で自チャンネルの拡散コードを用い て受信 I ch信号， Q ch信号に逆拡散処理を施す。 復調回路 2 2は逆拡散によリ得 られた Iシンボルデータ D Qシンボルデータ DQを用いて元のデータを復調し 、 遅延回路 2 3はパスサーチ部 1 3ょリ指示された時間 （d d g) 遅延して出 力する。 この結果、 各フィンガー部 1 l i〜l 1 3は送信機の拡散符号と同一タイ ミングで逆拡散し、 かつ、 パスに応じて遅延時間を調整し、 位相を揃えてレーク 合成部 1 2に入力し、 レーク合成部 1 2は入力信号を合成して出力する。
パスサーチ部 1 3は相関検出を行うマッチトフィルタ （MF ) 3 1、 相関値を 積分して出力する積分回路 3 2、 極値検出部 3 3、 パス選別部 3 4、 パス追従部 3 5、 タイミング生成部 3 6を有している。
マッチトフィルタ 3 1は自チャンネルの拡散符号を用いてアンテナ受信信号よ リ自チャンネルの信号成分 （希望信号） を抽出して出力する。 この場合、 I ch信 号と Q ch信号の相関値 I， Qが独立して得られるから、 例えば（I+jQ) (I - jQ)=I 2+ Q2の演算を行って電力値にして出力する。 積分回路 3 2は、 フェージングによる 瞬時的なレベルの落ち込みでの取こぼしを救済するためにマッチトフィルタ出力 を時間平均して出力する。 極値検出部 3 3は積分相関値のピークを検出して出力 する。 パス選別部 3 4は該ピーク値に基づいて大きい順にフィンガー数の希望信 号到来パスを選別すると共に、 該パスを介して到来する希望信号の検出時刻を出 力する。 ピーク検出部 3 3は 1チップ範囲内に複数のピークが存在する場合には 、 大きい方のピークを検出して出力する。
拡散符号は前後 1チップ程度に有意な相関が現れるため、 この範囲に別の遅延 パスが存在すれば、 相関器からはそれらの合成された相関値が出力される （図 5 参照） 。 この合成した相関値に 1チップ範囲内に複数のピーク P K2が存 在する場合、 最大ピーク Ρ Κ をフィンガ一部に割り当てることは有効であるが 、 それ以下の小さい値のピーク P K2は、 ょリ遅延差のある他のピーク Ρ Κ3を合 成するよりも有効であるかどうか相関値だけで判定できない。 これは、 図 5に示 すように実際はピーク Ρ Κ 3よリ小さなピーク Ρ Κ 2がピーク P K iの影響でピー ク P K3より大きくなつている場合があるからである。 又、 チップ範囲内ではノ ィズにも相関があるため、 レーク合成したときにノイズ成分が相殺されず、 期待 した利得が得られないからである。 そこで、 極値検出部 3 3はこの 1チップ範囲 で最大値をとるピーク Ρ Κ だけをパス選別の候補とし、 最大でないピーク Ρ Κ2 をパス選別から除外する。
パス追従部 3 5は、 検出時刻記憶部 4 1、 パス判定部 4 2、 パス割当て部 4 3 を備えている。 検出時刻記憶部 4 1は、 各フィンガー部に新たなパスを割リ当て た時の該パスの希望信号検出時刻を基準時刻として記憶すると共に、 該パスの最 新 （前回） の希望信号検出時刻を記憶する。 パス判定部 4 2は、 パス選別部 3 4 で選別したパスがそれまで選別していたレ、ずれかのパスと同一である力否かを、 希望信号検出時刻に基づいて判定する。 パス割当て部 4 3は、 ①判定の結果、 同 一パスであれば今回選別したパスを介して到来する希望信号に対する逆拡散及び 遅延調整処理をそれまでと同一のフィンガ一部に実行させるようパスの割当てを 行う。 すなわち、 今回とそれまでのパスが同一であれば、 引き続きそれまでと同 一のフィンガー部に逆拡散 遅延調整処理を実行させる。 又、 ②パス割当て部 4 3は、 パスの同一性基準に従ってパス割当てがなされなかったフィンガー部には 、 受信レベル順に選別したパスを強制的に割リ当てる。
タイミング生成部 3 6は各フィンガー部 1 1 〜 1 1 3に割り当てたパスの検出 時刻 Τ ι〜Τ 3に応じて各フィンガー部の逆拡散開始タイミングデータ t i〜 t 3及 び遅延時間データ 3を生成して各フィンガー部 1 1 〜1 1 3に入力する。
( c ) パスサーチ部
( 1 ) 積分回路
図 6は積分回路 3 2の構成図でぁリ、 nフレーム分の各サンプリング時刻にお ける相関値の時間平均を計算して出力するようになっている。 ァドレスカウンタ 32aはフレームタイミングによリアドレスをリセットすると共に、 以後、 マスタ 一クロック MCLKが発生する毎にアドレス ADRを歩進し、 かつ、 1クロック毎にリー ドサイクル/ライトサイクル信号 RWSを出力する。 RAM32bはマスタークロック MCLK でサンプリングした相関値をサンプリング時刻毎に積分して記憶するものでぁリ 、 N個のマスタークロックで 1フレームを構成するものとすれば、 N個の相関積分 値を記憶する。 RAM32bは、 リードサイクルにおいて、 アドレス ADRが示す相関積 分値をバッファ 32cを介して加算器 32dに入力し、 ライ トサイクルにおいてバッフ ァ 32eを介して入力する加算結果 (積分相関値）を記憶する。 加算器 32dはマスター クロック発生毎に相関値入力と積分相関値 (RAM出力）を加算してレジスタ 32 ίに格 納し、 レジスタ 32fはライ トサイクルにおいて加算結果をバッファ 32eを介して RA M32bに入力し、 所定のアドレスに格納する。
( 2 ) 極値検出部
図 7は極値検出部 3 3の構成図である。
極値検出部 3 3は 1チップ範囲で最大値をとるピークだけをパス選別の候補と し、 最大でないピークをマスクしてパス選別から除外する。 極値検出部 3 3はチ ップ周波数の 4倍の周波数で動作するようになってぉリ （4サンプリング Z 1チ ップ） 、 ピーク検出部 3 3 最大ピーク検出部 3 3 2、 4進カウンタ （タイマ） 3 3 3、 積分相関値を 1チップ期間遅延する遅延部 3 3 4、 1チップ範囲内で複数ピ ークが存在する場合には最大ピークのみを出力するゲート回路 3 3 5を有してい る。
ピーク検出部 3 3 1において、 記憶部 3 3 aは積分相関値を記憶し、 比較器 3 3 bは今回のサンプリング値 （積分相関値） と前回のサンプリング値を比較し、 今回のサンプリング値が大きいときハイレベルの信号を出力し、 D型フリップフ ロップ 3 3 cは比較器出力を記憶し、 アンドゲート 3 3 dは増加から減小に転じ た時点でピーク検出信号 P Dを出力する。 最大ピーク検出部 3 3 2において、 3 3 eは 1チップ内の最大ピークを記憶する記憶部、 比較器 3 3 f はそれまでの最 大ピークと検出されたピークの大小を比較し、 今回のピークが大きければ最大ピ ーク検出信号 M P Dを出力し、 アンドグート 3 3 gは最大ピーク検出信号 M P D 発生時に極値検出信号 P K D Tを出力し、 記憶部 3 3 aに記憶されている値を最 大ピーク値として記憶部 3 3 eに記憶する。 4進カウンタ 3 3 3は最大ピークが 検出される毎にリセットし、 次の 1チップ期間 （相関性を有する範囲） に新たな 最大ピークを検出しなければ計数値 3のタイミングでデータ有効信号 D T Eを出 力し、 ゲート回路 3 3 5と記憶部 3 3 eに入力する。
ゲート回路 3 3 5はデータ有効信号 D T Eの発生タイミングで開く。 このとき 、 遅延部 334ょリ 1チップ期間遅延した積分相関値がゲート回路に入力している から、 ゲート回路 335は最大ピークを出力する。 すなわち、 ゲート回路は 1チッ プ範囲内に複数ピークが存在する場合には最大ピークのみ出力し、 それ以外のピ ークをマスクする。 この結果、 公団のパス選別部 34は 1チップ期間内で最大の ピークのみ用いてパス選別制御を行う。 すなわち、 1チップ範囲で最大値をとる ピークだけをパス選別の候補とし、 最大でないピークをパス選別から除外する。 なお、 データ有効信号 DTEによリ記憶部 33 eはリセットされる。
(3) パス選別部
図 8はパス選別部の構成図であり、 極値検出部 33から入力する積分相関値 R0とその相関検出時刻 （スロッ トカウンタ値） T。を入力され、 大きい順に 8個 の相関値 Ri〜R8とその検出時刻 T^ Tsを選別するものである。 8個選別する ということは 8個のフィンガー部が存在するものとしている。 又、 スロットカウ ンタ値は図 6の積分回路におけるァドレスカウンタ 32aのカウント値である。 図 8において 34 〜 348は第 1〜第 8番目に大きい積分相関値 Ri〜R8及び その検出時刻 Τ^〜Τ8を記憶するための回路であり、 それぞれ同一構成を有し、 比較器 34 aと D型 FF構成のレジスタ 34 bとセレクタ 34 cを備えている。 比較器 34 aは、 入力する積分相関値 Ri— 1 ( i = l〜8) とレジスタ 34わに 記憶してある積分相関値 Ri ( i = l〜8) の大小を比較し、 Ri— >Riであれ ばハイレベルのィネーブル信号 ENSを出力する。 セレクタ 34 cは Ri— 〉1^で あればレジスタ 34 bに記憶されている積分相関値 Riと検出時刻 Tiを選択して 次段に出力し、 R iであれば入力した積分相関値 R wとその検出時刻 T i
- iを選択して次段に出力する。 レジスタ 34 bは！^^〉！^であれば入力した積 分相関値 R i とその検出時刻 T ; を新たに記憶し、 R i ≤ R iであれば記憶内 容を変更しない。 以上にょリ、 パス選別部 34は大きい順に 8個の相関値 1^〜 R8とその検出時刻 1^〜丁8を順に各回路 34i〜348のレジスタ 34 bに記憶 し、 検出時刻 1^〜丁8を次段のパス追従部 35に出力する。
(4) パス追従部
図 9はパス追従部の構成図、 図 10はパス追従部の動作説明用タイムチャート である。 35 aは 8 * 2進のカウンタであリ、 0〜 7を計数する 8進カウンタ部 とそのオーバフローパルスをカウントして WRITE/READ信号をそれぞれ出力する 2 進カウンタ部で構成されている。 35 bは WRITE時 (パス同一性判定時)及び READ 時 (パス強制割当て時） に計数値 0〜7により第 1〜第 8番目の検出時刻 Τι〜Τ 8を順次選択して出力するセレクタ、 41 ι〜418は第 1〜第 8フィンガー部に 対応して設けられた検出時刻記憶部、 42]L〜428は第 1〜第 8フィンガー部に 対応して設けられ、 今回とそれまでの選別パスの同一性を判定するパス同一性判 定部、 43はパス同一性判定に基づいて割リ当てられなかったフィンガー部にパ スを強制的に割リ当てるパス割当て部である。
(4-1) 検出時刻記憶部
検出時刻記憶部 4！^〜 18は、 各フィンガー部に強制的に新たなパスを割リ 当てた時の該パスの希望信号検出時刻を基準時刻 Tr j (j = l~8)として記憶する基 準時刻記憶部 41 a i〜41 a8と、 該パスの最新 （前回） の希望信号検出時刻 Tj' (j=l~8)を記憶する前回検出時刻記憶部 41 Ι 〜41 b8を備えている。
(4-2) パス同一性判定部
第 1〜第 8パス同一性判定部 42i〜428は同一の構成を備え、 セレクタ 35 bから出力する今回の検出タイミング Tiと前回の検出タイミング ΤΓ を比較し 、 次式
Tj' — δぐ Tiぐ Tj, + δ ( j = 1 ~8) (1)
を満足するかチェックする比較器 42 a、 アンドゲート 42 b、 ①上式を満足す るとき（DETj="l")及び②後述の強制取リ込みパルス Pj (j=l~8)発生時にそれぞれ ィネーブル信号 Ei(i=l~8)を出力するオアゲート 42 cを有している。 但し、 （1 )式において δは 0.5チップ、 1チップは 4サンプルであるから δ = 2である。
WRITE時 (パス同一性判定時）、 セレクタ 35 bは計数値 iに応じた第 i検出時 刻 Tiを出力し、 各パス同一'性判定部 42 〜428の比較部 42 a及びアンドゲ ート 42 bは（1)式を満足するかチェックする。 上式を満足すれば、 検出時刻 Ti のパスとそれまで第 jフィンガー部に割リ当てていたパスとが同一であると推定 する。 例えば、 今回の第 i検出時刻 T が第 1のパス同一性判定部 42 こおいて 、 （1)式を満足すれば（j=l)、 第 1パス同一性判定部 42 は該検出時刻 Tiを記憶 部 41 ^に記憶する。 又、 第 1パス同一性判定部 42 iは該検出時刻 Tiを第 1 フィンガー部に割リ当てたパスの検出タイミングとしてタイミング生成回路 36 (図 4) に入力する。
(4-3) パス割当て部
パス割当て部 43は、 オアゲート 43 a、 RAM43 b、 パス割当てフィンガ 一記憶部 43 c 優先判定回路 43 dを有している。 オアゲート 43 aは、 第 1 〜第 8パス同一性判定部 42 〜428よリ出力するィネーブル信号 Ei Egのォ ァを演算して出力する。 すなわち、 オアゲート 43 aはパス同一性判定によリバ スが同一であると判定された時にハイレベルの信号 P T Sを出力する。
RAM 43 bは、 WRITEィネーブル時 （パス同一性判定時） にカウンタ 35 a の計数値 0〜 7が示すアドレスにオアゲート出力 （" 1" 又は" 0" ) を書き込 み、 READィネーブル時 （パス強制割当て時） にカウンタ 35 aの計数値 0〜7が 示す RAMアドレスよリデータを読み出して出力する。 すなわち、 RAM43 b は、 第 1〜第 8検出時刻 Ti〜T8に応じた記憶領域を有し、 パス同一と判定され た時の検出時刻に応じた記憶領域に" 1" を書き込み、 パス強制割当て時に各記 憶領域よリ順次記憶内容を出力する。
パス割当てフィンガー記憶部 43 cは第 1〜第 8フィンガー部に応じた記憶領 域を有し、 パス割当てされたフィンガー部に応じた記憶領域に" 1" を記憶する 。 すなわち、 パス同一性判定によりパスが第 iフィンガー部に割リ当てられると ハイレベルのイネ一プル信号 E iが出力するから第 iフィンガ一部に応じた記憶 領域に" 1" を記憶する。 又、 強制的パス割当てにょリ第 jフィンガー部にパス を割リ当てると、 ハイレベルのィネーブル信号 Ejが出力するから第 jフィンガー 部に応じた記憶領域に" 1" を記憶する。
優先判定回路 43 dは、 パス同一性判定により割リ当てられなかったパスを同 様に割り当てられなかったフィンガ一部に強制的に割り当てるものである。 すな わち、 RAM43 bの記憶内容よリ割リ当てられなかった検出時刻（パス）を判別 し、 記憶部 43 cの記憶内容よりパスが割リ当てされなかったフィンガー部を判 別し、 該フィンガ一部に割リ当てられなかった時間（パス）を割リ当てる。
READ時 （パス強制割当て時） 、 優先判定回路 43 dは、 カウンタ 35 aの計数 値 iが示す RAM 43 bの記憶内容を参照して第 i検出時刻 T iに応じたパスが パス同一性判定によリいずれかのフィンガー部に割り当てられたかチェックする 。 割リ当てられていなければ、 記憶部 4 3 cを参照してパス割当てされていない フィンガー部を若い番号から順に求める。 第〗 フィンガー部がパス割当てされて いなければ、 優先判定回路 4 3 dは第 j フィンガー部に対応する第 jパス同一性 判定部 4 2 jに強制取リ込み信号 P jを出力してパスを割リ当てる。 以上と並行し てセレクタ 3 5 bは計数値 iに応じた第 i検出時刻 T iを出力する。
この結果、 第 jパス同一性判定部 4 2 j の記憶部 4 l ajは該検出時刻 T iを、 第 jフィンガ一部に新たなパスを割リ当てた時の最初の希望信号検出時刻 （基準時 刻） T r jとして記憶する。 又、 第 jパス同一性判定部のオアゲート 4 2 cからィ ネーブル信号 E jが発生するから、 記憶部 4 l b jは該検出時刻 T iを該パスの最新 の希望信号検出時刻 Τ として記憶し、 かつ、 該検出時刻をタイミング生成回 路 3 6 (図 4 ) に入力する。 更に、 ハイレベルのィネーブル信号 E jによリバス 割当てフィンガー記憶部 4 3 cは第 j フィンガー部に応じた記憶領域に" 1 " を 記憶する。 以後、 同様の処理を行って、 パス強制割当てを行う。
図 1 0は第 2パス判定部 4 2 2 £丁2="1")-→第1パス判定部4 2！ (DET1="1")→ 第 8パス判定部 4 2 8 (DET8="1")の順にパス同一と判定された場合において、 第 3〜第 7フィンガー部に強制的にパスを割リ当てる場合のタイムチヤ一トを示し ている。
( 5 ) タイミング生成部
図 1 1はタイミング生成部 3 6の構成図である。 マスターフレームカウンタ 3 6 aはマスタークロックをカウントしフレーム周期でフレームパルス FPを発生す る。 逆拡散タイミング発生部 361)^361) 8において、 J-Kフリップフロップ 3 6。は フレームパルス FPによリセットされ、 比較部 3 6 dはカウンタ 36aのカウント値 と希望信号検出時刻 T i〜T8がー致した時にハイレベルの一致信号 C I出力し、 アンドゲート 3 6 eは一致信号 C Iの発生によリフレームカウンタ 3 6 f をリセ ットする。 フレームカウンタ 3 6 f はマスタークロックを計数すると共に内容が 零になる毎に逆拡散タイミング信号 t iを出力する。 (d) タイミング制御部
(1) 演算部
図 1 2はタイミング制御部 14 (図 4) における演算部 51の構成図である。 演算部 51は第 1から第 8フィンガ一部に対応して同一構成の第 1〜第 8演算部 5 : 〜518を有している。 各演算部 5 11〜518の比較部 51 aはセレクタ 3 5 b (図 9参照） 力 ら順次出力する希望信号検出時刻 Ti Tsと記憶部 41 a i 〜41 38に記憶してぁる基準時刻丁 =1~8)を比較し、 基準時刻の方が大きけ れば出力端子 GTからハイレベルの位相進み信号 （数値 1に対応） を、 基準時刻の 方が小さければ出力端子 LTからハイレベルの位相遅れ信号 （数値 1に対応） を出 力し、 等しい時はいずれの端子から信号を出力しない。
各演算部 5 11~518のレジスタ 5 1 b, 5 1 cは強制取リ込み信号 PfPs によリクリアされると共に、 今回選別されたパスとそれまで第 1~第 8フィンガー 部に割リ当てていたパスとが同一であると推定されたとき（DETrDETs^'l") 比 較部 5 1 aの出力信号 （数値 1または 0) をそれぞれ記憶し、 位相進み情報 Α^Α 8及び位相遅れ情報 D Dsとして出力する。
以上よリ、 今回選別したパスがそれまで第 jフィンガー部においてそれまで割 リ当てていたパスと同一であると判定されると、 第〗フィンガー対応の演算部 51 jは今回の検出時刻と基準時刻 T r iとの差を演算し、 その大小に応じて 1または 0の位相進み情報、 位相遅れ情報を出力する。
(2) タイミング制御回路
(2-1) 第 1実施例
図 1 3はタイミング制御部 14 (図 4) におけるタイミング制御回路 52の第 1実施例である。 この第 1実施例は全パスを均等に扱い、 システムクロックを発 生するクロック発生部の発振周波数を位相の進み遅れに応じて直接制御して位相 変化を零にする （同期保持する） ものである。
第 1の加算回路 52 aは 8個の位相進み情報 Αι〜Α8を加算し、 第 2の加算回 路 52 bは 8個の位相遅れ情報 0 〜08を加算する。 演算部 52 cは第 1、 第 2 の加算回路の加算結果を減算し、 積分回路 52 dは演算結果を積分し、 DA変換 器 52 eは積分結果をアナログに変換して VCO構成のクロック発生器 52 f の 発振周波数を制御する。
基準時刻からの位相の進みが大きいと第 1加算回路 5 2 aの出力は大きくなり 、 又、 基準時刻からの位相の遅れが大きいと第 2加算回路 5 2 bの出力が大きく なる。 従って、 位相の進み Z遅れの程度に応じて演算部 5 2 c、 積分回路 5 2の 出力が変化し、 これによリ、 クロック発生器 5 2 f は位相変化が零となるように 発振周波数を変化する。 すなわち、 クロックの周波数変動や送受信機間の距離変 動等にょリ、 タイミングが変化して位相が遅れあるいは進むと AD変換器出力が 正あるいは負になって、 位相変化を零となるようにフィードバック制御が行われ る。
(2-2) 第 2実施例
図 1 4はタイミング制御回路 5 2の第 2実施例でぁリ、 マスタークロックを発 生する発振器として高周波発振器を用い、 位相の進み遅れに応じてパルスの挿入 、 抜き取リを行い、 クロック周波数を制御して位相変化を零にする （同期保持す る） ものである。
第 1の加算回路 5 2 aは 8個の位相進み情報 Ai〜A8を加算し、 第 2の加算回 路 5 2 bは 8個の位相遅れ情報 D i D sを加算する。 演算部 5 2 cは第 1、 第 2 の加算回路の加算結果を減算し、 RWF (Random Wa l k F i l t e r)回路 5 2 gは演 算結果を加算し容量を越えるとオーバフロー Zアンダーフローを出力する。 高速 のク口ック発振器 5 2 hは必要なシステムクロックの 2倍以上の高速のマスター クロックをを発生する。 ク口ック制御部 5 2 iはクロック発振器 5 2 hから出力 するパルスを分周 （通常は 2分周） して所定周波数のシステムクロックパルスを 発生すると共に、 位相が遅れてオーバフローが RWF回路 5 2 gよリ発生すると 、 該システムクロックパルスに付加パルスを揷入してクロック周波数を高くし、 位相が進んでアンダーフローが RWF回路 5 2 gより発生するとシステムクロッ クパルスよりパルスを抜き取ってクロック周波数を低下する。
以上により、 クロック制御部 5 2 iは位相変化が零となるようにクロック周波 数を制御する。 すなわち、 ク口ックの周波数変動や送受信機間の距離変動等によ リ、 タイミングが変化して位相が進みあるいは遅れると位相変化が零となるよう にフィードバック制御が行われる。 クロック挿抜を行なうためには、 マスタークロックは必要なシステムクロック の 2倍以上の高速なものになるが、 アナログ部品を削減することができる。 また 積分回路として RWFなどの周波数情報を保持しないものを使用できる。
(2-3) 第 3実施例
図 1 5はタイミング制御回路 5 2の第 3実施例であリ、 第 2実施例のクロック 制御部 5 2 iの動作をクロック挿入 抜き取リ動作からクロックィネーブル動作 に変えた場合の構成である。
第 1の加算回路 5 2 aは 8個の位相進み情報 A i Asを加算し、 第 2の加算回 路 5 2 bは 8個の位相遅れ情報 D i〜D 8を加算する。 演算部 5 2 cは第 1、 第 2 の加算回路の加算結果を減算し、 RWF回路 5 2 gは演算結果を加算し容量を越 えるとオーバフロー Zアンダーフローを出力する。 クロック制御部 5 2 i ' はプ リセットカウンタ機能を備え、 クロック発振器 5 2 h ' から発生するシステムク ロックを分周してプリセット数値に応じた周波数を有するタイミングパルス、 例 えばフレームパルスを出力する。 又、 クロック制御部 5 2 i ' は位相が遅れてォ 一パフローが RWF回路 5 2 gよリ発生すると、 プリセット数値を増加してタイ ミングパルスの位相を遅らせ、 位相が進んでアンダーフローが RW F回路 5 2 g より発生するとプリセット数値を減少してタイミングパルスの位相を遅らせる。 以上にょリ、 クロック制御部 5 2 i ' は位相変化が零となるようにクロック周 波数を制御する。 すなわち、 クロックの周波数変動や送受信機間の距離変動等に ょリ、 タイミングが変化して位相が進みあるいは遅れると位相変化を零となるよ うにフィードバック制御が行われる。
第 2実施例においてクロックの揷入 Z抜き取リを行うために、 マスタークロッ クは必要なシステムクロックの 2倍以上の高速なものになるが、 第 3実施例では 低速のシステムクロック相当のクロック発振器で構成できる。 しかし、 ジッタが 大きくなる問題があるから、 適宜、 カウンタ 5 2 jで分周して積分部用タイミン グパルスなどを出力する。
(2-4) 第 4実施例
以上の第 1 ~第 3実施例のタイミング制御回路は有効パス数に関係無く、 進み 位相のパス数と遅れ位相のパス数の差に応じてタイミング制御を行うものであつ た。 し力 し、 移動機の位置によって電波環境が変化し、 マルチパス数が変化する 。 このため、 マルチパスのない環境では、 前回と今回で同一パスと推定されるパ ス数 （追従パス数） は最大 1であるが、 マルチパス環境では追従パス数は 1〜8 の範囲で変化する。 このため、 第 1 -第 3実施例のタイミング制御回路は、 マル チパス環境においてタイミング制御の感度が高くなリ、 マルチパスのない環境で はタイミング制御の感度が低くなる。 そこで、 第 4実施例では追従パス数 （有効 パス数） に応じて演算部出力を正規化し、 タイミング制御の感度を電波環境に依 存しないようにする。
図 1 6はタイミング制御回路 5 2の第 4実施例であり、 正規化部 5 2 m以外の 他の構成は第 1実施例と同じである。
第 1の加算回路 5 2 aは 8個の位相進み情報 Ai Asを加算し、 第 2の加算回 路 5 2 bは 8個の位相遅れ情報 0 〜08を加算する。 演算部 5 2 cは第 1、 第 2 の加算回路の加算結果を減算し、 正規化部 5 2 mは有効パス数 nに基づいて演算 部出力 Vを正規化する。 積分回路 5 2 dは正規化部 5 2の正規化出力を積分し、 D A変換器 5 2 eは積分結果をアナログに変換して V C O構成のクロック発生器 5 2 f の発振周波数を制御する。
正規化部 5 2 mにおける正規化演算は図 1 7の図表よリ正規化のための値 αを 求めて演算結果 Vに乗算することにより行う。 図 1 7において、 縦軸は有効パス 数 n、 横軸は演算結果 Vであリ、 αは近似的に次式
α = 1 2 8 · ν/ η
によリ決定している。 正規化部 5 2 111はひを表ょり求めて演算結果 Vに乗算する ことによリ正規化し、 マルチパス環境であるか否かに関係無くタイミング制御の 感度を均一にする。
図 1 8は有効パス数計数部を備えたパス追従部の構成図であり、 図 9と同一部 分には同一符号を付している。 パス割当部 4 3のオア回路 4 3 aは、 第 1〜第 8 パス判定部 4 2 i〜4 2 8のいずれかがパス同一を検出するとハイレベルのパス追 従信号 P T Sを出力する。 有効パス数計数部 4 4のカウンタ 4 4 aはゲート回路 4 4 b w o介して出力す r uこのパス追従信号 P T Sを計数することによリ追従 パス数を計数し、 有効パス数 nを出力する。 以上の第 4実施例では追従パスの数を有効パス数としたが、 追従パスのうち相 関値 （受信レベル） が所定レベル以上のパスの数を有効パス数とすることができ る。 図 1 9はかかる場合の有効パス数計数部を備えたパス追従部の構成図でぁリ 、 図 1 8と同一部分には同一符号を付している。 パス選別部 3 4 (図 8 ) は検出 時刻 T i〜T 8と共に相関値 1^〜1^ 8をセレクタ 3 5 b、 4 5に入力する。 セレク タ 3 5 bが検出時刻 T iを出力するのと同時にセレクタ 4 5は相関値 R iを出力 し、 振幅比較部 4 6は該相関値 R iと設定レベル V sと比較する。 有効パス数計数 部 4 4のゲート回路 4 4 bはパス追従信号 P T Sが発生、 かつ、 相関値 R iが設 定レベル V s以上の時にハイレベルの信号を出力し、 カウンタ 4 4 aは該信号を 計数し、 計数値を有効パス数 nとして出力する。
( 3 ) 演算部の別の構成
図 1 2の演算部 5 1は、 位相進み Z遅れの大きさや希望信号の受信レベル （相 関値） に関係無く各パスを均等に扱って位相情報を出力したが、 位相進み Z遅れ の大きさや受信レベルを考慮して位相差情報を出力するように構成できる。 又、 図 1 2の演算部は、 新たなパスをフィンガー部に割リ当てた時の該パスにおける 希望信号検出時刻を基準時刻としたが、 基地局よリ得られる基準時刻を採用する こともできる。 以上の観点よリ、 演算部 5 1として以下の 3つの構成が更に考え られる。
(3-1) 第 1の構成
第 1の構成は、 各フィンガー部に対応す
Figure imgf000029_0001
よリ位相時間差に応 じた数値 C iを出力する。 図 2 0はかかる演算部の構成図であリ、 第 1フィンガ 一部に対応する演算部 5 1 のみ示すが、 他のフィンガー部に対応する演算部 5 1 2〜5 2 8も同一の構成を備えている。
演算部 5 1 の比較部 5 1 aはセレクタ 3 5 b (図 9参照） から順次出力する 今回の希望信号検出時刻 T i〜T 8と記憶部 4 1 a に記憶してある基準時刻 Τ Γ ι を比較し、 基準時刻の方が大きければ出力端子 GTからハイレベルの位相進み信号 を、 基準時刻の方が小さければ出力端子 LTからハイレベルの位相遅れ信号を出力 する。 又、 演算部 5 1 eは基準時刻 Τ Γ ιと希望信号検出時刻 T i〜T 8の差 （位相 時間差） を演算する。 レジスタ 5 1 dは強制取り込み信号 P iによリクリアされると共に、 今回選別 されたパスとそれまで第 1フィンガ一部に割リ当てていたパスとが同一であると 推定されたとき（DET 'T 比較部 5 1 aから出力する進み位相信号を+ 1とし て記憶し、 遅れ位相信号を一 1として記憶する。
レジスタ 5 1 f は強制取リ込み信号 P iによリクリアされると共に、 今回選別 されたパスとそれまで第 1フィンガ一部に割リ当てていたパスとが同一であると 推定されたとき ΦΕΤ^'Ί") , 演算部 5 1 eから出力する検出時刻差 C iを記憶す る。
以後、 タイミング制御回路 5 2は各演算部 5 l i〜5 1 8ょリ出力する位相時間 差に応じた数値 C iを合計し、 合計値に基づいてタイミング制御する。
(3-2) 第 2の構成
第 2の構成は、 検出時刻が基準時刻よリ進んでいる力遅れているかによリ出力 される 1、 0の進み位相情報 Aj (j=卜 8)及び遅れ位相情報 Bj (j =l~8)を出力し、 相 関値 （受信レベル） に応じて重み付けする。 図 2 1はかかる演算部の構成図であ リ、 第 1フィンガー部に対応する演算部 5 1 1のみ示すが、 他のフィンガー部に 対応する演算部 5 1 2〜 5 1 8も同一の構成を備えている。 又、 図 2 1の演算部は 、 重み付け演算部 5 1 g , 5 l hを除けば図 1 2の演算部と同一の構成を備えて いる。
各演算部 5 1 の比較部 5 1 aはセレクタ 3 5 bから順次出力する今回の希望 信号検出時刻 1^〜丁8と記憶部 4 1 a iに記憶してある基準時刻 Τ Γ ιを比較し、 基準時刻の方が大きければ出力端子 GTからハイレベルの位相進み信号を、 基準時 刻の方が小さければ出力端子 LTからハイレベルの位相遅れ信号を出力し、 等しい 時はいずれの端子から信号を出力しない。
演算部 5 1 g , 5 1 hはそれぞれ相関値に基づいて位相進み信号、 位相遅れ信 号に重みデータ w iを乗算して出力する。 各レジスタ 5 1 b , 5 1 cは強制取リ 込み信号 P rP sによりクリアされると共に、 今回選別されたパスとそれまで第 1 フィンガ一部に割リ当ていたパスとが同一であると推定されたとき（DETf'T 各演算部 5 1 g , 5 1 hから出力する数値をそれぞれ記憶し、 位相進み情報 ' 及ぴ位相遅れ情 D として出力する。 尚、 検出時刻 T 〜T8は相関値順にな つているから例えば重み W i w sを 8〜 1とする。
タイミング制御回路 5 2は各演算部 5 l i S 1 8ょリ出力する位相進み情報 A 〜Α8' 及び位相遅れ情報 D 〜D 8' を合計し、 合計値に基づいてタイミ ング制御する。
(3-3) 第 3の構成
第 3の構成は基地局よリ得られる所定のタイミングを基準時刻として位相差情 報を出力するものである。
移動機は基地局との通信に先立って基地局コードを識別する必要がある。 この ため、 移動機は所定の手順に従って基地局コードを取得するが、 この基地局コー ドの取得の過程で基地局のフレームタイミング （基準タイミング） がわかる。 そ こで、 この基地局のフレームタイミングを基準時刻 T rとして保存し、 該基準時 刻 T rよリ希望信号検出時刻が進んでいるか遅れているかに応じて位相差情報を 出力する。
図 2 2 (a) ~ (c)は基地局のフレームタイミングを基準時刻 T rとする場合におけ る演算部の構成図であり、 第 1フィンガー部に対応する演算部 5 l iのみ示して いるが他の演算部 5 1 2〜5 2 8は同一構成になっている。 6 1は基準時刻記憶部 である。
図 2 2 (3)は図1 2において基地局のフレームタイミングを基準時刻 T rとした 例でぁリ、 次段のタイミング制御回路として図 1 3〜図 1 6の構成を用いること ができる。
図 2 2 (b)は図 2 0において基地局のフレームタイミングを基準時刻 T rとした 例でぁリ、 次段のタイミング制御回路として図 1 3〜図 1 5の構成を用いること ができる。
図 2 2 (c)は図 2 1において基地局のフレームタイミングを基準時刻 T rとした 例であり、 次段のタイミング制御回路として図 1 3〜図 1 5の構成を用いること ができる。
以上のように、 図 2 2の演算部によれば、 全体の初期基準タイミングが確定し ている場合、 これを各フィンガの追従タイミングの中央値となるようにタイミン グ同期を取ることで、 MFタップ長内にある新規生成パスを漏れなく検出するこ とができる。
以上によリ、 パスサーチ部 1 3で送信側の拡散符号列の位相を 1チップ以内の 精度で検出し （同期捕捉） 、 以後、 タイミング制御部 1 4でタイミング信号の進 み Z遅れを制御することができる （同期追跡） 。
以上本発明によれば、 それまでフィンガー部に割リ当てていたパスと今回選別 したパスが同一であれば、 該パスのフィンガー部への割当てを変更しないから、 パス割リ当て時におけるデータ欠落を防止できる。 又、 検出時間の差が許容範囲
( 1チップ時間） 内にあるかによりパスの同一性を判定するため、 パス同一性の 推定精度を高めることができる。
又、 本発明によれば、 パスサーチ部で送信側の拡散符号列の位相を 1チップ以 内の精度で検出でき （同期捕捉） 、 しかも、 同一パスにおける今回の検出時刻と 基準時刻との差の合計値に基づいてタイミング信号の進み/遅れを制御するため (同期追跡） 、 送受信機間の距離変動やシステムクロック変動が発生しても、 各 部のタイミングを基準タイミングに同期させることができ、 DLL回路を不要にで きる。 尚、 基準時刻として、 （1) 各フィンガー部に新たなパスを割リ当てた時の 該パスにおける希望信号検出時刻を基準時刻とし、 あるいは、 （2) 基地局との通 信開始時に検出した基地局のフレームタイミング等を基準時刻とすることができ る。
又、 本発明によれば、 今回の検出時刻が基準時刻よリ遅いか、 早いかに応じて 、 時刻差を + 1， ー 1とし、 各同一パスにおける時刻差の合計値に基づいてタイ ミングの進み、 遅れを制御するようにしたから、 ハード構成を簡単にできる。 又、 本発明によれば、 今回の相関値の大きさに基づいて時刻差に重み付けを施 し、 各同一パスにおける重み付けされた時刻差の合計値に基づいてタイミングの 進み、 遅れを制御するようにしたから、 相関値が大きなパスに重きをおいてタイ ミング制御 （同期追跡制御） ができる。
又、 本発明によれば、 同一パスと判定されたパスの数を検出し、 該パス数に基 づいて時刻差に重み付けを施し、 重み付けされた検出時刻差の合計値に基づいて タイミングの進み、 遅れを制御するようにしたから、 電波環境 （マルチパス環境 ) が変化しても略同一の感度でタイミング制御 （同期追跡制御） を行うことがで きる。
又、 本発明によれば、 同一パスと判定されたパスで、 相関値が所定レベル以上 のパスの数に基づいて時刻差に重み付けを施し、 重み付けされた検出時刻差の合 計値に基づいてタイミングの進み、 遅れを制御するようにしたから、 電波環境を ょリ考慮してタイミング制御 （同期追跡制御） を行うことができる。
又、 本発明によれば、 時刻差の合計値に基づいて電圧制御発振器 (V C O) を 制御してシステムクロック周波数を制御して容易にタイミングを制御できる。 又、 本発明によれば、 高速クロック発振器から出力するパルスを分周してシス テムクロックを発生すと共に、 パルスの揷入、 抜き取リを行ってシステムクロッ ク周波数を制御するようにしたから、 アナログ素子を除去してデジタル的にタイ ミングを制御できる。
又、 本発明によれば、 システムクロックを分周して各種タイミング信号を生成 すると共に、 位相差に基づいてプリセット数値 （分周比） を変えてタイミングの 進み、 遅れを制御するようにしたから、 デジタル的にタイミングを制御できると 共に、 高速クロック発振器を不要にできる。
以上、 本発明を実施例にょリ説明したが、 本発明は請求の範囲に記載した本発 明の主旨に従い種々の変形が可能であリ、 本発明はこれらを排除するものではな レ、。

Claims

請求の範囲
1 . マルチパスのうち自分に割リ当てられたパスを介して到来する希望信号に 逆拡散処理を施し、 逆拡散処理によリ得られた逆拡散信号に該パスに応じた遅延 量を加えて出力する複数の逆拡散 Z遅延調整部、 各逆拡散/遅延調整部の出力を 合成する合成部、 各逆拡散 Z遅延調整部にパスを割リ当てるパスサーチ部、 タイ ミングを制御するタイミング制御部を備えた C DMA用受信機において、 前記パ スサーチ部は、
所定時間毎に受信信号と希望信号との相関を検出する相関検出部、
前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別する と共にピーク検出時刻を希望信号検出時刻とするパス選別部、
逆拡散/遅延調整部に新たなパスを割リ当てた時の該パスにおける希望信号検 出時刻を基準時刻として記憶すると共に、 該パスにおける前回の希望信号検出時 刻を記憶する記憶手段、
今回選別したパスにおける希望信号検出時刻と前回の検出時刻との差が許容範 囲内であれば、 今回選別したパスが所定の逆拡散 Z遅延調整部においてそれまで 割リ当てていたパスと同一であると判定するパス判定部、
同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及 ぴ遅延調整処理をそれまでと同一の逆拡散 遅延調整部に実行させるようパスの 割当てを行うパス割当て部を備え、 前記タイミング制御部は、
前記同一パスにおける今回の検出時刻と前記基準時刻との差を演算する演算部 各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み/遅 れを制御するタイミング制御回路、
を備えたことを特徴とする C DM A用受信機。
2 . 前記タイミング制御回路は、
今回の検出時刻が前記基準時刻よリ遅いか、 早いかに応じて、 前記検出時刻差 を + 1， 一 1とし、 各同一パスにおける前記検出時刻差の合計値に基づいてタイ ミングの進み、 遅れを制御する、 ことを特徴とする請求項 1記載の C DMA用受 信機。.
3 . 前記タイミング制御回路は、
パスにおける希望信号の受信レベルに基づいて前記検出時刻差に重み付けを施 し、 各同一パスにおける重み付けされた検出時刻差の合計値に基づいてタイミン グの進み、 遅れを制御する、 ことを特徴とする請求項 1または請求項 2記載の C DMA用受信機。
4 . 前記タイミング制御回路は、
同一パスと判定されたパスの数を検出し、 該パス数に基づいて合計値を正規化 し、 得られた値に基づいてタイミングの進み、 遅れを制御する、 ことを特徴とす る請求項 2記載の C DMA用受信機。
5 . 前記タイミング制御回路は、
前回と同一パスと判定されたパスで、 相関値が所定レベル以上のパスの数に基 づいて前記合計値を正規化し、 得られた値に基づいてタイミングの進み、 遅れを 制御する、 ことを特徴とする請求項 2記載の C DMA用受信機。
6 . 前記タイミング制御回路は、 検出時刻差の合計値に基づいて電圧制御発振 器 （V C O) を制御してマスタークロックの周波数を制御することによリタイミ ングの進み、 遅れを制御する、 ことを特徴とする請求項 1、 または請求項 2、 ま たは請求項 3、 または請求項 4、 または請求項 5記載の C DMA用受信機。
7 . 前記タイミング制御回路は、
高速クロック発振器から出力するパルスを分周して所定のクロックを発生する と共に、 前記検出時刻差の合計値に基づいてクロックの揷入、 抜き取りを行って 所定ク口ック周波数を制御することによリタイミングの進み、 遅れを制御する、 ことを特徴とする請求項 1、 または請求項 2、 または請求項 3、 または請求項 4 、 または請求項 5記載の C DMA用受信機。
8 . クロックを分周して各種タイミング信号を生成すると共に、 前記検出時刻 差の合計値に基づいて該分周比を制御することによリタイミングの進み、 遅れを 制御する、 ことを特徴とする請求項 1、 または請求項 2、 または請求項 3、 また は請求項 4、 または請求項 5記載の C DMA用受信機。
9 . マルチパスのうち自分に割リ当てられたパスを介して到来する希望信号に 逆拡散処理を施し、 逆拡散処理によリ得られた逆拡散信号に該パスに応じた遅延 量を加えて出力する複数の逆拡散/遅延調整部、 各逆拡散 Z遅延調整部の出力を 合成する合成部、 各逆拡散ノ遅延調整部にパスを割リ当てるパスサーチ部、 タイ ミングを制御するタイミング制御部を備えた C DMA用受信機において、 前記パ スサーチ部は、
所定時間毎に受信信号と希望信号との相関を検出する相関検出部、
前記相関のピークレベルに基づいて希望信号が到来する複数のパスを選別する と共にピーク検出時刻を希望信号検出時刻とするパス選別部、
今回選別したパスを介して到来する希望信号の検出時刻と前回の検出時刻との 差が許容範囲内であれば、 今回選別したパスが所定の逆拡散 遅延調整部におい てそれまで割り当てていたパスと同一であると判定するパス判定部、
同一パスであれば該選別したパスを介して到来する希望信号に対する逆拡散及 ぴ遅延調整処理をそれまでと同一の逆拡散ノ遅延調整部に実行させるようパスの 割当てを行うパス割当て部を備え、 前記タイミング制御部は、
基準時刻を記憶する手段、
前記同一パスにおける今回の検出時刻と前記基準時刻との差を演算する演算部 各同一パスにおける前記検出時刻差の合計値に基づいてタイミングの進み Z遅 れ制御するタイミング制御回路、
を備えたことを特徴とする C DMA用受信機。
1 0 . 前記タイミング制御回路は、
今回の検出時刻が基準時刻よリ遅いか、 早いかに応じて、 前記検出時刻差を + 1 , — 1とし、 各同一パスにおける前記検出時刻差の合計値に基づいてタイミン グの進み、 遅れを制御する、 ことを特徴とする請求項 9記載の C DMA用受信機
1 1 . 前記タイミング制御回路は、
パスにおける希望信号の受信レベルに基づいて前記検出時刻差に重み付けを施 し、 各同一パスにおける重み付けされた検出時刻差の合計値に基づいてタイミン グの進み、 遅れを制御する、 ことを特徴とする請求項 9または請求項 1 0記載の C DMA用受信機。
1 2 . 前記タイミング制御回路は、
同一パスと判定されたパスの数を検出し、 該パス数に基づいて前記合計値を正 規化し、 得られた値に基づいてタイミングの進み、 遅れを制御する、 ことを特徴 とする請求項 1 0記載の C DMA用受信機。
1 3 . 前記タイミング制御回路は、
前回と同一パスと判定されたパスで、 相関値が所定レベル以上のパスの数に基 づいて前記合計値を正規化し、 得られた値に基づいて基づいてタイミングの進み 、 遅れを制御する、 ことを特徴とする請求項 1 0記載の C DMA用受信機。
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