WO2000055893A1 - Base de semiconducteur et son procede de fabrication et procede de fabrication de cristal semiconducteur - Google Patents

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Kazuyuki Tadatomo
Hiroaki Okagawa
Yoichiro Ouchi
Masahiro Koto
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Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor crystal, and a method for manufacturing the same, and particularly to a structure and a method that are useful when a semiconductor material in which dislocation defects easily occur is used.
  • GaN-based materials use substrates that do not lattice-match, such as sapphire, SiC, spinel, and recently Si because there is no lattice-matching substrate.
  • substrates that do not lattice-match, such as sapphire, SiC, spinel, and recently Si because there is no lattice-matching substrate.
  • a N was prepared due to not lattice-matched, 1 0 1 Q pieces Z cm 2 things dislocations are present.
  • high-luminance light-emitting diodes and semiconductor lasers have been realized, but reduction of dislocation density is desired in order to improve characteristics.
  • the same crystal as the material to be crystallized may be used.
  • a GaN substrate may be used for crystal growth of a GaN-based semiconductor, but a large-sized substrate has not yet been obtained and the actual situation is that sapphire or the like is used as the substrate.
  • selective growth is provided by providing a partial mask on the underlayer to allow lateral crystal growth to reduce dislocation density.
  • a method for obtaining a high-quality crystal has been proposed (for example, Japanese Patent Laid-Open No. 10-31,971).
  • a GaN crystal can be obtained by growing this film thickly and separating and removing the substrate.However, there are problems such as cracks and substrate cracking due to differences in lattice constants and thermal expansion coefficients. A large area substrate was not obtained.
  • the above-mentioned Japanese Patent Application Laid-Open No. 10-312971 discloses a method for obtaining a film having a reduced dislocation density.
  • C is not applied in the lateral growth direction. It has been found that there is a new problem that tilting the axis with a small amount causes a new problem that the crystal quality deteriorates (MRS 1998 Fall Meeting Proceedings G3.1. This can also be confirmed by scanning the X-ray rocking curve measurement (XRC) for dependence on the incident position.
  • XRC X-ray rocking curve measurement
  • the full width at half maximum (FWHM) of the X-ray rocking curve due to the incident X-rays from the lateral growth direction is larger than the FWHM value due to the X-rays from the mask layer stripe direction, and the C-axis has a small inclination ( (Tilting) has direction dependency. This suggests that many new defects can be induced in the merged lateral growth on the mask.
  • Sio 2 is commonly used as a mask layer material, but when a crystal growth layer is stacked on top of it, the Si component moves into this crystal growth layer, so-called auto-doping contamination. It turned out that there was a problem.
  • a substrate having a buffer layer and a GaN layer provided on a base substrate of SiC is subjected to a stripe groove force extending to the SiC layer to be convex. part is formed, a method of crystal growth have been proposed G a N layer which is to be located in the upper part of the convex portion (MRS 1998 Fall Meeting Proceedings G3. 3 8).
  • S i 0 can also 2 be selectively growing without mask layer, it is possible to solve the various problems caused by the use of S io 2 mask described above.
  • a sapphire substrate can be used as a base substrate, and the method is also disclosed (for example, Japanese Patent Application Laid-Open No. 11-16959).
  • the above method requires a step of growing a GaN-based material as a buffer layer material on a sapphire base substrate, removing it from the growth furnace, subjecting it to a groove process, and then growing the crystal again.
  • a new inconvenience such as a complicated manufacturing process, occurred, and there were problems such as an increase in the number of work steps and cost.
  • the Japan Society of Applied Physics September 9 Autumn Preprints 2 P—W-8 Let's add a step to the G a N board An attempt to obtain a low dislocation density region by buried growth is also disclosed.
  • a low dislocation density region is formed in a part of the buried layer.
  • an object of the present invention to avoid various problems caused by ELO growth using a normal mask layer and to simplify a manufacturing process. Another object of the present invention is to solve the problem caused by the buried growth of the step structure having no mask. Another object of the present invention is to solve the problem of selective growth of A 1 G aN which has been difficult in the past. Another object of the present invention is to suppress the occurrence of warpage and cracks when using an Si substrate or the like. In view of the above problems, an object of the present invention is to obtain a large-area GaN crystal. Another object is to avoid various problems caused by ELO growth using a normal mask layer and to simplify the manufacturing process.
  • the semiconductor substrate of the present invention is a semiconductor substrate comprising a substrate and a semiconductor crystal vapor-grown on the substrate, wherein a crystal growth surface of the substrate has an uneven surface, and the semiconductor crystal has the uneven surface. It is characterized in that the crystal is grown exclusively from the upper part of the projection on the surface.
  • the semiconductor crystal is desirably InGaA1N.
  • the convex portion on the crystal growth surface of the substrate is a convex portion having a parallel stripe shape.
  • the semiconductor crystal is InGaA1N
  • the longitudinal direction of the stripe is More preferably, the stripes are oriented in the direction parallel to the (1-100) plane of the InGaA1N crystal.
  • a more specific semiconductor substrate according to the present invention is a semiconductor substrate comprising a substrate and a semiconductor crystal vapor-grown on the substrate, wherein a crystal growth surface of the substrate has an uneven surface, The semiconductor crystal is covered with the grown semiconductor crystal on the semiconductor substrate, in which the semiconductor crystal is grown exclusively from the upper portion of the convex portion on the uneven surface. A cavity is formed between the recess and the recess.
  • the concave portion of the uneven surface of the substrate is covered with a mask that cannot substantially grow crystals from the layer, and the semiconductor crystal is grown only from the upper portion of the convex portion of the uneven surface of the substrate. May be done.
  • the semiconductor substrate is made to have an uneven surface on the crystal growth surface of the substrate, and the concave portion is covered with a mask that cannot substantially grow crystals from the layer, and the convex portion on the uneven surface is formed by a vapor phase growth method.
  • a first semiconductor crystal layer formed by crystal growth exclusively from the upper portion, and a surface of the first semiconductor crystal layer having an uneven surface, and a concave portion substantially forming a crystal from the layer.
  • a second semiconductor crystal layer formed by crystal growth exclusively from the upper part of the convex portion.
  • the surface of the semiconductor crystal layer is formed as an uneven surface, and a third semiconductor crystal layer or a plurality of semiconductor crystals formed in a multiplex manner by repeating the same process on the third semiconductor crystal layer. Even if you have There.
  • the surface of the second semiconductor crystal layer in the semiconductor substrate is made uneven, and the recess is covered with a mask that cannot substantially grow crystals from the layer, and is formed thereon by a vapor phase growth method.
  • the third semiconductor crystal layer or the same process may be repeated to provide a plurality of multiplexed semiconductor crystal layers.
  • the method for producing a semiconductor substrate according to the present invention when a semiconductor crystal is vapor-phase grown on a substrate, the surface of the substrate is subjected to an irregular surface processing in advance, and then a raw material gas is supplied to the substrate to form the irregular surface.
  • the semiconductor device is characterized in that the uneven surface of the substrate is covered with a semiconductor crystal grown exclusively from above the convex portion.
  • the concave portion on the concave-convex surface of the substrate is covered with a mask that cannot substantially grow crystals from the layer, and then a source gas is supplied to the substrate, and the convex portion on the concave-convex surface is provided.
  • the concave and convex surfaces of the substrate may be covered with a semiconductor crystal exclusively grown from above.
  • the crystal growth surface of the substrate is formed as an uneven surface, and the crystal is grown exclusively from above the convex portion of the uneven surface by a vapor phase growth method, whereby the uneven surface is covered with the semiconductor crystal.
  • a laminated body having a cavity between the semiconductor crystal layer and the concave portion on the uneven surface is produced, and the semiconductor crystal and the substrate are separated at the cavity.
  • the semiconductor crystal is desirably InGaA1N.
  • the step of forming a semiconductor crystal may be repeated a plurality of times, as in the method of manufacturing a semiconductor substrate of the present invention. Further, the concave portion may be covered with a mask that cannot substantially grow crystals from the layer.
  • FIG. 1 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention.
  • 1 is a substrate
  • 11 is a projection
  • 12 is a recess
  • 13 is a cavity
  • 2 is a semiconductor crystal layer.
  • FIG. 2 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention.
  • FIG. 3 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention.
  • FIG. 4 is a graph showing one scan data of XRC.
  • FIG. 5 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention.
  • FIG. 6 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention and a method for manufacturing a semiconductor crystal according to the present invention.
  • 3 is a mask.
  • FIG. 7 is a cross-sectional view for explaining a crystal growth state of a semiconductor substrate according to the present invention and a method for manufacturing a semiconductor crystal according to the present invention.
  • FIG. 8 is a cross-sectional view for explaining a crystal growth state of the semiconductor substrate according to the present invention.
  • FIG. 9 is a cross-sectional view for explaining a crystal growth state of the semiconductor substrate according to the present invention.
  • FIG. 10 is a cross-sectional view for explaining another embodiment of the method for manufacturing a semiconductor crystal according to the present invention.
  • the present invention provides in advance a substrate that can be formed on a substrate in which even a buffer layer or the like is not formed, and that allows lateral growth capable of forming a substantially low dislocation region from the beginning of crystal growth.
  • the feature is that it is done.
  • the substrate is configured in this way and the crystal is grown by vapor phase, crystal growth may occur on the entire substrate surface in the early stage of growth, but growth over the convex part will become dominant, and as a result This makes it difficult for the raw material to diffuse, and eventually the above-mentioned uneven surface is covered with a layer exclusively grown from above the convex portion.
  • lateral growth occurs in the direction perpendicular to the C-axis, and the formation of low dislocation regions is substantially achieved without using a mask layer (without using a mask layer as in the past). Will be achieved.
  • the growth can be continuously performed only by forming the uneven surface on the substrate, for example, by growing the buffer layer and then growing the GaN layer.
  • the mask is provided on the bottom surface of the concave portion, the growth in the concave portion can be suppressed, so that the lateral growth efficiency is improved and the thickness required for covering the concave portion can be reduced.
  • the method for manufacturing a semiconductor crystal according to the present invention has a first feature in that a semiconductor crystal is grown by the same process as the method for manufacturing a semiconductor base material. As described above, as a result of suppressing the crystal growth in the concave portions of the substrate, a cavity is formed between the substrate and the semiconductor crystal. Therefore, since the contact area between the substrate and the semiconductor crystal can be reduced, it is possible to greatly reduce the strain caused by the difference in lattice constant and the difference in thermal expansion coefficient. This is a second feature of the method for producing a semiconductor crystal of the present invention. For this reason, the occurrence of cracks and cracks can be suppressed, and a large-area semiconductor crystal can be obtained. In addition, since the strain is concentrated at a contact portion between the substrate and the semiconductor crystal, the substrate has a feature that the substrate and the semiconductor crystal can be efficiently separated.
  • FIGS. L (a) to (c) and FIGS. 6 (a) to ( C ) are cross-sectional views for explaining the crystal growth state of the semiconductor substrate according to the present invention.
  • FIGS. 6A to 6D are cross-sectional views illustrating a method for manufacturing a semiconductor crystal according to the present invention.
  • reference numeral 1 denotes a substrate
  • 2 denotes a semiconductor crystal grown on the substrate 1 by vapor phase.
  • a convex portion 11 and a concave portion 12 are formed on the crystal growth surface of the substrate 1, and the crystal growth is performed exclusively from above the convex portion 11.
  • the concave portion 12 is covered with a mask 3 that cannot substantially grow from the layer.
  • the substrate according to the present invention is a substrate serving as a base on which various semiconductor crystal layers are grown, in which a buffer layer or the like for lattice matching has not been formed yet.
  • substrates include sapphire (C-plane, A-plane, R-plane), SiC (6H, 4H, 3C), GaN, Si, spinel, ⁇ , GaAs, NGO
  • SiC 6H, 4H, 3C
  • GaN GaN
  • Si Spin-plane
  • spinel GaN
  • GaAs GaAs
  • NGO any other material can be used, other materials may be used if the purpose of the invention is met. Further, those off from these substrates may be used.
  • the semiconductor crystal is grown on the substrate 1 Ki out using a variety of semiconductor materials, A 1 X G a!
  • the upper part 11 formed on the crystal growth surface of the substrate 1 has a shape such that crystal growth is performed exclusively from the upper part.
  • Crystal growth is performed exclusively from the upper part means that crystal growth can be predominantly performed at the apex or top surface of the convex part 11 and in the vicinity thereof. Although it may be good, it means that the crystal growth of the projections 11 will eventually become dominant. That is, if a low dislocation region is formed by lateral growth starting from the upper part, the same effect as that of ELO which requires a conventional mask can be obtained. This is a feature of the present invention in that it can be grown without a mask.
  • the mask 3 formed on the concave portion 12 only needs to perform an operation that does not substantially allow crystal growth from that layer.
  • the phrase “substantially cannot grow from that layer” means a state in which crystal growth is unlikely to occur. In the initial stage of growth, growth on the concave mask may occur, but ultimately convex portions It means that the crystal growth of 11 becomes dominant.
  • a low dislocation density region is formed by lateral growth starting from the upper part, the same effect as that of the ELO requiring a conventional mask can be obtained.
  • FIGS. 1 to 3 and FIGS. 6 to 8 are cross sectional views of the protrusions 11 formed in a stripe shape.
  • the groove width B This illustrates a case where the substrate 1 having a deep groove depth (height of the convex portion) h is used.
  • the raw material gas does not sufficiently reach the concave portion 12 and the vicinity thereof, and in the embodiment shown in FIG. 6, the fact that the mask 3 is applied to the concave portion 12 further increases the height of the convex portion 11 from above. Only crystal growth does not occur.
  • 20 indicates a crystal unit at the start of the crystal growth.
  • the films grown in the lateral direction are connected starting from the upper part of the convex part 11, and eventually the hollow part is formed in the concave part as shown in Fig. L (c) and Fig. 6 (c). While leaving 13, the uneven surface of the substrate 1 is covered. In this case, a low dislocation region is formed in the portion grown in the lateral direction, that is, in the upper part of the concave portion 12, thereby improving the quality of the formed film.
  • the method of manufacturing a semiconductor crystal according to the present invention uses the semiconductor substrate (that is, the substrate 1 and the semiconductor) of the present invention as shown in FIGS. 1 (c), 2 (c), 6 (c) and 7 (c). After forming a laminate comprising the crystal 2 and having the cavity 13 between them, as shown in FIGS. 6 (d) and 7 (d), the portion where the cavity 13 exists, The substrate 1 and the semiconductor crystal 2 are separated from each other at the convex portion 11 of the substrate 1 to obtain the required low dislocation semiconductor crystal 2. As a method of this separation, a method such as polishing is typically mentioned, but there is no particular limitation as long as the semiconductor crystal can be taken out.
  • Fig. 2 illustrates the case where the groove depth (height of the convex portion) h is shallower than the groove width B, or the case where the substrate 1 having a wider groove width B than the width A of the convex portion 11 is used. 2 (a)).
  • the source gas can reach the concave portion 12 and the vicinity thereof, so that the growth in the concave portion 12 also occurs.
  • Crystal growth also occurs from the upper part of the convex part 11, and as shown in FIG. 2 (b), crystal units 20 and 21 are formed on the upper part of the convex part 11 and on the surface of the concave part 12, respectively. It will be in the state to be performed.
  • the films grown in the lateral direction will be connected starting from the upper part of the convex part 11 and eventually cover the concave and convex surface of the substrate 1 as shown in Fig. 2 (c). . Also in this case, a low dislocation region is formed in the upper portion of the concave portion 12 to improve the quality of the formed film.
  • Figures 3 and 7 (a) to (c) show that the groove depth (height of the convex portion) h is very shallow with respect to the groove width B, or that the groove width B is greater than the width A of the convex portion 11.
  • very wide substrate 1 See Fig. 3 (a) and Fig. 7 (a)).
  • the source gas can reach the concave portion 12 and its vicinity, so that the growth in the concave portion 12 also occurs. Further, in the embodiment of FIG. 7, the source gas can reach the mask 3 of the concave portion 12 and the vicinity thereof, so that growth in the concave portion 12 may occur. However, the growth rate is much slower than the growth at the top of the protrusion. This is because the rate at which the raw material reaching the mask 3 is desorbed again into the gas is large.
  • a low dislocation region is hardly formed in a portion starting from the concave portion 12.
  • a low dislocation region is formed in a portion grown from the convex portion 11 in the lateral direction.
  • the ratio of the low dislocation region is large. This means that higher quality can be achieved than in the case of.
  • the low dislocation region formed above the concave portion becomes wide. In such a case, alignment with the light emitting portion of the light emitting element and alignment with the light receiving portion of the light receiving element can be easily performed, which is convenient.
  • a wide low dislocation region can be formed with a thin film.
  • a large-area semiconductor device for example, a light-receiving element
  • ⁇ current is Devices with improved characteristics such as low response speed and high response speed can be obtained.
  • the portion where the cavity 13 exists that is, the protrusion 11 of the substrate 1 is formed.
  • the required low-dislocation semiconductor crystal 2 can be obtained.
  • the groove width is further increased.
  • Various combinations can be performed, such as when the groove depth (height of the convex portion) h is very shallow with respect to B, or when the groove width B is very large with respect to the width A of the convex portion 11.
  • the groove depth (height of the convex portion) is deeper than the groove width B, the raw material gas cannot substantially diffuse to the bottom during vapor phase growth even if there is no mask on the concave surface as shown in Fig.
  • the groove width B is wider than the width A of the convex portion 11 in that a region for lateral growth increases and a low dislocation region is formed widely.
  • the proportion of the protrusions is small, and the narrower the width, the less the number of dislocations, which is advantageous.
  • the area occupied by the protrusions may be 50% or less, preferably 40% or less, and more preferably 30% or less.
  • the effect increases as the width of the convex portion becomes thinner, and may be set to 5 ⁇ ⁇ or less, preferably, to less than or equal to 0 ⁇ convex portion ⁇ 1 um.
  • the width of the convex portion is narrow, there is an advantage that the concave portion is covered and the thickness until it becomes flat can be reduced. In this case, since the grown thickness is small, the problem of the warpage caused by the difference in the thermal expansion coefficient can be solved.
  • the width of the convex portion is small and the area occupied by the convex portion is small, an effect of reducing dislocations is added to the above-described effect, so that a better result can be obtained.
  • the groove depth (convex height) may be appropriately selected within a range in which the effect of the present invention is obtained.
  • Examples of the mode of forming such an uneven surface include island-shaped dotted projections and stripe-shaped projections. And convex portions having a lattice shape, and convex portions having a curved line as a line forming them.
  • a stripe-shaped convex stripe is provided are preferable in that the production process can be simplified and a regular pattern can be easily produced.
  • the longitudinal direction of the stripe may be arbitrary, but when the material to be grown on the substrate is G a N and the direction of the G a N based material is in the ⁇ 1 ⁇ 100> direction, ⁇ 1 ⁇ 100 ⁇ Lateral growth (lateral growth) is accelerated because oblique facets such as planes are difficult to form. As a result, it is particularly preferable in that the uneven surface is quickly covered.
  • the mask 3 formed on the concave portion 1 2 only needs to be such that it cannot substantially grow from that layer, such as Si 2 , Si N x , Ti 0 2 , Z r 2 Is available. It is also possible to adopt a laminated structure of these materials.
  • a substrate having only the uneven shape without forming the mask 3 may be used.
  • the strain due to the lattice constant difference and the thermal expansion coefficient difference in the semiconductor can be reduced.
  • This reduction in strain has the effect of reducing the warpage that occurs when a GaN-based material is grown thick on a sapphire.
  • the conventional method when growing a GaN-based material on a Si substrate, there was a problem that a warp crack was generated due to a difference in thermal expansion coefficient, and high-quality crystal growth could not be performed. This problem can be solved by the distortion reduction due to.
  • FIGS. 6 (c), 7 (c) and 10 there is a cavity 13 between the substrate 1 and the semiconductor crystal 2, Since the contact area between the two can be reduced, distortion due to a difference in lattice constant and a difference in thermal expansion coefficient in the semiconductor crystal 2 can be reduced.
  • This distortion reduction has an effect of significantly reducing the warpage that occurs when sapphire is used as the substrate 1 and a GaN-based material as the semiconductor crystal 2 is grown thick thereon.
  • warpage and cracks occur due to the difference in thermal expansion coefficient, and high-quality crystal growth cannot be performed. This problem can be reduced due to the effect of reducing distortion due to the presence of the metal.
  • the film thickness is 10 m or more, preferably 100
  • stress concentrates on the small contact portion so that the substrate 1 and the semiconductor crystal 2 are easily separated from this small contact portion.
  • a substrate such as GaN can be manufactured.
  • the case where only one semiconductor layer 2 is grown on the substrate 1 has been described.
  • a similar process may be repeated twice. That is, as shown in FIG. 5, FIG. 8, and FIG.
  • the surface of the first semiconductor layer 2a is processed to have an uneven surface, and vapor phase growth is performed thereon.
  • the second semiconductor crystal layer (second semiconductor layer) 2b can be formed such that the crystal grows exclusively from the upper part of the projection of the first semiconductor layer 2a.
  • the dislocation will not propagate to the second semiconductor layer 2b. That is, if such a configuration, the second semiconductor layer 2 b whole be a low dislocation region, in which the semiconductor substrate is obtained with a layer of good Ri quality semiconductor crystal. Further, after that, as shown in FIG. 10, the semiconductor crystal 2 (second semiconductor layer 2 b) is separated from the stacked body (semiconductor base material) at the portion where the cavity 13 exists, as shown in FIG. Semiconductor crystal 2 can be taken out.
  • the surface of the second semiconductor layer 2b may be made more uneven, and a layer of a third semiconductor crystal (third semiconductor layer) similarly formed by a vapor growth method may be formed thereon. .
  • a similar process may be repeated to form a plurality of semiconductor layers in a multiplex manner.
  • the projections can be formed, for example, by patterning according to the shape of the projections using normal photolithography technology and etching using RIE technology etc.
  • HVPE, MOCVD, MBE, etc. are good methods for growing a semiconductor layer on a substrate.
  • the HVPE method is preferable, but when forming a thin film, the MOC VD method is preferable.
  • the growth conditions gas type, growth pressure, growth temperature, etc.
  • the growth conditions for growing the crystal of the semiconductor layer on the substrate can be appropriately selected according to the purpose within the range where the effects of the present invention can be obtained. .
  • Patterning of photoresist (width: 2 m, period: 4 / m, stripe orientation: the stripe stretching direction is the same as that of the sapphire substrate) is performed on the C-plane sapphire substrate, and RIE (Reactive Ion) is performed. Etching was performed with a rectangular cross section to a depth of 5 m using an apparatus.
  • the substrate was mounted on a MOVPE apparatus. Thereafter, the temperature was increased to 110 ° C. in a hydrogen atmosphere, and thermal etching was performed. Thereafter, the temperature was lowered to 500 ° C., and TMG (hereinafter, TMG) was used as a group IV raw material and ammonia was flowed as an N type raw material to grow a GaN low-temperature buffer layer. Subsequently, the temperature was raised to 1 000 ° C, and TMG ammonia was flowed as a raw material, and silane was flowed as a dopant to grow an n-type GaN layer. The growth time at that time was set to a time corresponding to 4 ⁇ m in the GaN growth in the case where the normal unevenness was not applied.
  • TMG TMG
  • the dislocation density can be reduced to the same level as the conventional ELO.
  • the carrier concentration was usually comparable to GaN growth.
  • the FWHM of XRC is 170 seconds, the smallest, and it can be said that it is a high-quality film overall.
  • Example 1 was the same as Example 1 except that the shape of the uneven portion was changed as follows.
  • Example 1 was the same as Example 1, except that the shape of the uneven portion was changed as described below, and the thickness grown on the uneven portion was 1 im.
  • Example 1 was the same as Example 1 except that the shape of the uneven portion was changed as follows.
  • N-type A 1 GaN clad layer sequentially on the membrane obtained in Example 1, I n G a N-emitting layer to form p-type A 1 GaN cladding layer, a p-type GaN contact layer in this order, the light emitting wave length 370 nm UV LED wafers were fabricated.
  • Example 1 was the same as Example 1 except that trimethyl aluminum (TMA) was added during the growth of the semiconductor layer.
  • TMA trimethyl aluminum
  • the GaN crystal prepared in Example 1 was used as a first semiconductor layer, and a second semiconductor layer was grown thereon. First, a photoresist pattern is formed on the GaN crystal (first semiconductor layer).
  • the substrate was mounted on a MOVPPE device. Thereafter, the temperature was raised to 1000 ° C. in a mixed atmosphere of nitrogen, hydrogen and ammonia. Then, TMG ⁇ ammonia was flowed as a raw material and silane was flowed as a dopant to grow an n-type GaN layer. The growth time at that time was set to a time corresponding to 4 Aim in the GaN growth in the case where the normal unevenness was not applied.
  • Patterning of photoresist on C-plane sapphire substrate (width: 2 // m, period: 6 / zm, stripe direction: stripe stretching direction is the same as that of sapphire substrate) It was etched in a square cross section to a depth of 2 Atm. Subsequently, a SiO 2 film was deposited at a thickness of 0.1 / m on the entire surface of the substrate, and then the photoresist and the SiO 2 film deposited thereon were removed by a lift-off process. Thus, the mask layer was applied to the concave portions of the substrate. Thereafter, the substrate was mounted on a MOVP E apparatus, and the temperature was increased to 110 ° C. in a hydrogen atmosphere to perform thermal etching.
  • the temperature was lowered to 500 ° C., and TMG was flowed as a group IV raw material, and ammonia was flowed as an N raw material, to grow a layer of a GaN low-temperature buffer. Subsequently, the temperature was raised to 1000 ° C, and TMG / ammonia was flowed as a raw material, and silane was flowed as a dopant to grow an n-type GaN layer on the substrate. The growth time at that time was set to a time equivalent to 4 Aim in the GaN growth without the usual unevenness.
  • a SiO 2 mask that is, a mask width of 4 ⁇ m and a period of 6 m
  • a growth of 4 m in thickness in the normal GaN growth is performed.
  • the growth was carried out for a time corresponding to. Observation of the cross section of the obtained sample showed that growth occurred in the lateral direction on the Si 2 mask, and although coalescence was observed, it was not yet flat. Therefore, when the growth time for the surface to become flat was examined, it was found that a time equivalent to the growth of 10 / m in the normal GaN growth was required. In that case, the surface of the crystal layer was flat, but the resulting wafer was greatly warped due to the increase in thickness.
  • Photoresist pattern jungle (width: 2111, period: 6 // ⁇ stripe orientation: 1100> of the GaN substrate) is performed on the GaN substrate, and a 2 m It was etched in a rectangular cross section to the depth. Following the S I_ ⁇ 2 film is deposited on the 0. 1 / im thick on the entire surface of the substrate to remove the photoresist and S i 0 2 film deposited thereon by more then Rifutofue.
  • the GaN substrate processed in this manner was mounted on a MOVP E apparatus, and the temperature was raised to 1 000 ° C in a mixed atmosphere of nitrogen, hydrogen and ammonia.
  • TMG Gammonia was flowed as a raw material and silane was flowed as a dopant to grow an n-type GaN layer.
  • the growth time at that time was set to a time equivalent to 4 ⁇ in the normal GaN growth without any unevenness.
  • the GaN crystal produced in Example 9 was used as a first semiconductor layer, and a second semiconductor layer was grown thereon. First, a photoresist pattern put on the GaN crystal (first semiconductor layer)
  • the RIE apparatus was used to etch the substrate into a square cross section to a depth of 2 / m.
  • the patterning was performed so that the concave portion of the first semiconductor layer came on the substrate convex portion.
  • a SiO 2 film was deposited to a thickness of 0.1 / zm on the entire surface of the substrate, and thereafter, the photoresist and the SiO 2 film deposited thereon were removed by a lift-off process. like this After processing, the substrate was mounted on a MOV PE device, and the temperature was raised to 1 000 ° C in a mixed atmosphere of nitrogen, hydrogen and ammonia.
  • TMGMGammonia was flowed as a raw material and silane was flowed as a dopant to grow an n-type GaN layer.
  • the growth time at that time was set to a time corresponding to 4 ⁇ in the normal GaN growth without any unevenness.
  • Observation of the cross-section after growth showed some traces of growth on the mask on the substrate and growth on the side surfaces of the projections, but it covered the irregularities with the cavity remaining as shown in Fig. 4, and became flat.
  • a G a ⁇ film was obtained.
  • the resulting film of the estimation of the 8 X 1 0 5 cm_ 2 to pit early and went pit was found to have decreased.
  • the effect of reducing the dislocation density was further obtained by repeating this example.
  • the SiO 2 film was formed in the concave portion of the first semiconductor layer.
  • the same can be achieved by setting the thickness of the second semiconductor layer to 6 ⁇ . The result was obtained.
  • a mask layer was applied to the substrate recesses, and a GaN low-temperature buffer layer was grown.
  • the temperature was raised to 1 000 ° C, and TMG ammonia was used as a raw material.
  • Silane was flowed for 10 h as a dopant, and an n-type GaN layer was grown for 30 m.
  • the substrate recessed portion showed slight growth traces on the mask, but as shown in Fig. 7 (c), the concave and convex surface of the substrate 1 was left with the cavity 13 left in the recessed portion.
  • the GaN crystals were covered and flattened.
  • Example 12 After removal from the device after growth, is the sample grown without any treatment small? It was cracked and had many cracks. In addition, it was confirmed that the ELO-grown ones, although not cracked, had large warpage and many cracks.
  • An operation of separating the GaN crystal obtained in Example 12 and the GaN crystal obtained by ELO growth in Comparative Example 2 from the substrate was performed. First, the GaN crystal face was turned down and fixed with wax. Thereafter, the sapphire substrate was removed by polishing.
  • Example 12 a GaN crystal in which the sapphire substrate was not separated was used as the first semiconductor layer 2a, and the second semiconductor layer 2 was grown thereon.
  • photo resist patterning width: 2 ⁇ m, period: 6 ⁇ m, stripe orientation: 1 to 100> of the GaN substrate
  • the apparatus was etched in a square cross section to a depth of 2 m. At this time, the pattern Jung was arranged such that a portion of the first semiconductor layer having many dislocations became a concave portion.
  • a SiO 2 film was deposited at a thickness of 0.1 / im over the entire surface of the substrate, and then the photoresist and the SiO 2 film deposited thereon were removed by a lift-off process.
  • the substrate was mounted on a MOVPE apparatus, and the temperature was raised to 1 000 ° C in a mixed atmosphere of nitrogen, hydrogen and ammonia.
  • n-type GaN layer was grown by flowing TMG ⁇ ammonia as raw material and silane as dopant. The growth time at that time was set to a time corresponding to the growth of 4 ⁇ thickness in the GaN growth in the case where the normal unevenness was not applied.
  • Example 12 the sample was transferred to an HVPE apparatus and grown to obtain a GaN crystal having a total film thickness of 200 ⁇ . Thereafter, the sapphire substrate was polished and removed in the same manner as in Example 12 to obtain a GaN crystal. Beep me 8 X 1 0 5 cm 2 were evaluated in the pit of adult Chogo surface has been found that you are reduced. Thus, it was confirmed that a high-quality GaN crystal having a low dislocation density can be obtained by repeating this example. Industrial applicability
  • the semiconductor substrate and the method of manufacturing the same according to the present invention as described above, by providing a convex portion on the substrate, lateral growth capable of forming a low dislocation region in a portion other than on the mask layer is achieved. Can be done. Therefore, the problem caused by forming the mask layer is the problem of the generation of new defects in the merged portion of the lateral growth due to the minute tilting of the axis: the problem of autodoping, and the problem that the semiconductor material containing A1 cannot be selectively grown. Can be eliminated.
  • the semiconductor crystal layer such as the light emitting portion can be continuously grown from the growth of the buffer layer in one growth after providing the uneven surface on the substrate, so that there is an advantage that the manufacturing process can be simplified.
  • the use of the cavity has the effect of improving the reflectivity and the phenomenon of residual strain, and is a very valuable invention in terms of improving characteristics and reducing costs.
  • growth in the concave portion can be suppressed, so that there is an advantage that the efficiency of lateral growth is improved.

Description

明 細 書
半導体基材とその製造方法、 および半導体結晶の製造方法
技術分野
本発明は、 半導体基材、 半導体結晶、 及びそれらの作製方法に関し、 特に転位 欠陥が生じ易い半導体材料を用いる場合に有用な構造及び方法に関するものであ る。
背景技術
G a N系材料を結晶成長する場合、 G a N系材料は格子整合する基板がないた めにサファイア、 S i C、 スピネル、 最近では S iなどの格子整合しない基板を 用いている。 しかしながら、 格子整合しないことに起因し作製した G a Nの膜中 には、 1 0 1 Q個 Z c m 2もの転位が存在している。 近年高輝度の発光ダイオード 、 半導体レーザーなどが実現されているが、 特性向上を図るためには転位密度の 低減が望まれている。
格子定数などの差に起因した転位などの欠陥を生じさせないためには、 結晶成 長する材料と同じ結晶を用いればよい。 例えば G a N系半導体を結晶成長させる には G a N基板を用いるとよいが、 まだ大型のものが得られておらずサファイア などを基板として用いているのが実状である。 近年、 サファイア上に成長した G a N下地層上に気相成長するにあたり、 前記下地層に部分的なマスクを設けて選 択成長する事でラテラル方向の結晶成長を行わせ、 転位密度を低減した高品質な 結晶を得る方法が提案されている （例えば特開平 1 0— 3 1 2 9 7 1号） 。 この 膜を厚く成長し基板を分離除去する事で G a N結晶を得る事ができるが、 格子定 数の差や熱膨張係数の差によりクラックが発生したり、 基板が割れるといった問 題が生じ大面積の基板が得られていなかった。
また上記特開平 1 0— 3 1 2 9 7 1号公報では、 転位密度を低減した膜を得る 方法が開示されているが、 マスク層上にラテラル方向成長された部分において、 ラテラル成長方向に C軸が微小量ながら傾斜するといつた問題が生じ、 これによ り結晶品質が低下するという新たな問題が有ることが判明した （MRS 1998 Fall Meeting予稿集 G3. 1) 。 これは、 X線ロッキングカーブ測定 （X R C ) の入射方 位依存性を測定 スキャン） することでも確認できる。 即ち、 ラテラル成長方 向からの入射 X線による X線ロッキングカーブの半値全幅 （FWHM) は、 マス ク層のストライプ方向からの X線による F WHM値より大きくなっており、 C軸 の微小傾斜 （チルティング） に方位依存性がある事を示している。 この事は、 マ スク上のラテラル成長の合体部分に新たな欠陥を多数誘起する可能性を示唆して いる。
また、 マスク層材料として汎用されているものは S i O 2なのであるが、 その 上に結晶成長層が積重されると S i成分がこの結晶成長層中に移行するという、 いわゆるオートドーピング汚染の問題があることも判明した。
さらに、 A 1を含む半導体材料、 例えば A 1 G a Nを S i O 2マスク層付き基 板上に成長させた場合、 マスク層上にも結晶成長し、 選択成長自体が効果的に行 えないという問題もあった。
このような問題を解消する試みとして、 S i Cのベース基板上にバッファ層及 び G a N層を設けた基板に対して、 S i C層にまで至るストライプ溝力卩ェを施し て凸部を形成し、 この凸部の上方部に位置することになる G a N層から結晶成長 させる方法が提案されている （MRS 1998 Fall Meeting予稿集 G3. 38) 。 この方 法によれば S i 0 2マスク層無しで選択成長させる事も出来、 上述の S i o 2マ スクを用いることに起因する各種の問題を解消することが可能となる。
上記方法は、 ベース基板としてサファイア基板を使用する事ができその方法も 開示されている （例えば、 特開平 1 1一 1 9 1 6 5 9号公報） 。 しかしながら上 記方法では、 サファイアベース基板上にバッファ層材料ならぴに G a N系材料を 結晶成長させ、 一旦成長炉から取り出し溝加工を施し、 その後再び結晶成長を行 うというステップが必要となることから、 製造プロセスが複雑化するという新た な不都合が発生し、 作業工程が多くなりコストがかかるなどの問題を有していた また （応用物理学会 9 9秋予稿集 2 P—W— 8 ) では G a N基板に段差をつけ 埋め込み成長をすることで低転位密度領域を得る試みも開示されている。 ここで は埋め込んだ層の一部に低転位密度領域が形成されている。
しかしながら上記方法では、 低転位密度領域を得るためには、 凸部の間隔を広 げる必要、 もしくは凹部の深さを深くする必要があった。 このようにするため埋 め込みに時間をかけ厚く成長をする必要があり、 厚膜化に伴うクラックの発生、 時間がかかるためコストがかかる、 など種々の問題を内在していた。
また S i基板上に G a N系材料を結晶成長する試みもなされているが、 G a N 系結晶を成長すると熱膨張係数差に起因した反りやクラックが発生し良質の結晶 成長を行えない問題があった。
従って本発明は上記問題に鑑み、 通常のマスク層を用いる E L O成長に起因す る種々の問題を回避し、 かつ製造工程の簡略化を図ることを目的としている。 ま た、 本発明は、 マスクを持たない段差構造の埋め込み成長に起因した問題を解決 する事を目的としている。 また、 本発明は、 従来困難であった A 1 G a Nの選択 成長ができない問題を解決する事を目的としている。 また、 本発明は、 S i基板 等を用いた場合の反りゃクラックの発生を押さえることを目的としている。 本発明は上記問題に鑑み、 大面積の G a N結晶を得る事を目的にしている。 ま た通常のマスク層を用いる E L O成長に起因する種々の問題を回避し、 かつ製造 工程の簡略化を図ることを目的としている。
発明の開示
本発明の半導体基材は、 基板と該基板上に気相成長された半導体結晶とからな る半導体基材であって、 前記基板の結晶成長面が凹凸面とされ、 前記半導体結晶 は該凹凸面における凸部の上方部から専ら結晶成長されたものであることを特徴 とするものである。
この場合、 上記半導体結晶が I n G a A 1 Nであることが望ましい。
上記基板の結晶成長面の凸部を、 平行なストライプ形状からなる凸部とするこ とが好ましい。
さらに、 上記半導体結晶が I n G a A 1 Nであって、 かつス トライプの長手方 向が該 I n G a A 1 N結晶の （1— 1 0 0 ) 面と平行であるストライプとするこ とがより好ましい。
本発明にかかるより具体的な半導体基材は、 基板と該基板上に気相成長された 半導体結晶とからなる半導体基材であって、 前記基板の結晶成長面が凹凸面とさ れ、 前記半導体結晶は該凹凸面における凸部の上方部から専ら結晶成長された半 導体基材において、 前記凹凸面が成長された半導体結晶で覆われており、 この半 導体結晶の層と前記四凸面における凹部との間には空洞部が形成されていること を特徴とするものである。
また、 上記基板の凹凸面の凹部は、 その層からは実質的に結晶成長し得ないマ スクで覆われ、 上記半導体結晶が、 上記基板の凹凸面の凸部の上方部から専ら結 晶成長したものであってもよい。
また、 当該半導体基材を、 基板の結晶成長面を凹凸面とし、 気相成長法により 前記凹凸面における凸部の上方部から専ら結晶成長されることで形成された第一 の半導体結晶の層と、 この第一の半導体結晶の層の表面を凹凸面とし、 同様にそ の凸部の上方部から専ら結晶成長されることで形成された第二の半導体結晶の層 とからなる構成とすることもできる。
また、 当該半導体基材を、 基板の結晶成長面を凹凸面とし、 凹部をその層から は実質的に結晶成長し得ないマスクで覆い、 気相成長法により前記凹凸面におけ る凸部の上方部から専ら結晶成長されることで形成された第一の半導体結晶の層 と、 この第一の半導体結晶の層の表面を凹凸面とし、 同様に凹部をその層からは 実質的に結晶成長し得ないマスクで覆い、 その凸部の上方部から専ら結晶成長さ れることで形成された第二の半導体結晶の層とからなる構成とすることもできる さらに、 前記半導体基材における第二の半導体結晶の層の表面を凹凸面とし、 その上に同様に気相成長法により形成された第三の半導体結晶の層乃至は同様の 工程を繰り返すことで多重的に形成された複数の半導体結晶の層を具備させるよ うにしても良い。 さらに、 上記半導体基材における第二の半導体結晶の層の表面を凹凸面とし、 凹部をその層からは実質的に結晶成長し得ないマスクで覆い、 その上に同様に気 相成長法により形成された第三の半導体結晶の層乃至は同様の工程を繰り返すこ とで多重的に形成された複数の半導体結晶の層を具備させるようにしても良い。 本発明の半導体基材の製造方法は、 基板上に半導体結晶を気相成長させるにあ たり、 予め基板表面に凹凸面加工を施し、 次いで該基板に対して原料ガスを供給 し、 前記凹凸面における凸部の上方部から専ら結晶成長される半導体結晶にて前 記基板の凹凸面を覆うことを特徴とする。
また、 上記製造方法では、 上記基板の凹凸面の凹部をその層からは実質的に結 晶成長し得ないマスクで覆い、 次いで該基板に対して原料ガスを供給し、 前記凹 凸面における凸部の上方部から専ら結晶成長される半導体結晶にて前記基板の凹 凸面を覆ってもよい。
本発明の半導体結晶の製造方法は、 基板の結晶成長面を凹凸面とし、 気相成長 法により該凹凸面における凸部の上方部から専ら結晶成長させることで前記凹凸 面が半導体結晶で覆われると共に、 この半導体結晶の層と前記凹凸面における凹 部との間に空洞部を具備する積層体を作製し、 前記空洞部分において半導体結晶 と基板とを分離することを特徴とするものである。 この場合、 上記半導体結晶が I n G a A 1 Nであることが望ましい。
本発明による半導体結晶の製造方法では、 本発明の半導体基材の製造方法と同 様に、 半導体結晶を形成する工程を複数回繰り返すようにしても良い。 また、 凹 部をその層からは実質的に結晶成長し得ないマスクで覆ってもよい。
図面の簡単な説明
図 1は、 本発明に係わる半導体基材の結晶成長状態を説明するための断面図で ある。 図中、 1は基板、 1 1は凸部、 1 2は凹部、 1 3は空洞部、 2は半導体結 晶層である。
図 2は、 本発明に係わる半導体基材の結晶成長状態を説明するための断面図で ある。 図 3は、 本発明に係わる半導体基材の結晶成長状態を説明するための断面図で ある。
図 4は、 X R Cの 0スキャンデータ一を示すグラフ図である。
図 5は、 本発明に係わる半導体基材の結晶成長状態を説明するための断面図で ある。
図 6は、 本発明に係る半導体基材の結晶成長状態、 および本発明に係る半導体 結晶の製造方法を説明するための断面図である。 図中、 3はマスクである。 図 7は、 本発明に係る半導体基材の結晶成長状態、 および本発明に係る半導体 結晶の製造方法を説明するための断面図である。
図 8は、 本発明に係る半導体基材の結晶成長状態を説明するための断面図であ る。
図 9は、 本発明に係る半導体基材の結晶成長状態を説明するための断面図であ る。
図 1 0は、 本発明に係る半導体結晶の製造方法の他の実施例を説明するための 断面図である。
発明の詳細な説明
本発明は、 バッファ層等すら形成していない状態の基板に対して凹凸面を設け ることで、 結晶成長当初から実質的に低転位領域を形成可能なラテラル成長を起 こす素地面を予め提供しておく点に特徴を有する。 基板をこのように構成して、 結晶を気相成長させた場合、 成長初期には基板表面全体で結晶成長が起こり得る が、 やがて凸部の上方部での成長が優位となり、 この結果凹部に原材料が拡散し にくくなり、 ひいては凸部の上方部から専ら成長された層にて上記の凹凸面が覆 われるというものである。 この凸部を起点とした成長では、 C軸と垂直方向のい わゆるラテラル成長が起き、 実質的に低転位領域の形成がマスク層レス （従来の ようにマスク層を用いることなしに） で達成されることになる。 このように、基 板に凹凸面を形成するだけで、 バッファ層成長を行い続いて G a N層成長を行う といったように成長を連続して行うことができる。 また、 凹部の底面にマスクを設ける態様にすれば、 凹部での成長を抑えること ができるため、 ラテラル成長の効率が良くなり、 凹部を覆うのに要する厚みが薄 くて済むという利点がある。
本発明の半導体結晶の製造方法は、 上記半導体基材の製造方法と同じプロセス で半導体結晶を成長させる点に、 第一の特徴を有する。 上記したように、 基板の 凹部での結晶成長を抑えることができる結果、 基板と半導体結晶との間に空洞部 が形成されることになる。 従って、 基板と半導体結晶との接触面積を少なくでき るため、 格子定数差や熱膨張係数差に起因する歪を大幅に低減する事が可能とな る。 この点が本発明の半導体結晶の製造方法の第二の特徴である。 このためクラ ックや割れの発生を抑えることができ、 大面積の半導体結晶を得る事ができるよ うになる。 加えて、 上記歪は基板と半導体結晶の接触部分に集中するため、 基板 と半導体結晶の分離が効率良く行えるという特徴も有するものである。
以下図面を参照し、 本発明の実施態様につき詳細に説明する。
図 l (a) 〜 （c) 、 図 6 (a) 〜 （C) は、 本発明に係る半導体基材の結晶 成長状態を説明するための断面図である。 また、 図 6 (a)〜（d)は、 本発明に係 る半導体結晶の製造方法を説明するための断面図である。
図において、 1は基板であり、 2は該基板 1上に気相成長された半導体結晶を それぞれ示している。 基板 1の結晶成長面には凸部 1 1及び凹部 1 2が形成され ており、 前記凸部 1 1の上方部から専ら結晶成長が行われるよう構成されている 。 また、 図 6の態様では、 凹部 1 2は、 その層からは実質的に成長し得ないマス ク 3で覆われている。
本発明でいう基板とは、 各種の半導体結晶層を成長させるためのベースとなる 基板であって、 格子整合のためのバッファ層等も未だ形成されていない状態のも のを言う。 このような基板としては、 サファイア （C面、 A面、 R面） 、 S i C (6H、 4H、 3 C) 、 G a N、 S i、 スピネル、 Ζ ηΟ, G a A s , NGOな どを用いることができるが、 発明の目的に対応するならばこのほかの材料を用い てもよい。 またこれら基板から off したものを用いてもよい。 基板 1上に成長される半導体結晶としては種々の半導体材料を用いることがで き、 A 1 XG a !_χ_γ I nyN (0≤ x≤ 1 , 0≤ y≤ 1 ) では、 x、 yの組成 比を変化させた G a N、 A 1 5G a 0. 5N、 I n0. 5G a 0. 5Nなどが例示で さる。
中でも、 A 1 G a N等の A 1 を含有する半導体材料の場合、 従来のマスク方式 では S i 02マスク層上に成長するという問題があつたが、 本発明によるとマス クレス化によりかかる問題が解消されるため、 従来できなかった A 1 G a Nのラ テラル成長が可能となり低転位で高品質な膜の成長が基板直上から可能となる。 このため紫外線発光素子等で問題となる G a N層による光吸収がなくなり応用上 特に好適である。
基板 1の結晶成長面に形成される ώ部 1 1は、 その上方部から専ら結晶成長が 行われるような形状とすると有効である。 「上方部から専ら結晶成長が行われる 」 とは、 凸部 1 1の頂点ないし頂面及びその近傍での結晶成長が優勢に行い得る 状態をいい、 成長初期には四部での成長が生じてもよいが最終的には凸部 1 1の 結晶成長が優勢となることを指す。 つまり上方部を起点としたラテラル成長によ り低転位領域が形成されれば、 従来のマスクを要する E L Oと同様の効果がある 。 これが本発明ではマスクレスで成長可能である事が特徴である。
また、 図 6〜図 1 0に示す態様において、 凹部 1 2上に作製するマスク 3は、 その層からは実質的に結晶成長し得ない作用を果たしていればよい。 「その層か らは実質的に成長し得ない」 とは結晶成長が生じ難い状態のことをいい、 成長初 期には凹部マスク上での成長が生じてもよいが最終的には凸部 1 1の結晶成長が 優勢となることを指す。
つまり上方部を起点としたラテラル成長により低転位密度領域が形成されれば 、 従来のマスクを要する ELOと同様の効果がある。 これが本発明では基板の加 ェのみで、 結晶成長一回で低転位密度領域を形成できる点に特徴がある。
図 1〜3、 図 6〜8は、 凸部 1 1をストライプ状に形成したものの横断面図で ある。 先ず、 図 1、 図 6では、 図 1 (a) 、 図 6 (a)に示すように， 溝幅 Bに対 し溝深さ （凸部高さ） hが深い基板 1を用いる場合を例示している。 この場合原 料ガスが凹部 1 2及びその近傍に十分至らず、 また図 6に示す態様においては凹 部 1 2にマスク 3を施していることがさらに加わって、 凸部 1 1の上方部からし か結晶成長が起こらない。 図 l (b)、 図 6 (b) において、 2 0はこの結晶成長 開始時の結晶単位を示している。 このような状況下、 結晶成長が続くと凸部 1 1 の上方部を起点とし横方向に成長した膜がつながって、 やがて図 l (c)、 図 6 ( c )のように凹部に空洞部 1 3を残したまま、 基板 1の凹凸面を覆うことになる 。 この場合、 横方向に成長した部分、 つまり凹部 1 2上部には低転位領域が形成 され、 作製した膜の高品質化が図れている。
本発明の半導体結晶の製造方法は、 図 1 (c) 、 図 2 ( c) 、 図 6 (c) 、 図 7 (c) に示すような本発明の半導体基材 （即ち、 基板 1と半導体結晶 2とから なり、 両者の間に空洞部 1 3を備える積層体） を作製した後、 図 6 (d) 、 図 7 (d) に示すように、 空洞部 1 3が存在する部分、 すなわち基板 1の凸部 1 1の 部分で、 基板 1と半導体結晶 2とを分離し、 必要とする低転位化された半導体結 晶 2を得るものである。 この分離の方法としては、 研磨などの方法が代表的に挙 げられるが、 半導体結晶を取り出せれば特に限定はない。
図 2は、 溝幅 Bに対し溝深さ （凸部高さ） hが浅い場合、 もしくは凸部 1 1の 幅 Aに対し溝幅 Bが広い基板 1を用いる場合を例示している （図 2 (a)参照） 。 この場合、 原料ガスは凹部 1 2及びその近傍にまで到達し得るため凹部 1 2での 成長も生じる。 また、 凸部 1 1の上方部からも結晶成長が生じ、 図 2 (b)に示す ように、 凸部 1 1の上方部と凹部 1 2表面に、 それぞれ結晶単位 20、 2 1が生 成される状態となる。 このような状況下、 結晶成長が続くと凸部 1 1の上方部を 起点とし横方向に成長した膜がつながって、 やがて図2 ( c )のように基板 1の凹 凸面を覆うことになる。 この場合も凹部 1 2上部には低転位領域が形成され、 作 製した膜の高品質化が図れている。
図 3、 図 7 (a ) 〜 （c) は、 溝幅 Bに対し溝深さ （凸部高さ） hが非常に浅 い場合、 もしくは凸部 1 1の幅 Aに対し溝幅 Bが非常に広い基板 1を用いる場合 を例示している （図 3 ( a )、 図 7 ( a ) 参照） 。
図 3の態様では、 原料ガスは凹部 1 2及びその近傍にまで到達し得るため凹部 1 2での成長も生じる。 また図 7の態様では、 原料ガスは凹部 1 2のマスク 3上 及びその近傍にまで到達し得るため凹部 1 2での成長が生じる可能性はある。 し かし、 凸部上部での成長に比べ成長速度は非常に遅い。 これはマスク 3上に到達 した原料が再びガス中に脱離する割合が多いからである。
そして、 図 3 ( b )、 図 7 ( b ) に示すように、 凸部 1 1の上方部からも結晶成 長が生じ、 凸部 1 1の上方部と凹部 1 2表面に、 それぞれ結晶単位 2 0、 2 1が 生成される状態となる。 このような状況下、 結晶成長が続ぐと上方部を起点とし 横方向に成長した膜及び凹部から成長した膜がつながって、 やがて図 3 ( c；)、 図 7 ( c ) のように基板 1の凹 ώ面を覆うことになる。
図 3の態様の場合、 凹部 1 2を起点とした部分には低転位領域は形成され難い 力 凸部 1 1を起点とし横方向成長した部分には低転位領域が形成され、 作製し た膜全体でみると高品質化が図り得る。 また、 図 7の態様の場合も、 凸部 1 1を 起点とし横方向成長した部分が図 1の例に比べて多いため、 低転位領域の割合が 多く、 作製した膜全体でみると図 1の場合に比べて高品質化が図れていることに なる。
凹部の幅が広く、 転位が C軸方向に伸びる形態の場合は、 凹部上部に形成され る低転位領域が広くなる。 このような場合は発光素子の発光部との位置合わせや 、 受光素子の受光部との位置合わせが行いやすく好都合である。
従来の E L Oでも低転位領域を広くすることは可能であるが、 層を厚くする必 要があり、 その場合は反りの発生のため、 例えばプロセスのフォトリソ工程が困 難となる。
本発明では、 特に、 凹部にマスクを形成する形態をとると、 広い低転位領域の 形成が薄膜で可能となる。 この結果、 反りの発生を抑えることが可能となり、 大 面積の半導体素子 （例えば、 受光素子など） を作成する場合、 フォトリソ工程で も反りに起因する問題の発生を抑えることが可能となり、 従来と比べ、 喑電流が 低い ·応答速度が速いなど、 特性の向上した素子を得ることができる。
本発明による半導体結晶の製造方法では、 上記のようにして積層体を作製した ら、 図 7 ( d ) に示すように、 空洞部 1 3が存在する部分、 すなわち基板 1の凸 部 1 1の部分で、 基板 1と半導体結晶 2とを分離することで、 必要とする低転位 化された半導体結晶 2が得られる。
本発明にあっては、 このような凸部 1 1であれば特に制限はなく各種の形状を 採用することができる。
具体的には、 上述したような溝幅 Bに対し溝深さ （凸部高さ） hが深い場合、 溝幅 Bに対し溝深さ （凸部高さ） hが浅い場合、 さらに溝幅 Bに対し溝深さ （凸 部高さ） hが非常に浅い場合、 もしくは凸部 1 1の幅 Aに対し溝幅 Bが非常に広 い場合など種々の組み合わせを行う事ができる。 特に溝幅 Bに対し溝深さ （凸部 高さ） hが深い場合、 図 1のように凹部表面にマスクがなくても、 気相成長時に 原料ガスが実質的に底部まで拡散できないため原料が効率良く凸部 1 1上部の成 長に寄与する点で好ましい。 また凸部 1 1の幅 Aに対し溝幅 Bが広い場合、 横方 向成長の領域が多くなり低転位領域が広く形成される点で好ましい。
サファイア基板からの転位がまっすぐ伸びる成長モードの場合、 凸部の占める 割合が少なく、 幅は細くするほど転位の数が減るため、 好都合である。 凸部が占 める面積は 5 0 %以下であれば良いが、 望ましくは 4 0 %以下、 更には 3 0 %以 下とすることが望ましい。 凸部の幅としては細いほど効果が上がり、 5 ^ πι以下 とすれば良く、 望ましくは 以下、 更には 0 <凸部 < 1 u mとすることが望 ましい。
凸部の幅が細い場合、 凹部を覆い、 平坦になるまでの厚みが薄くて済む利点が ある。 この場合成長させる厚みが薄いため熱膨張係数差により発生していた反り の問題が解消できる。 凸部の幅が細く、 凸部の占める面積が少ない場合、 上記効 果に転位が少なくなる効果が加わり更に良い結果が得られる。 なお溝深さ （凸部 高さ） は本発明の効果が出る範囲内で適宜選べば良い。
このような凹凸面の形成の態様としては、 島状の点在型の凸部、 ストライプ型 の凸条からなる凸部、 格子状の凸部、 これらを形成する線が曲線である凸部など が例示できる。
これら凸部の態様の中でも、 ストライプ型の凸条を設ける態様のものは、 その 作製工程を簡略化できると共に、 規則的なパターンが作製容易である点で好まし い。 ス トライプの長手方向は任意であってよいが、 基板上に成長させる材料を G a Nとし、 G a N系材料のく 1— 1 0 0〉方向にした場合、 { 1— 1 0 1 } 面な どの斜めファセッ トが形成され難いため横方向成長 （ラテラル成長） が早くなる 。 この結果凹凸面を覆うのが速くなる点で特に好ましい。
{ 1 - 1 0 1 } 面などの斜めファセットが形成される成長条件 （例えば、 成長 温度が低い場合や、 H 2濃度が高い場合など） で成長を行なった場合、 凸部では 、 基板からの貫通転位が始めはまっすぐに伸びるが （サファイア C面基板の場合 は、 C軸方向） 、 ファセッ ト面で曲がり、 凹部中央で合体することがある、 この 場合は、 低転位領域は凸部上部となる。 その後、 ガス雰囲気、 成長温度などを変 更し、 ラテラル成長を促進させると、 C面が覆われた平坦な膜を得ることが可能 になる。 よって、 ストライプ方向をく 1 1一 2 0 >方向にした場合にも、 成長条 件の選択により上記と同様な方法になることは明らかである。
凹部 1 2上に形成するマスク 3としては、 その層からは実質的に成長し得ない ようにしていればよく、 S i〇2、 S i N x、 T i 0 2、 Z r〇2などが利用でき る。 またこれら材料の積層構造とすることも可能である。 本発明による半導体結 晶の製造方法では、 凹部 1 2にマスク 3を形成した例で説明しているが、 マスク 3を形成せずに凹凸形状のみの基板を用いてもよい。
図 1、 図 6に示す実施例のように、 空洞部 1 3を残したまま基板 1の凹凸面を 埋め込み、 続いてその上に発光部を成長して発光素子を作製した場合、 空洞部と 半導体界面の屈折率差が大きく取れる。 この結果発光部下方に向かった光がこの 界面で反射される割合が増える。 例えば L E Dを、 サファイア基板面を下側にし てダイボンドを行った場合は、 上方に取り出せる光量が増えるため好ましい。 また空洞部 1 3を残したまま埋め込む事は、 基板 1とその上に成長する半導体 層との接触面積を小さくできるという事であるため、 半導体中に格子定数差や熱 膨張係数差に起因する歪を低減できる面で好ましい。 この歪の低減は、 サフアイ ァ上に G a N系材料を厚く成長した時に発生する反りを低減させる効果がある。 特に従来法では S i基板上に G a N系材料を結晶成長する際に熱膨張係数差に起 因した反りゃクラックが発生し良質の結晶成長を行えない問題があつたが、 本発 明による歪低減によりこの問題を解消できる。
さらに基板 1とその上に成長する半導体層 2との接触面積を小さくできる事を 利用すると、 半導体層 2を厚く成長していった場合、 この小さい接触部に応力が 集中し、 この部分から基板 1と半導体層 2の分離が可能となる。 これを応用する 事で G a Nなどの基板が作製可能となる。
本発明にかかる半導体結晶の製造方法によれば、 図 6 ( c ) 、 図 7 ( c ) 、 図 1 0に示すように、 基板 1と半導体結晶 2との間に空洞部 1 3があり、 両者の接 触面積を小さくできるため、 半導体結晶 2中における格子定数差や熱膨張係数差 に起因する歪を低減できる。 この歪の低減は、 基板 1としてサファイアを採用し 、 その上に半導体結晶 2としての G a N系材料を厚く成長した場合に顕著に発生 する反りを低減させる効果がある。 特に、 従来法では基板上に G a N系材料を結 晶成長する際に熱膨張係数差に起因した反りやクラックが発生し良質の結晶成長 を行えない問題があつたが、 空洞部 1 3の介在による歪低減効果により、 この問 題を低減できる。
本発明による半導体結晶の製造方法では、 上記のように基板 1 とその上に成長 する半導体結晶 2との接触面積を小さくできる事を利用すると、 膜厚を 1 0 m 以上、 好ましくは 1 0 0 / m以上になるまで成長した場合は、 この小さい接触部 に応力が集中する結果、 この部分から基板 1 と半導体結晶 2との分離が容易とな る。 こうして G a Nなどの基板が作製可能となる。
以上、 基板 1の上に半導体層 2を一層だけ成長する場合について説明したが、 転位欠陥をより少なくするために、 同様な工程を 2回繰り返すようにしてもよい 。 即ち図 5、 図 8、 図 9に示すように、 上記と同様な手法にて基板 1の凹凸面を 覆うように第一の半導体結晶の層 （第一半導体層） 2 aの結晶成長を行った後に 、 該第一半導体層 2 aの表面を凹凸面とする加工を施し、 その上に気相成長によ り第一半導体層 2 aの凸部の上方部から専ら結晶成長するようにして第二の半導 体結晶の層 （第二半導体層） 2 bを形成することもできる。 この場合、 特に基板 1の凸部 1 1と上記第一半導体層 2 aに形成する凸部 1 1 aの位置とをずらす態 様にすれば （即ち、 第一半導体層 2 aの凹部を、 基板から転位が伝播した領域上 に形成すれば） 、 第二半導体層 2 bには転位が伝播しないことになる。 つまり、 かかる構成とすれば、 第二半導体層2 b全域を低転位領域とすることができ、 よ り高品質の半導体結晶の層を有する半導体基材が得られるものである。 さらに、 そのあと、 かかる積層体 （半導体基材） から、 図 1 0に示すように、 半導体結晶 2 (第二半導体層 2 b ) を、 空洞部 1 3の存在部分で分離することで、 必要とす る半導体結晶 2を取り出すことができる。
なお、 第一半導体層のうちの転位が伝播した部分に S i〇2などのマスクを設 け、 伝播を防ぐ方法を利用できる。 つまり、 第二半導体層の成長に、 従来報告さ れている E L O技術を用いてもよい。 この場合も、 第一半導体層の形成に本発明 を用いているため、 E L Oだけで構成する場合に比べ、 薄膜で済む、 工程が少な くて済むなどの効果があることは明らかである。
また、 第二半導体層 2 bの表面をさらに凹凸面とし、 その上に同様に気相成長 法により形成される第三の半導体結晶の層 （第三半導体層） を形成するようにし ても良い。 或いは、 さらに同様の工程を繰り返して、 複数の半導体層を多重的に 形成するようにしても良い。 このような構成とすれば、 上述したような上下間の 凸部の位置調整を意図的に行わずとも、 層を重ねる毎に伝播する転位を漸減させ ることができ、 最終的に成長される半導体基材、 そこから分離される半導体結晶 をより高品質化することができる。
凸部の形成は、 例えば通常のフォトリソグラフィ技術を使って凸部形状に応じ てパターン化し、 R I E技術等を使ってエッチング加工を行うことで作製できる CT/JP00/01588
基板上に半導体層の結晶成長を行う方法は HV P E、 MOCVD、 MBE法な どがよい。 厚膜を作製する場合は HVPE法が好ましいが、 薄膜を形成する場合 は MOC VD法が好ましい。
基板上に半導体層の結晶成長を行う時の成長条件 （ガス種、 成長圧力、 成長温 度、 など) は、 本発明の効果が出る範囲内であれば、 目的に応じ使い分ければよ レ、。
実施例
[実施例 1 ]
C面サファイア基板上にフォトレジストのパターユング （幅： 2 m、 周期： 4 / m、 ス トライプ方位： ス トライプ延伸方向がサファイア基板のく 1 1一 20 〉方向） を行い、 R I E (Reactive Ion Etching) 装置で 5 mの深さまで断面 方形型にエッチングした。 前記パターユングの幅 2 μπιは凸部の幅に対応するも のであり、 よって凹部の幅 （=周期ー凸部の幅） は 2 /m、 この時の凹部断面の アスペクト比 （深さ Z凹部の幅） は 2. 5である。 フォトレジストを除去後、 M OVPE装置に基板を装着した。 その後、 水素雰囲気下で 1 1 00°Cまで昇温し 、 サーマルエッチングを行った。 その後温度を 500°Cまで下げ、 ΠΙ 族原料と して TMG (以下 TMG) を、 N原料としてアンモニアを流し、 G a N低温バッ ファー層を成長した。 つづいて温度を 1 000°Cに昇温し原料として TMG ·ァ ンモユアを、 ドーパントとしてシランを流し n型 G a N層を成長した。 その時の 成長時間は、 通常の凹凸の施していない場合の G a N成長における 4 β mに相当 する時間とした。
成長後の断面を観察すると基板凹部に若干の成長の痕跡は見られるものの、 図 1 (c)に示すように凹部に空洞部 1 3を残したまま凹凸部を覆い、 平坦になった G a N膜が得られた。
比較のために、 通常の C面サファイア基板上に同じ成長条件で成膜した G a 層と、 同じパターンの S i O 2マスクを使って E LO成長した G a N膜 （マスク 法による従来 ELOサンプル） を用意した。 評価は、 I nG a N (I nN混晶比 =0. 2、 100 n m厚） を続けて成長し て現れるピット （転位に対応している） をカウントして転位密度とした。 キヤリ ャ密度はホール効果測定で評価し、 結晶軸のゆらぎは XRCの øスキャンで評価 した。 評価結果を表 1、 図 4に示す。
Figure imgf000018_0001
実施例のサンプルでは、 転位密度の低減が従来 ELOと同程度に図れている事 が判る。 その一方、 キャリア濃度は通常 GaN成長と同程度であった。 また XR Cの FWHMは 1 70 sec と一番小さく、 総合的にみて高品質の膜であるといえ る。
図 4の XRCの 0スキャンデータからも、 また S i O2マスクを使った E LO 成長による G a N膜のように、 ラテラル成長方向付近で強まる結晶軸のゆらぎも 無い、 高品質な結晶であることが確認された。
[実施例 2]
実施例 1の内、 凹凸部の形状を以下の様に変更した以外は同じとした。
(幅： 2 /zm、 周期： 4 /zm、 ストライプ方位：サファイア基板のく 1 1— 20 >) を行い、 R I E (Reactive Ion Etching) 装置で 1 mの深さまで断面方形 型にエッチングした。 この時のアスペクト比は 0. 25であった。
成長後の断面を観察すると、 図 2 (c)に示すように、 凹凸部が埋め込まれると 共に、 凹部 1 2に相当していた部分が空洞部 1 3及ぴその底部の G a N膜 21に 代替された成長となっている事が判明した。
この膜を評価するために I n G a N ( 1 11 ?^混晶比=0. 2、 1 00 n m厚） を続けて成長し、 上述と同じく現れるピットの観察を行ったところ、 凸部上部に は転位に対応したピットが多数見られたが、 凸部の上方部を起点とし横方向に成 長した部分にみられるピットは少なく、 転位密度は実施例 1と同様 4 X 107 c m_2であった。 [実施例 3 ]
実施例 1の内、 凹凸部の形状を以下の様に変更した事及び凹凸部上に成長させ る厚みを 1 i mとした以外は同じとした。
(幅： 0. 5 / πι、 周期： 1 /ζπι、 ストライプ方位：サファイア基板のく 1 1一 20〉） を行い、 1¾ 1 £装置で1. 0 μ mの深さまで断面方形型にエッチングし た。
成長後の断面を観察すると、 凹凸部が埋めこまれており、 表面は平坦になって いた。 このように幅 '周期を短くすることで、 1 μπιの厚みの時点で既に平坦と なっている膜を得ることができる。 この膜を評価するため、 上記実施例と同様に 、 I n G a N ( I nN混晶比=0. 2、 1 00 n m厚） を続けて成長し、 ピット の観察を行ったところ、 凸部上部には転位に対応したピットが多数見られたが、 凸部の上方部を起点とし横方向に成長した部分にみられるピットは少なく、 転位 密度は実施例 1と同様 4 X 1 07 cm— 2であった。
[実施例 4]
実施例 1の内、 凹凸部の形状を以下の様に変更した事以外は同じとした。
(幅： 0. 3 / m、 周期： 3 / m、 ストライプ方向 ：サファイア基板のく 1 1― 20〉） を行い、 R I E装置で 3. 0 /X mの深さまで断面方形型にエッチングし た。
成長後の断面を観察すると、 凹凸部が埋めこまれており、 最表面は平坦になつ ていた。 この膜を評価するために I n G a N ( I n N混晶比 = 0. 2、 10 O n m厚） を続けて成長し、 上述と同じく現れるピットの観察を行った。
凸部上部には転位に対応したピットが見られるものの数が非常に低減していた 。 凸部の上方部を起点とし横方向に成長した部分にみられるピッ トは少なかった 。 一方回部中央にはピッ トが一部見られた。 この膜の転位密度を数えると 2 X 1 06 cm— 2と実施例 1、 2や通常の G a N成長に比べるとかなり低減していた。 これは凸部が占める面積が少なくなり転位が伝播する数が減った事に起因してい ると考えられる。 [実施例 5]
実施例 1で得られた膜に連続して n型 A 1 GaNクラッド層、 I n G a N発光 層、 p型 A 1 GaNクラッド層、 p型 GaNコンタクト層を順に形成し、 発光波 長 370 nmの紫外 LEDウェハを作製した。
その後、 電極形成、 素子分離を行い、 LED素子とした。 ウェハ全体で採取さ れた LEDチップの出力の平均値と逆電流特性を評価した。 比較対象としては、 従来の ELO技術を使って上記構造を作製した紫外 LEDチップと通常のサファ ィァ基板を使って上記構造を作製した紫外 LEDチップである。 これらの評価結 果を表 2に示す。
表 2
Figure imgf000020_0001
表 2に示すように本発明を用い作製したサンプルでは従来例に比べ出力が高く 、 リーク電流の少ない高品質の LEDが作製できる事がわかった。
[実施例 6]
実施例 1の内、 半導体層成長時にトリメチルアルミニウム （TMA) を追加し た以外は同じとした。
結果、 A l GaN (A 1組成 0. 2) の膜が凹部に空洞を残し、 凹凸部を覆う ように平坦な膜が成長できていた。 凹部上部の、 凸部の上方部を起点とし横方向 に成長した部分にみられるピットは少なかった。 これにより従来の ELO技術で は成し得なかった A 1 GaN膜の高品質化 （低転位密度化） が本発明を用いてで きた事を確認した。
[実施例 Ί 1
次に G a Nを基板として用いた例を示す。 G a N基板上にフォトレジストのパ ターニング （幅： 2 /zm、 周期： 4 m、 ストライプ方位： Ga N基板のく 1― 100» を行い、 R I E装置で 5 ; mの深さまで断面方形型にエッチングした 。 この時のアスペク ト比は 2 . 5であった。 フォトレジス トを除去後、 MO V P E装置に基板を装着した。 その後、 窒素、 水素、 アンモニア混合雰囲気下で 1 0 0 0 °Cまで昇温した。 その後、 原料として T MG · アンモニアを、 ドーパントと してシランを流し n型 G a N層を成長した。 その時の成長時間は、 通常の凹凸の 施していない場合の G a N成長における 4 μ mに相当する時間とした。
成長後の断面を観察すると基板凹部への成長、 凸部側面への成長が見られるも のの、 図 5に示すように空洞部を残したまま凹凸部を覆い、 平坦になった G a N 膜が得られた。 続いて得られた膜のピットの評価を行った。 基板としてもちいた G a Nのピット密度は 2 X 1 0 5 c m— 2であったが、 本実施例の成長を行うと凸 部上部で 1 X 1 0 5 c m— 2、 凹部上部で 5 X 1 0 3 c m— 2にピットが減少してい る事がわかった。 このように既に転位の少ない基板に対しても更なる転位密度低 減効果があることが確認できた。
[実施例 8 ]
実施例 1で作製した G a N結晶を第一半導体層とし、 その上に第二半導体層を 成長させた。 まず G a N結晶 （第一半導体層） にフォトレジストのパターユング
(幅： 2 n m、 周期： 4 / m、 ストライプ方位： G a N基板のく 1一 1 0 0〉） を行い、 R I E装置で 2 // mの深さまで断面方形型にエッチングした。 この時の パターユングは基板凸部の上に第一半導体層の凹部がくるような配置とした。 こ の時のアスペク ト比は 1であった。 フォトレジストを除去後、 M O V P E装置に 基板を装着した。 その後、 窒素、 水素、 アンモニア混合雰囲気下で 1 0 0 0 °Cま で昇温した。 その後、 原料として TM G · アンモニアを、 ドーパントとしてシラ ンを流し n型 G a N層を成長した。 その時の成長時間は、 通常の凹凸の施してい ない場合の G a N成長における 4 Ai mに相当する時間とした。
成長後の断面を観察すると基板凹部への成長、 凸部側面への成長が見られるも のの、 空洞部を残したまま凹凸部を覆い、 平坦になった G a N膜が得られた。 続 いて得られた膜のピットの評価を行ったところ、 8 X 1 0 5 c m— 2にピットが減 少している事がわかった。 このように本実施例を繰り返す事により更なる転位密 /JP00/01588
度低減効果があることが確認できた。
[実施例 9 ]
C面サファイア基板上にフォ トレジス トのパターニング （幅： 2 //m、 周期： 6 /zm、 ス トライプ方位：ストライプ延伸方向がサファイア基板のく 1 1一 20 〉方向） を行い、 R I E装置で 2 Atmの深さまで断面方形型にエッチングした。 続いて基板全面に S i 02膜を0. 1 / m堆積し、 その後リフトオフ工程により フォトレジス ト及びその上に堆積された S i 02膜を除去した。 このようにして 基板凹部にマスク層を施した。 その後、 MOVP E装置に基板を装着し、 水素雰 囲気下で 1 1 00°Cまで昇温し、 サーマルエッチングを行った。 その後温度を 5 00°Cまで下げ、 ΠΙ族原料として TMGを、 N原料としてアンモニアを流し、 G a N低温バッファ一層を成長した。 つづいて温度を 1000°Cに昇温し、 原料と して TMG · アンモニアを、 ドーパントとしてシランを流し n型 G a N層を基板 上に成長した。 その時の成長時間は、 通常の凹凸の施していない場合の G a N成 長における 4 Aimに相当する時間とした。
成長後の断面を観察すると基板凹部マスク上に若干の成長の痕跡は見られるも のの、 図 7 (c)に示すように凹部に空洞部 1 3を残したまま凹凸部を覆い、 平坦 になった G a N膜が得られた。
比較のために従来の E LO法でも同様の検討を行なった。 本実施例で行なった 凹凸の幅 ·周期に相当する S i 02マスク （即ち、 マスク幅が 4 μ m、 周期 6 m) を形成し、 通常の G a N成長における厚さ 4 mの成長に相当する時間での 成長を行なった。 得られたサンプルの断面を観察したところ、 S i 〇2マスク上 でラテラル方向に成長が生じ、 合体が見られるものの、 まだ平坦になっていない ことがわかった。 そこで、 表面が平坦となるための成長時間を調べたところ、 通 常の G a N成長における厚さ 1 0 / mの成長に相当する時間が必要であることが わかった。 またその場合、 結晶層の表面は平坦となっていたが、 その厚膜化によ つて、 得られたウェハには大きな反りが発生していた。
本実施例での比較からも明らかなように、 本発明を用いることにより、 ラテラ ル成長を行なう凹部の幅が広い場合でも、 薄膜で平坦な面が得られる。
[実施例 1 0 ]
次に G a Nを基板として用いた例を示す。 G a N基板上にフォトレジス トのパ タ一ユング （幅： 2 111、 周期： 6 //πκ ストライプ方位： G a N基板のく 1一 1 00 >) を行い、 R I E装置で 2 mの深さまで断面方形型にエッチングした 。 続いて基板全面に S i〇2膜を 0. 1 /im厚さに堆積し、 その後リフトォフエ 程によりフォトレジスト及びその上に堆積された S i 02膜を除去した。 このよ うに加工した G a N基板を MO VP E装置に装着し、 窒素、 水素、 アンモニア混 合雰囲気下で 1 000°Cまで昇温した。 その後、 原料として TMG ■アンモニア を、 ドーパントとしてシランを流し n型 G a N層を成長した。 その時の成長時間 は通常の凹凸の施していない場合の G a N成長における 4 μπιに相当する時間と した。
成長後の断面を観察すると基板凹部マスク上に若干の成長の痕跡、 凸部側面へ の成長が見られるものの、 図 8に示すように空洞部を残したまま凹凸部を覆い、 平坦になった G a Ν膜が得られた。 続いて得られた膜のピットの評価を行った。 基板として用いた G a Nのピット密度は 2 X 1 05 c m— 2であったが、 本実施例 の成長を行うと凸部上部で 1 X 1 05 cm— 2、 凹部上部で 5 X 1 03c m— 2にピ ットが減少している事がわかった。 このように既に転位の少ない基板に対しても 更なる転位密度低減の効果があることが確認できた。
[実施例 1 1 ]
実施例 9で作製した G a N結晶を第一半導体層とし、 その上に第二半導体層を 成長させた。 まず G a N結晶 （第一半導体層） にフォ トレジス トのパターユング
(幅： 2 μπι、 周期： 6 / m、 ストライプ方位： G a N基板のく 1一 1 00〉） を行い、 R I E装置で 2 / mの深さまで断面方形型にエッチングした。 この時の パターニングは基板凸部の上に第一半導体層の凹部がくるような配置とした。 続 いて基板全面に S i〇2膜を 0. 1 /zm厚さに堆積し、 その後リフトオフ工程に よりフォ トレジスト及びその上に堆積された S i O 2膜を除去した。 このような 加工後、 MOV P E装置に基板を装着し、 窒素、 水素、 アンモニア混合雰囲気下 で 1 000°Cまで昇温した。 その後、 原料として TMG ■アンモニアを、 ドーパ ントとしてシランを流し n型 G a N層を成長した。 その時の成長時間は通常の凹 凸の施していない場合の G a N成長における 4 μπιに相当する時間とした。 成長後の断面を観察すると基板 部マスク上に若干の成長の痕跡、 凸部側面へ の成長が見られるものの、 図 4に示すように空洞部を残したまま凹凸部を覆い、 平坦になった G a Ν膜が得られた。 続いて得られた膜のピットの評価を行ったと ころ 8 X 1 05 cm_2にピットが減少している事がわかった。 このように本実施 例を繰り返す事により更なる転位密度低減効果があることが確認できた。
なお、 本実施例では、 第一半導体層の凹部に S i O 2膜を形成したが、 S i O 2膜を形成しない場合でも、 第二半導体層の厚みを 6 μπιとすることで同様の結 果が得られた。
[実施例 1 2]
上記実施例 9と全く同様の手順で、 基板凹部にマスク層を施し、 G a N低温バ ッファー層を成長させた後、 温度を 1 000°Cに昇温し原料として TMG ·アン モニァを、 ドーパントとしてシランを 1 0 h流し、 n型 G a N層を 30 m成長 した。
得られた G a N結晶を観察したところ、 やや反りの発生があるもののクラック や割れもなく鏡面のものが得られた。 次に成長後の断面を観察すると、 基板凹部 マスク上に若干の成長の痕跡は見られるものの、 図 7 (c) に示すように凹部に 空洞部 1 3を残したまま基板 1の凹凸面を覆い、 平坦になった G a N結晶であつ た。
[比較例 1、 2]
比較のために、 通常の C面サファイア基板上に同じ成長条件で成膜した G a N 層と （比較例 1) 、 同じパターンの S i 02マスクを使って ELO成長した G a N膜 （比較例 2) を用意した。
成長後装置から取り出したところ、 何も施さずに成長したサンプルは小さなか けらに割れており多数のクラックが入っていた。 また E LO成長したものは、 割 れは無いものの大きな反りと多数のクラックが入っていることが認められた。 実施例 1 2で得られた G a N結晶及び比較例 2の E L O成長で得られた G a N 結晶を基板から分離する作業を行った。 まず G a N結晶面を下にし、 ワックスで 固定した。 その後サファイア基板を研磨にて除去した。
比較例 2の ELO成長した G a N結晶は、 大きな反りのため均一なサファイア の研磨ができなかった。 研磨の後、 G a N結晶をワックスからはがした所、 実施 例 1で作製したサンプルは G a N結晶が取り出せたものの比較例 2の E L O成長 したサンプルは G a N結晶が小破片に割れてしまった。
[実施例 1 3 ]
図 1 0に示すように、 実施例 1 2の内、 サファイア基板の分離を行っていない G a N結晶を第一半導体層 2 aとし、 その上に第二半導体層 2を成長させた。 ま ず、 G a N第一半導体層にフォ トレジス トのパターユング （幅： 2 ;um、 周期： 6 μ m, ス トライプ方位： G a N基板のく 1— 1 00>) を行い、 R I E装置で 2 mの深さまで断面方形型にエッチングした。 この時のパターユングは第一半 導体層の転位の多い部分を凹部となるような配置とした。 続いて基板全面に S i O2膜を 0. l /im堆積し、 その後リフトオフ工程によりフォ トレジス ト及びそ の上に堆積された S i〇2膜を除去した。 このような加工後、 MOVPE装置に 基板を装着し、 窒素、 水素、 アンモニア混合雰囲気下で 1 000°Cまで昇温した 。 その後、 原料として TMG ·アンモニアを、 ドーパントとしてシランを流し n 型 G a N層を成長した。 その時の成長時間は、 通常の凹凸の施していない場合の G a N成長における 4 μπι厚さの成長に相当する時間とした。 その後サンプルを HVPE装置に移し成長を行い、 トータル膜厚 200 μιηの G a N結晶とした。 その後実施例 1 2と同様にサファイア基板を研磨除去し G a N結晶を得た。 成 長後表面のピットの評価を行ったところ 8 X 1 05c m 2にピッ 卜が減少してい る事がわかった。 このように本実施例を繰り返す事により転位密度の低い高品質 な G a N結晶が得られる事が確認できた。 産業上の利用可能性
以上説明した通りの本発明の半導体基材及びその作製方法によれば、 基板に対 して凸部を設けておくことで、 マスク層上ではない部分に低転位領域を形成可能 なラテラル成長を行わせることができる。 従ってマスク層を形成することに起因 する問題点である軸の微小チルテイングによるラテラル成長部の合体部分の新た な欠陥の発生の問題ゃォートドーピングの問題、 A 1含有半導体材料が選択成長 不可という問題を解消できる。 また、 基板に凹凸面を設けた後に、 一回の成長で バッファ層成長から発光部等の半導体結晶層の成長を連続して行えるので、 製造 プロセスの簡略化が図れるという利点がある。
さらに空洞部の利用による反射率向上や、 残留歪の現象などの効果もあり特性 向上、 低コス ト化の面から非常に価値のある発明である。 特に、 凹部の底面をマ スクで覆う態様では、 凹部での成長を抑えることができるため、 ラテラル成長の 効率が良くなる利点がある。
また、 本発明の半導体結晶の製造方法によれば、 基板と結晶成長層の接触面積 が少ないことから残留歪の抑制などの効果により大面積の半導体結晶層の作製が 実現できる。 従って通常の成長やマスク層を形成する E L Oの厚膜成長では十分 なし得なかつた大面積成長、 軸の微小チルテイングによるラテラル成長部の合体 部分の新たな欠陥の発生の問題やオートドーピングの問題を解消でき、 半導体結 晶の大面積化、 特性向上、 低コス ト化の面において極めて有用な効果を奏する。 本出願は日本で出願された平成 1 1年特許願第 0 7 2 1 3 3号、 平成 1 1年特 許願第 3 3 5 5 9 1号、 平成 1 1年特許願第 3 3 6 4 2 1号、 および平成 1 1年 特許願第 3 5 3 0 4 4号を基礎としており、 それらの内容は本明細書に全て包含 される。

Claims

請 求 の 範 囲
1 . 基板と該基板上に気相成長された半導体結晶とからなる半導体基材であ つて、 前記基板の結晶成長面が凹凸面とされ、 前記半導体結晶は該凹凸面におけ る凸部の上方部から専ら結晶成長されたものであることを特徴とする半導体基材
2 . 上記半導体結晶が I n G a A】 Nであることを特徴とする請求の範囲第 1項記載の半導体基材。
3 . 上記基板の結晶成長面の凸部が、 平行なストライプ形状からなる凸部で あることを特徴とする請求の範囲第 1項記載の半導体基材。
4 . 上記半導体結晶が I n G a A 1 Nであって、 かつストライプの長手方向 が該 I n G a A 1 N結晶の （1一 1 0 0 ) 面と平行であることを特徴とする請求 の範囲第 3項記載の半導体基材。
5 . 基板と該基板上に気相成長された半導体結晶とからなる半導体基材であ つて、 前記基板の結晶成長面が凹凸面とされ、 前記半導体結晶は該凹凸面におけ る凸部の上方部から専ら結晶成長された半導体基材において、 前記凹凸面が成長 された半導体結晶で覆われており、 この半導体結晶の層と前記凹凸面における凹 部との間には空洞部が形成されていることを特徴とする請求の範囲第 1項記載の 半導体基材。
6 . 上記基板の凹凸面の凹部が、 その層からは実質的に結晶成長し得ないマ スクで覆われ、 上記半導体結晶が、 上記基板の凹凸面の凸部の上方部から専ら結 晶成長したものである請求の範囲第 1項記載の半導体基材。
7 . 基板の結晶成長面を凹凸面とし、 気相成長法により前記凹凸面における 凸部の上方部から専ら結晶成長されることで形成された第一の半導体結晶の層と 、 この第一の半導体結晶の層の表面を凹凸面とし、 同様にその凸部の上方部から 専ら結晶成長されることで形成された第二の半導体結晶の層とからなることを特 徴とする半導体基材。
8 . 上記基板の凹凸面の四部が、 その層からは実質的に結晶成長し得ないマ スクで覆われ、 上記第一の半導体結晶の層が、 上記基板の凹凸面の凸部の上方部 から専ら結晶成長したものであって、 上記第一の半導体結晶の層の凹凸面の凹部 力 その層からは実質的に結晶成長し得ないマスクで覆われ、 上記第二の半導体 結晶が、 上記第一の半導体結晶の層の凹凸面の凸部の上方部から専ら結晶成長し たものである請求の範囲第 7項記載の半導体基材。
9 . 請求の範囲第 7項記載の半導体基材における第二の半導体結晶の層の表 面を凹凸面とし、 その上に同様に気相成長法により形成された第三の半導体結晶 の層乃至は同様の工程を繰り返すことで多重的に形成された複数の半導体結晶の 層を有することを特徴とする半導体基材。
1 0 . 請求の範囲第 8項記載の半導体基材における第二の半導体結晶の層の 表面を凹凸面とし、 凹部をその層からは実質的に結晶成長し得ないマスクで覆い 、 その上に同様に気相成長法により形成された第三の半導体結晶の層乃至は同様 の工程を繰り返すことで多重的に形成された複数の半導体結晶の層を有すること を特徴とする半導体基材。
1 1 . 基板上に半導体結晶を気相成長させるにあたり、 予め基板表面に凹凸 面加工を施し、 次いで該基板に対して原料ガスを供給し、 前記凹凸面における凸 部の上方部から専ら結晶成長される半導体結晶にて前記基板の凹凸面を覆うこと を特徴とする半導体基材の製造方法。
1 2 . 上記基板の凹凸面の凹部をその層からは実質的に結晶成長し得ないマ スクで覆い、 次いで該基板に対して原料ガスを供給し、 前記凹凸面における凸部 の上方部から専ら結晶成長される半導体結晶にて前記基板の凹凸面を覆うことを 特徴とする請求の範囲第 1 1項記載の製造方法。
1 3 . 基板の結晶成長面を凹凸面とし、 気相成長法により該凹凸面における 凸部の上方部から専ら結晶成長させることで前記凹凸面を半導体結晶で覆うと共 に、 この半導体結晶の層と前記凹凸面における凹部との間に空洞部を具備する積 層体を作製し、 前記空洞部分において半導体結晶と基板とを分離することを特徴 とする半導体結晶の製造方法。
1 4 . 上記基板の凹凸面の凹部をその層からは実質的に結晶成長し得ないマ スクで覆い、 その後、 気相成長法により該凹凸面における凸部の上方部から専ら 結晶成長させるものである請求の範囲第 1 3項記載の製造方法。
1 5 . 上記半導体結晶が I n G a A 1 Nであることを特徴とする請求の範囲 第 1 3項記載の製造方法。
1 6 上記基板の結晶成長面の凸部が、 平行なストライプ形状からなる凸部で あることを特徴とする請求の範囲第 1 3項記載の製造方法。
1 7 . 上記半導体結晶が I n G a A 1 Nであって、 かつストライプの長手方 向が該 I n G a A I Nの （1— 1 0 0 ) 面と垂直であることを特徴とする請求の 範囲第 1 6項記載の製造方法。
1 8 . 基板の結晶成長面を凹凸面とし、 気相成長法により該凹凸面における 凸部の上方部から専ら結晶成長させることで前記凹凸面を覆う第一の半導体結晶 の層を形成し、 この第一の半導体結晶の層の表面を凹凸面とし、 該第一の半導体 結晶の層の凹凸面における凸部の上方部から専ら結晶成長させることで前記凹凸 面を第二の半導体結晶の層で覆うと共に、 この第二の半導体結晶の層と前記凹凸 面における四部との間に空洞部を具備する積層体を作製し、 前記空洞部分におい て前記積層体から半導体結晶を分離することを特徴とする半導体結晶の製造方法
1 9 . 上記第一の半導体結晶の層の凹凸面の凹部を、 その層からは実質的に 結晶成長し得ないマスクで覆い、 その後、 気相成長法により該凹凸面における凸 部の上方部から専ら第二の半導体結晶の層を結晶成長させるものである請求の範 囲第 1 8項記載の製造方法。
2 0 . 請求の範囲第 1 8項記載の製造方法における第二の半導体結晶の層の 表面を凹凸面とし、 その上に同様に気相成長法により第三の半導体結晶の層、 乃 至は同様の工程を繰り返すことで多重的に複数の半導体結晶の層を形成し、 半導 体結晶の層と凹凸面における凹部との間に空洞部を具備する積層体を作製し、 前 記空洞部分において前記積層体から半導体結晶を分離することを特徴とする半導 体結晶の製造方法。
2 1 . 請求の範囲第 1 9項記載の製造方法における第二の半導体結晶の層の表 面を凹凸面とし、 その凹凸面の凹部をその層からは実質的に結晶成長し得ないマ スクで覆い、 その上に同様に気相成長法により第三の半導体結晶の層、 乃至は同 様の工程を繰り返すことで多重的に複数の半導体結晶の層を形成し、 半導体結晶 の層と凹凸面における凹部との間に空洞部を具備する積層体を作製し、 前記空洞 部分において前記積層体から半導体結晶を分離することを特徴とする半導体結晶 の製造方法。
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