WO2000073809A1 - Circuit integre a semi-conducteur - Google Patents

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WO2000073809A1
WO2000073809A1 PCT/JP1999/002755 JP9902755W WO0073809A1 WO 2000073809 A1 WO2000073809 A1 WO 2000073809A1 JP 9902755 W JP9902755 W JP 9902755W WO 0073809 A1 WO0073809 A1 WO 0073809A1
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terminal
test
circuit
coupled
input
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PCT/JP1999/002755
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Tatsuya Kamei
Junichi Nishimoto
Ken Tatezawa
Original Assignee
Hitachi, Ltd.
Hitachi Ulsi Systems Co., Ltd.
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    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Definitions

  • the present invention relates to a test technology for a semiconductor integrated circuit (IC), and particularly to a data processing device including a plurality of functional modules, a microprocessor, and a system LSI (Large) such as a single-chip micro-computer. It relates to technology that is effective when applied to the Scale Integration) test method.
  • IC semiconductor integrated circuit
  • LSI Large-chip micro-computer
  • system LSIs semiconductor integrated circuits
  • system-like functions such as microprocessors and single-chip micro-computers that were conventionally implemented on multiple chips are mounted on a single semiconductor chip.
  • circuits with various functions such as a central processing unit (CPU), read 'only' memory (ROM), and random 'access' memory (RAM), are mounted on a single semiconductor chip, how they are connected to each other is determined. It is efficient to design the functions separately for each function. Then, a circuit block (hereinafter, referred to as a function module) designed to have such a predetermined function is registered in a database or the like, and registered later when a similar semiconductor integrated circuit is developed. By selecting and combining modules having desired functions from among the plurality of modules, a semiconductor integrated circuit satisfying desired specifications can be obtained. Therefore, the use of a database as described above is extremely effective in reducing the development period.
  • CPU central processing unit
  • ROM read 'only' memory
  • RAM random 'access' memory
  • logic tests are performed at the final stage of development to verify that internal logic circuits operate as expected (failure detection). It is done.
  • a method of inputting a test pattern and comparing an output signal with an expected value can be applied.
  • test patterns become enormous, and the fault detection rate decreases. For this reason, some logic integrated circuits such as system LSIs are provided with a shift scan type test function.
  • the shift scan type test circuit connects a plurality of flip-flops constituting a logic circuit in a serial form, thereby enabling a shift register to be configured.
  • scan data is scanned in from the input bin in the shift register, data is directly input into the logic circuit, and the data is held in the flip-flop at a certain point in time.
  • test method of a logic integrated circuit composed of a plurality of functional modules a method of drawing out input / output terminals of each module to external terminals, inputting a test pattern for each module, and performing a test may be considered.
  • this method has the advantage that a test panel created once can be used, it has a problem in that the number of terminals is greatly increased and the chip size is eventually increased.
  • each functional module is provided with a test input / output terminal connected to the shift scan path, separately from the input / output terminal during normal operation.
  • the semiconductor integrated circuit has a pass-in face circuit for connecting input / output terminals of a plurality of functional modules during normal operation to a path, and a pass-side input / output terminal of the pass-in face circuit.
  • An external interface switching circuit for switching between the test input / output terminals of each functional module and connecting to the external terminals, and an interface control circuit for controlling the switching of the external interface circuit are provided. It is formed on one semiconductor chip.
  • a JTAG interface control circuit defined in the IEEE1149.1 standard is used.
  • the external interface is used.
  • a switching command is provided for switching control of the evening switch circuit.
  • the interface control circuit operates the interface.
  • a control signal for controlling the switching circuit is formed.
  • the pass-in face circuit converts input / output signal levels, sets timing, and controls a communication protocol according to the specifications of the semiconductor integrated circuit.
  • an interface circuit for testing having different specifications is designed for each semiconductor integrated circuit.
  • an interface for testing having different specifications for each semiconductor integrated circuit is provided. There is no need to design a one-face circuit.
  • the scan path it is only necessary to provide a path for connecting the input / output terminals during the test operation of each functional module to the external interface switching circuit. Therefore, it is not necessary to re-create a scan path or a test pattern for each semiconductor integrated circuit as in a semiconductor integrated circuit incorporating a conventional shift scan method. Therefore, the period for which the semiconductor integrated circuit is required can be greatly reduced.
  • each module can be tested without increasing the number of external terminals.
  • a JTAG interface control circuit specified in the IEEE 1149.1 standard is used as the interface control circuit, general versatility can be improved. Of course, testing is also easier.
  • a J TAG interface according to the IEEE 1149.1 standard is disclosed as an example, but a dedicated interface control circuit having a similar function may be used. Also, without these interface control circuits, a test command that can be processed by the central processing unit is provided, and the same test function is realized by the command or by combination with the control register. Is also good.
  • FIG. 1 is a block diagram of a preferred embodiment of a semiconductor integrated circuit to which the present invention is applied.
  • FIG. 2 is a conceptual diagram showing a schematic configuration of a functional module constituting a semiconductor integrated circuit.
  • FIG. 3 is a logical configuration diagram showing a specific example of a flip-flop capable of configuring a shift register for a test in a shift scan system.
  • FIG. 4 is a timing chart showing the operation timing of the flip-flop for the shift scan.
  • FIG. 5 is a schematic configuration diagram showing the relationship between the configuration of an external interface switching circuit and functional modules.
  • FIG. 6 is an explanatory diagram showing a signal path switching state in a semiconductor integrated circuit to which the present invention is applied.
  • FIG. 7 is a block diagram illustrating a configuration example of the JTAG interface.
  • FIG. 8 is a block diagram showing another embodiment of the present invention.
  • FIG. 9 is an explanatory diagram showing an example of a method for observing signals between functional modules in a semiconductor integrated circuit to which the present invention has been applied.
  • FIG. 1 is a block diagram of an embodiment of a system LSI as an example of a semiconductor integrated circuit to which the present invention is applied.
  • One semiconductor chip 100 such as single crystal silicon is manufactured by a known semiconductor integrated circuit manufacturing technique. Configured above.
  • FIG. 1 shows a schematic configuration in which the present invention is applied to a microprocessor or a single chip / microcomputer as an example of a system LSI.
  • reference numerals 110 to 140 denote functional modules which are formed on the semiconductor chip 100 and constitute a system having a desired function
  • 150 denotes these modules and the semiconductor chip 100.
  • a pass / fail interface circuit for inputting / outputting a signal to / from an external device provided externally, and 160 inputs / outputs a signal External terminals. An external path is connected to this external terminal 160.
  • the functional modules that make up a microprocessor or single-chip microcomputer include a central processing unit (CPU core) that decodes program instructions and executes corresponding processing and operations, as well as programs and fixed functions.
  • CPU core central processing unit
  • Read-only memory ROM that stores data
  • memory RAM that can be read and written at any time to provide a work area for the CPU and a primary storage area for data
  • path controller that manages the right to use the path, etc.
  • serial communication There are peripheral circuit modules (IP) such as an interface, a timer circuit, a DMA (direct memory access) controller, a digital-to-analog converter, and an analog-to-digital converter.
  • 110 is a CPU core
  • IPs 120 to 140 are the peripheral circuit modules.
  • an original signal path 170 for the pass-in interface circuit 150 is provided between each of the functional modules 110 to 140 and the pass interface circuit 150 and the external terminal 160;
  • Function module 1 Switches between direct connection path 171 for enabling direct input / output of signals to 10-140, and shift scan scan paths 172, 173, 174, 175 provided for each of the above function modules
  • An external interface switching circuit 180 and an interface control circuit 190 for generating a switching control signal for the external interface switching circuit 180 are provided.
  • the scan paths 172 to 175 each include a test data input wiring (scan-in path) for inputting test data and a test data output output wiring (scan-art path) for outputting test data. As shown in FIG.
  • the input / output face control circuit 190 includes a test mode control signal TCK, TRST, TMS, a test data input signal TDI, and a test data output signal TDO. Coupled to multiple external terminals 195.
  • an interface control circuit of JTAG (Joint Test Action Group) specified in the IEEE 1149.1 standard is used as the control circuit 190.
  • a switching command for switching the external interface switching circuit 180 is provided as one of the commands for the control circuit.
  • the interface control circuit 190 forms an interface switching control signal INC for the external interface switching circuit 180. Configured to control
  • a logic circuit having a logical function requested by a user may be mounted as a module.
  • the number of scan paths provided in each of the modules 110 to 140 is not limited to one, and may be provided as many as necessary for each module.
  • the external interface switching circuit 180 switches the interface for each scan path. If the number of external terminals 160 is equal to or greater than the number of scan paths, these scan paths can be tested simultaneously.
  • FIG. 2 schematically shows each of the functional modules 110 to 140 constituting the system LSI shown in FIG. 1 by focusing on its logical configuration.
  • each of the functional modules 110 to 140 includes a latch circuit or a flip-flop, and the output at a certain point in time is not determined only by the input signal at that time, but immediately before the input signal.
  • a combinational circuit 220 such as a decoder or an arithmetic unit whose output at a certain point is determined only by the input signal at that time.
  • reference numerals F F1 to F Fn denote flip-flops that can configure the logic of the sequential circuit 210 and also configure the shift register for the scan path.
  • FIG. 2 shows a state in which flip-flops FF1 to FFn form a shift register for a scan path.
  • 2 3 1 is the shift register 232 denotes a scan path for data transfer from the shift register, and 232 denotes an original input / output signal of the modules 110 to 140.
  • the input / output signal 240 may be input to or output from the combinational circuit 220, but is generally input to the sequential circuit 210 that operates in synchronization with the clock signal, and the output signal is once input to the flip-flop. It is often output at a predetermined timing after being latched.
  • the scan in path 231 and the scan out path 232 are considered to constitute any of the scan paths 171 to 175 in FIG.
  • FIG. 3 shows a specific example of the flip-flops FF1 to FFn. As shown in the figure, each flip-flop has a double latch configuration of a master latch MLT and a slave latch SLT.
  • the master latch MLT includes two data input terminals 301 and 303, a clock CK1 input terminal 302 that provides data latch timing to the data input terminal 301, and a data latch timer to the data input terminal 303. And an input terminal 304 of a clock CK2 for providing timing.
  • the master latch MLT includes N AND gates G 1 and G 2 which receive the data signal D input to the data terminal 301 and its inverted signal and the clock signal CK 1 input to the clock terminal 302, and the data terminal 303 NAND gates G5 and G6, which receive the data signal SIN and its inverted signal input to the clock signal CK2 input to the clock terminal 304, and the outputs of these NAND gates G1, G2, G5, and G6 It consists of NAND gates G3 and G4, which receive a signal as input and whose output terminals are cross-coupled to one of the input terminals of the other gate.
  • the data input terminal 301 of the master latch MLT receives the signal D from the preceding logic gate forming the internal logic circuit, and the data input terminal 303 receives the signal from the preceding flip-flop forming the scan path. SIN is input.
  • the slave latch SLT is the output node of the master latch MLT. It has two data input terminals connected to N 1 and N 2, a clock terminal 306 for providing data latch timing of the data input terminal, and one data output terminal 305.
  • the slave latch SLT includes NAND gates G7 and G8 that receive the output signal of the master latch MLT and the clock signal CK3 input to the clock terminal 306, and these NAND gates G7 and G8. It is composed of NAND gates G9 and G10, each of which receives eight output signals and whose output terminals are cross-coupled to one of the input terminals of the other gate.
  • the output terminal 305 of the slave latch S LT is commonly connected to the input terminal of the subsequent logic gate that forms the internal logic circuit and the data input terminal of the flip-flop that forms the scan path. Even with such a connection, by supplying either clock CK1 or clock CK2 to the master latch MLT at appropriate timing, the signal from the preceding flip-flop on the scan path is masked during normal operation. It is possible to avoid being taken into the latch MLT.
  • the output terminal Q of the signal during normal operation and the output terminal S0UT of the signal during the scan test are common, but the output terminals are provided separately. Needless to say, it is good.
  • Figure 3 (b) shows the output of the logic gate in the internal logic circuit (data D) taken into the flip-flop FFi, and the captured data is scanned out. The timing of each of the clock signals CK1 to CK3 and the data signal D is shown in Fig. 4 (c) .In normal operation, the output of the logic gate of the previous stage is taken into the flip-flop: FFi and The timing of each of the close signals CK1 to CK3 and the data signal D when outputting to the logic gate of FIG.
  • the output D is taken into the master latch ML from the data input terminal 301 at clock CK1, and then the data held in the master latch MLT is transferred to the slave latch SLT at clock CK3. I do.
  • the output of the logic gate in the internal logic circuit can be taken into the flip-flop from the data input terminal 301.
  • the clocks CK2 and CK3 are alternately applied to the flip-flops FF1 to FFn again, thereby shifting the data captured by the flip-flops FF1 to FFn along the scan path.
  • the operation result of the internal logic circuit based on the scan index can be output to the external terminal via the scan path.
  • logical operation can be performed by repeating the data input terminal D data capture at the timing shown in Fig. 4 (c) and the data transfer from the master latch MLT to the slave latch SLT. it can.
  • FIG. 5 is a specific example of the external interface switching circuit 180 shown in FIG.
  • the external interface switching circuit 180 of this embodiment is composed of a plurality of selectors.
  • FIG. 5 shows four selectors 411 to 414 corresponding to the two external terminals 161 and 162, the number of selectors is not limited to four. Since the external terminals 161 and 162 shown in FIG. 5 are terminals that share the input and output terminals, two terminals are provided for each external terminal. Selectors are provided, but for input-only or output-only terminals
  • Selectors are provided one by one.
  • the selector 411 responds to the switching control signal INC,
  • Test result output signal from scan path (test signal output wiring) 402 coupled to module 1 10 (CPU core),
  • test result output signal from a scan path (test signal output wiring) 408 coupled to each module 120 (130, 140), or
  • the selector 411 is provided to output a normal output signal from the normal signal wiring 170 coupled to the pass interface circuit 150 to the external terminal 161 during a normal operation.
  • the selector 4 12 outputs the test input signal input from the external terminal 161 during the test.
  • Scan-in path (test signal input wiring) 401 coupled to module 110 (CPU core) as scan-in signal
  • the selector 412 is provided for inputting a normal input signal input from the external terminal 161 to the normal signal wiring 170 coupled to the pass interface circuit 150 during normal operation. Therefore, as shown in FIG. 5, the selectors 411 and 4112 may be connected to a scan path and a scan path of a plurality of function modules, and may be connected to a scan of one function module. It may be connected to the in-path and scan-path.
  • the selector 4 1 3 and 4 1 4 is provided for the external terminals 1 6 2, the functional module 1 1 0 and 1 2 0 other work module 1 3 0 or 1 4 0 I Yuirosa 0
  • test result output signal from a scan path (test signal output wiring) coupled to the module 130 or 140
  • the selector 413 is provided for coupling the normal output signal from the normal signal wiring 170 connected to the path interface circuit 150 to the external terminal 162 during the normal operation. That is, in this case, the selector 413 assigns a signal output function to the external terminal 162 so as to satisfy the function in the normal operation mode of the semiconductor integrated circuit of the embodiment. Therefore, the connection destination of the external terminal 162 is any functional module selected from the modules 110, 120, 130, and 140.
  • the selector 4 14 receives the test input signal input from the external terminal 16 2 during testing.
  • the normal input signal input from the external terminal 16 2 is connected to the above-mentioned module 110, 12 0, 13 0 or 14 0 signal wiring (40 3, To the signal wiring corresponding to 406, etc.) and to the signal wiring (signal wiring corresponding to 404, 405, etc.) coupled to the above modules 110, 120, 130 or 140 ,
  • the selector 4 14 is provided to supply a normal signal input from the external terminal 16 2 to the normal signal wiring 170 connected to the path interface circuit 150 during normal operation.
  • the selector 414 assigns a signal input function to the external terminal 162 so as to satisfy the function in the normal operation mode of the semiconductor integrated circuit of the embodiment. Therefore, the connection destination of the external terminal 162 is an arbitrary functional module selected from the above modules 110, 120, 130, and 140.
  • reference numeral 4 21 denotes an output buffer circuit for supplying the output signal of the selector 4 1 1 to the external terminal 16
  • reference numeral 4 2 2 denotes a signal supplied from the external terminal 16 1 to the selector 4 1 2
  • 423 is an output buffer circuit that supplies the selector 413 output signal to the external terminal 162
  • 424 is an input buffer circuit that supplies the signal input from the external terminal 162 to the selector 414 Input buffer circuit.
  • the switching operations of the selectors 4 1 1 to 4 14 are controlled by a plurality of switching control signals I NC from the JTAG interface control circuit 190.
  • a plurality of switching control signals I NC from the JTAG interface control circuit 190.
  • Peripheral module shift scan test mode in which the scan path 407, 408 of the peripheral module 120 (130, 140) is directly connected to the external terminals 161, 162 to scan in and scan out test signals. This mode is achieved by the operations (2), (5), (7) and (9) of the selectors 411 to 414.
  • FIG. 7 shows a specific example of the JTAG interface control circuit 190 shown in FIG.
  • the JTAG interface control circuit 190 is a control circuit for achieving an interface for an internal shift scan test and a boundary scan test circuit specified in the IEEE 1149.1 standard.
  • the control circuit 190 has a command data port (TAP) for taking in test data input serially from the outside and serially outputting test result data from a module in the chip.
  • TAP command data port
  • the input / output circuit 510, a TAP controller 520 for controlling the input / output circuit 510, and a command (command) fetched by the command input / output circuit 510 are decoded to execute the above-described instruction.
  • a test control unit 530 that performs test control corresponding to the above.
  • the TAP controller 520 is connected to three dedicated external terminals 501 to 503. From these terminals 501 to 503, a test mode select signal TMS for specifying a test mode, a test clock TCK, and an asynchronous reset signal TR It is configured to be able to input ST individually.
  • the TAP controller 520 controls the registers 51 1 to 515 in the command / data input / output circuit 510 and the control signal 520 1 for controlling the multiplexer 516 based on the signal levels of these signals TMS, TCK and TRST. To form, the TAP controller 520 is configured to switch the test mode each time one pulse of the test mode select signal TMS is input.o
  • Command 'Data input / output circuit 5 10 is a bypass register used to shift the test data from the input port terminal 504 to the output port terminal 505.
  • the shift register performs serial / parallel conversion of input / output data.
  • SDIR instruction register
  • IDCODE device ID register
  • It consists of a data register (SDDR) 515 used to transmit specific signals to the module, a multiplexer 516 (MUX) that switches between the bypass register 511 and the shift register 512, and the like.
  • the command / data input / output circuit 510 is provided with an input terminal 504 for command or data TDI and an output terminal 505 for test result data TDO. Is supplied to each of the registries 513 to 515 via the shift regis- ter 512 described above.
  • the registers 513 to 515 in the command data input / output circuit 510 are configured to be able to store values from each module in the chip via a signal line 540.
  • the above-mentioned instruction register is set to 513 There are several required instructions, but some optional instructions can be provided.
  • a switching command for controlling the switching of the external interface switching circuit 180 is provided as one of the option commands.
  • this switching command is input from the data input terminal 504 to the command data input / output circuit 510, it is stored in the instruction register 513, and the command decoder 533 decodes this command.
  • the test mode determination circuit 532 determines the type of the test mode and which module is to be tested based on the decoding result of the command mode 531, and for example, switches the external interface.
  • the circuit 180 outputs the switching control signal INC.
  • the test control section 530 tests the exchange of signals with other semiconductor integrated circuits in addition to the command decoder 531 and the test mode determination circuit 532.
  • a test circuit 534 for generating a clock signal and a control signal is provided.
  • FIG. 8 shows a modification of the above-described embodiment, in which a JTAG interface control circuit 190 is integrally provided in a module 110 (CPU core).
  • FIG. 9 shows another embodiment of the system LSI to which the present invention is applied.
  • signals around the module that is, signals (403, 404) input to and output from the module via external terminals
  • a flip-flop 801 for latching a signal (803) between modules is provided, and these are connected in series to provide a scan path (8002) for scanning in a test signal or scanning out a monitor signal.
  • This scan path can also be switched with another signal path switched by the external interface switching circuit 180.
  • the control of the scan path of the signals around the module can be performed by using the function of the pane scan control circuit 533 shown in FIG.
  • the scan path inside the module cannot monitor the output signal of the logic gate at the subsequent stage even though the flip-flop that constitutes the scan path can scan the signal around the module as shown in Figure 9. By providing, a more reliable test can be performed.
  • this embodiment is applied in combination with the embodiment of FIG. 1, the flip-flop for latching signals on the signal paths 403 and 404 of FIG. 9 is omitted and only signals between pure modules are monitored.
  • a scan path composed of flip-flops may be provided.
  • the scan index at the time of the shift scan test is input to each scan path from the external terminal 160 through the external interface switching circuit 180. It is also possible to provide a circuit for generating a test signal, such as a random pattern generation circuit, and to input the test signal to each scan path therefrom. Also, as the interface control circuit, a dedicated interface control circuit is used instead of the JTAG interface according to the IEEE1149.1 standard, and the external interface switching circuit is used. It is also possible to perform control and the like.
  • a test command that can be executed by the central processing unit is incorporated in advance, and the central processing unit or a combination of the control register and the like is executed by executing the command.
  • the control circuit for testing can also control the external interface switching circuit, etc.
  • the invention made by the inventor has been mainly described by taking a microprocessor or a single-chip microcomputer as an example, but the present invention is not limited to this and includes a plurality of modules. It can be widely used for LSI.
  • the invention's effect has been mainly described by taking a microprocessor or a single-chip microcomputer as an example, but the present invention is not limited to this and includes a plurality of modules. It can be widely used for LSI.
  • the invention's effect has been mainly described by taking a microprocessor or a single-chip microcomputer as an example, but the present invention is not limited to this and includes a plurality of modules. It can be widely used for LSI. The invention's effect
  • the development period when a system LSI is configured using a plurality of functional modules can be shortened.
  • the external interface switching circuit connects the test input / output terminals of the above modules to the external terminals during the test operation, so that each module can be tested without increasing the number of external terminals.

Description

明細書 半導体集積回路 技術分野
本発明は、 半導体集積回路 （I C： Integrated Circuit) におけるテスト 技術に関し、 特に複数の機能モジュールによって構成されるデータ処理装 置、 マイクロプロセッサ、 シングルチップ ·マイクロコンビユー夕のよう なシステム LS I (Large Scale Integration) のテスト方式に適用して有 効な技術に関する。 背景技術
半導体集積回路は、 微細加工技術の発展により 1つの半導体チップ上に 搭載できる論理規模が次第に増加してきている。 そのため、 従来は複数の チップで実現していたマイクロプロセッサやシングルチップ ·マイクロコ ンビュー夕のようなシステム的な機能を 1つの半導体チップに搭載した半 導体集積回路 （以下、 システム LS Iとも称する） も提供されるように なって来ている。
中央処理装置 （CPU) やリード 'オンリ 'メモリ （ROM)、 ランダ ム ' アクセス 'メモリ （RAM) 等さまざまな機能を有する回路を 1つの 半導体チップ上に搭載する場合、 互いの結合の仕方を決めておいて機能毎 に分けて設計するのが効率的である。 そして、 そのような所定の機能を有 するように設計された回路プロック （本明細書ではこれを機能モジュール と称する） をデータベース等に登録し、 後に類似の半導体集積回路を開発 する際に登録されている複数のモジュールの中から所望の機能を有するも のを選択して組み合せることによって、 所望の仕様を満たす半導体集積回 路を得ることができる。 そのため、 上記のようなデータベースの利用は、 開発期間を短縮する上で極めて有効である。 データプロセッサやシングルチップ ·マイクロコンビュー夕などの論理 集積回路の開発においては、 開発の最終段階で内部論理回路が期待どおり に論理機能動作するかを検証 （故障検出） するためロジックテス トが行な われる。 小規模な論理集積回路のテストは、 テス トパターンを入力して出 力信号を期待値と比較する方法を適用できる。 しかし、 大規模な論理集積 回路ではテス トパターンが膨大になり故障検出率も低下する。 そのため、 システム L S Iのような論理集積回路ではシフ トスキヤン方式のテス ト機 能を設けるようにしたものがある。
シフ トスキヤン方式のテスト回路は、 論理回路を構成する複数のフリッ プフロップを直列形態に接続してシフ トレジスタを構成可能にする。 そし て、 テス ト時、 このシフ トレジス夕に入力ビンからテストデータをスキヤ ンインして論理回路の内部に直接データを入れて動作させるとともに、 あ る時点でフリヅプフ口ップに保持されているデータを、 シフ トレジス夕を 利用して出力ピンにスキャンアウトさせることで、 効率の良いテストを行 なえるようにした技術である。 発明が解決しょうとする課題
複数の機能モジュールからなる論理集積回路のテス ト方法としては、 各モ ジュールの入出力端子を外部端子に引き出して各モジュール毎にテス 卜パ ターンを入力して検査する方法も考えられる。 この方法は、 一度作成したテ ストパ夕一ンを利用することができるという利点があるものの、 端子数が大 幅に増加し、 ひいてはチップサイズが増大するという問題点がある。
また、 各機能モジュール毎にシフ トスキヤン方式のテスト回路を設けて一 度作成したテストパターンを別の半導体集積回路の開発のときに再利用する ことで開発期間の短縮を図ることも考えられる。 しかしながら、 複数の機能 モジュールを組み合わせて半導体集積回路を開発する技術においては、 テス ト用のィン夕一フェイス回路が半導体集積回路毎に異なる、 すなわち半導体 集積回路毎に異なる仕様のィン夕一フェイス回路を設計していたため、 ス キャンパスも半導体集積回路毎に作成し直す必要があった。 そのため、 開発 期間が充分に短縮されないという問題点があった。
本発明の目的は、 複数の機能モジュールを使用して半導体集積回路を構成 する場合の開発期間を短縮できるようにする技術を提供することにある。 この発明の他の目的は、 外部端子数を増加させることなく各モジュールの テストを行なえる技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、 本明細 書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、 下 記のとおりである。
すなわち、 複数の機能モジュールを使用してシステム L S Iなどの半導体 集積回路を構成する場合に、 各機能モジュールにはシフトスキヤンパスが組 み込まれる。 また、 各機能モジュールには、 通常動作時の入出力端子と別に 上記シフトスキャンパスに接続されたテスト用入出力端子が設けられる。 さ らに、 半導体集積回路には、 複数の機能モジュールの通常動作時の入出力端 子をパスに接続するためのパスィン夕一フェイス回路と、 このパスィン夕ー フェイス回路のパス側入出力端子と各機能モジュールのテスト用入出力端子 とを切り換えて外部端子に接続させる外部ィンターフェイス切換え回路と、 この外部インタ一フェイス回路の切り換え制御を行なうィンターフェイス制 御回路とが設けられ、 それらが 1つの半導体チップ上に形成される。
また、 上記ィン夕一フェイス制御回路として、 I E E E 1 1 4 9 . 1規格 で規定されている J T A Gィンターフェイスの制御回路が利用され、 この制 御回路に対するコマンドの一つとして上記外部ィン夕ーフヱイス切換え回路 を切換え制御するための切換えコマンドが設けられる。 上記インタ一フェイ ス制御回路はこの切換えコマンドが入力された場合、 上記ィンターフェイス 切換え回路を制御するための制御信号を形成するようにしたものである。 上記パスィン夕一フェイス回路は、 半導体集積回路の仕様に応じて入出力 信号のレベルを変換したりタイミングを設定したり通信プロトコルを制御す るものである。 従来の半導体集積回路においては、 半導体集積回路毎に異な る仕様のテスト用のィンターフェイス回路を設計していたが、 上記した手段 によれば、 半導体集積回路毎に異なる仕様のテスト用のインタ一フェイス回 路を設計する必要がなくなる。 さらに、 スキャンパスに関しても各機能モ ジュールのテスト動作時の入出力端子を上記外部インターフェイス切換え回 路に接続するパスを設けるだけで良い。 そのため、 従来のシフ トスキャン方 式を組み込んだ半導体集積回路のように半導体集積回路毎にスキャンパスや テストパターンを作成し直す必要がなくなる。 従って、 半導体集積回路の閧 発期間を大幅に短縮することができる。
また、 上記外部インターフェイス切換え回路が、 テスト動作時には上記モ ジュールのテスト用の入出力端子を上記外部端子に接続するので、 外部端子 数を増加させることなく各モジュールのテストを行なえる。 さらに、 イン 夕一フェイス制御回路として、 I EEE 1 149. 1規格で規定されている J TAGイン夕一フェイスの制御回路を利用すれば汎用性を高めることがで き、 半導体集積回路の設計はもちろんテストも容易になる。
また、 本発明では、 I EEE 1 149. 1規格による J TAGインター フェイスを例として開示するが、 同様の機能を有する専用ィン夕ーフェイス 制御回路を使用してもよい。 また、 これらのイン夕一フェイス制御回路を有 せず、 中央処理装置で処理可能なテスト用コマンドを設け、 当該コマンドに より、 又は制御レジス夕等との組合せにより同様のテスト機能を実現しても 良い。 図面の簡単な説明
図 1は、 本発明を適用して好適な半導体集積回路の一実施例のプロック図 である。 図 2は、 半導体集積回路を構成する機能モジュールの概略構成を示す概念 図である。
図 3は、 シフ トスキヤン方式のテス ト用シフ トレジス夕を構成可能なフ リップフロップの具体例を示す論理構成図である。
図 4は、 シフトスキャン用のフリップフロップの動作タイミングを示す夕 ィミングチャートである。
図 5は、 外部ィン夕ーフェイス切換え回路の構成と機能モジュールとの関 係を表わす概略構成図である。
図 6は、 本発明を適用した半導体集積回路における信号パスの切換え状態 を示す説明図である。
図 7は、 J T A Gィン夕一フェイス制御回路の構成例を示すプロック図で ある。
図 8は、 本発明の他の実施例を示すブロック図である。
図 9は、 本発明を適用した半導体集積回路における機能モジュール間の信 号の観測方法の一例を示す説明図である。 発明を実施するため最良の形態
以下、 本発明の好適な実施例を図面に基づいて説明する。
図 1は、 本発明を適用した半導体集積回路の一例としてのシステム L S I の一実施例のブロック図で、 公知の半導体集積回路の製造技術により単結晶 シリコンのような 1個の半導体チップ 1 0 0上に構成される。
図 1には、 システム L S Iの一例として、 マイクロプロセッサもしくはシ ングルチップ ·マイクロコンビュ一夕に本発明を適用した場合の概略構成が 示されている。
図 1の符号 1 1 0〜 1 4 0は上記半導体チップ 1 0 0上に形成され所望の 機能を有するシステムを構成する機能モジュール、 1 5 0はこれらのモ ジュールと上記半導体チップ 1 0 0の外部に設けられた外部装置との間の信 号の入出力を行なうパスィン夕一フェイス回路、 1 6 0は信号を入出力する ための複数の外部端子である。 この外部端子 160には外部パスが接続され る o
マイクロプロセッサもしくはシングルチップ 'マイクロコンビュ一夕を構 成する機能モジュールとしては、 プログラムの命令を解読して対応する処理 や演算を実行する中央処理ユニッ ト （CPUコア） の他に、 プログラムや固 定データを格納する読出し専用メモリ R OMと、 CPUの作業領域やデータ の一次格納領域を提供する随時読出し書込み可能なメモリ RAMと、 パスの 使用権の管理等を行なうパスコントローラと、 シリアルコミュニケ一ション イン夕一フェイス， タイマー回路， DMA (ダイレク トメモリアクセス） コ ントローラ， デジタル 'アナログ変換回路， アナログ ·デジタル変換回路な どの周辺回路モジュール （IP) がある。 図 1においては、 1 10が CPU コアであり、 I P 120〜 140が上記周辺回路モジュールである。
この実施例のシステム L S Iにおいては、 上記各機能モジュール 1 10〜 140およびパスィンターフェイス回路 150と外部端子 160との間に、 パスイン夕一フェイス回路 150のための本来の信号パス 170と、 上記各 機能モジュール 1 10〜140へ直接信号の入出力を可能にするための直結 パス 171と、 上記各機能モジュールのために設けられたシフ トスキヤン用 のスキャンパス 172， 1 73， 174, 175とを切り換える外部イン 夕一フェイス切換え回路 180と、 この外部インターフェイス切換え回路 1 80の切り換え制御信号を形成するインタ一フェイス制御回路 190が設け られている。 上記スキャンパス 172〜 175は、 それそれテストデ一夕を 入力するためのテストデ一夕入力配線 （スキャンインパス） 及びテス トデー 夕を出力するためのテストデ一夕出力配線 （スキャンァゥトパス） を含む。 上記ィン夕一フェイス制御回路 190は、 図 7で説明されるように、 テス トモ一ド制御信号 TCK， TRST, TMS及びテス トデ一夕入力信号 TD I、 テストデ一夕出力信号 TDOのための複数の外部端子 195に結合され る。 上記制御回路 190は、 I EEE 1 149. 1規格で規定されている J TAG (Joint Test Action Group) のインタ一フェイス制御回路が使用され、 この制御回路に対するコマンドの一つとして上記外部イン夕一フェイス切換 え回路 1 8 0を切り換えるための切換えコマンドが設けられている。 ィン 夕一フェイス制御回路 1 9 0は、 この切換えコマンドが上記外部端子 1 9 5 から入力されると上記外部イン夕一フェイス切換え回路 1 8 0に対するィン ターフェイス切換え制御信号 I N Cを形成して制御するように構成されてい る
なお、 図 1において、 上記モジュールの他に、 ユーザが要求する論理機能 を有する論理回路 （いわゆるユーザ論理回路） がモジュールとして搭載され ることもある。 また、 各モジュール 1 1 0〜 1 4 0に設けられるスキャンパ スは 1本に限定されるものでなく、 各モジュール毎に必要に応じた本数だけ 設けられても良い。 そして、 複数本のスキャンパスが設けられた場合、 上記 外部ィン夕一フェイス切換え回路 1 8 0はそれそれのスキャンパスに対する インターフェイスの切換えを行なうことになる。 外部端子 1 6 0がスキャン パスの本数以上あれば、 これらのスキヤンパスを同時にテストすることがで きる。
図 2は、 図 1に示されているシステム L S Iを構成する一つ一つの機能モ ジュール 1 1 0〜 1 4 0をその論理構成に着目して模式的に示したものであ る
図 2に示されているように、 各機能モジュール 1 1 0〜1 4 0は、 ラッチ 回路もしくはフリップフロップを含み、 ある時点での出力がそのときの入力 信号のみでは決定されず入力信号と直前の内部状態によって決定される順序 回路 2 1 0と、 ある時点での出力がそのときの入力信号のみで決定されるデ コーダや演算器などの組合せ回路 2 2 0とで構成される。 図 2において、 符 号 F F 1〜F F nが付されているのは、 順序回路 2 1 0の論理を構成すると ともにスキヤンパス用のシフ トレジスタを構成可能なフリップフ口ップであ る
図 2には、 フリップフロップ F F 1〜： F F nがスキャンパス用のシフトレ ジス夕を構成している様子が示されている。 2 3 1はこのシフ トレジス夕に 対するテストデ一夕のスキャンィンパス、 232はこのシフ トレジス夕から のデ一夕のスキャンァゥトパス、 240はモジュール 110〜 140の本来 の入出力信号である。 入出力信号 240は組合せ回路 220に対して入力さ れたり出力されることもあるが、 一般にはクロック信号に同期して動作する 順序回路 210に対して入力され、 また出力信号は一旦フリップフロップに ラッチされてから所定のタイミングで出力されることが多い。 上記スキャン インパス 23 1及びスキヤンアウトパス 232は、 図 1のスキャンパス 17 1〜175のいずれかを構成するものとみなされる。
図 3には、 上記フリ ヅプフロップ FF 1〜F F nの具体例が示されてい る。 同図に示すように、 各フリ ップフロップは、 マスタラッチ ML Tとス レーブラツチ S L Tのダブルラツチ構成とされている。
このうちマス夕ラッチ MLTは、 2つのデータ入力端子 301， 303 と、 デ一夕入力端子 301へのデータラッチタイ ミングを与えるクロック CK 1の入力端子 302と、 データ入力端子 303へのデータラッチタイ ミングを与えるクロック CK 2の入力端子 304とを備える。 マスタラヅ チ MLTは、 上記データ端子 301に入力されるデータ信号 Dおよびその 反転信号とクロック端子 302に入力されるクロック信号 CK 1とを入力 とする N ANDゲート G 1 , G2と、 上記データ端子 303に入力される データ信号 SINおよびその反転信号とクロック端子 304に入力されるク ロック信号 CK2とを入力とする NANDゲート G5， G6、 これらの N ANDゲート G l, G2， G5， G 6の出力信号を入力とし互いに出力端 子が他方のゲートの入力端子の一つに交差結合された NANDゲート G 3， G4とにより構成されている。
マス夕ラッチ ML Tの上記データ入力端子 301には、 内部論理回路を 構成する前段の論理ゲートからの信号 Dが入力され、 データ入力端子 30 3にはスキャンパスを構成する前段のフリヅプフロップからの信号 SIN が 入力される。
一方、 スレーブラッチ SLTは、 上記マス夕ラッチ ML Tの出力ノード N 1 , N 2に接続された 2つのデータ入力端子と、 該デ一夕入力端子の データラッチタイミングを与えるクロック端子 306と、 1つのデ一夕出 力端子 305とを備える。 そして、 スレーブラッチ SLTは、 マス夕ラッ チ ML Tの出力信号とクロック端子 306に入力されるクロック信号 CK 3とを入力とする NANDゲート G 7， G 8と、 これらの NANDゲート G 7 , G 8の出力信号を入力とし互いに出力端子が他方のゲートの入力端 子の一つに交差結合された NANDゲート G 9， G 10とにより構成され ている。
このスレーブラッチ S L Tの出力端子 305は、 内部論理回路を構成す る後段の論理ゲートの入力端子と、 スキャンパスを構成する後段のフリツ プフロップのデータ入力端子に共通に接続される。 このように接続されて いても、 マスタラッチ ML Tに対してクロック CK 1または CK 2のいず れかを適切なタイミングで与えることで、 通常動作時にスキヤンパス上の 前段フリップフロップからの信号をマス夕ラッチ ML Tに取り込んでしま うのを回避することができる。
なお、 図 3に示されているフリップフロップにおいては、 通常動作時の 信号の出力端子 Qとスキャンテスト時の信号の出力端子 S0UT とを共通にし ているが、 別々に出力端子を設けるようにしてもよいことはいうまでもな い。
図 4 (a) には、 内部スキャンパスを構成するフリップフロップ F F i ( i = 1〜！ 1) にテストデ一夕をスキャン入力させて内部論理回路に供給 する場合の各クロック信号 CK 1〜CK 3とデ一夕信号 SIN のタイミング が、 図 4 (b) には内部論理回路内の論理ゲートの出力 （デ一夕 D) をフ リップフロップ FF iに取り込み、 取り込んだデ一夕をスキャン出力させ る場合の各クロック信号 C K 1〜CK 3とデータ信号 Dのタイミングが、 また図 4 ( c ) には通常動作時に前段の論理ゲートの出力をフリップフ 口ップ: F F iに取り込んで次段の論理ゲ一トに出力させる場合の各ク口ッ ク信号 CK 1〜CK 3とデ一夕信号 Dのタイミングが示されている。 スキャンパスよりフリップフロップへテス トデ一夕をスキヤン入力する 際には、 図 4 (a) に示すように、 先ずクロック CK 2でスキャンイ ン デ一夕の入力端子 303のデ一夕 SIN をマス夕ラッチ ML Tへ取り込んで から、 クロック CK3でマスタラツチ ML Tの保持デ一夕をスレーブラッ チ SLTへ転送する。 これを繰り返すことで、 テストデータがスキャンパ ス上のフリップフロップ F F l〜FFnによって次々とシフトされて行く。 テストデ一夕のスキャン入力が終了すると、 そのデ一夕が本来の論理回 路に入力され、 その出力が変化する。 その出力 Dを、 図 4 (b) に示すよ うに、 クロック CK 1でデータ入力端子 301よりマスタラッチ ML丁へ 取り込んでから、 クロック CK 3でマス夕ラッチ ML Tの保持データをス レーブラッチ S L Tへ転送する。 これにより内部論理回路内の論理ゲ一ト の出力をデータ入力端子 301よりフリップフ口ップに取り込むことがで きる。
次に、 再びクロック CK 2と CK 3を交互にフリヅプフロップ FF 1〜 FFnに与えることで、 フリップフロップ FF l〜FFnに取り込まれた デ一夕をスキャンパスに沿ってシフ トさせる。 これによつて、 スキャンィ ンデ一夕に基づく内部論理回路の動作結果をスキャンパスを介して外部端 子へ出力させることができる。
一方、 通常動作時には図 4 (c) に示すタイミングによるデータ入力端 子 Dのデ一夕の取込みとマスタラツチ ML Tからスレーブラツチ S L Tへ のデ一夕転送を繰り返すことで論理動作を行なわせることができる。
図 5は、 図 1に示されている外部インターフェイス切換え回路 180の具 体例である。
この実施例の外部ィン夕一フェイス切換え回路 180は、 複数のセレクタ によって構成されている。 図 5には 2つの外部端子 161， 162に対応し て 4つのセレクタ 41 1〜414が示されているが、 セレクタの数は 4個に 限定されるものでない。 図 5に示されている外部端子 161 , 162は入力 と出力で端子を共有する端子であるため、 各外部端子毎にそれそれ 2つずつ セレクタが設けられているが、 入力専用または出力専用の端子ではそれそれ
1つずつセレクタが設けられる。
セレクタ 411は、 テスト時、 切換え制御信号 I NCに応答して、
( 1 ) モジュール 1 10 (CPUコア） に結合されたスキャンァゥトパス (テスト信号出力配線） 402からのテスト結果出力信号 （スキャンァゥ ト信号)、
(2) 各モジュール 120 (130、 140) に結合されたスキャンァゥ トパス （テス ト信号出力配線） 408からのテス ト結果出力信号 （スキヤ ンァゥト信号）、 又は、
(3) 上記モジュール 1 10に結合された信号用配線 403からの出力信 号及び上記モジュール 1 10に結合された信号用配線 404の内、 上記バ スインターフェイス回路 150を介さない出力信号を、
選択的に、 上記外部端子 161へ結合させるために設けられる。
一方、 セレクタ 41 1は、 通常動作時、 上記パスィンターフェイス回路 150に結合される通常信号配線 170からの通常出力信号を、 上記外部 端子 161へ出力させるために設けられる。
セレクタ 4 12は、 テスト時、 外部端子 1 61から入力されるテスト入 力信号を、
(4) スキャンイン信号として、 モジュール 1 10 (CPUコア） に結合 されたスキャンインパス （テスト信号入力配線） 401、
( 5 ) スキャンィン信号として、 モジュール 120 ( 130、 140) に 結合されたスキャンインパス （テスト信号入力配線） 407、
(6) テスト信号として、 モジュール 1 10に結合された信号用配線 40 3及び上記モジュール 110に結合された信号用配線 404へ、 選択的に、 供給するために設けられる。
一方、 上記セレクタ 412は、 通常動作時、 外部端子 161から入力さ れる通常入力信号を上記パスィンターフェイス回路 150に結合される通 常信号配線 170へ入力するために設けられる。 したがって、 セレクタ 4 1 1及び 4 1 2には、 図 5において図示される ように、 複数の機能モジュールのスキャンィンパス及びスキャンァゥトパ スが接続されても良く、 また、 一の機能モジュールのスキャンインパス及 びスキャンァゥトパスに接続されても良い。
セレクタ 4 1 3及び 4 1 4は、 外部端子 1 6 2のために設けられ、 上記 機能モジュール 1 1 0及び 1 2 0以外の機能モジュール 1 3 0又は 1 4 0 ί 結ロさ し 0
図 5には複雑さをさけるために図示されていないが、 以下のようにされ る ο
すなわち、 セレクタ 4 1 3は、 テスト時、
( 7 ) モジュール 1 3 0又は 1 4 0に結合されたスキャンァゥトパス （テ スト信号出力配線） からのテスト結果出力信号 （スキャンアウト信号）、
( 8 ) 上記モジュール 1 1 0、 1 2 0、 1 3 0又は 1 4 0に結合された信 号用配線 （4 0 3、 4 0 6などに対応する通常信号用配線） から選択され た出力信号、 及び、 上記モジュール 1 1 0、 1 2 0、 1 3 0又は 1 4 0に 結合された信号用配線 （4 0 4、 4 0 5などに対応する信号配線） の内、 上記パスイン夕一フェイス回路 1 5 0を介さない出力信号を、
選択的に、 上記外部端子 1 6 2へ出力させるために設けられる。
一方、 セレクタ 4 1 3は、 通常動作時、 上記パスインターフェイス回路 1 5 0に結合される通常信号配線 1 7 0からの通常出力信号を、 上記外部 端子 1 6 2へ結合させるために設けられる。 すなわち、 この場合、 セレク 夕 4 1 3は、 実施例の半導体集積回路の通常動作モードにおける機能を満 足するように、 外部端子 1 6 2に信号出力機能を割り当てる。 したがって、 外部端子 1 6 2の接続先は、 上記モジュール 1 1 0、 1 2 0、 1 3 0及び 1 4 0から選択された任意の機能モジュールとされる。
セレクタ 4 1 4は、 テスト時、 外部端子 1 6 2から入力されるテスト入 力信号を、
( 9 ) スキャンイン信号として、 モジュール 1 3 0又は 1 4 0に結合され たスキャンインパス （テスト信号入力配線） へ、 又は、
( 1 0) テスト入力信号として、 外部端子 1 6 2から入力される通常入力 信号を、 上記モジュール 1 1 0、 1 2 0、 1 3 0又は 14 0に結合された 信号用配線 （40 3、 40 6などに対応する信号用配線）、 及び、 上記モ ジュール 1 1 0、 1 2 0、 1 3 0又は 1 40に結合された信号用配線 （4 04、 405などに対応する信号配線） へ、
選択的に、 供給するために設けられる。
一方、 上記セレクタ 4 1 4は、 通常動作時、 外部端子 1 6 2から入力さ れる通常信号を、 上記パスインタ一フェイス回路 1 5 0に結合される通常 信号配線 1 7 0へ供給するために設けられる。 すなわち、 この場合、 セレ クタ 4 1 4は、 実施例の半導体集積回路の通常動作モードにおける機能を 満足するように、 外部端子 1 6 2に信号入力機能を割り当てる。 したがつ て、 外部端子の 1 6 2の接続先は、 上記モジュール 1 1 0、 1 2 0、 1 3 0及び 140から選択された任意の機能モジュールとされる。
なお、 図 5において、 4 2 1はセレクタ 4 1 1の出力信号を外部端子 1 6 1へ供給する出力バッファ回路、 4 2 2は外部端子 1 6 1から入力された信 号をセレクタ 4 1 2へ供給する入力バッファ回路、 4 23はセレクタ 4 1 3 の出力信号を外部端子 1 6 2へ供給する出力バッファ回路、 424は外部端 子 1 6 2から入力された信号をセレクタ 4 1 4へ供給する入力バッファ回路 である。
上記セレクタ 4 1 1〜4 1 4は、 J TAGイン夕一フェイス制御回路 1 9 0からの複数の切換え制御信号 I N Cによってその切換え動作が制御される。 セレクタ 4 1 1〜4 14による切換え動作によって、 図 6 (a) 〜 （e) に 示すような 5つの入出力モードを達成することができる。 以下各モードにつ いて説明する。
(a) モジュール 1 1 0 ( CPUコア） および周辺モジュール 1 2 0の入出 力端子を、 パスインターフェイス回路 1 5 0を介して外部端子 1 6 1， 1 6 2に接続する通常動作モード。 このモードは、 セレクタ 4 1 1〜4 1 4の通 常動作によって達成される。
(b) モジュール 1 10 (CPUコア） の入出力端子を、 直接外部端子 16 1, 162に接続して入出力を行なって当該モジュールの機能をテストする 単独 C P Uテス トモ一ド。 このモ一ドは、 セレクタ 41 1〜414の前記 (3) , (6) , (8) 及び （ 10) などの動作によって達成される。
(c) 周辺モジュール 120 ( 130， 140) の入出力端子を、 直接外部 端子 16 1 ( 162) に接続して入出力を行なって当該モジュールの機能を テストする単独周辺モジュールテストモード。 このモードは、 セレクタ 41 3及び 414の前記 （8) 及び （10) の動作によって達成される。
(d) モジュール 1 10 (CPUコア） のスキャンパス 401, 402を、 直接外部端子 16 1に接続してテスト信号のスキャンィンおよびスキャンァ ゥトを行なう C P Uシフトスキャンテス トモード。 このモードは、 セレクタ 41 1及び 412の前記 （ 1) 及び （5) の動作によって達成される。
(e) 周辺モジュール 120 ( 130， 140) のスキャンパス 407, 4 08を、 直接外部端子 16 1， 162に接続してテスト信号のスキャンイン およびスキャンアウトを行なう周辺モジュールシフトスキヤンテストモード。 このモードは、 セレクタ 41 1〜414の前記 （ 2 ) ， (5) , ( 7) 及び (9) の動作によって達成される。
図 7は、 図 1に示されている J TAGインターフェイス制御回路 190の 具体例を示す。
JTAGイン夕一フェイス制御回路 190は、 I EEE 1 149. 1規格 で規定されている内部シフ トスキヤンテストやバウンダリスキャンテスト回 路のためのィンターフヱイスを達成する制御回路である。 上記制御回路 19 0は外部からシリアルに入力されるテストデ一夕ゃコマンドの取り込み及び チップ内のモジュールからのテスト結果データのシリアル出力のための T A P (Test Access Port) とされるコマンド ·デ一夕入出力回路 5 10と、 該 入出力回路 5 10を制御する TAPコントローラ 520と、 コマンド 'デー 夕入出力回路 510により取り込まれた命令 （コマンド） を解読し上記命令 に対応するテスト制御を行なうテスト制御部 530とから構成される。
TAPコントローラ 520は、 3つの専用外部端子 501〜 503に接続 され、 これらの端子 501〜503から、 テストモードを指定するためのテ ストモードセレク ト信号 TMS、 テスト用クロック TCK、 非同期リセッ ト 信号 TR S Tをそれそれ入力可能に構成されている。 TAPコントローラ 5 20は、 これらの信号 TMS, T CK及び TR S Tの信号レベルに基づいて コマンド ·データ入出力回路 5 10内のレジス夕 51 1〜5 15やマルチプ レクサ 516を制御する制御信号 520 1を形成する。 特に制限されるもの でないが、 TAPコントローラ 520はテストモ一ドセレク ト信号 TMSの パルスが 1つ入るたびにテストモードの切り換えを行うように構成されてい る o
コマンド 'データ入出力回路 5 10は、 入力ポート用端子 504からのテ ストデ一夕を出力ポート用端子 505ヘシフトするときに使用するバイパス レジス夕 51 1、 入出力データのシリアル/パラレル変換を行なうシフトレ ジス夕 512、 内部のテス ト方法を制御するコマンドが格納されるインス ト ラクシヨンレジスタ （SD IR) 513、 チップ固有の製造識別番号を設定 するためのデパイス IDレジス夕 （IDCODE) 5 14、 各モジュールへ 特定の信号を伝える場合に使用するデータレジス夕 （SDDR) 5 15、 バ ィパスレジス夕 5 1 1とシフ トレジス夕 512のパスの切り換えを行なうマ ルチプレクサ 516 (MUX) 等により構成されている。
また、 コマンド ·デ一夕入出力回路 5 10には、 コマンドまたはデータ T D Iの入力端子 504とテス ト結果デ一夕 TDOの出力端子 505が設けら れており、 入力されたテストデ一夕 TD Iは上記シフ トレジス夕 5 12を介 して各レジス夕 5 13〜5 15へ供給される。 また、 コマンド 'データ入出 力回路 5 10内の上記レジスタ 5 13〜 5 15には信号線 540を介して チップ内の各モジュールからの値を格納することができるように構成されて いる。
J TAG規格では、 上記ィンストラクシヨンレジス夕 5 13に設定される 命令として、 幾つかの必須命令が用意されているが、 その他にオプション命 令を何個か設けることができるようにされている。 この実施例では、 そのォ プシヨン命令の一つとして上記外部ィンターフェイス切換え回路 1 8 0を切 換え制御するための切換えコマンドが設けられる。 この切換えコマン ドが データ入力端子 5 0 4よりコマンド ·データ入出力回路 5 1 0に入力される と、 インストラクションレジス夕 5 1 3に格納され、 コマンドデコーダ 5 3 1がこのコマンドをデコードする。 テストモ一ド判定回路 5 3 2は、 コマン ドデ一夕 5 3 1のデコード結果よりテス トモ一ドの種類とどのモジュールの テストが実行されるのかを判定し、 例えば、 外部イン夕一フェイス切換え回 路 1 8 0の切換え制御信号 I N Cを出力する。
テスト制御部 5 3 0は、 上記コマンドデコーダ 5 3 1およびテストモ一ド 判定回路 5 3 2の他に、 他の半導体集積回路との信号のやり取りをテストす
3 3と、 シフ トスキヤンテス卜の際にスキャンパスを構成する前記フリップ フロヅブ （図 3 ) のスキャン用クロック信号 C K 2 , C K 3およびモニタ信 号の取込みを行なわせるクロック信号 C K 1等、 テスト用のクロック信号お よび制御信号を生成するテスト回路 5 3 4が設けられている。
図 1の実施例では説明しなかったが、 このパゥンダリスキャン制御回路 5 3 3の制御機能を使用したバウンダリスキャンテストを行なう機能を半導体 集積回路に持たせる場合には、 例えば外部イン夕一フェイス切換え回路 1 8 0内にパゥンダリスキャンパスを構成するシフトレジス夕が設けられる。 図 8は上述した実施例の変形例を示すもので、 J T A Gイン夕一フェイス 制御回路 1 9 0をモジュール 1 1 0 ( C P Uコア） 内に一体に設けたもので ある。 このように構成することにより、 一旦かかるイン夕一フェイス制御回 路内蔵モジュールを設計すれば、 それをデータベース等に登録しておくこと により、 他のシステム L S Iを開発する際にこのモジュールを使用すること でインタ一フェイス制御回路を設計する手間も省くことができる。 イン夕一 フェイス制御回路を一体に設けておくモジュールは C P Uコアに限定されず、 任意の周辺モジュールであってもよい。 特にシステム L S Iを開発する際に 使用される頻度が高いモジュールが最も望ましい。
図 9は、 本発明を適用したシステム L S Iの他の実施例を示す。 この実施 例は、 モジュール内部のスキヤンパス （4 0 1， 4 0 2 ) の他に、 モジユー ル周りの信号すなわち外部端子を介してモジュールに入出力される信号 （4 0 3， 4 0 4 ) およびモジュール間の信号 （ 8 0 3 ) をラッチするフリップ フロヅプ 8 0 1を設け、 これらを直列形態に接続してテス 卜信号をスキャン インしたりモニタ信号をスキャンアウトするスキャンパス （8 0 2 ) を設け、 このスキャンパスも外部ィンターフェイス切換え回路 1 8 0で切り換える他 の信号パスと切り換えることができるようにしたものである。
なお、 このモジュール周りの信号のスキャンパスの制御は、 図 7に示され ているパゥンダリスキャン制御回路 5 3 3の機能を用いて行なうようにする ことも可能である。 モジュール内部のスキャンパスは、 そのスキャンパスを 構成するフリップフ口ップょりも後段の論理ゲートの出力信号をモニタする ことができないが、 図 9のようにモジュール周りの信号をモニタ可能なス キャンパスを設けることにより、 より確実なテストを行なうことができる。 本実施例と図 1の実施例と組み合わせて適用する場合、 図 9の信号パス 4 0 3， 4 0 4上の信号をラッチするフ リ ップフロヅプは省略して純粋なモ ジュール間の信号のみモニタするフリップフロップからなるスキャンパスを 設けるようにしてもよい。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲 で種々変更可能であることはいうまでもない。 例えば上記実施例ではシフ ト スキャンテス トの際のスキャンインデ一夕を外部端子 1 6 0から外部イン 夕一フェイス切換え回路 1 8 0を介して各スキャンパスに入れるようにして いるが、 チップ内部にランダムパターン発生回路のようなテスト信号を発生 する回路を設けてそこから各スキャンパスにテスト信号を入れるように構成 することも可能である。 また、 イン夕一フェイス制御回路として、 I E E E 1 1 4 9 . 1規格によ る J T A Gィン夕一フェイスに代わり、 専用のィン夕ーフェイス制御回路を 用いて外部ィン夕一フェイス切換え回路の制御等を行うことも可能である。 更に、 インタ一フェイス制御回路を有する代わりに、 中央処理装置が実行可 能なテスト用コマンドを予め組み込んでおき、 当該コマンドの実行により又 は制御レジス夕等との組み合わせにより、 中央処理装置又は、 テスト用の制 御回路が、 外部ィン夕一フェイス切換え回路の制御等を行うことも可能であ る ο 産業上の利用可能性
以上の説明では主として本発明者によってなされた発明をその背景となつ たマイクロプロセッサないしはシングルチップ ·マイクロコンピュータを例 にとつて説明したが、 この発明はそれに限定されず、 複数のモジュールを内 蔵する L S Iに広く利用することができる。 発明の効果
本願において開示される発明のうち代表的なものによって得られる効果を 簡単に説明すれば下記の通りである。
すなわち、 本発明に従うと、 複数の機能モジュールを使用してシステム L S Iを構成する場合の開発期間を短縮することができる。 また、 外部イン 夕一フェイス切換え回路が、 テスト動作時には上記モジュールのテスト用の 入出力端子を外部端子に接続するので、 外部端子数を増加させることなく各 モジュールのテストを行なえる。

Claims

請求の範囲
1 . データ端子、 制御端子およびテスト用端子を有する複数の機能モジユー ルと、 外部端子と、 前記テスト用端子と前記外部端子との間に設けられ信号 の切換えを行なう切換え回路とを備え、 上記切換え回路は、 テスト動作時に は少なくとも上記モジュールのテスト用端子を上記外部端子に接続するよう に構成されていることを特徴とする半導体集積回路。
2 . 上記機能モジュールおよび切換え回路を通常動作とテスト動作で切り換 えるための切換え制御回路を備えてなることを特徴とする請求項 1に記載の 半導体集積回路。
3 . 上記切換え回路および切換え制御回路は、 上記機能モジュール毎にテス トを可能にするよう構成されていることを特徴とする請求項 2に記載の半導 体集積回路。
4 . 上記テストは上記モジュール内部に設けられたスキヤンパスを用いたテ ストであることを特徴とする請求項 3に記載の半導体集積回路。
5 . 上記スキャンパスは各モジュール毎に分割されており、 いずれか 1つの モジュール単独でのテストが可能であることを特徴とする請求項 4に記載の 半導体集積回路。
6 . 上記切換え回路は、 上記機能モジュールのテスト用端子と機能モジユー ルのデータ端子若しくは制御端子とを上記外部端子に切換え可能に構成され ていることを特徴とする請求項 1ないし 5に記載の半導体集積回路。
7 . 上記複数の機能モジュール間の信号を抽出可能なスキャンパスを備え、 該スキャンパスを上記切換え回路が上記外部端子に接続可能に構成されてい ることを特徴とする請求項 1ないし 6に記載の半導体集積回路。
8 . 上記切換え制御回路は、 I E E E 1 1 4 9 . 1規格で規定されている J T A Gィン夕一フェイス制御回路であることを特徴とする請求項 1ないし 7 に記載の半導体集積回路。
9 . 上記機能モジュールとして中央処理ユニットと、 1または 2以上の周 辺回路とを内蔵してなることを特徴とする請求項 1ないし 8に記載の半導 体集積回路。
1 0 . 上記モジュール毎のテストは、 各モジュール毎に独立に、 かつ複数 のモジュールと同時にテストを行うことが可能である請求項 5に記載の半 導体集積回路。
1 1 . 上記データ端子及び制御端子には、 パスを含む請求項 1に記載の半 導体集積回路。
1 2 . 複数の外部端子と、
テスト用端子と通常信号端子とを有する機能モジュールと、
上記複数の外部端子と上記機能モジュールの上記テスト用端子と上記通 常信号端子との間に結合され、 通常動作時、 上記機能モジュールの上記通 常信号端子を上記複数の外部端子に結合し、 テスト動作時、 制御信号に応 答して、 上記機能モジュールの上記テスト用端子を上記複数の外部端子の 1 つへ結合する切換え回路と、
コマンドがシリアルに供給されるテスト端子と、
上記テスト端子に結合され、 上記コマンドに応答して上記切換え回路へ 上記制御信号を供給するテスト制御回路と、
を含む半導体集積回路。
1 3 . コマンドがシリアルに供給されるテスト端子と、
上記テスト端子に結合され、 上記コマンドに応答して制御信号を供給す るテスト制御回路と、
テストデ一夕入力端子、 テストデ一夕出力端子及び複数の信号端子とを 有する機能モジュールと、
上記複数の信号端子に結合される入力を有するバスインターフエイス回 路と、
上記テストデ一夕入力端子に結合される出力と上記パスインターフェイ ス回路に結合される出力とを有する第 1 セレクタと、 上記テストデータ出 力に結合される入力と上記パスインターフェイス回路に結合される入力と を有する第 2セレクタと、 を含む切換え回路と、
上記第 1 セレクタの入力と上記第 2 セレクタの出力とに結合された外部 端子と、 を含み、
上記第 1 セレクタは、 上記制御信号に応答して、 上記外部端子を上記テ ストデ一夕入力端子に結合される出力へ接続し、
上記第 2 セレクタは、 上記制御信号に応答して、 上記テストデータ出力 端子に結合され入力を上記外部端子へ接続する
半導体集積回路。
1 4 . コマンドがシリアルに供給されるテスト端子と、
上記テスト端子に結合され、 上記コマンドに応答して制御信号を供給す るテスト制御回路と、
第 1 テストデ一夕入力端子、 第 1 テストデータ出力端子及び複数の第 1 信号端子とを有する第 1機能モジュールと、
第 2 テストデ一夕入力端子、 第 2 テストデ一夕出力端子及び複数の第 2 信号端子とを有する第 2機能モジュールと、
上記複数の第 1信号端子に結合される第 1入力と上記複数の第 2信号端 子に結合される第 2入力を有するバスィン夕一フェイス回路と、
上記第 1 テストデータ入力端子に結合される第 1 出力と上記パスイン 夕一フェイス回路の第 1入力に結合される第 2出力とを有する第 1 セレク 夕と、 上記第 1 テストデ一夕出力端子に結合される第 1 入力と上記パスィ ン夕一フェイス回路の第 1 出力に結合される第 2入力とを有する第 2セレ クタと、 上記第 2 テストデータ入力端子に結合される第 3 出力と上記パス ィン夕ーフェイス回路の第 2入力に結合される第 4出力とを有する第 3セ レク夕と、 上記第 2 テストデ一夕出力端子に結合される第 3 入力と上記バ スィンターフェイス回路の第 出力に結合される第 4入力とを有する第 4 セレクタと、 を含む切換え回路と、
上記第 1 セレクタの入力と上記第 2 セレクタの出力とに結合された第 1 外部端子と、 上記第 3 セレクタの入力と上記第 4 セレクタの出力とに結合された第 2 外部端子と、 を含み、
上記第 1 セレクタは、 上記制御信号に応答して、 上記第 1 外部端子を上 記第 1出力へ接続し、
上記第 2セレクタは、 上記制御信号に応答して、 上記第 1入力を上記第 1 外部端子へ接続し、
上記第 3 セレクタは、 上記制御信号に応答して、 上記第 2 外部端子を上 記第 3出力へ接続し、
上記第 4セレクタは、 上記制御信号に応答して、 上記第 3入力を上記第 2 外部端子へ接続する、
半導体集積回路。
1 5 . 第 1 テストデ一夕入力端子、 第 1 テストデ一夕出力端子及び複数 の第 1信号端子とを有する第 1機能モジュールと、
第 2 テストデータ入力端子、 第 2 テストデ一夕出力端子及び複数の第 2 信号端子とを有する第 2機能モジュールと、
上記複数の第 1信号端子に結合される第 1入力と上記複数の第 2信号端 子に結合される第 2入力を有するパスィン夕ーフヱイス回路と、
外部端子と、
上記第 1 テストデータ入力端子及び第 1 テストデータ出力端子を上記外 部端子へ結合する第 1 モードと、 上記第 2 テストデータ入力端子及び上記 第 2 テストデータ出力端子を上記外部端子へ結合する第 2 モードと、 上記 複数の第 1 信号端子を上記外部端子へ結合する第 3 モードと、 上記複数の 第 2 信号端子を上記外部端子へ結合する第 4 モードと、 上記バスインタ一 フェイス回路の出力を上記外部端子へ結合する第 5 モードと、 を有する切 換え回路と、
を含む半導体集積回路。
1 6 . コマンドがシリアルに供給されるテスト端子と、
上記テスト端子に結合され、 上記コマンドに応答して制御信号を供給す るテスト制御回路と、 をさらに含み、
上記切換え回路は、 上記制御回路にしたがって上記第 1 乃至第 5 モード を制御される、
半導体集積回路。
1 7 . テスト端子と複数の信号端子とを有する機能モジュールと、
外部端子と、
上記テスト端子と上記複数の信号端子と、 上記外部端子に結合される切 換え回路と、
中央処理装置で実行可能な制御命令を有し、
中央処理装置は、 上記制御命令の実行により、 所定の情報に従い、 上記切換え回路に上記テスト端子と上記外部端子を結合させる半導体集 積回路。
1 8 . 請求項 1 7の半導体集積回路は、 更にテスト制御回路を有し、 上記テスト制御回路は、 上記中央処理装置と上記切換え回路に結合され、 上記中央処理装置は、 上記制御命令の実行により、 上記テスト制御回路 に上記切換え回路を制御させる半導体集積回路。
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