WO2000074128A1 - Procede de fabrication de dispositif a semiconducteur et appareil de fabrication associe - Google Patents

Procede de fabrication de dispositif a semiconducteur et appareil de fabrication associe Download PDF

Info

Publication number
WO2000074128A1
WO2000074128A1 PCT/JP2000/003544 JP0003544W WO0074128A1 WO 2000074128 A1 WO2000074128 A1 WO 2000074128A1 JP 0003544 W JP0003544 W JP 0003544W WO 0074128 A1 WO0074128 A1 WO 0074128A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
metal
metal layer
semiconductor device
unit
Prior art date
Application number
PCT/JP2000/003544
Other languages
English (en)
French (fr)
Inventor
Takayuki Niuya
Michihiro Ono
Hideto Goto
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Priority to JP2001500328A priority Critical patent/JP4972257B2/ja
Priority to KR1020017015451A priority patent/KR20020019056A/ko
Priority to US09/658,193 priority patent/US6838370B1/en
Publication of WO2000074128A1 publication Critical patent/WO2000074128A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing

Definitions

  • the present invention relates to a technique for forming a protective film on a metal surface wired in a semiconductor device.
  • insulating film interlayer insulating film
  • the surface of the substrate is polished by a polishing process called CMP (chemical mechanical polishing) to remove the copper 14 and the barrier material 13 other than the recess 12, and furthermore, the silicon nitride film (S An iN film) 15 is provided, and a second insulating film 16 is formed thereon (FIG. 9B).
  • the SiN film 15 has a role of preventing the copper 14 from diffusing into the second insulating film 16.
  • the insulating film 16 is etched to form a second groove 17 (FIG. 9C), and the SiN film 15 in the groove 17 is further etched (FIG. 9D). 2 grooves 1
  • a multilayer structure is realized by burying copper in 7 and repeating the above steps.
  • the S 1 1 ⁇ film 15 used as a protective film in the above-described damascene process has a high dielectric constant, which remains between the insulating films 11 and 16, so that a material having a low dielectric constant as an interlayer insulating film is used.
  • the dielectric constant of the entire interlayer insulating film is increased even if it is used.
  • this sine film is used as a protective film, two etchings are required to remove the sine film 15. That is, to form the second groove 17, first, the second insulating film 16 is etched, and then the SiN film 15 is etched by changing the process conditions such as the exchange of the processing gas used for the etching. There must be.
  • the SiN film is formed by CVD (chemical vapor deposition). Therefore, there is a problem that the whole manufacturing process becomes complicated from the above. Disclosure of the invention
  • An object of the present invention is to provide a method and an apparatus for manufacturing a semiconductor device which can simplify a manufacturing process without increasing a dielectric constant of an insulating film in a wiring embedding process using a damascene process.
  • the invention according to claim 1 includes a step of forming a first recess in a first insulating film on a substrate surface, and a step of forming a first recess in the first recess through a barrier layer for preventing metal diffusion.
  • the protective film is for preventing the metal from diffusing from the first metal layer to the second insulating film when the second insulating film is formed on the first metal layer.
  • this protective film is formed by bringing the solution into contact with the substrate surface, the protective film Is simpler.
  • a protective film is not formed between the first insulating film and the second insulating film in a portion where the first metal layer, which does not need to form the protective film in the first place, is not formed. Therefore, it is possible to prevent the protective film from adversely affecting the dielectric constant of the insulating film.
  • this protective film can be removed at the same time as etching the second insulating film, it is not necessary to perform two etching steps, and the steps can be simplified.
  • the invention according to claim 2 is characterized in that the surface of the substrate is washed after the surface of the substrate is brought into contact with a solution of the substance.
  • the invention according to claim 3 is characterized in that the solution is a solution of an organic substance, and forms a protective film made of the organic substance for preventing metal diffusion.
  • the invention according to claim 4 is characterized in that the solution is a solution of a metal salt and forms a protective film for preventing metal diffusion made of a metal constituting the metal salt.
  • the invention according to claim 5 is characterized in that the metal for wiring is copper.
  • the invention according to claim 6 is characterized in that after the step of polishing the substrate to remove a metal above the first concave portion and leave a first metal layer in the first concave portion. Before the step of contacting the surface of the substrate with a solution of a substance adhering to the metal layer and forming a metal diffusion preventing protective film made of the substance on the surface of the first metal layer, polishing is performed. A cleaning step of removing particles adhering to the separated substrate.
  • the invention according to claim 7 is a method for cleaning a surface of a substrate, comprising: a loading section into which a substrate cassette in which a metal layer is formed in a concave portion of an insulating film on the substrate is loaded; A cleaning unit, a processing unit for contacting a solution of a substance adhering to the metal layer with the cleaned substrate, and forming a protective film for preventing metal diffusion on the surface of the metal layer; A transport unit for removing the substrate from the substrate cassette and transporting the substrate between the units.
  • the invention according to claim 8 includes a second cleaning unit for cleaning the substrate treated by the processing unit with a cleaning liquid, and a second cleaning unit for drying the substrate cleaned here.
  • the drying unit is further provided.
  • the invention according to claim 9 is characterized in that the first cleaning unit, the processing unit, the second cleaning unit and the drying unit are configured as a series of a plurality of processing tanks, and It is characterized in that the substrate is transported between a plurality of processing tanks.
  • the invention according to claim 10 is characterized in that the metal layer is copper.
  • FIG. 1A, FIG. 1B, FIG. 1C, and FIG. 1D are cross-sectional views for sequentially explaining the states of the semiconductor substrate according to the embodiment of the present invention.
  • FIGS. 2A and 2B are cross-sectional views illustrating the state of the semiconductor substrate according to the embodiment of the present invention.
  • FIG. 3 is a process chart showing a process of forming a protective film on the surface of the metal layer.
  • FIG. 4 is a perspective view showing a processing unit (batch type) for forming an insulating film on a semiconductor substrate.
  • FIG. 5 is a perspective view showing a cleaning apparatus having a batch processing unit incorporated therein.
  • FIG. 6 is a plan view schematically showing a cleaning processing unit of the manufacturing apparatus.
  • FIG. 7 is an overall view showing a single-wafer processing unit for forming an insulating film on a semiconductor substrate.
  • FIG. 8 is a plan view illustrating a manufacturing apparatus in which a single-wafer processing unit is incorporated.
  • 9A, 9B, 9C, and 9D are cross-sectional views of a semiconductor substrate for explaining a damascene process in a related invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION As an embodiment of a method of manufacturing a semiconductor device according to the present invention, a description First, the so-called single damascene process will be described with reference to FIGS. 1A, IB, 1C, 1D, 2A, and 2B.
  • Figures 1A to 1D show that a via hole is formed on the wiring (metal layer) routed into the n-th circuit formed on the substrate, The step of forming a connecting line (also referred to as a wiring in this embodiment) to be connected is shown.
  • reference numeral 21 denotes an n-th insulating film (interlayer insulating film) made of, for example, a fluorine-added carbon film (CF film) having a low dielectric constant
  • 22 denotes a wiring made of copper in the eleventh circuit.
  • a metal layer 23 is a line
  • 23 is a barrier layer for preventing diffusion of copper into the insulating film 21, and 24 is a protective film described later in detail.
  • FIG. 1A shows a state in which a first insulating film 31 is formed on an n-th stage circuit.
  • a first groove 32 which is a first concave portion is formed in the first insulating film 31 by etching using a pattern mask made of, for example, a photoresist. In this etching, the protective film 24 is also removed, as will be described later.
  • a first barrier layer 33 is formed on the surface of the substrate, that is, on the surfaces of the first insulating film 31 and the first groove 32 in order to prevent diffusion and oxidation of copper embedded in a later step.
  • the first barrier layer 33 forms the form by a process such as sputtering, for example, Ta 2 ⁇ 5 (tantalum oxide), TaN (tantalum nitride), etc. T i N (titanium nitride) is used.
  • sputtering for example, Ta 2 ⁇ 5 (tantalum oxide), TaN (tantalum nitride), etc.
  • T i N titanium nitride
  • the surface of the substrate is polished by the CMP process to remove the copper 34 and the barrier layer 33 above the first groove 32, and the copper 34 in the first groove 32 is removed. Is left to form the first metal layer 35.
  • a semiconductor wafer which is a substrate, is fixed on a turntable, rotated and pressed with a polishing cloth, and polishing is performed by both chemical and mechanical polishing while supplying a polishing liquid. It is a process.
  • a protective film 4 is formed on the first metal layer 35 as shown in FIG. 2B.
  • FIG. 3 is a process diagram showing a process of forming the protective film 4, in which, after burying copper (STEP 1), performing a CMP process (STEP 2), and then cleaning a dirty substrate by CMP (STEP 3). ) To remove particles. Subsequently, for example, a benzotriazole solution (chemical solution) is brought into contact, and, for example, the substrate is immersed in the chemical solution (ST EP 4) and dry. Here, benzotriazole forms a complex compound with copper 34 and adheres to the surface of copper 34, so washing (STEP 5) will wash away benzotriazole that has adhered to sites other than copper. Thereafter, drying (STEP 6) is performed, and as a result, a protective film 4 made of benzotriazole is formed on the copper 34 surface.
  • a benzotriazole solution chemical solution
  • ST EP 4 chemical solution
  • a second insulating film is formed on the substrate surface in the same manner as in FIG. 1A and thereafter, a groove is formed in this insulating film, and a second metal layer made of copper forming wiring of the (n + 1) -th circuit is formed.
  • the protective film 4 is made of benzotriazole, when the insulating film is etched to form a groove, the protective film 4 below the insulating film is also removed. In this case, for example, a fluorine-based gas (CF 4 ) is used as the etching gas.
  • CF 4 fluorine-based gas
  • the protective film 4 can be formed on the copper 34 by a simple process, and the protective film 4 is also etched when the insulating film 31 is etched. Becomes easier. In addition, since the protective film 4 remains and adheres only to the surface of the copper 34, no protective film is formed in the insulating film 31 and therefore does not affect the dielectric constant of the insulating film 31. . In order to form the protective film 4, it is also possible to use another complexing agent having a complex forming ability for a metal.
  • Other effective compounds include alicyclic alcohol compounds, sugars, aromatic phenol compounds, aromatic carboxylic acid compounds, aliphatic carboxylic acid compounds and derivatives thereof, aminopolycarboxylic acid compounds, phosphonic acid compounds, Examples thereof include alkanolamine compounds, aromatic cyclic amine compounds, and aliphatic amine compounds.
  • alicyclic alcohol compounds examples include 1,2-dihydroxycyclohexane.
  • sugars examples include sorbitol, sucrose, starch and the like.
  • aromatic phenol compounds include phenol, o-cresol, m-cresol, p-cresol, resorcinol, 2,3_pyridinediol, 4,6-dihydroxypyridine, m-ditrophenol, catechol, pyrogallol, etc. Is mentioned.
  • aromatic cyclic carboxylic acid compound include benzoic acid, o-toluic acid, m-toluic acid, p-toluic acid and the like.
  • Examples of the compound of the aliphatic carboxylic acid include formic acid, acetic acid, propionic acid, butyric acid, isobutyric acid, valeric acid, isovaleric acid, caproic acid, trimethylacetic acid, acrylic acid, and the like.
  • Examples of the derivative include an aliphatic carboxylic acid ester (for example, ethyl acetate), an aliphatic carboxylic acid amide (for example, propionamide), an aliphatic carboxylic anhydride (for example, acetic anhydride) and the like.
  • an aliphatic carboxylic acid ester for example, ethyl acetate
  • an aliphatic carboxylic acid amide for example, propionamide
  • an aliphatic carboxylic anhydride for example, acetic anhydride
  • aminopolycarboxylic acids examples include ethylenediaminetetraacetic acid (EDTA), 1,2-cyclohexanediaminetetraacetic acid (CyDTA), triethylenetetraamine hexaacetic acid (TTHA), and tri-triacetic acid (NTA). Is mentioned.
  • Examples of phosphonic acid compounds include methyldiphosphonic acid, aminotris, ethylidenephosphonic acid, 1-hydroxyethylidene-1,1-diphosphonic acid, 1-hydroxybutylidene-1,1-diphosphonic acid, and ethylaminobis (methylenephosphonic acid).
  • alkanolamine compounds examples include monoethanolamine and the like.
  • aromatic cyclic amine compound examples include aniline, 2-methylaniline and the like.
  • Examples of the aliphatic amine compound include methylamine, ethylamine, ethylenediamine, hydroxyamine, ethoxyamine, methylhydrazine and the like.
  • anthranilic acid o-hydroxyaniline, gallic acid, gallic acid ester and the like.
  • FIG. 4 is a diagram showing a processing unit.
  • a processing tank 5 filled with a chemical solution composed of benzotriazole and, for example, 50 wafers W are arranged in parallel in a vertical state.
  • a pair of gripping arms 51, 51 that can be opened and closed horizontally, and that support these gripping arms 51, 51 so that they can be moved in the horizontal and vertical directions.
  • an arm 52 that can be moved in the horizontal and vertical directions.
  • the gripping arms 51, 51 For gripping the wafer W by the gripping arms 51, 51, for example, 25 wafers are pushed up from below the wafer cassette (not shown) by a push-up member, and these wafers are collectively held by the gripping arms 51, 51. It is performed by grasping.
  • the gripping arms 51, 51 are divided into, for example, 25 pieces each, and 50 pieces are gripped by performing the above operation twice.
  • the wafer W is immersed in the processing tank 5 by lowering the gripping arms 51, 51 into the processing tank 5. Further, the processing tank 5 is provided with a flow path / pump so as to return an overflow to the processing tank 5 from the bottom, for example, but is omitted in the figure.
  • FIG. 5 shows an example in which this processing unit is incorporated in a semiconductor device manufacturing apparatus.
  • the entire apparatus includes a carry-in section 100 for accommodating a substrate to be processed before the cleaning processing, for example, a wafer, in a cassette unit, a cleaning processing section 200 for performing a wafer cleaning processing, and a wafer in the cassette unit for the cleaning processing. It is composed of three zones with a carry-out part 300 for taking out by means of a cradle.
  • the cleaning unit 200 includes a plurality of wafer transfer mechanisms along a line (X direction) connecting the loading unit 100 and the unloading unit 300.
  • a transfer section is constituted by the wafer holding arm and the wafer transfer mechanism.
  • Each of these wafer transfer mechanisms R1 to R3 includes the above-described gripping arms 51 and 51 and a support arm 52.
  • six processing tanks T1 to T6 are arranged along the X direction in the cleaning processing unit 200.
  • the wafer transfer mechanism R1 includes processing tanks Tl and ⁇ 2
  • the wafer transfer mechanism R2 is configured to handle the processing tanks T3 and T4
  • the wafer transfer mechanism R3 is configured to handle the processing tanks T5 and T6.
  • FIG. 6 is a plan view schematically showing the cleaning section 200.
  • the plurality of processing tanks are, for example, a tank for cleaning a wafer after CMP processing, a tank for cleaning a wafer with pure water, and a chemical solution containing benzotriazole.
  • Tank a tank for washing the chemicals with a cleaning liquid made of ⁇ ⁇ (isopropyl alcohol), a tank for cleaning with pure water, and a tank for drying wafers.
  • the tank on the upstream side of the processing tank corresponds to the first cleaning unit
  • the tank on the downstream side of the processing tank corresponds to the second cleaning unit.
  • a tank for cleaning and drying the gripping arms of the wafer transfer mechanisms Rl and R3 may be further provided.
  • the wafers W transferred from the loader unit 62 to the wafer transfer mechanisms (R1 to R3) are sequentially immersed in the processing tanks (T1 to T6), and Cleaning, removal of a protective film, and post-cleaning are performed sequentially to remove one ticicle.
  • the transfer of wafers between adjacent wafer transfer mechanisms is performed via an intermediate transfer table (not shown).
  • the empty cassette C from which the wafer has been taken out is sent to the unloading section 300 by a transfer mechanism (not shown).
  • a single-wafer processing unit that spins and processes wafers one by one may be used.
  • reference numeral 71 denotes a cup
  • reference numeral 72 denotes a spin chuck which rotates along a horizontal plane by a motor
  • reference numeral 73 denotes an elevating unit for raising and lowering the spin chuck 72
  • reference numeral 74 denotes a discharge pipe.
  • Reference numeral 75 denotes a nozzle provided at the tip of the supply pipe 76, which is gripped by the gripping arm 77.
  • This chemical coating unit also serves as, for example, a cleaning unit.
  • the cleaning brush 78 is brought into contact with the surface of the wafer W while rotating the wafer W by the spin chuck 72.
  • a cleaning liquid for example, pure water is supplied from the nozzle 75 to the center of the wafer W, and the wafer W is cleaned by the cleaning brush 78.
  • a chemical solution for forming a protective film is supplied to the center of the wafer W, and the solution is applied to the surface of the wafer W by so-called spin coating.
  • spin coating For nozzle replacement, attach to each of multiple supply pipes adjacent to cup 71. A plurality of nozzles are placed, and the gripping arm 77 holds one of the nozzles and carries the nozzle over the wafer W.
  • FIG. 8 is a schematic plan view of an example of a manufacturing apparatus incorporating the above-described single-wafer processing unit (a unit for applying and cleaning a chemical solution).
  • reference numeral 8 denotes a cassette station on which, for example, four wafer cassettes C are placed.
  • the wafer W in the wafer cassette C is taken out by the transfer arm 81, which is a self-contained transfer mechanism, that moves in the X, ⁇ , ⁇ (horizontal rotation), and ⁇ (vertical) directions, and is received by the intermediate transfer table 82. Passed.
  • a main arm 83 is provided on the rear side of the intermediate delivery table 82 at the traveling position, and the processing units 84 described above are provided side by side on both sides of the traveling path of the main arm 83. .
  • the wafer W on the intermediate transfer table 82 is carried into the processing unit 84 via the main arm 83, and the processing described above is performed.
  • the transfer section is constituted by the transfer arm 81, the intermediate transfer table 82, and the main arm 83.
  • both cleaning and application of a chemical solution for forming a protective film are performed in the processing unit 84, but a unit for removing particles with a cleaning brush, a unit for applying the chemical solution, and a unit for performing subsequent cleaning
  • a series of processes may be distributed to a plurality of units.
  • the chemical solution may be sprayed on the substrate by spraying.
  • the unit for forming the protective film By incorporating the unit for forming the protective film into the manufacturing apparatus as described above, the area occupied by the entire apparatus becomes smaller than when a protective film forming apparatus is separately provided, and the space in the clean room can be effectively utilized. In addition, since cleaning and formation of a protective film can be performed continuously, the throughput is high, and this is a high value-added cleaning device used in a system for performing a damascene process.
  • the metal used for the wiring is, for example, copper
  • a metal protective film (film) for preventing diffusion of copper ions from the surface of the copper wiring to the interlayer insulating film stannous chloride (S n C l 2), fluoroborate tin (S n (BF 4) 2 ), stannous sulfate (S n SO, nickel sulfate (n i SO, nickel chloride (n i C 1 2 ), nickel sulfamate (N i HS 0 3 NH 2 )
  • S n C l 2 stannous chloride
  • S n (BF 4) 2 fluoroborate tin
  • S n SO stannous sulfate
  • nickel sulfate nickel sulfate
  • nickel chloride n i C 1 2
  • nickel sulfamate Ni HS 0 3 NH 2
  • the substrate surface even in this case Contact the metal salt solution, then wash the substrate surface Thus, the processing is performed.
  • the protective film when the surface of the wiring metal if Re metal der becomes electrolessly plated state, for example, with stannous chloride (S n C l 2) solution, S the surface of the copper n- A Cu layer is formed, and the protection film prevents copper from diffusing into the insulating film.
  • the damascene process is not limited to the Sinda damascene process, and may be applied to a so-called dual damascene process in which the wiring of the (n + 1) th layer and the wiring in the via hole are simultaneously buried.
  • the metal layer is not limited to copper but may be platinum or gold, and the insulating film may be a Si ⁇ ⁇ 2 film or a Si OF film.
  • the reliability can be improved by preventing the diffusion of metal ions in the wiring embedding step using the damascene process, and the manufacturing process can be simplified.
  • the cleaning of the substrate and the formation of the protective film on the metal layer of the substrate can be performed continuously, so that the throughput can be improved and the equipment can be downsized.

Description

明 細 書 半導体装置の製造方法及び製造装置 技術分野
本発明は、 半導体装置内に配線される金属表面への保護膜を形成する技術に関 する。 背景技術
半導体デバイス （半導体装置） の性能向上の要請から近年ではアルミニウム線 に代わり銅線を用いる配線技術が注目されている。 銅はアルミニウムよりも低抵 抗であり、 エレクト口マイグレーション耐性 （EM耐性） に優れているという特 性を有する一方、 半導体基板内への拡散の可能性が高く、 また酸化され易いとい つた問題点を有している。 このため半導体装置内において多層構造をもって配線 される銅と層間絶縁膜 （以下絶縁膜と略す） との間にはバリアメタルや保護膜と 呼ばれる種々のバリァ材が用いられる。
以上のような銅の多層配線を実現する手法の一つとして、 ダマシンプロセス (damascene process) と呼ばれる工程があり、 その工程を図 9A， 図 9B， 図 9 C, 図 9Dに示す。 これらの図において符号 1 1は例えば S i〇2からなる第 1の 絶縁膜であり、 配線の埋め込み用に形成された凹部 12を含めた絶縁膜 1 1の表 面上を TaN、 T i Nなどのバリア材 （バリアメタル） 13で被覆し、 その上に 配線用の銅 （Cu) 14が埋め込まれる （図 9A) 。
基板表面を CMP (chemical mechanical polishing) と呼ばれる研磨プロセス により研磨して凹部 12以外の銅 14とバリア材 13とを取り除き、 更に凹部 1 2上方を塞ぐようにして保護膜であるシリコン窒化膜 （S i N膜という） 1 5を 設け、 その上に第 2の絶縁膜 16を形成する （図 9 B) 。 S i N膜 1 5は、 銅 1 4が第 2の絶縁膜 16に拡散するのを防止する役割をもっている。 そして図示し ないマスクを用いて絶縁膜 16をエッチングして第 2の溝 17を形成し （図 9 C) 、 更に溝 17内の S i N膜 1 5をエッチングし （図 9D) 、 この第 2の溝 1 7内に銅を埋め込み、 上述の工程を繰り返すことで多層構造を実現している。 しかし、 上述ダマシンプロセスにおいて保護膜として用いられる S 1 1^膜1 5 は、 誘電率が高く、 これが絶縁膜 1 1， 1 6間に残留してしまうため、 層間絶縁 膜として誘電率の低い材料を用いても、 層間絶縁膜全体として誘電率を上げてし まう欠点がある。
さらに、 この S i N膜を保護膜に用いると、 この S i N膜 1 5を取り除くため には 2回のエッチングが必要になってしまう。 即ち第 2の溝 1 7を形成するのに 先ず第 2の絶縁膜 1 6をエッチングし、 その後エッチングに用いる処理ガスの交 換等、 プロセス条件を変えて S i N膜l 5のエッチングを行わなければならない。 また S i N膜は C V D (chemi cal vapor depos i t i on) により形成される。 従って こうしたことから製造プロセス全体が複雑化するという問題がある。 発明の開示
本発明の目的は、 ダマシンプロセスを利用した配線の埋め込み工程において、 絶縁膜の誘電率を上げることなく且つ製造工程を簡略化できる半導体装置の製造 方法及び製造装置を提供することにある。
請求の範囲第 1項に係る発明は、 基板表面上の第 1の絶縁膜に第 1の凹部を形 成する工程と、 この第 1の凹部に金属拡散防止用のバリァ層を介して配線用の金 属を埋め込む工程と、 前記基板を研磨して前記第 1の凹部よりも上方側の金属を 除去して前記第 1の凹部内に第 1の金属層を残す工程と、 前記基板表面を、 前記 金属層に付着する物質の溶液に接触させ、 前記第 1の金属層の表面に前記物質か らなる金属拡散防止用の保護膜を形成する工程と、 前記基板表面に第 2の絶縁膜 を形成する工程と、 この第 2の絶縁膜における前記第 1の金属層の上方領域に第 2の凹部を形成する工程と、 前記第 1の金属層に接続される配線用の第 2の金属 層をバリア層を介して前記第 2の凹部に埋め込む工程とを備えていることを特徴 としている。
ここで、 保護膜は、 第 1の金属層の上に第 2の絶縁膜を形成したときに当該第 1の金属層から第 2の絶縁膜への金属の拡散を防止するためのものであるが、 こ の保護膜は、 基板表面に溶液を接触させることによって形成されるので、 保護膜 の形成工程が簡単になる。 また、 第 1の絶縁膜と第 2の絶縁膜の間において、 本 来保護膜を形成する必要のない第 1の金属層が形成されていない部分には保護膜 が形成されない。 従って、 保護膜が絶縁膜の誘電率に悪影響を及ぼすことを防止 することができる。 また、 この保護膜は第 2の絶縁膜にエッチングをほどこすと きに同時に除去することができるので、 エツチング工程を 2回する必要がなく、 工程を簡略化することができる。
請求の範囲第 2項に係る発明は、 前記基板表面を前記物質の溶液に接触させた 後、 前記基板表面を洗浄することを特徴としている。
請求の範囲第 3項に係る発明は、 前記溶液は、 有機物質の溶液であり、 当該有 機物質からなる金属拡散防止用の保護膜を形成することを特徴としている。
請求の範囲第 4項に係る発明は、 前記溶液は、 金属塩の溶液であり、 当該金属 塩を構成する金属からなる金属拡散防止用の保護膜を形成することを特徴として いる。
請求の範囲第 5項に係る発明は、 前記配線用の金属は銅であることを特徴とし ている。
請求の範囲第 6項に係る発明は、 前記基板を研磨して前記第 1の凹部よりも上 方側の金属を除去して前記第 1の凹部内に第 1の金属層を残す工程の後で、 前記 基板表面を、 前記金属層に付着する物質の溶液に接触させ、 前記第 1の金属層の 表面に前記物質からなる金属拡散防止用の保護膜を形成する工程の前に、 研磨さ れた基板上に付着しているパーティクルを除去する洗浄工程をさらに備えたこと を特徴としている。
請求の範囲第 7項に係る発明は、 基板上の絶縁膜の凹部に金属層が形成された 基板を収納して基板カセットが搬入される搬入部と、 基板の表面を洗浄するため の第 1洗浄ユニットと、 洗浄された基板に、 金属層に付着する物質の溶液を接触 させ、 金属層の表面に金属拡散防止用の保護膜を形成するための処理ユニットと、 前記搬入部に搬入された前記基板カセットから前記基板を取り出し、 前記ュニッ ト間を搬送するための搬送部とを備えたことを特徴としている。
請求の範囲第 8項に係る発明は、 処理ュニッ卜で処理された基板を洗浄液によ り洗浄するための第 2の洗浄ュニッ卜と、 ここで洗浄された基板を乾燥するため の乾燥ュニットをさらに備えたことを特徴としている。
請求の範囲第 9項に係る発明は、 前記第 1の洗浄ユニット、 前記処理ユニット、 前記第 2の洗浄ュニット及び前記乾燥ュニットは、 一連の複数の処理槽として構 成され、 前記搬送部がこれら複数の処理槽の間において基板を搬送するようにな されたことを特徴としている。
請求の範囲第 1 0項に係る発明は、 前記金属層は銅であることを特徴としてい る。 図面の簡単な説明
図 1 A， 図 1 B， 図 1 C , 図 1 Dは、 本発明の実施の形態における半導体基板 の状態を順次説明する断面図である。
図 2 A, 図 2 Bは、 本発明の実施の形態における半導体基板の状態を説明する 断面図である。
図 3は、 金属層表面に保護膜を形成する工程を示す工程図である。
図 4は、 半導体基板上に絶縁膜を作るための処理ユニット （バッチ式） を表す 斜視図である。
図 5は、 内部にバッチ式の処理ュニットを組み込んだ洗浄装置を表す斜視図で ある。
図 6は、 製造装置の洗浄処理部の概略を示す平面図である。
図 7は、 半導体基板上に絶縁膜を作るための枚葉式の処理ユニットを表す全体 図である。
図 8は、 内部に枚葉式の処理ュニットを組み込んだ製造装置を表す平面図であ る。
図 9 A, 図 9 B , 図 9 C， 図 9 Dは、 関連発明におけるダマシンプロセスを説 明するための半導体基板の断面図である。 発明を実施するための最良の形態 本発明における半導体装置の製造方法の実施の形態として、 説明の簡略化のた めにいわゆるシングルダマシン工程を例にとって図 1 A, 図 I B, 図 1 C, 図 1 D, 図 2A, 図 2 Bを用いて説明する。
図 1 Aないし図 1 Dは基板上に形成された n段目の回路中に引き回される配線 (金属層） の上にビアホールを形成して、 11 + 1段目の回路中の配線を接続する 接続線 （本実施の形態ではこれも配線と呼ぶ） を形成する工程を示している。 図 1 Aないし図 1 D中 21は例えば誘電率の低いフッ素添加カーボン膜 （CF膜） から成る n段目の絶縁膜 （層間絶縁膜） 、 22は 11段目の回路中の銅からなる配 線である金属層、 23は絶縁膜 2 1への銅の拡散を防止するためのバリア層、 2 4は、 後で詳述する保護膜である。 図 1 Aは n段目の回路の上に第 1の絶縁膜 3 1を形成した状態を示している。 先ず図 1 Bに示すようにこの第 1の絶縁膜 3 1 に例えばフォトレジストによるパターンマスクを用いてエッチングにより第 1の 凹部である第 1の溝 32を形成する。 このエッチングにおいては、 この点も後述 するが保護膜 24も除去される。
次に図 1 Cに示すように基板表面につまり第 1の絶縁膜 31及び第 1の溝 32 の表面に、 後工程で埋め込む銅の拡散及び酸化を防止するため、 第 1のバリア層 33を形成する。 この第 1のバリア層 33はスパッタリングなどの工程により形 成し、 例えば Ta2〇5 (酸化タンタル） ， TaN (窒化タンタル） ， T i N (窒化 チタン） などが用いられる。 そして図 1 Dに示すように基板表面に例えばスパッ タリングで銅を堆積させて第 1の溝 32へ銅 34が埋め込まれている。 しかる後 図 2 Aに示すように CM P工程によって基板表面を研磨して第 1の溝 32よりも 上方側の部分の銅 34及びバリア層 33を除去し、 第 1の溝 32内に銅 34が残 されて第 1の金属層 35が形成される。 CMP工程とは、 基板である半導体ゥェ ハを回転台上に固定して回転させると共に研磨布で押圧し、 研磨液を供給しなが ら化学的、 機械的の両研磨作用により研磨を行う工程である。 次いで、 図 2Bに 示すように第 1の金属層 35の上に保護膜 4を形成する。
図 3は、 保護膜 4の形成工程を示す工程図であり、 銅の埋め込み （STEP 1) を行った後、 CMP工程 （STEP 2) を行い、 その後 CMPにより汚れて いる基板を洗浄 （STEP 3) してパーティクルを除去する。 続いて例えばベン ゾトリアゾ一ル溶液 （薬液） を接触させ、 例えば基板を前記薬液中に浸漬 （ST E P 4 ) し、 乾燥させる。 ここでべンゾトリアゾールは銅 3 4と錯化合物を作り、 銅 3 4表面に付着するので、 洗浄 （S T E P 5 ) すると銅以外の部位に付着して いるべンゾトリアゾ一ルは洗い流される。 その後乾燥 （S T E P 6 ) を行い、 結 果として銅 3 4表面にベンゾトリアゾールからなる保護膜 4が形成される。
その後は、 図 1 A以降と同様に基板表面に第 2の絶縁膜を形成し、 この絶縁膜 に溝を形成して n + 1段目の回路の配線をなす銅からなる第 2の金属層を形成す る。 保護膜 4はべンゾトリアゾ一ルからなるため、 絶縁膜をエッチングして溝を 形成するときに、 絶縁膜の下の保護膜 4も同時に除去される。 この場合、 エッチ ングガスとしては例えばフッ素系ガス （C F 4) が用いられる。
上述実施の形態によれば銅 3 4の上に保護膜 4を簡単な工程で形成することが でき、 また絶縁膜 3 1のエッチングのときに併せて保護膜 4もエッチングされる ので、 ダマシン工程が簡単になる。 また保護膜 4は、 銅 3 4の表面にのみ残存し て付着するので、 絶縁膜 3 1中には保護膜は形成されず、 従って絶縁膜 3 1の誘 電率に影響を与えることもない。 なお保護膜 4を形成するためには、 金属に対し て錯形成能力を有する他の錯化剤を用いることも可能である。
例えば銅 3 4表面から絶縁膜 3 1中への銅イオンの拡散を防止する錯化剤とし ては、 銅 3 4に対し高い錯形成能力を持つ前述のベンゾトリアゾールの他、 o— トリルトリアゾール、 p—トリルトリアゾ一ル等が挙げられる。
この他の有効な化合物として脂環式アルコール化合物、 糖類、 芳香環式フエノ ール化合物、 芳香環式カルボン酸化合物、 脂肪族カルボン酸化合物およびその誘 導体、 アミノポリカルボン酸化合物、 ホスホン酸化合物、 アルカノ一ルァミン化 合物、 芳香環式ァミン化合物、 脂肪族ァミン化合物等が挙げられる。
脂環式アルコール化合物の例としては 1 , 2—ジヒドロキシシクロへキサン等が挙 げられる。
糖類の例としては、 ソルビトール、 ショ糖、 デンプン等が挙げられる。
芳香環式フエノール化合物の例としては、 フエノール、 o—クレゾール、 m— クレゾール、 p—クレゾール、 レゾルシノール、 2, 3_ピリジンジオール、 4, 6— ジヒドロキシピリジン、 m—二トロフエノール、 カテコール、 ピロガロール等が 挙げられる。 芳香環式カルボン酸化合物の例としては、 安息香酸、 o —トルィル酸、 m—ト ルイル酸、 p—トルィル酸等が挙げられる。
脂肪族カルボン酸の化合物の例としては、 ギ酸、 酢酸、 プロピオン酸、 酪酸、 イソ酪酸、 吉草酸、 イソ芳草酸、 カブロン酸、 トリメチル酢酸、 アクリル酸等が 挙げられる、
またその誘導体の例として脂肪族カルボン酸エステル （一例、 酢酸ェチルエス テル） 、 脂肪族カルボン酸アミド （一例、 プロピオン酸アミド） 、 脂肪族カルボ ン酸無水物 （一例、 無水酢酸） 等が挙げられる。
アミノポリカルボン酸の例としては、 エチレンジァミン四酢酸 （E D T A) 、 1 , 2—シクロへキサンジァミン四酢酸 （C y D T A) 、 トリエチレンテトラアミン 六酢酸 （T T H A) 、 二トリ口三酢酸 （N T A) 等が挙げられる。
ホスホン酸化合物の例としては、 メチルジホスホン酸、 アミノトリス、 ェチリ デンホスホン酸、 1—ヒドロキシェチリデン—1, 1ジホスホン酸、 1—ヒドロキシブ チリデン— 1， 1—ジホスホン酸、 ェチルァミノビス （メチレンホスホン酸） 、 ドデ シルァミノビス （メチレンホスホン酸） 、 二トリロトリス （メチレンホスホン 酸） 、 エチレンジァミンビス （メチレンホスホン酸） 、 エチレンジアミンテトラ キス （メチレンホスホン酸） 、 へキセンジァミンテトラキス （メチレンホスホン 酸） 、 ジエチレントリアミンペン夕 （メチレンホスホン酸） 、 或いはこれらのァ ンモニゥム塩、 アルカリ金属塩からなる化合物等が挙げられる。
アルカノールァミン化合物の例としては、 モノエタノールァミン等が挙げられ る。
芳香環式ァミン化合物の例としては、 ァニリン、 2—メチルァニリン等が挙げら れる。
脂肪族ァミン化合物の例としては、 メチルァミン、 ェチルァミン、 エチレンジ ァミン、 ヒドロキシァミン、 エトキシァミン、 メチルヒドラジン等が挙げられる。 以上の化合物の他に、 アントラニール酸、 o—ヒドロキシァ二リン、 没食子酸、 没食子酸エステル等が挙げられる。
なおこれらは単独で、 または 2種以上を組み合わせて用いることができる。 ここで以下にゥェハ上の銅層の表面にベンゾトリァゾ一ルを付着させるための 装置についてバッチ式の処理ュニットを例にとって説明する。 図 4は処理ュニッ トを示す図であり、 この処理ユニット U 1は、 ベンゾトリアゾールからなる薬液 が満たされた処理槽 5と、 例えば 5 0枚のウェハ Wを各々垂直の状態でかつ並列 に並べた状態で一括して側方から把持する、 横に開閉自在な一対の把持アーム 5 1 , 5 1と、 この把持アーム 5 1， 5 1を支持し、 横方向及び上下方向に移動で きる支持アーム 5 2と、 を備えている。
把持アーム 5 1， 5 1によるウェハ Wの把持については、 例えば図示しないゥ ェハカセッ卜の下方側から突き上げ部材により 2 5枚のウェハを突き上げ、 これ らウェハを把持アーム 5 1， 5 1により一括して把持することによって行われる。 なお把持アーム 5 1， 5 1は例えば 2 5枚ずつ 2分割されており、 上述の操作を 2回行って 5 0枚把持する。 そして把持アーム 5 1， 5 1を処理槽 5内に降下さ せることによりウェハ Wが処理槽 5内に浸漬される。 また処理槽 5はオーバ一フ ロー分を処理槽 5内に例えば底部から戻すように流路ゃポンプが設けられている が図では省略してある。
図 5はこの処理ュニットを半導体装置の製造装置内に組み込んだ例を示してい る。 装置全体は、 洗浄処理前の被処理基板例えばウェハをカセット単位で収容す る搬入部 1 0 0と、 ウェハの洗浄処理が行われる洗浄処理部 2 0 0と、 洗浄処理 後のウェハをカセット単位で取り出すための搬出部 3 0 0との 3つのゾーンによ つて構成されている。
搬入部 1 0 0では、 例えば 2 5枚のウェハが収容されてカセット Cが外部から カセット搬送手段 6 0により待機部 6 1に一旦搬入された後、 ローダ部 6 2に搬 送され、 ここで図では見えないウェハ把持機構 （把持アーム） によりカセット C 内のウェハが中間保持部に移し変えられる。 洗浄処理部 2 0 0では、 搬入部 1 0 0と搬出部 3 0 0とを結ぶライン （X方向） に沿って複数台のウェハ搬送機構
(図では便宜上 3台のウェハ搬送機構 R 1〜R 3 ) が設けられている。 なお前記 ウェハ把持アーム及びウェハ搬送機構により搬送部が構成される。 これらウェハ 搬送機構 R 1〜R 3は既述の把持アーム 5 1 , 5 1と支持アーム 5 2とからなる ものである。 また洗浄処理部 2 0 0には図の例では 6個の処理槽 T 1〜T 6が X 方向に沿って配列されており、 例えばウェハ搬送機構 R 1は処理槽 T l , Τ 2を、 ウェハ搬送機構 R 2は処理槽 T 3， T 4を、 ウェハ搬送機構 R 3は処理槽 T 5 , T 6を受け持つように構成されている。 図 6は洗浄処理部 2 0 0の概略を示す平 面図である。
前記複数の処理槽 （便宜上 T 1〜T 6で示した槽） は、 C M P処理を終えたゥ ェハを例えば洗浄する槽、 次いでウェハを純水で洗浄する槽、 ベンゾトリァゾー ルからなる薬液の入った処理槽、 その薬液を Ι Ρ Α (イソプロピルアルコール） からなる洗浄液で洗浄する槽、 純水で洗浄する槽、 ウェハを乾燥するための槽に 割り当てられる。 この例では処理槽の前段側の槽が第 1の洗浄ュニットに相当し、 処理槽の後段側の槽が第 2の洗浄ュニッ卜に相当する。 なおこの他ウェハ搬送機 構 R l， R 3の把持アームを洗浄、 乾燥するための槽が更に設けられることもあ る。
このような製造装置において、 ローダ部 6 2からウェハー搬送機構 （R 1〜R 3 ) に受け渡されたウェハ Wは、 処理槽 （T 1〜T 6 ) 内に順次浸潰されて、 ノ' 一ティクル除去のための洗浄、 保護膜の付着、 後洗浄といった処理が順次行われ る。 なお隣接するウェハ搬送機構間のウェハの受け渡しは、 図示しない中間受け 渡し台を介して行われる。 なおウェハが取り出された後の空のカセット Cは、 図 示しない搬送機構によって搬出部 3 0 0側に送られる。
以上においてウェハ上に前記保護膜を形成する処理ユニットとしては、 例えば 図 7に示すように、 ウェハをスピンさせて 1枚ずつ処理する枚葉式の処理ュニッ トでもよい。 図 7において 7 1はカップ、 7 2はモ一夕 Μにより水平面に沿って 回転するスピンチャック、 7 3はスピンチャック 7 2を昇降させる昇降部、 7 4 は排出管である。 また 7 5は供給管 7 6の先端に設けられたノズルであり、 把持 アーム 7 7により把持されている。 この薬液塗布ュニットは例えば洗浄ュニット も兼用しており、 ウェハ Wがスピンチャック 7 2に保持された後、 スピンチヤッ ク 7 2によりウェハ Wを回転させながら洗浄ブラシ 7 8をウェハ W表面に接触さ せ、 ノズル 7 5からウェハ W中心部に洗浄液例えば純水を供給して、 洗浄ブラシ 7 8によりウェハ Wを洗浄する。 次いで保護膜形成用の薬液をウェハ W中心部に 供給し、 いわゆるスピンコーティングによりウェハ W表面へ塗布を行う。 なおノ ズルの交換については、 カップ 7 1に隣接して、 複数の供給管に夫々取り付けら れた複数のノズルが置かれており、 把持アーム 7 7がそれらノズルの中から 1個 のノズルを把持してウェハ Wの上方に搬送することによって行われる。
図 8に上述の枚葉式の処理ユニット （薬液塗布及び洗浄を行うユニット） を組 み込んだ製造装置の一例の概略平面図を示す。 この装置において、 8はカセット ステーションであり、 例えば 4個のウェハカセット Cが載置される。 ウェハカセ ット C内のウェハ Wは、 X、 Υ、 Θ (水平回転） 、 Ζ (鉛直方向） 方向に移動自 在な搬送機構である受け渡しアーム 8 1により取り出されて中間受け渡し台 8 2 に受け渡される。 この中間受け渡し台 8 2の奥側にはメインアーム 8 3が走行自 在に設けられ、 このメインアーム 8 3の走行路の両側には、 既述の処理ユニット 8 4が並んで設けられている。 中間受け渡し台 8 2上のウェハ Wはメインアーム 8 3を介して処理ユニット 8 4に搬入され、 既述の処理がされる。 この例では受 け渡しアーム 8 1、 中間受け渡し台 8 2及びメインアーム 8 3により搬送部が構 成される。 なおこの例では処理ユニット 8 4にて洗浄、 保護膜形成用の薬液塗布 の両方を行わせているが、 洗浄ブラシでパーティクルを除去するユニット、 前記 薬液に塗布するユニット、 その後の洗浄を行うユニット、 といった具合に一連の 処理を複数のュニッ卜に分散させてもよい。 前記薬液を基板に接触させる手法と しては、 スプレーにより薬液を基板に吹き付けてもよい。
以上のように保護膜を形成するュニットを製造装置の中に組み込むことにより、 保護膜の形成装置を別途設ける場合に比べて装置全体の占有領域が小さくなり、 クリーンルームのスペースを有効に活用できる。 また洗浄、 保護膜の形成を連続 して行えるのでスループットが高く、 ダマシンプロセスを実施するシステムに用 いる洗浄装置として、 付加価値の高いものになる。
また本発明において、 配線に使用される金属が例えば銅である場合、 銅配線表 面から層間絶縁膜への銅イオンの拡散を防止するための金属保護膜 （皮膜） を形 成する手法としては、 第一塩化錫 （S n C l 2) 、 ホウフッ化錫 （S n ( B F 4) 2) , 硫酸第一錫 （S n S O 、 硫酸ニッケル （N i S O 、 塩化ニッケル （N i C 1 2) 、 スルファミン酸ニッケル （N i H S 03N H2) 等の比較的容易に銅との合金を 形成しやすい成分を含有する化合物を銅表面に接触させることが望ましい。 この 場合においても基板表面に金属塩溶液を接触させ、 次いで基板表面を洗浄するよ うにして処理が行われる。 保護膜の形成については、 配線金属の表面が金属であ れば無電解メツキされた状態となり、 例えば第一塩化錫 （S n C l 2) 溶液を用い た場合、 銅の表面に S n— C u層が形成され、 この保護膜により銅の絶縁膜への 拡散が防止される。
またダマシンプロセスは、 シンダルダマシンに限らず、 n + 1層目の配線とビ ァホール内の配線とを同時に埋め込むいわゆるデュアルダマシン工程に適用して もよい。 更にまた金属層としては銅に限らず白金や金などであってもよいし、 絶 縁膜としては、 S i〇2膜や S i O F膜などであってもよい。
以上のように本発明の製造方法によれば、 ダマシンプロセスを利用した配線の 埋め込み工程において金属イオンの拡散を防ぐことにより信頼性を向上させ、 且 つ製造工程を簡略化できる。 また本発明の製造装置によれば、 基板の洗浄と基板 の金属層上の保護膜の形成とを連続して行うことができ、 スループッ卜の向上、 設備の小型化を図れる。

Claims

請 求 の 範 囲
1 . 基板表面上の第 1の絶縁膜に第 1の凹部を形成する工程と、
この第 1の凹部に金属拡散防止用のバリア層を介して配線用の金属を埋め込む 工程と、
前記基板を研磨して前記第 1の凹部よりも上方側の金属を除去して前記第 1の 凹部内に第 1の金属層を残す工程と、
前記基板表面を、 前記金属層に付着する物質の溶液に接触させ、 前記第 1の金 属層の表面に前記物質からなる金属拡散防止用の保護膜を形成する工程と、 前記基板表面に第 2の絶縁膜を形成する工程と、
この第 2の絶縁膜における前記第 1の金属層の上方領域に第 2の凹部を形成す る工程と、
前記第 1の金属層に接続される配線用の第 2の金属層をバリア層を介して前記 第 2の凹部に埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
2 . 前記基板表面を前記物質の溶液に接触させた後、 前記基板表面を洗浄す ることを特徴とする請求の範囲第 1項に記載の半導体装置の製造方法。
3 . 前記溶液は、 有機物質の溶液であり、 当該有機物質からなる金属拡散防 止用の保護膜を形成することを特徴とする請求の範囲第 1項又は第 2項に記載の 半導体装置の製造方法。
4 . 前記溶液は、 金属塩の溶液であり、 当該金属塩を構成する金属からなる 金属拡散防止用の保護膜を形成することを特徴とする請求の範囲第 1項又は第 2 項に記載の半導体装置の製造方法。
5 . 前記配線用の金属は銅であることを特徴とする請求の範囲第 1項又は第 2項に記載の半導体装置の製造方法。
6 . 前記基板を研磨して前記第 1の凹部よりも上方側の金属を除去して前記 第 1の凹部内に第 1の金属層を残す工程の後で、
前記基板表面を、 前記金属層に付着する物質の溶液に接触させ、 前記第 1の金 属層の表面に前記物質からなる金属拡散防止用の保護膜を形成する工程の前に、 研磨された基板上に付着しているパーテイクルを除去する洗浄工程をさらに備 えたことを特徴とする請求の範囲第 1項又は第 2項に記載の半導体装置の製造方 法。
7 . 基板上の絶縁膜の凹部に金属層が形成された基板を収納した基板カセッ トが搬入される搬入部と、
基板の表面を洗浄するための第 1洗浄ュニットと、
洗浄された基板に、 金属層に付着する物質の溶液を接触させ、 金属層の表面に 金属拡散防止用の保護膜を形成するための処理ユニットと、
前記搬入部に搬入された前記基板カセットから前記基板を取り出し、 前記ュニ ット間を搬送するための搬送部と、
を備えたことを特徴とする半導体装置の製造装置。
8 . 処理ュニットで処理された基板を洗浄液により洗浄するための第 2の洗 浄ュニッ卜と、
ここで洗浄された基板を乾燥するための乾燥ユニットと、
をさらに備えたことを特徴とする請求の範囲第 7項に記載の半導体装置の製造装 置。
9 . 前記第 1の洗浄ュニット、 前記処理ュニット、 前記第 2の洗浄ュニット 及び前記乾燥ユニットは、 一連の複数の処理槽として構成され、 前記搬送部がこ れら複数の処理槽の間において基板を搬送するようになされたことを特徴とする 請求の範囲第 8項に記載の半導体装置の製造装置。
1 0 . 前記金属層は銅であることを特徴とする請求の範囲第 7項ないし第 9 項のいずれかに記載の半導体装置の製造装置。
PCT/JP2000/003544 1999-06-01 2000-06-01 Procede de fabrication de dispositif a semiconducteur et appareil de fabrication associe WO2000074128A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001500328A JP4972257B2 (ja) 1999-06-01 2000-06-01 半導体装置の製造方法
KR1020017015451A KR20020019056A (ko) 1999-06-01 2000-06-01 반도체 장치의 제조 방법 및 제조 장치
US09/658,193 US6838370B1 (en) 1999-06-01 2000-09-08 Method of manufacturing semiconductor device and manufacturing apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15405599 1999-06-01
JP11/154055 1999-06-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/658,193 Continuation US6838370B1 (en) 1999-06-01 2000-09-08 Method of manufacturing semiconductor device and manufacturing apparatus

Publications (1)

Publication Number Publication Date
WO2000074128A1 true WO2000074128A1 (fr) 2000-12-07

Family

ID=15575934

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2000/003544 WO2000074128A1 (fr) 1999-06-01 2000-06-01 Procede de fabrication de dispositif a semiconducteur et appareil de fabrication associe

Country Status (5)

Country Link
US (1) US6838370B1 (ja)
JP (1) JP4972257B2 (ja)
KR (1) KR20020019056A (ja)
TW (1) TW473812B (ja)
WO (1) WO2000074128A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209800A (ja) * 2004-01-21 2005-08-04 Fujitsu Ltd 半導体装置の製造方法
JP2006128311A (ja) * 2004-10-27 2006-05-18 Nippon Zeon Co Ltd フルオロカーボン膜用洗浄剤組成物

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6592433B2 (en) * 1999-12-31 2003-07-15 Intel Corporation Method for defect reduction
EP1405336A2 (en) * 2000-12-04 2004-04-07 Ebara Corporation Substrate processing method
KR100979719B1 (ko) * 2003-07-18 2010-09-03 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
JP2005044910A (ja) * 2003-07-24 2005-02-17 Ebara Corp 配線形成方法及び配線形成装置
JP4041785B2 (ja) * 2003-09-26 2008-01-30 松下電器産業株式会社 半導体装置の製造方法
US6867073B1 (en) * 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US20050255642A1 (en) * 2004-05-11 2005-11-17 Chi-Wen Liu Method of fabricating inlaid structure
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
EP1898455B1 (en) * 2005-06-20 2013-05-15 Tohoku University Process for producing an interlayer insulating film
DE102005057061B3 (de) 2005-11-30 2007-06-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht
KR100755670B1 (ko) 2006-04-03 2007-09-05 삼성전자주식회사 반도체 소자의 제조 방법
US7964496B2 (en) * 2006-11-21 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Schemes for forming barrier layers for copper in interconnect structures
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法
US7687877B2 (en) * 2008-05-06 2010-03-30 International Business Machines Corporation Interconnect structure with a mushroom-shaped oxide capping layer and method for fabricating same
US20110081500A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
CN113604154B (zh) * 2021-07-09 2022-07-12 万华化学集团电子材料有限公司 一种钨插塞化学机械抛光液、制备方法及其应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315331A (ja) * 1992-05-12 1993-11-26 Hitachi Ltd 半導体装置の製造方法及び洗浄装置
JPH0864594A (ja) * 1994-08-18 1996-03-08 Sumitomo Metal Ind Ltd 配線の形成方法
JPH10163208A (ja) * 1996-11-28 1998-06-19 Ind Technol Res Inst 半導体基板上に極小スケールのＣｕ相互接続金属を形成する方法及び装置
JPH10229084A (ja) * 1997-02-14 1998-08-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の配線構造およびその製造方法
EP0903774A2 (en) * 1997-09-17 1999-03-24 Ebara Corporation Substrate plating apparatus

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040500B2 (ja) * 1991-02-14 2000-05-15 松下電器産業株式会社 半導体装置の製造方法
JPH06333944A (ja) * 1993-05-25 1994-12-02 Nippondenso Co Ltd 半導体装置
JPH07142476A (ja) * 1993-11-12 1995-06-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3397501B2 (ja) * 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
KR960005765A (ko) * 1994-07-14 1996-02-23 모리시다 요이치 반도체 장치의 배선형성에 이용하는 무전해 도금욕 및 반도체 장치의 배선성형방법
JPH1083980A (ja) * 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置の製造方法
JP3119188B2 (ja) * 1997-01-28 2000-12-18 日本電気株式会社 半導体装置
JP3415387B2 (ja) * 1997-02-18 2003-06-09 株式会社東芝 半導体装置およびその製造方法
JP3287392B2 (ja) * 1997-08-22 2002-06-04 日本電気株式会社 半導体装置およびその製造方法
JPH11154653A (ja) * 1997-09-17 1999-06-08 Ebara Corp 基板メッキ装置
JPH11204523A (ja) * 1998-01-07 1999-07-30 Toshiba Corp 半導体装置の製造方法
JP3111979B2 (ja) * 1998-05-20 2000-11-27 日本電気株式会社 ウエハの洗浄方法
US6153521A (en) * 1998-06-04 2000-11-28 Advanced Micro Devices, Inc. Metallized interconnection structure and method of making the same
US6323131B1 (en) * 1998-06-13 2001-11-27 Agere Systems Guardian Corp. Passivated copper surfaces
JP2000040679A (ja) * 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
US6150257A (en) * 1998-08-28 2000-11-21 Micron Technology, Inc. Plasma treatment of an interconnect surface during formation of an interlayer dielectric
US6350687B1 (en) * 1999-03-18 2002-02-26 Advanced Micro Devices, Inc. Method of fabricating improved copper metallization including forming and removing passivation layer before forming capping film

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315331A (ja) * 1992-05-12 1993-11-26 Hitachi Ltd 半導体装置の製造方法及び洗浄装置
JPH0864594A (ja) * 1994-08-18 1996-03-08 Sumitomo Metal Ind Ltd 配線の形成方法
JPH10163208A (ja) * 1996-11-28 1998-06-19 Ind Technol Res Inst 半導体基板上に極小スケールのＣｕ相互接続金属を形成する方法及び装置
JPH10229084A (ja) * 1997-02-14 1998-08-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の配線構造およびその製造方法
EP0903774A2 (en) * 1997-09-17 1999-03-24 Ebara Corporation Substrate plating apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209800A (ja) * 2004-01-21 2005-08-04 Fujitsu Ltd 半導体装置の製造方法
JP2006128311A (ja) * 2004-10-27 2006-05-18 Nippon Zeon Co Ltd フルオロカーボン膜用洗浄剤組成物
JP4604647B2 (ja) * 2004-10-27 2011-01-05 日本ゼオン株式会社 フルオロカーボン膜用洗浄剤組成物

Also Published As

Publication number Publication date
US6838370B1 (en) 2005-01-04
KR20020019056A (ko) 2002-03-09
JP4972257B2 (ja) 2012-07-11
TW473812B (en) 2002-01-21

Similar Documents

Publication Publication Date Title
JP4972257B2 (ja) 半導体装置の製造方法
JP4875492B2 (ja) 無電解堆積のための装置
JP3395696B2 (ja) ウェハ処理装置およびウェハ処理方法
US6615854B1 (en) Wafer cleaning apparatus
JP4261931B2 (ja) 無電解めっき装置および無電解めっき後の洗浄方法
KR102591585B1 (ko) 기판 처리 장치, 기판 처리 방법 및 기억 매체
WO2005071138A1 (ja) 基板処理方法及び触媒処理液及び基板処理装置
KR101283307B1 (ko) 호환성 화학물을 이용하는 기판 브러시 스크러빙과 근접 세정-건조 시퀀스, 근접 기판 준비 시퀀스, 및 이를 구현하기 위한 방법, 장치, 및 시스템
US20060003570A1 (en) Method and apparatus for electroless capping with vapor drying
US7067015B2 (en) Modified clean chemistry and megasonic nozzle for removing backside CMP slurries
US6360756B1 (en) Wafer rinse tank for metal etching and method for using
JP2006016684A (ja) 配線形成方法及び配線形成装置
US20050274393A1 (en) Wafer clean process
JP2003203900A (ja) ウェハ処理装置およびウェハ処理方法
JP2004300576A (ja) 基板処理方法及び基板処理装置
JP2003124316A (ja) 半導体装置の製造方法及び処理液
KR102617194B1 (ko) 도금 처리 방법, 도금 처리 장치 및 기억 매체
JP2001077072A (ja) 基板の洗浄方法
JP2010034211A (ja) 半導体ウェーハ並びにその洗浄装置及びその洗浄方法
JP2007126756A (ja) 無電解めっき装置及び無電解めっき方法
JP3998426B2 (ja) 基板処理方法
JP3810572B2 (ja) 基板洗浄方法及び装置
JP2000109999A (ja) 基板メッキ装置
TW202025269A (zh) 基板處理裝置及基板處理方法
JP2008263003A (ja) 基板処理方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 09658193

Country of ref document: US

AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
ENP Entry into the national phase

Ref country code: JP

Ref document number: 2001 500328

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 1020017015451

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020017015451

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1020017015451

Country of ref document: KR

122 Ep: pct application non-entry in european phase