WO2001037343A1 - Circuit configuration for protecting semi-conductor circuits against polarity reversal - Google Patents

Circuit configuration for protecting semi-conductor circuits against polarity reversal Download PDF

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WO2001037343A1
WO2001037343A1 PCT/DE2000/003591 DE0003591W WO0137343A1 WO 2001037343 A1 WO2001037343 A1 WO 2001037343A1 DE 0003591 W DE0003591 W DE 0003591W WO 0137343 A1 WO0137343 A1 WO 0137343A1
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Definitions

  • the invention relates to a circuit arrangement for reverse polarity protection of semiconductor circuits with the features mentioned in the preamble of / claim 1.
  • the circuit arrangement according to the invention with the features mentioned in / claim 1 offers the advantage that a reverse polarity protection of the circuit arrangement can be achieved with simultaneous use as a bidirectional switch.
  • the blocking capacity of the switching transistor can be reduced to the necessary minimum, so that it has an optimized forward resistance.
  • a charge carrier region with increased charge carrier doping is integrated within the common charge carrier region of the switching transistor and the polarity reversal protection transistor in the region of the switching transistor. This additional, more highly doped charge carrier area in the area of the switching transistor ensures that this more highly doped charge carrier area leads on the one hand to lowering the blocking resistance of the switching transistor, and on the other hand a forward resistance is reduced when a current flows due to the increased conductivity of the more doped charge carrier area.
  • this higher doped charge carrier region is obtained within the common charge carrier region of the two transistors by charge carrier implantation during the manufacturing process.
  • the barrier strength and thus the forward resistance can be optimally adjusted by appropriate masking and doping concentration.
  • the charge carrier region with the higher charge carrier doping is in the vicinity of the drain connection of the switching transistor.
  • a second charge carrier area with higher charge carrier doping is provided for this first charge carrier area with higher charge carrier doping. This enables an improved setting of the minimum necessary blocking strength and thus a further reduction in the forward resistance. borrowed. It can preferably also be provided that only the second charge carrier area with higher charge carrier doping is provided.
  • Figure 1 is a schematic view of the circuit arrangement according to the invention.
  • Figure 6 shows a circuit arrangement according to the invention in a second embodiment
  • FIG. 13 shows a circuit arrangement according to the invention in a third embodiment variant
  • FIG. 13 manufacturing steps to achieve the 14 to 17 circuit arrangement according to Figures 13 and Figures various layouts of MOS control heads 18 to 20 of the transistors of the circuit arrangement.
  • FIG. 1 shows a circuit arrangement 10 which comprises a first DMOS transistor 12 and a second DMOS transistor 14.
  • the transistors 12 and 14 are monolithically integrated in a common component 16.
  • the transistor 12 is designed as a switching transistor, while the transistor 14 forms a reverse polarity protection transistor.
  • the monolithically integrated component 16 comprises a drift region 18 with a first charge carrier doping (for example n-doped).
  • Load carrier regions 20 or 20 ′ with a charge carrier doping opposite to the first charge carrier doping (in the example p-doped) are integrated into the drift region 18.
  • Additional charge carrier areas 22 and 22 'of the same charge carrier type are integrated in the charge carrier areas 20 and 20'. However, these have a higher doping (in the example p + -doped).
  • charge carrier regions 24 and 24 ' are provided which have the same charge carrier doping as the drift region 18 (in the example n ⁇ -doped).
  • the drift region 18 is arranged on a substrate region 26 which corresponds to the same charge carrier type as the drift region 18, but has a higher doping (in the example n + -doped).
  • the substrate region 26 has a metallization 28 Mistake.
  • the metallization 28 forms drain connections 30 and 32 of the transistors 14 and 12, respectively.
  • the charge carrier region 20 and the charge carrier region 24 are electrically conductively connected to a common metallization 34.
  • the metallization 34 forms a source connection of the transistor 14.
  • the charge carrier regions 22 ′ and 24 ′ are likewise connected to a common metallization 36, which forms a source connection of the transistor 12.
  • a further metallization 38 is arranged on the drift region 18 via an oxide (not shown). The metallization 38 forms a gate connection of the transistor 12.
  • a metallization 40 is likewise arranged over an oxide layer (not shown) on the drift region 18 and forms a gate connection of the transistor 12. Due to the construction of the circuit arrangement 10 explained, the transistors 12 and 14 form anti-serial DMOS switches. transistors.
  • the source terminal 36 of the transistor 12 is connected to an electrical consumer 42 to be switched, which on the other hand is connected to ground 45.
  • the source connection 34 is connected to a supply voltage Uj ⁇ , which forms the operating voltage of the electrical consumer 42.
  • the circuit arrangement 10 is integrated into an overall circuit, for example within a control unit of a motor vehicle, in which a further supply voltage U] is available for further electrical consumers, not shown. It is assumed here that U] _ is greater than U ⁇ , and U ] _ - U ⁇ is greater than U ⁇ , and L is greater than 0 volts.
  • a charge carrier region 44 is integrated into the drift region 18, which comprises charge carriers of the same type as the drift region 18, but has a higher charge carrier doping (in the example n + -doped).
  • the charge carrier region 44 extends over a height h which is less than the height of the drift region 18 between the substrate region 26 and the charge carrier region 20 '.
  • a height h. 2 of the drift region 18 between the substrate region 26 and the charge carrier region 20 is selected so that the transistor 14 can block the voltage U ⁇ - U ⁇ .
  • the transistor 14 acts as a polarity reversal protection transistor, which has a blocking resistance which is sufficient to block the voltage Ul - U j ⁇ occurring as large as possible.
  • the charge carrier region 44 is arranged in the region of the transistor 12. If the supply voltages mentioned are such that 0 volt is less than U ⁇ - U ⁇ less than U ⁇ , the charge carrier region 44 would have to be integrated in the region of the transistor 14 in the drift region 18. For other polarities of the supply voltages U ⁇ or U ⁇ with respect to ground, the arrangement of the charge carrier region 44 is to be chosen accordingly in the region of the transistor 12 or the transistor 14. Further circuit components, not shown, are integrated in the component 16. This applies in particular to a control circuit for transistors 12 and 14 and a so-called gate protection circuit for overvoltage protection of gate connections 38 and 40, respectively.
  • the electrical consumer 42 is to be connected to the supply voltage U ⁇ .
  • the gate terminal 38 is placed at a potential which is greater than U ⁇ .
  • the gate terminal 40 of the transistor 12 is set to a potential which is greater than the voltage UL at the electrical consumer 42. It is thereby achieved that a MOS channel is formed below the gate connection 38 in the charge carrier region 20. A channel is likewise formed in the charge carrier region 20 ′ by applying a corresponding potential to the gate connection 40.
  • transistor 14 can still block the voltage U ⁇ - Uj ⁇ . This ensures that the circuit components arranged in front of the transistor 14 are protected against polarity reversal.
  • the transistor 12 must have a minimum blocking resistance, which applies when the electrical consumer 42 is switched off.
  • the gate connection 40 is brought to a voltage potential at the level of the consumer voltage UL, so that the MOS channel disappears in the charge carrier region 20 '.
  • the transistor 12 goes into blocking mode and takes up the supply voltage U ⁇ applied to the source terminal 34.
  • the height h of the charge carrier area 44 must be chosen such that the voltage Uj ⁇ without breakdown between the charge carrier area 44 and the charge carrier area 20 ' can block.
  • the potential present at the gate connection 38 can be freely selected within wide limits since the pn junction between the charge carrier regions 20 or the drift region 18 is biased in the forward direction. It should only be noted that the voltage between the gate connection 38 and the source connection 34 remains small enough not to damage the gate oxide between the gate connection 38 and the surface of the component 16. For example, it can be provided that the potential at the gate connection 38 remains unchanged compared to when the electrical consumer 42 is switched on.
  • circuit arrangement 10 can easily be used for switching an electrical consumer 42, a reverse polarity protection fuse being taken over by the transistor 14 and by integrating the charge carrier region
  • the short-circuit case is considered below, assuming that the switch 46 indicated in FIG. 1 closes only for explanation, so that the higher supply voltage U ⁇ is applied to the electrical consumer 42 as the voltage UL. This is then present at the source connection 36 of the circuit arrangement 10 at the same time. Since the supply voltage U ⁇ - as already mentioned - is greater than the supply voltage Uj ⁇ , a protective Circuit of the gate terminal 38 of the transistor 14 is set to a potential which ensures that the MOS channel in the charge carrier region 20 goes out. For this purpose, the voltage at the gate connection 38 can be applied, for example, to the supply voltage Uj ⁇ . This blocks transistor 14 and current flow from transistor 12 in the direction of transistor 14 through circuit arrangement 10 is excluded.
  • the transistor 14 thus takes up the voltage difference between U_ and Uj ⁇ .
  • the potential at the gate connection 40 can be freely selected within limits, since the pn junction between the drift region 18 and the charge carrier region 20 'is biased in the forward direction. It only has to be ensured that the voltage difference between the gate connection 40 and the supply voltage U ⁇ remains small enough so that the gate oxide between the gate connection 40 and the surface of the component 16 is not damaged. For this purpose it can be provided, for example, that the gate connection 40 is connected to the voltage potential U ⁇ .
  • the circuit arrangement 10 can also be used as a bidirectional switching element. This results in the following operating states:
  • the potential at the gate terminal 38 of the transistor 14 is to be selected such that the transistor 14 turns on by a MOS channel being formed through the charge carrier region 20. Furthermore, the voltage at the gate connection 40 is to be selected such that transistor 20 is also turned on by creating a MOS channel through charge carrier region 20 '.
  • the potential at the gate connection 40 is selected such that the MOS channel disappears through the charge carrier region 20 '.
  • the voltage at the gate connection 40 can, for example, be applied to the voltage potential UL.
  • the potential at the gate terminal 38 is to be selected such that a MOS channel is formed through the charge carrier region 20 and the transistor 14 is switched on. Furthermore, the voltage at the gate connection 40 is to be selected such that a MOS channel is formed in the charge carrier region 20 ′ and the transistor 12 is also switched on.
  • the voltage at the gate connection 38 is to be selected such that the MOS channel goes out through the charge carrier region 20, so that the transistor 14 is switched off ,
  • the voltage at the gate connection 38 can, for example, be applied to the voltage U ⁇ .
  • FIG. 2 shows an n-doped layer 52 is epitaxially grown on an output wafer 50 which has an n + doping of the later substrate region 26.
  • This epitaxial (homoepitactive) growth of a single-crystalline layer is generally known as a chemical deposition process.
  • a mask 54 is arranged over the layer 52, which has a mask opening 56 in the area of the later charge carrier region 44.
  • An ion implantation 58 with n-doping ions then takes place, which leads to the formation of the charge carrier region 44 within the layer 52.
  • the ion implantation gives the charge carrier region 44 a higher doping (n + doping) than the layer 52 (n doping).
  • the later position of the charge carrier region 44 can be determined by the placement of the mask opening 56.
  • the mask opening 56 is arranged depending on whether the charge carrier region 44 is to be structured in the transistor 12 or the transistor 14. This ion implantation 58 takes place by means of known standard lithography methods, so that details in the context of the present description need not be discussed in detail.
  • a further n-doped, single-crystalline layer 60 is epitaxially grown on the layer 52.
  • This layer 60 is grown in such a way that a total layer thickness d_ of layers 52 and 60 is selected, which ensures a desired blocking resistance of the transistor 14 (FIG. 1).
  • the layers 52 and 60 form the later drift region 18.
  • the position and the height h of the charge carrier region 44 within the drift region 18 can be determined by a coordinated procedure of the epitaxial growth of the layers 52 and 60 and a duration or intensity of the ion implantation 58.
  • the later charge carrier region 44 has a height h 'which is less than the later height h.
  • charge carriers are diffused out of the n + -doped region 44 into the layer 60 grown thereon. Compared to the implantation depth of the n + charge carriers (FIG. 4), the height h '(FIG. 5) of the charge carrier region 44 is thus reached.
  • the finished processed component 16 with the circuit arrangement 10 is then shown with reference to FIG. 5.
  • the representation in FIG. 5 corresponds to the representation in FIG. 1.
  • the charge carrier regions 20 and 20 ', 22 and 22', 24 and 24 ' are implanted and the metallizations 28 , 34, 36 and the poly-silicon deposition of the gate connections 38 and 40 are applied.
  • other circuit components not shown, For example, a drive circuit and a gate protection circuit, gate oxide layers or passivation layers are generated. Due to the temperature influences occurring during these standard process steps (to influence the crystal structure of the implanted charge carriers), the charge carrier region 44 is diffused out from the initial height h 'to the final height h.
  • FIG. 6 shows a further embodiment of a circuit arrangement 10 with the transistors 12 and 14.
  • the same parts as in FIG. 1 are provided with the same reference symbols and are not explained again.
  • the difference from the exemplary embodiment shown in FIG. 1 is that in the region of the transistor 12, in addition to the charge carrier region 44, a further charge carrier region 62 is integrated, which has the same charge carrier type as the drift region 18 (n-doped in the example), whereby a charge carrier concentration is chosen higher than in
  • the additional arrangement of the charge carrier region 62 in connection with the charge carrier region 44 likewise leads to a reduction in the forward resistance of the transistor 14.
  • the charge carrier concentrations in the charge carrier regions 62 and 44 and their heights h and h_ are coordinated with one another in such a way that a minimally necessary blocking resistance, such as already explained in the embodiment of Figure 1, remains guaranteed.
  • the electrical functions such as forward forwarding case, forward blocking case, reverse forwarding case, reverse blocking case and fault case (polarity reversal) and the voltage controls required for this purpose at the gate connections 38 and 40 of the applied supply voltages U ⁇ and U] _ or the consumer voltage U, reference is made to the explanation of the exemplary embodiment according to FIG. 1.
  • the forward resistance of the transistor 12 is reduced by the arrangement of the charge carrier regions 44 and 62, corresponding to the necessary minimum required blocking strength.
  • the manufacturing process of the component 16 according to the exemplary embodiment shown in FIG. 6 is illustrated schematically on the basis of FIGS. 7 to 12.
  • FIGS. 7, 8 and 9 the method steps for achieving the charge carrier area 44 are carried out. Reference is made here to the explanation of FIGS. 2, 3 and 4, which also apply to the production of the component 16 according to the exemplary embodiment in FIG. 6.
  • a mask 64 is arranged over the layer 60, as shown in FIG. 10, which has a mask opening 66 in the region of the later charge carrier region 62.
  • an ion implantation 68 with n-doping ions which are used to form the La manure carrier area 62 within the n-doped layer 60 (later drift area 18).
  • the charge carrier region 62 has a higher charge carrier doping than the drift region 18.
  • the ion implantation 68 is again carried out using known standard process steps of lithography.
  • a temperature treatment of the wafer then takes place, as shown in FIG. 11, so that charge carriers diffuse from the charge carrier regions 44 and 62 into the layer 60 (drift region 18).
  • the thickness expansion of the charge carrier zones 44 and 62 is achieved at intermediate heights h "and h '.
  • the charge carrier regions 20 and 20 ', 22 and 22' and 24 and 24 ' are implanted according to FIG. 12 with method steps which are not illustrated in detail and which are all standard process steps from the production of integrated circuits. Furthermore, the metallizations 28 and 36 are applied and the gate electrodes 38 and 40 are deposited in polysilicon. Furthermore, the previously explained integration of control circuits or protective circuits for the circuit arrangement 10 into the component 16 takes place. Due to the temperature effect associated with these standard process steps, a further diffusion of charge carriers from the charge carrier regions 44 and 62 into the drift region 18 takes place, so that they reach their final layer thickness accept h or h ] _.
  • the Dar- Position in Figure 12 thus corresponds to the representation in Figure 6.
  • FIG. 13 shows a further exemplary embodiment of the circuit arrangement 10.
  • the same parts as in the previous figures are again provided with the same reference numerals and are not explained again.
  • the charge carrier region 62 is additionally arranged in the region of the transistor 12.
  • the arrangement of the charge carrier area 44 has been dispensed with.
  • the layer thickness h_ of the charge carrier region 62 or a charge carrier concentration By selecting the layer thickness h_ of the charge carrier region 62 or a charge carrier concentration, the barrier strength and thus the forward resistance of the transistor 12 can in turn be reduced to a necessary minimum.
  • the reverse polarity protection is taken over, as in the previous exemplary embodiments, by the blocking resistance of the transistor 14.
  • the electrical properties of the circuit arrangement 10, in particular the forward pass case, the forward block case, the reverse pass case, the reverse block case and the fault case correspond to the explanations already given for the exemplary embodiments of FIGS. 1 and 6.
  • FIG. 13 The manufacturing process of the semiconductor component 10 according to the exemplary embodiment shown in FIG. 13 is illustrated schematically with reference to FIGS. 14 to 17.
  • n-doping charge carriers are introduced into the layer 60 to form the later charge carrier region 62. This is done using known standard lithography processes.
  • the component 16 is finished structured using known standard process steps for the production of integrated circuits.
  • the result is the component 16 shown in FIG. 17 with the integrated charge carrier region 62 for reducing the blocking strength of the transistor 12.
  • the charge carrier region 62 runs into the charge carrier region 44 (according to the exemplary embodiment in FIG. 6) or into the substrate region 26 (according to the exemplary embodiment in FIG. 13).
  • Such structures can be speaking thermal treatment or by the duration and intensity of the ion implantation during the production of the charge carrier region 62 can be achieved.
  • a further optimization of the blocking resistance and thus the forward resistance of the transistor 12 is possible without falling below the required minimum blocking resistance.
  • control heads of the transistors 12 and 14 are shown below with the aid of FIGS. 18, 19 and 20, which likewise lead to a reduction in the forward resistance in the event of a line break or a reduction in the blocking resistance.
  • This configuration of the control heads can either be used exclusively to reduce the blocking strength or can be carried out in conjunction with the additionally integrated load carrier regions 44 or 62.
  • control heads of transistor 12 are each shown below, with this layout design also being able to be implemented on the control head of transistor 14 given a corresponding potential distribution of the supply voltages.
  • the control head is composed of the charge carrier region 20 ', the charge carrier region 22', the charge carrier region 24 ', the gate connection 40 and the source connection 36 (not shown).
  • the source connection 36 contacts the charge carrier regions 22 ′ or 24 ′ in the region of a contact window 70 Metallization of the source connection 36 itself is not shown.
  • the individual components of the control head are shown separately in FIGS. 18a, b, c, d and e. These lie virtually one above the other or one inside the other, as the cross-sectional drawings in FIGS. 1, 6 and 13 illustrate.
  • the transistor 12 - and possibly also the transistor 14 - consists of a large number of individual cells 15 which, when connected in parallel, produce the transistor 12. It is thus clear that only one half of a cell is shown in cross section in FIGS. 1, 6 and 13.
  • FIG. 18 illustrate that the arrangement or dimensioning of the individual components of the control head of the transistor 12 has a large channel width per
  • Transistor area is realized. This minimizes on-state resistance - in the case of cables - and ensures sufficient pulse resistance.
  • the channel width relates to the lateral overlap length of the gate connection 36 to the charge carrier region 20 '.
  • the charge carrier regions 24' are lattice-like between the individual cells of the control head branches and thus lead on the one hand to the desired large channel width per available total area and on the other hand to the desired minimization of the forward resistance of the control head of the transistor 12 and thus of the entire transistor 12.
  • FIGS. 19 and 19a, 19b, 19c, 19d and 19e A further layout of the control heads is shown in FIGS. 19 and 19a, 19b, 19c, 19d and 19e.
  • the same parts as in FIG. 18 are provided with the same reference symbols and are not explained again. It is clear that a cell and stripe structure is realized here.
  • the control head in turn consists of a plurality of cells 15, two of which are shown, and the charge carrier regions 24 'are arranged in strips between adjacent cells 15 lying in a line.
  • the cross connection that led to the formation of the lattice structure is dispensed with.
  • a large channel width per transistor area available is also achieved in this way.
  • FIG. 20 a further embodiment variant of the structuring of the control heads is shown in FIG. 20 or FIGS. 20a, b, c, d and e.
  • a combined cell structure and lattice structure is provided, the diagonal alignment of the charge carrier regions 22 'and 24' and the contact window 70 leading to the formation of obtuse angles between the channel transitions within the

Abstract

The invention relates to a circuit configuration for protecting semi-conductor circuits against polarity reversal. Two quasi-vertical or vertical DMOS transistors (12, 14) which are integrated into a drift area (18) are provided to this end. A first DMOS transistor (12) is connected to a switching electrical consumer (42) and a second DMOS transistor (14) is anti-serially connected to said first DMOS transistor (12). The DMOS transistors (12, 14) have different levels of blocking resistance.

Description

Schaltungsanordnung zur VerpolSicherung von HalbleiterschaltungenCircuit arrangement for reverse polarity protection of semiconductor circuits
Die Erfindung betrifft eine Schaltungsanordnung zur VerpolSicherung von Halbleiterschaltungen mit den im Oberbegriff des /Anspruchs 1 genannten Merkmalen.The invention relates to a circuit arrangement for reverse polarity protection of semiconductor circuits with the features mentioned in the preamble of / claim 1.
Stand der TechnikState of the art
Schaltungsanordnungen der gattungsgemäßen Art sind bekannt. So ist beispielsweise in der DE 195 02 731 C2 eine Schaltungsanordnung beschrieben, bei der ei- nem mit einem zu schaltenden Verbraucher in Reihe liegenden DMOS-Transistor ein Verpolschutz-DMOS-Transistor zugeordnet ist. Die Transistoren sind hierbei antiseriell verschaltet und in einem gemeinsamen Substrat monolithisch integriert. Dadurch, daß sowohl der Schalttransistor als auch der Verpolschutz-Tran- sistor in ein gemeinsames, eine bestimmte Ladungs- trägerdotierung aufweisendes Substrat integriert sind, besitzen beide Transistoren eine gleiche Sperrfestigkeit. Diese Sperrfestigkeit wird so gewählt, daß die maximal mögliche Spannung blockiert werden kann. Hierbei ist nachteilig, daß zwar für den Verpolschutz der Schaltungsanordnung diese hohe Sperr- fahigkeit des Verpolschutz-Transistors notwendig ist, jedoch eine derart hohe Sperrfähigkeit des Schalt- transistors dessen Optimierung entgegensteht. Die hohe Sperrfestigkeit des Schalttransistors führt zu einem entsprechend hohen Durchlaßwiderstand im Leitungsfalle, der zu einem an sich unerwünschten Spannungsabfall führt.Circuit arrangements of the generic type are known. For example, DE 195 02 731 C2 describes a circuit arrangement in which a reverse polarity protection DMOS transistor is assigned to a DMOS transistor connected in series with a consumer to be connected. The transistors are connected in series and integrated monolithically in a common substrate. Because both the switching transistor and the polarity reversal protection transistor are integrated in a common substrate having a specific charge carrier doping, both transistors have the same blocking resistance. This blocking strength is chosen so that the maximum possible voltage can be blocked. The disadvantage here is that, for reverse polarity protection of the circuit arrangement, this high blocking Ability of the reverse polarity protection transistor is necessary, however, such a high blocking ability of the switching transistor, which is opposed to optimization. The high blocking resistance of the switching transistor leads to a correspondingly high forward resistance in the event of a line conduction, which leads to an undesirable voltage drop per se.
Vorteile der ErfindungAdvantages of the invention
Die erfindungsgemäße Schaltungsanordnung mit den im /Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, daß eine Verpolsicherung der Schaltungsanordnung bei gleichzeitigem Einsatz als bidirektio- naler Schalter erreichbar ist. Dadurch, daß zwei, in einem Substrat integrierte, quasivertikale DMOS- Transistoren vorgesehen sind, wobei ein erster DMOS- Transistor mit einem zu schaltenden Verbraucher verbunden ist und ein zweiter DMOS-Transistor anti- seriell zu dem ersten DMOS-Transistor geschaltet ist, und die DMOS-Transistoren jeweils eine unterschiedliche Sperrfestigkeit besitzen, wird vorteilhaft erreicht, daß die Sperrfestigkeit der beiden verschalteten Transistoren einzeln eingestellt werden kann, so daß ein Durchlaßwiderstand der gesamten Schaltungsanordnung derart optimiert werden kann, daß einerseits die Verpolfestigkeit gegeben ist und ein Strom in Vorwärtsrichtung und Rückwärtsrichtung geschaltet werden kann. Gleichzeitig kann die Sperr- fahigkeit des Schalttransistors auf das notwendige Minimum reduziert werden, so daß dieser einen optimierten Durchlaßwiderstand aufweist. In bevorzugter Ausgestaltung der Erfindung ist vorgesehen, daß innerhalb des gemeinsamen Ladungsträgergebietes des Schalttransistors und des Verpolschutz- Transistors im Bereich des Schalttransistors ein La- dungsträgergebiet mit erhöhter Ladungsträgerdotierung integriert ist. Durch dieses zusätzliche, höher dotierte Ladungsträgergebiet im Bereich des Schalttransistors wird erreicht, daß dieses höher dotierte Ladungsträgergebiet einerseits zur Absenkung einer Sperrfestigkeit des Schalttransistors führt, und andererseits bei Fließen eines Stromes ein Durchlaßwiderstand aufgrund der erhöhten Leitfähigkeit des höher dotierten Ladungsträgergebietes verringert ist . Bevorzugt ist vorgesehen, wenn dieses höher dotierte Ladungsträgergebiet innerhalb des gemeinsamen Ladungsträgergebietes der beiden Transistoren durch eine Ladungsträgerimplantation während des Herstellungsprozesses erhalten wird. Hierdurch kann durch entsprechende Maskierung und Dotierungskonzentration die Sperrfestigkeit und somit der Durchlaßwiderstand optimal eingestellt werden. Das Ladungsträgergebiet mit der höheren Ladungsträgerdotierung befindet sich in einer bevorzugten Ausgestaltung der Erfindung in Nähe des Drainanschlusses des Schalttransistors.The circuit arrangement according to the invention with the features mentioned in / claim 1 offers the advantage that a reverse polarity protection of the circuit arrangement can be achieved with simultaneous use as a bidirectional switch. The fact that two quasi-vertical DMOS transistors integrated in a substrate are provided, a first DMOS transistor being connected to a consumer to be switched and a second DMOS transistor being connected in series with the first DMOS transistor, and the DMOS transistors each have a different blocking strength, it is advantageously achieved that the blocking strength of the two connected transistors can be set individually, so that a forward resistance of the entire circuit arrangement can be optimized such that, on the one hand, the polarity resistance is given and a current in the forward and reverse directions can be switched. At the same time, the blocking capacity of the switching transistor can be reduced to the necessary minimum, so that it has an optimized forward resistance. In a preferred embodiment of the invention, it is provided that a charge carrier region with increased charge carrier doping is integrated within the common charge carrier region of the switching transistor and the polarity reversal protection transistor in the region of the switching transistor. This additional, more highly doped charge carrier area in the area of the switching transistor ensures that this more highly doped charge carrier area leads on the one hand to lowering the blocking resistance of the switching transistor, and on the other hand a forward resistance is reduced when a current flows due to the increased conductivity of the more doped charge carrier area. It is preferably provided that this higher doped charge carrier region is obtained within the common charge carrier region of the two transistors by charge carrier implantation during the manufacturing process. As a result, the barrier strength and thus the forward resistance can be optimally adjusted by appropriate masking and doping concentration. In a preferred embodiment of the invention, the charge carrier region with the higher charge carrier doping is in the vicinity of the drain connection of the switching transistor.
Ferner ist in bevorzugter Ausgestaltung der Erfindung vorgesehen, daß zu diesem ersten Ladungsträgergebiet höherer Ladungsträgerdotierung ein zweites Ladungsträgergebiet höherer Ladungsträgerdotierung vorgese- hen ist. Hierdurch wird eine verbesserte Einstellung der minimal notwendigen Sperrfestigkeit und somit eine weitere Reduzierung des Durchlaßwiderstandes mög- lieh. Bevorzugt kann auch vorgesehen sein, daß nur das zweite Ladungsträgergebiet höherer Ladungsträgerdotierung vorgesehen ist.Furthermore, it is provided in a preferred embodiment of the invention that a second charge carrier area with higher charge carrier doping is provided for this first charge carrier area with higher charge carrier doping. This enables an improved setting of the minimum necessary blocking strength and thus a further reduction in the forward resistance. borrowed. It can preferably also be provided that only the second charge carrier area with higher charge carrier doping is provided.
Weitere bevorzugter Ausgestaltungen der Erfindung ergeben sich aus den übrigen, in den Unteransprüchen genannten Merkmalen.Further preferred embodiments of the invention result from the other features mentioned in the subclaims.
Zeichnungendrawings
Die Erfindung wird nachfolgend in Ausführungsbeispielen anhand der zugehörigen Zeichnungen näher erläutert. Es zeigen:The invention is explained in more detail below in exemplary embodiments with reference to the associated drawings. Show it:
Figur 1 eine schematische Ansicht der erfindungsgemäßen Schaltungsanordnung;Figure 1 is a schematic view of the circuit arrangement according to the invention;
Figuren Herstellungsschritte zum Erzielen der 2 bis 5 Schaltungsanordnung gemäß Figur 1;Figures manufacturing steps to achieve the 2 to 5 circuit arrangement of Figure 1;
Figur 6 eine erfindungsgemäßen Schaltungsanordnung in einem zweiten Ausführungsbeispiel;Figure 6 shows a circuit arrangement according to the invention in a second embodiment;
Figuren Herstellungsschritte zum Erzielen der 7 bis 12 Schaltungsanordnung gemäß Figur 6 ;Figures manufacturing steps to achieve the 7 to 12 circuit arrangement according to Figure 6;
Figur 13 eine erfindungsgemäßen Schaltungsanordnung in einer dritten Ausführungsvariante;FIG. 13 shows a circuit arrangement according to the invention in a third embodiment variant;
Figuren Herstellungsschritte zum Erzielen der 14 bis 17 Schaltungsanordnung gemäß Figur 13 und Figuren verschiedene Layouts von MOS-Steuerköpfen 18 bis 20 der Transistoren der Schaltungsanordnung.Figures manufacturing steps to achieve the 14 to 17 circuit arrangement according to Figures 13 and Figures various layouts of MOS control heads 18 to 20 of the transistors of the circuit arrangement.
Beschreibung der AusführungsbeispieleDescription of the embodiments
Figur 1 zeigt eine Schaltungsanordnung 10, die einen ersten DMOS-Transistor 12 und einen zweiten DMOS- Transistor 14 umfaßt. Die Transistoren 12 und 14 sind in einem gemeinsamen Bauelement 16 monolithisch inte- griert. Der Transistor 12 ist hierbei als Schalttransistor ausgebildet, während der Transistor 14 einen Verpolschutz-Transistor bildet.FIG. 1 shows a circuit arrangement 10 which comprises a first DMOS transistor 12 and a second DMOS transistor 14. The transistors 12 and 14 are monolithically integrated in a common component 16. The transistor 12 is designed as a switching transistor, while the transistor 14 forms a reverse polarity protection transistor.
Das monolithisch integrierte Bauelement 16 umfaßt ein Driftgebiet 18, mit einer ersten Ladungsträgerdotierung (beispielsweise n-dotiert) . In das Driftgebiet 18 sind Ladungsträgergebiete 20 beziehungsweise 20' mit einer zur ersten Ladungsträgerdotierung entgegengesetzten Ladungsträgerdotierung (im Beispiel p-dotiert) integriert. In die Ladungsträgergebiete 20 beziehungsweise 20' sind weitere Ladungsträgergebiete 22 beziehungsweise 22' gleichen Ladungsträgertypes integriert. Diese besitzen jedoch eine höhere Dotierung (im Beispiel p+-dotiert) . Ferner sind Ladungsträgergebiete 24 beziehungsweise 24' vorgesehen, die die gleiche Ladungsträgerdotierung wie das Driftgebiet 18 aufweisen (im Beispiel n^-dotiert) . Das Driftgebiet 18 ist auf einem Substratgebiet 26 angeordnet, das dem gleichen Ladungsträgertyp wie das Driftgebiet 18 entspricht, jedoch eine höhere Dotierung aufweist (im Beispiel n+-dotiert) . Das Substratgebiet 26 ist mit einer Metallisierung 28 versehen. Die Metallisierung 28 bildet Drainanschlüsse 30 beziehungsweise 32 der Transistoren 14 beziehungsweise 12 aus. Das Ladungsträgergebiet 20 und das Ladungsträgergebiet 24 sind mit einer ge- meinsamen Metallisierung 34 elektrisch leitend verbunden. Die Metallisierung 34 bildet einen Source- anschluß des Transistors 14. Die Ladungsträgergebiete 22' und 24' sind ebenfalls mit einer gemeinsamen Metallisierung 36 verbunden, die einen Sourceanschluß des Transistors 12 bildet. Eine weitere Metallisierung 38 ist über ein nicht dargestelltes Oxid auf dem Driftgebiet 18 angeordnet. Die Metallisierung 38 bildet einen Gateanschluß des Transistors 12. Eine Metallisierung 40 ist ebenfalls über eine nicht dargestellte Oxidschicht auf dem Driftgebiet 18 angeordnet und bildet einen Gateanschluß des Transistors 12. Aufgrund des erläuterten Aufbaus der Schaltungsanordnung 10 bilden die Transistoren 12 und 14 antiseriell geschaltete DMOS-Transistoren.The monolithically integrated component 16 comprises a drift region 18 with a first charge carrier doping (for example n-doped). Load carrier regions 20 or 20 ′ with a charge carrier doping opposite to the first charge carrier doping (in the example p-doped) are integrated into the drift region 18. Additional charge carrier areas 22 and 22 'of the same charge carrier type are integrated in the charge carrier areas 20 and 20'. However, these have a higher doping (in the example p + -doped). Furthermore, charge carrier regions 24 and 24 'are provided which have the same charge carrier doping as the drift region 18 (in the example n ^ -doped). The drift region 18 is arranged on a substrate region 26 which corresponds to the same charge carrier type as the drift region 18, but has a higher doping (in the example n + -doped). The substrate region 26 has a metallization 28 Mistake. The metallization 28 forms drain connections 30 and 32 of the transistors 14 and 12, respectively. The charge carrier region 20 and the charge carrier region 24 are electrically conductively connected to a common metallization 34. The metallization 34 forms a source connection of the transistor 14. The charge carrier regions 22 ′ and 24 ′ are likewise connected to a common metallization 36, which forms a source connection of the transistor 12. A further metallization 38 is arranged on the drift region 18 via an oxide (not shown). The metallization 38 forms a gate connection of the transistor 12. A metallization 40 is likewise arranged over an oxide layer (not shown) on the drift region 18 and forms a gate connection of the transistor 12. Due to the construction of the circuit arrangement 10 explained, the transistors 12 and 14 form anti-serial DMOS switches. transistors.
Der Sourceanschluß 36 des Transistors 12 ist mit einem zu schaltenden elektrischen Verbraucher 42 verbunden, der andererseits an Masse 45 liegt. Der Sourceanschluß 34 ist mit einer Versorgungsspannung Ujζ verbunden, die die Betriebsspannung des elektrischen Verbrauchers 42 bildet.The source terminal 36 of the transistor 12 is connected to an electrical consumer 42 to be switched, which on the other hand is connected to ground 45. The source connection 34 is connected to a supply voltage Uj ζ , which forms the operating voltage of the electrical consumer 42.
Die Schaltungsanordnung 10 ist in eine Gesamtschaltung, beispielsweise innerhalb eines Steuergerätes eines Kraftfahrzeuges, eingebunden, in der eine weitere VersorgungsSpannung U]_ für weitere, nicht dargestellte elektrische Verbraucher zur Verfügung steht . Hierbei wird unterstellt, daß U]_ größer ist als U^, und es gilt U]_ - U^ ist größer als U^, und L ist größer als 0 Volt.The circuit arrangement 10 is integrated into an overall circuit, for example within a control unit of a motor vehicle, in which a further supply voltage U] is available for further electrical consumers, not shown. It is assumed here that U] _ is greater than U ^, and U ] _ - U ^ is greater than U ^, and L is greater than 0 volts.
In das Driftgebiet 18 ist ein Ladungsträgergebiet 44 integriert, das Ladungsträger vom gleichen Typ wie das Driftgebiet 18 umfaßt, jedoch eine höhere Ladungsträgerdotierung (im Beispiel n+-dotiert) besitzt. Das Ladungstragergebiet 44 erstreckt sich über eine Höhe h, die geringer ist als die Höhe des Driftgebietes 18 zwischen dem Substratgebiet 26 und dem Ladungsträgergebiet 20'. Eine Höhe h.2 des Driftgebietes 18 zwischen dem Substratgebiet 26 und dem Ladungsträgergebiet 20 ist so gewählt, daß der Transistor 14 die Spannung U^ - U^ blockieren kann. Hierdurch wirkt der Transistor 14 als Verpolschutz- Transistor, der eine Sperrfestigkeit, die ausreicht, die größtmöglich auftretende Spannung Ul - Uj^ zu blockieren, besitzt.A charge carrier region 44 is integrated into the drift region 18, which comprises charge carriers of the same type as the drift region 18, but has a higher charge carrier doping (in the example n + -doped). The charge carrier region 44 extends over a height h which is less than the height of the drift region 18 between the substrate region 26 and the charge carrier region 20 '. A height h. 2 of the drift region 18 between the substrate region 26 and the charge carrier region 20 is selected so that the transistor 14 can block the voltage U ^ - U ^. As a result, the transistor 14 acts as a polarity reversal protection transistor, which has a blocking resistance which is sufficient to block the voltage Ul - U j ^ occurring as large as possible.
Gemäß dem gezeigten Ausführungsbeispiel ist das Ladungsträgergebiet 44 im Bereich des Transistors 12 angeordnet. Gilt für die genannten Versorgungsspan- nungen, daß 0 Volt kleiner U^ - U^ kleiner U^ ist, wäre das Ladungsträgergebiet 44 im Bereich des Transistors 14 -im Driftgebiet 18 zu integrieren. Für andere Polaritäten der Versorgungsspannungen U^ beziehungsweise U^ gegenüber Masse ist die Anordnung des Ladungsträgergebietes 44 entsprechend im Bereich des Transistors 12 oder des Transistors 14 zu wählen. In das Bauelement 16 sind weitere, nicht dargestellte Schaltungsbestandteile integriert. Dies betrifft insbesondere eine Ansteuerschaltung für die Transistoren 12 und 14 und eine sogenannte Gateschutzschaltung zum Überspannungsschütz der Gateanschlüsse 38 beziehungsweise 40.According to the exemplary embodiment shown, the charge carrier region 44 is arranged in the region of the transistor 12. If the supply voltages mentioned are such that 0 volt is less than U ^ - U ^ less than U ^, the charge carrier region 44 would have to be integrated in the region of the transistor 14 in the drift region 18. For other polarities of the supply voltages U ^ or U ^ with respect to ground, the arrangement of the charge carrier region 44 is to be chosen accordingly in the region of the transistor 12 or the transistor 14. Further circuit components, not shown, are integrated in the component 16. This applies in particular to a control circuit for transistors 12 and 14 and a so-called gate protection circuit for overvoltage protection of gate connections 38 and 40, respectively.
Nachfolgend wird die Funktion der Schaltungsanordnung 10 in den verschiedenen möglichen Schaltzuständen er- läutert:The function of the circuit arrangement 10 in the various possible switching states is explained below:
Zunächst wird davon ausgegangen, daß der elektrische Verbraucher 42 mit der VersorgungsSpannung U^ verbunden werden soll. Hierzu wird der Gateanschluß 38 auf ein Potential gelegt, das größer als U^ ist. Gleichzeitig wird der Gateanschluß 40 des Transistors 12 auf ein Potential gelegt, das größer als die Spannung UL am elektrischen Verbraucher 42 ist. Hierdurch wird erreicht, daß unterhalb des Gateanschlusses 38 im La- dungstragergebiet 20 ein MOS-Kanal gebildet wird. Durch Anlegen eines entsprechenden Potentials an dem Gateanschluß 40 wird in dem Ladungsträgergebiet 20' ebenfalls ein Kanal gebildet. Hierdurch wird ein Stromfluß über das mit dem Sourceanschluß 34 (an dem die VersorgungsSpannung Ujς anliegt) verbundene Ladungsträgergebiet 24, dem MOS-Kanal im Ladungsträgergebiet 20, das Driftgebiet 18, das Substratgebiet 26, das Ladungsträgergebiet 44, das Driftgebiet 18, dem MOS-Kanal im Ladungsträgergebiet 22', das Ladungsträgergebiet 24' zum Sourceanschluß 36 und somit zum elektrischen Verbraucher 42 möglich. Es wird deutlich, daß der Strom hierbei über das Ladungsträgergebiet 44 fließt. Da das Ladungsträgergebiet 44 eine höhere Ladungsträgerkonzentration aufweist als das umgebende Driftgebiet 18, ist im Bereich des Ladungsträgergebietes 44 der Durchlaß- widerstand verringert . Über das Verhältnis der Dotierungskonzentration im Ladungsträgergebiet 44 zur Dotierungskonzentration im Driftgebiet 18 ergibt sich eine verringerte Sperrfestigkeit des Transistors 12 gegenüber dem Transistor 14. Ferner ist durch Wahl der Höhe h des Ladungsträgergebietes 44, die gegebenenfalls bis an den Übergang zwischen dem Driftgebiet 18 und dem Ladungsträgergebiet 20' heranreichen kann, ebenfalls eine Verringerung der Sperrfestigkeit einstellbar.First, it is assumed that the electrical consumer 42 is to be connected to the supply voltage U ^. For this purpose, the gate terminal 38 is placed at a potential which is greater than U ^. At the same time, the gate terminal 40 of the transistor 12 is set to a potential which is greater than the voltage UL at the electrical consumer 42. It is thereby achieved that a MOS channel is formed below the gate connection 38 in the charge carrier region 20. A channel is likewise formed in the charge carrier region 20 ′ by applying a corresponding potential to the gate connection 40. This causes a current to flow through the charge carrier region 24 connected to the source connection 34 (to which the supply voltage Ujς is present), the MOS channel in the charge carrier region 20, the drift region 18, the substrate region 26, the charge carrier region 44, the drift region 18, the MOS channel in the charge carrier region 22 ', the charge carrier region 24' to the source connection 36 and thus to the electrical consumer 42 is possible. It is clear that the current over the Charge carrier area 44 flows. Since the charge carrier area 44 has a higher charge carrier concentration than the surrounding drift area 18, the forward resistance is reduced in the area of the charge carrier area 44. The ratio of the doping concentration in the charge carrier region 44 to the doping concentration in the drift region 18 results in a reduced blocking resistance of the transistor 12 with respect to the transistor 14. Furthermore, by choosing the height h of the charge carrier region 44, this may extend to the transition between the drift region 18 and the charge carrier region 20 'can reach, a reduction in the blocking strength can also be set.
Bei der Festlegung der Sperrfestigkeit des Transistors 12 und des Transistors 14 gilt, daß der Transistor 14 noch die Spannung U^ - Ujς sperren kann. Hierdurch wird die Verpolsicherheit der vor dem Tran- sistor 14 angeordneten Schaltungsbestandteile gewährleistet. Gleichzeitig muß der Transistor 12 eine Min- destsperrfestigkeit aufweisen, die dann greift, wenn der elektrische Verbraucher 42 ausgeschaltet ist. Hierzu wird der Gateanschluß 40 auf ein Spannungs- potential in Höhe der Verbraucherspannung UL gebracht, so daß der MOS-Kanal im Ladungsträgergebiet 20' verschwindet. Hierdurch geht der Transistor 12 in Sperrbetrieb über und nimmt die am Sourceanschluß 34 anliegende Versorgungsspannung U^ auf. Die Höhe h des Ladungsträgergebietes 44 muß so gewählt sein, daß zwischen dem Ladungsträgergebiet 44 und dem Ladungsträgergebiet 20' die Spannung Ujς ohne Durchschlag blockieren kann. Das am Gateanschluß 38 anliegende Potential ist hierbei in weiten Grenzen frei wählbar, da der pn-Übergang zwischen den Ladungsträgergebieten 20 beziehungsweise dem Driftgebiet 18 in Durchlaß- richtung vorgespannt ist. Es ist lediglich zu beachten, daß die Spannung zwischen dem Gateanschluß 38 und dem Sourceanschluß 34 klein genug bleibt, um das Gateoxid zwischen dem Gateanschluß 38 und der Oberfläche des Bauelementes 16 nicht zu schädigen. Beispielsweise kann vorgesehen sein, .daß das Potential am Gateanschluß 38 gegenüber dem Einschalt- falle des elektrischen Verbrauchers 42 unverändert bleibt.When determining the blocking strength of transistor 12 and transistor 14, transistor 14 can still block the voltage U ^ - Ujς. This ensures that the circuit components arranged in front of the transistor 14 are protected against polarity reversal. At the same time, the transistor 12 must have a minimum blocking resistance, which applies when the electrical consumer 42 is switched off. For this purpose, the gate connection 40 is brought to a voltage potential at the level of the consumer voltage UL, so that the MOS channel disappears in the charge carrier region 20 '. As a result, the transistor 12 goes into blocking mode and takes up the supply voltage U ^ applied to the source terminal 34. The height h of the charge carrier area 44 must be chosen such that the voltage Ujς without breakdown between the charge carrier area 44 and the charge carrier area 20 ' can block. The potential present at the gate connection 38 can be freely selected within wide limits since the pn junction between the charge carrier regions 20 or the drift region 18 is biased in the forward direction. It should only be noted that the voltage between the gate connection 38 and the source connection 34 remains small enough not to damage the gate oxide between the gate connection 38 and the surface of the component 16. For example, it can be provided that the potential at the gate connection 38 remains unchanged compared to when the electrical consumer 42 is switched on.
Anhand der bisherigen Erläuterungen wird deutlich, daß die Schaltungsanordnung 10 ohne weiteres zum Schalten eines elektrischen Verbrauchers 42 eingesetzt werden kann, wobei gleichzeitig eine Verpol- schutzsicherung durch den Transistor 14 übernommen wird und durch Integration des LadungsträgergebietesOn the basis of the previous explanations, it is clear that the circuit arrangement 10 can easily be used for switching an electrical consumer 42, a reverse polarity protection fuse being taken over by the transistor 14 and by integrating the charge carrier region
44 eine Sperrfestigkeit des Transistors 12 auf ein notwendiges Minimum reduziert ist.44 a blocking resistance of the transistor 12 is reduced to a necessary minimum.
Nachfolgend wird der Kurzschlußfall betrachtet, indem angenommen wird, daß der in Figur 1 nur zur Erläuterung angedeutete Schalter 46 schließt, so daß am elektrischen Verbraucher 42 als Spannung UL die höhere Versorgungsspannung U^ anliegt. Diese liegt dann gleichzeitig am Sourceanschluß 36 der Schaltungsan- Ordnung 10 an. Da die VersorgungsSpannung U^ - wie bereits erwähnt - größer ist als die Versorgungsspannung Ujζ, wird über eine nicht dargestellte Schutz- Schaltung der Gateanschluß 38 des Transistors 14 auf ein Potential gelegt, das sicherstellt, daß der MOS- Kanal im Ladungsträgergebiet 20 erlischt. Hierzu kann die Spannung am Gateanschluß 38 beispielsweise auf die Versorgungsspannung Ujς gelegt werden. Hierdurch sperrt der Transistor 14, und ein Stromfluß vom Transistor 12 in Richtung des Transistors 14 durch die Schaltungsanordnung 10 ist ausgeschlossen. Der Transistor 14 nimmt die Spannungsdifferenz zwischen U_ und Ujζ somit auf. In diesem Falle ist das Potential am Gateanschluß 40 in Grenzen frei wählbar, da der pn-Übergang zwischen dem Driftgebiet 18 und dem Ladungsträgergebiet 20' in Durchlaßrichtung vorgespannt ist. Es muß lediglich sichergestellt sein, daß die Spannungsdifferenz zwischen dem Gateanschluß 40 und der VersorgungsSpannung U^ klein genug bleibt, damit das Gateoxid zwischen dem Gateanschluß 40 und der Oberfläche des Bauelementes 16 nicht geschädigt wird. Hierzu kann beispielsweise vorgesehen sein, daß der Gateanschluß 40 auf das Spannungspotential U^ gelegt wird.The short-circuit case is considered below, assuming that the switch 46 indicated in FIG. 1 closes only for explanation, so that the higher supply voltage U ^ is applied to the electrical consumer 42 as the voltage UL. This is then present at the source connection 36 of the circuit arrangement 10 at the same time. Since the supply voltage U ^ - as already mentioned - is greater than the supply voltage Ujζ, a protective Circuit of the gate terminal 38 of the transistor 14 is set to a potential which ensures that the MOS channel in the charge carrier region 20 goes out. For this purpose, the voltage at the gate connection 38 can be applied, for example, to the supply voltage Ujς. This blocks transistor 14 and current flow from transistor 12 in the direction of transistor 14 through circuit arrangement 10 is excluded. The transistor 14 thus takes up the voltage difference between U_ and Uj ζ . In this case, the potential at the gate connection 40 can be freely selected within limits, since the pn junction between the drift region 18 and the charge carrier region 20 'is biased in the forward direction. It only has to be ensured that the voltage difference between the gate connection 40 and the supply voltage U ^ remains small enough so that the gate oxide between the gate connection 40 and the surface of the component 16 is not damaged. For this purpose it can be provided, for example, that the gate connection 40 is connected to the voltage potential U ^.
Die Schaltungsanordnung 10 kann auch als bidirektionales Schaltelement verwendet werden. Hierbei ergeben sich folgende Betriebszustände:The circuit arrangement 10 can also be used as a bidirectional switching element. This results in the following operating states:
Für den Vorwärts-Durchlaßfall, bei dem die Spannung Ujζ größer ist als die Spannung UL, ist das Potential am Gateanschluß 38 des Transistors 14 so zu wählen, daß der Transistor 14 einschaltet, indem ein MOS-Kanal durch das Ladungsträgergebiet 20 entsteht. Ferner ist die Spannung am Gateanschluß 40 so zu wählen, daß der Transistor 20 ebenfalls eingeschaltet ist, indem ein MOS-Kanal durch das Ladungsträgergebiet 20' entsteht .For the forward conduction case, in which the voltage Ujζ is greater than the voltage UL, the potential at the gate terminal 38 of the transistor 14 is to be selected such that the transistor 14 turns on by a MOS channel being formed through the charge carrier region 20. Furthermore, the voltage at the gate connection 40 is to be selected such that transistor 20 is also turned on by creating a MOS channel through charge carrier region 20 '.
Für den Vorwärts-Sperrfall, bei einer Spannung U]ζ größer als Spannung UL, gilt, daß das Potential am Gateanschluß 40 so gewählt wird, daß der MOS-Kanal durch das Ladungsträgergebiet 20' verschwindet. Hierzu kann die Spannung am Gateanschluß 40 beispiels- weise auf das Spannungspotential UL gelegt werden.For the forward blocking case, at a voltage U] ζ greater than voltage UL, the potential at the gate connection 40 is selected such that the MOS channel disappears through the charge carrier region 20 '. For this purpose, the voltage at the gate connection 40 can, for example, be applied to the voltage potential UL.
Für den Rückwärts-Durchlaßtall, also wenn die Spannung Ujς kleiner ist als die Spannung UL, gilt, daß das Potential am Gateanschluß 38 so zu wählen ist, daß ein MOS-Kanal durch das Ladungsträgergebiet 20 entsteht und der Transistor 14 eingeschaltet ist. Ferner ist die Spannung am Gateanschluß 40 so zu wählen, daß im Ladungsträgergebiet 20' ein MOS-Kanal entsteht und der Transistor 12 ebenfalls eingeschal- tet ist.For the reverse pass-through, that is, if the voltage Ujς is less than the voltage UL, the potential at the gate terminal 38 is to be selected such that a MOS channel is formed through the charge carrier region 20 and the transistor 14 is switched on. Furthermore, the voltage at the gate connection 40 is to be selected such that a MOS channel is formed in the charge carrier region 20 ′ and the transistor 12 is also switched on.
Für den Rückwärts-Sperrfall, im Falle das Potential Uj ist kleiner als das Spannungspotential UL, gilt, daß die Spannung am Gateanschluß 38 so zu wählen ist, daß der MOS-Kanal durch das Ladungsträgergebiet 20 erlischt, so-daß der Transistor 14 ausgeschaltet ist. Hierzu kann die Spannung am Gateanschluß 38 beispielsweise auf die Spannung U^ gelegt werden.For the reverse blocking case, in the case the potential Uj is less than the voltage potential UL, the voltage at the gate connection 38 is to be selected such that the MOS channel goes out through the charge carrier region 20, so that the transistor 14 is switched off , For this purpose, the voltage at the gate connection 38 can, for example, be applied to the voltage U ^.
Anhand der Figuren 2 bis 5 wird schematisch der Herstellungsprozeß des Halbleiterbauelementes 16 mit der Schaltungsanordnung 10 gemäß Figur 1 verdeutlicht. Zunächst wird, wie Figur 2 zeigt, auf einem Ausgangs- wafer 50, der eine n+-Dotierung des späteren Substratgebiets 26 besitzt, eine n-dotierte Schicht 52 epitaktisch aufgewachsen. Dieses epitaktische (homoepitaktive) Aufwachsen einer einkristallinen Schicht ist als chemisches Depositionsverfahren allgemein bekannt .The manufacturing process of the semiconductor component 16 with the circuit arrangement 10 according to FIG. 1 is illustrated schematically with reference to FIGS. 2 to 5. First, as FIG. 2 shows, an n-doped layer 52 is epitaxially grown on an output wafer 50 which has an n + doping of the later substrate region 26. This epitaxial (homoepitactive) growth of a single-crystalline layer is generally known as a chemical deposition process.
Anschließend wird, wie Figur 3 verdeutlicht, über die Schicht 52 eine Maskierung 54 angeordnet, die im Bereich des späteren Ladungsträgergebietes 44 eine Maskenöffnung 56 besitzt. Anschließend erfolgt eine Ionenimplantation 58 mit n-dotierenden Ionen, die zur Ausbildung des Ladungsträgergebietes 44 innerhalb der Schicht 52 führt. Durch die Ionenimplantation erhält das Ladungsträgergebiet 44 eine höhere Dotierung (n+- Dotierung) als die Schicht 52 (n-Dotierung) . Durch die Plazierung der Maskenöffnung 56 kann die spätere Lage des Ladungsträgergebietes 44 bestimmt werden. Je nachdem, ob das Ladungsträgergebiet 44 in den Transistor 12 oder den Transistor 14 strukturiert werden soll, ist die Maskenöffnung 56 angeordnet. Diese Ionenimplantation 58 erfolgt mittels bekannter Stan- dard-Lithographieverfahren, so daß auf Einzelheiten im Rahmen der vorliegenden Beschreibung nicht näher eingegangen werden muß.Subsequently, as shown in FIG. 3, a mask 54 is arranged over the layer 52, which has a mask opening 56 in the area of the later charge carrier region 44. An ion implantation 58 with n-doping ions then takes place, which leads to the formation of the charge carrier region 44 within the layer 52. The ion implantation gives the charge carrier region 44 a higher doping (n + doping) than the layer 52 (n doping). The later position of the charge carrier region 44 can be determined by the placement of the mask opening 56. The mask opening 56 is arranged depending on whether the charge carrier region 44 is to be structured in the transistor 12 or the transistor 14. This ion implantation 58 takes place by means of known standard lithography methods, so that details in the context of the present description need not be discussed in detail.
Nachfolgend wird, wie Figur 4 verdeutlicht, auf die Schicht 52 eine weitere n-dotierte, einkristalline Schicht 60 epitaktisch aufgewachsen. Dieses Aufwachsen der Schicht 60 erfolgt derart, daß eine Gesamtschichtdicke d_ der Schichten 52 und 60 gewählt ist, die eine gewünschte Sperrfestigkeit des Transistors 14 (Figur 1) sicherstellt. Die Schichten 52 und 60 bilden das spätere Driftgebiet 18.4, a further n-doped, single-crystalline layer 60 is epitaxially grown on the layer 52. This layer 60 is grown in such a way that a total layer thickness d_ of layers 52 and 60 is selected, which ensures a desired blocking resistance of the transistor 14 (FIG. 1). The layers 52 and 60 form the later drift region 18.
Es wird deutlich, daß durch aufeinander abgestimmtes Vorgehen des epitaktischen Aufwachsens der Schichten 52 beziehungsweise 60 und einer Dauer beziehungsweise Intensität der Ionenimplantation 58 die Position und die Höhe h des Ladungsträgergebietes 44 innerhalb des Driftgebietes 18 bestimmt werden kann.. Während des Strukturierens der Schichten 52 und 60 beziehungsweise der Ionenimplantation 58 besitzt das spätere La- dungsträgergebiet 44 eine Höhe h', die geringer ist als die spätere Höhe h. Zunächst wird während des epitaktischen Aufwachsens der Schicht 60 eine Ausdiffusion von Ladungsträgern aus dem n+-dotierten Bereich 44 in die darüber aufgewachsene Schicht 60 erreicht. Gegenüber der Implantationstiefe der n+-La- dungsträger (Figur 4) wird somit die Höhe h' (Figur 5) des Ladungsträgergebietes 44 erreicht.It is clear that the position and the height h of the charge carrier region 44 within the drift region 18 can be determined by a coordinated procedure of the epitaxial growth of the layers 52 and 60 and a duration or intensity of the ion implantation 58. During the structuring of the layers 52 and 60 or the ion implantation 58, the later charge carrier region 44 has a height h 'which is less than the later height h. First, during the epitaxial growth of layer 60, charge carriers are diffused out of the n + -doped region 44 into the layer 60 grown thereon. Compared to the implantation depth of the n + charge carriers (FIG. 4), the height h '(FIG. 5) of the charge carrier region 44 is thus reached.
Anhand von Figur 5 ist dann das fertig prozessierte Bauelement 16 mit der Schaltungsanordnung 10 gezeigt. Die Darstellung in Figur 5 entspricht der Darstellung in Figur 1. In nicht näher gezeigten Verfahrensschritten, die allesamt Standardprozeßschritte aus der Fertigung integrierter Schaltungen sind, werden die Ladungsträgergebiete 20 und 20', 22 und 22', 24 und 24' implantiert und die Metallisierungen 28, 34, 36 und die Poly-Siliziumabscheidung der Gateanschlüsse 38 und 40 aufgebracht. Gleichzeitig werden nicht näher dargestellte weitere Schaltungsbestandteile, beispielsweise eine Ansteuerschaltung und eine Gateschutzschaltung, Gateoxidschichten beziehungsweise Passivierungsschichten erzeugt. Durch die während dieser Standardprozeßschritte auftretenden Tempera- tureinflüsse (zur Beeinflussung der Kristallstruktur der implantierten Ladungsträger) erfolgt eine Ausdiffusion des Ladungsträgergebietes 44 von der Ausgangshδhe h' auf die Endhöhe h.The finished processed component 16 with the circuit arrangement 10 is then shown with reference to FIG. 5. The representation in FIG. 5 corresponds to the representation in FIG. 1. In method steps (not shown in detail), which are all standard process steps from the production of integrated circuits, the charge carrier regions 20 and 20 ', 22 and 22', 24 and 24 'are implanted and the metallizations 28 , 34, 36 and the poly-silicon deposition of the gate connections 38 and 40 are applied. At the same time, other circuit components, not shown, For example, a drive circuit and a gate protection circuit, gate oxide layers or passivation layers are generated. Due to the temperature influences occurring during these standard process steps (to influence the crystal structure of the implanted charge carriers), the charge carrier region 44 is diffused out from the initial height h 'to the final height h.
Figur 6 zeigt eine weitere Ausführungs ariante einer Schaltungsanordnung 10 mit den Transistoren 12 und 14. Gleiche Teile wie in Figur 1 sind mit gleichen Bezugszeichen versehen und nicht nochmals erläutert. Der Unterschied zu dem in Figur 1 gezeigten Ausfüh- rungsbeispiel besteht darin, daß im Bereich des Transistors 12 zusätzlich zu dem Ladungsträgergebiet 44 ein weiteres Ladungsträgergebiet 62 integriert ist, das den gleichen Ladungsträgertyp wie das Driftgebiet 18 (im Beispiel n-dotiert) aufweist, wobei eine Ladungsträgerkonzentration höher gewählt ist als imFIG. 6 shows a further embodiment of a circuit arrangement 10 with the transistors 12 and 14. The same parts as in FIG. 1 are provided with the same reference symbols and are not explained again. The difference from the exemplary embodiment shown in FIG. 1 is that in the region of the transistor 12, in addition to the charge carrier region 44, a further charge carrier region 62 is integrated, which has the same charge carrier type as the drift region 18 (n-doped in the example), whereby a charge carrier concentration is chosen higher than in
Driftgebiet 18.Drift area 18.
Die zusätzliche Anordnung des Ladungsträgergebietes 62 führt im Zusammenhang mit dem Ladungsträgergebiet 44 ebenfalls zu einer Reduktion des Durchlaßwiderstandes des Transistors 14. Hierbei sind die Ladungsträgerkonzentrationen in den Ladungsträgergebieten 62 und 44 und deren Höhen h beziehungsweise h_ so aufeinander abgestimmt, daß eine minimal notwendige Sperrfestigkeit, wie bereits in dem Ausführungsbeispiel zu Figur 1 erläutert, gewährleistet bleibt. Hinsichtlich der elektrischen Funktionen, wie Vor- wärts-Durchlaßfall, Vorwärts-Sperrfall, Rückwärts- Durchlaßfall, Rückwärts-Sperrfall und Fehlerfall (Verpolung) und die hierzu notwendigen Spannungs- Steuerungen an den Gateanschlüssen 38 und 40 der anliegenden Versorgungsspannungen U^ und U]_ beziehungsweise der Verbraucherspannung U , wird auf die Erläuterung zum Ausführungsbeispiel gemäß Figur 1 verwiesen. Im Vorwärts-Durchlaßfall beziehungsweise im Rückwärts-Durchlaßfall der Schaltungsanordnung 10 ist der Durchlaßwiderstand des Transistors 12 durch die Anordnung der Ladungsträgergebiete 44 beziehungsweise 62 reduziert, entsprechend der notwendig minimal erforderlichen Sperrfestigkeit.The additional arrangement of the charge carrier region 62 in connection with the charge carrier region 44 likewise leads to a reduction in the forward resistance of the transistor 14. Here, the charge carrier concentrations in the charge carrier regions 62 and 44 and their heights h and h_ are coordinated with one another in such a way that a minimally necessary blocking resistance, such as already explained in the embodiment of Figure 1, remains guaranteed. With regard to the electrical functions, such as forward forwarding case, forward blocking case, reverse forwarding case, reverse blocking case and fault case (polarity reversal) and the voltage controls required for this purpose at the gate connections 38 and 40 of the applied supply voltages U ^ and U] _ or the consumer voltage U, reference is made to the explanation of the exemplary embodiment according to FIG. 1. In the forward conduction case or in the reverse conduction case of the circuit arrangement 10, the forward resistance of the transistor 12 is reduced by the arrangement of the charge carrier regions 44 and 62, corresponding to the necessary minimum required blocking strength.
Anhand der Figuren 7 bis 12 wird schematisch der Herstellungsprozeß des Bauelementes 16 gemäß dem in Figur 6 gezeigten Ausführungsbeispiel verdeutlicht .The manufacturing process of the component 16 according to the exemplary embodiment shown in FIG. 6 is illustrated schematically on the basis of FIGS. 7 to 12.
Zunächst werden, wie die Figuren 7, 8 und 9 verdeutlichen, die Verfahrensschritte zum Erzielen des Ladungsträgergebietes 44 durchgeführt . Hierbei wird auf die Erläuterung zu den Figuren 2, 3 und 4 verwiesen, die auch für die Herstellung des Bauelementes 16 gemäß Ausführungsbeispiel in Figur 6 gelten.First, as shown in FIGS. 7, 8 and 9, the method steps for achieving the charge carrier area 44 are carried out. Reference is made here to the explanation of FIGS. 2, 3 and 4, which also apply to the production of the component 16 according to the exemplary embodiment in FIG. 6.
Nach Aufwachsen der epitaktischen Schicht 60 wird, wie Figur 10 zeigt, über der Schicht 60 eine Maskierung 64 angeordnet, die im Bereich des späteren Ladungsträgergebietes 62 eine Maskenöffnung 66 besitzt. Anschließend erfolgt eine Ionenimplantation 68 mit n-dotierenden Ionen, die zur Ausbildung des La- dungsträgergebietes 62 innerhalb der n-dotierten Schicht 60 (späteres Driftgebiet 18) führen. Das Ladungsträgergebiet 62 besitzt eine höhere Ladungs- trägerdotierung als das Driftgebiet 18. Die Ionen- implantation 68 erfolgt wieder mittels bekannter Standardverfahrensschritte der Lithographie.After the epitaxial layer 60 has grown, a mask 64 is arranged over the layer 60, as shown in FIG. 10, which has a mask opening 66 in the region of the later charge carrier region 62. This is followed by an ion implantation 68 with n-doping ions, which are used to form the La manure carrier area 62 within the n-doped layer 60 (later drift area 18). The charge carrier region 62 has a higher charge carrier doping than the drift region 18. The ion implantation 68 is again carried out using known standard process steps of lithography.
Anschließend erfolgt, wie Figur 11 verdeutlicht, eine Temperaturbehandlung des Wafers , so daß Ladungsträger aus den Ladungsträgergebieten 44 und, 62 in die Schicht 60 (Driftgebiet 18) diffundieren. Hierdurch wird die Dickenausdehnung der Ladungsträgerzonen 44 beziehungsweise 62 auf Zwischenhöhen h" beziehungsweise h' erreicht .A temperature treatment of the wafer then takes place, as shown in FIG. 11, so that charge carriers diffuse from the charge carrier regions 44 and 62 into the layer 60 (drift region 18). As a result, the thickness expansion of the charge carrier zones 44 and 62 is achieved at intermediate heights h "and h '.
Schließlich werden gemäß Figur 12 mit im einzelnen nicht verdeutlichten Verfahrensschritten, die allesamt Standardprozeßschritte aus der Fertigung integrierter Schaltungen sind, die Ladungsträgergebiete 20 und 20', 22 und 22' sowie 24 und 24' implantiert. Ferner werden die Metallisierungen 28 und 36 aufgebracht und die Gateelektroden 38 und 40 in PolySilizium abgeschieden. Ferner erfolgt die bereits früher erläuterte Integration von Ansteuerschaltungen beziehungsweise Schutzschaltungen für die Schaltungsanordnung 10 in das Bauelement 16. Durch die mit diesen Standardprozeßschritten verbundene Temperatureinwirkung erfolgt ein weiteres Diffundieren von Ladungsträgern aus den Ladungsträgergebieten 44 und 62 in das Driftgebiet 18, so daß diese ihre endgültige Schichtdicke h beziehungsweise h]_ annehmen. Die Dar- Stellung in Figur 12 entspricht somit der Darstellung in Figur 6.Finally, the charge carrier regions 20 and 20 ', 22 and 22' and 24 and 24 'are implanted according to FIG. 12 with method steps which are not illustrated in detail and which are all standard process steps from the production of integrated circuits. Furthermore, the metallizations 28 and 36 are applied and the gate electrodes 38 and 40 are deposited in polysilicon. Furthermore, the previously explained integration of control circuits or protective circuits for the circuit arrangement 10 into the component 16 takes place. Due to the temperature effect associated with these standard process steps, a further diffusion of charge carriers from the charge carrier regions 44 and 62 into the drift region 18 takes place, so that they reach their final layer thickness accept h or h ] _. The Dar- Position in Figure 12 thus corresponds to the representation in Figure 6.
In Figur 13 ist ein weiteres Ausführungsbeispiel der Schaltungsanordnung 10 gezeigt. Gleiche Teile wie in den vorhergehenden Figuren sind wiederum mit gleichen Bezugszeichen versehen und nicht nochmals erläutert. Gemäß dem Ausführungsbeispiel in Figur 13 ist im Bereich des Transistors 12 nur das Ladungsträgergebiet 62 zusätzlich angeordnet. Auf die Anordnung des Ladungsträgergebietes 44 wurde verzichtet. Durch eine Wahl der Schichtdicke h_ des Ladungsträgergebietes 62 beziehungsweise eine Ladungsträgerkonzentration kann wiederum die Sperrfestigkeit und somit der Durchlaß- widerstand des Transistors 12 auf ein notwendiges Minimum herabgesetzt werden. Die Verpolsicherheit wird, wie bei den vorhergehenden Ausführungsbeispielen, durch die Sperrfestigkeit des Transistors 14 übernommen. Die elektrischen Eigenschaften der Schaltungs- anordnung 10, insbesondere der Vorwärts-Durchlaßfall , der Vorwärts-Sperrfall, der Rückwärts-Durchlaßfall, der Rückwärts-Sperrfall und der Fehlerfall, entsprechen den bereits erfolgten Erläuterungen zu den Aus- führungsbeispielen der Figuren 1 und 6.FIG. 13 shows a further exemplary embodiment of the circuit arrangement 10. The same parts as in the previous figures are again provided with the same reference numerals and are not explained again. According to the exemplary embodiment in FIG. 13, only the charge carrier region 62 is additionally arranged in the region of the transistor 12. The arrangement of the charge carrier area 44 has been dispensed with. By selecting the layer thickness h_ of the charge carrier region 62 or a charge carrier concentration, the barrier strength and thus the forward resistance of the transistor 12 can in turn be reduced to a necessary minimum. The reverse polarity protection is taken over, as in the previous exemplary embodiments, by the blocking resistance of the transistor 14. The electrical properties of the circuit arrangement 10, in particular the forward pass case, the forward block case, the reverse pass case, the reverse block case and the fault case, correspond to the explanations already given for the exemplary embodiments of FIGS. 1 and 6.
Anhand der Figuren 14 bis 17 wird schematisch der Herstellungsprozeß des Halbleiterbauelementes 10 gemäß dem in Figur 13 gezeigten Ausführungsbeispiel verdeutlicht .The manufacturing process of the semiconductor component 10 according to the exemplary embodiment shown in FIG. 13 is illustrated schematically with reference to FIGS. 14 to 17.
Zunächst wird auf einem Ausgangswafer 50 mit einer n+-Dotierung entsprechend dem späteren Substratgebiet 26 eine Schicht 60' epitaktisch aufgewachsen. Dies entspricht dem Aufwachsen der Schicht 60 gemäß Figur 10, ohne daß zuvor die Strukturen des Ladungsträgergebietes 44 angelegt wurden.First, an output wafer 50 with an n + doping corresponding to the later substrate area 26 a layer 60 'grew epitaxially. This corresponds to the growth of the layer 60 according to FIG. 10 without the structures of the charge carrier region 44 having been created beforehand.
Nachfolgend werden, wie Figur 15 verdeutlicht, durch Aufbringen der Maskierung 64 und anschließende Ionenimplantation 68 n-dotierende Ladungsträger in die Schicht 60 zur Ausbildung des späteren Ladungsträger- gebietes 62 eingebracht. Dies erfolgt mittels bekannter Standard-Lithographieprozesse .Subsequently, as shown in FIG. 15, by applying the masking 64 and subsequent ion implantation 68, n-doping charge carriers are introduced into the layer 60 to form the later charge carrier region 62. This is done using known standard lithography processes.
Nachfolgend wird, wie Figur 16 verdeutlicht, der bereits zu Figur 11 erläuterte Wärmeprozeß durchge- führt, so daß das Ladungsträgergebiet 62 seine Zwischenschichtdicke h^' annimmt.In the following, as shown in FIG. 16, the heating process already explained for FIG. 11 is carried out, so that the charge carrier region 62 assumes its intermediate layer thickness h ^ '.
Schließlich wird das Bauelement 16 mittels bekannter Standardprozeßschritte zur Fertigung integrierter Schaltungen fertig strukturiert. Auch hier wird auf die Erläuterung zu den vorhergehenden Figuren beziehungsweise Ausführungsbeispiele verwiesen. Im Ergebnis entsteht das in Figur 17 gezeigte Bauelement 16 mit dem integrierten Ladungsträgergebiet 62 zur Her- absetzung der Sperrfestigkeit des Transistors 12.Finally, the component 16 is finished structured using known standard process steps for the production of integrated circuits. Here too, reference is made to the explanation of the preceding figures or exemplary embodiments. The result is the component 16 shown in FIG. 17 with the integrated charge carrier region 62 for reducing the blocking strength of the transistor 12.
Gemäß weiterer, nicht dargestellter Ausführungsbei- spiele kann vorgesehen sein, daß das Ladungsträgergebiet 62 in das Ladungsträgergebiet 44 (gemäß dem Aus- führungsbeispiel in Figur 6) oder in das Substrat- gebiet 26 (gemäß dem Ausführungsbeispiel in Figur 13) hineinläuft. Derartige Strukturen können durch ent- sprechende thermische Behandlung oder durch die Dauer und Intensität der Ionenimplantation während der Herstellung des Ladungsträgergebietes 62 erzielt werden. Hierdurch wird eine weitere Optimierung der Sperr estigkeit und somit des Durchlaßwiderstandes des Transistors 12 möglich, ohne daß die notwendige Mindestsperrfestigkeit unterschritten wird.According to further exemplary embodiments, not shown, it can be provided that the charge carrier region 62 runs into the charge carrier region 44 (according to the exemplary embodiment in FIG. 6) or into the substrate region 26 (according to the exemplary embodiment in FIG. 13). Such structures can be speaking thermal treatment or by the duration and intensity of the ion implantation during the production of the charge carrier region 62 can be achieved. As a result, a further optimization of the blocking resistance and thus the forward resistance of the transistor 12 is possible without falling below the required minimum blocking resistance.
Anhand der Figuren 18, 19 und 20 werden nachfolgend verschiedene Ausführungsformen für die Layoutgestaltung der sogenannten Steuerköpfe der Transistoren 12 und 14 gezeigt, die ebenfalls zu einer Verringerung des Durchlaßwiderstandes im Leitungsfalle beziehungsweise einer Verminderung der Sperrfestigkeit führen. Diese Ausgestaltung der Steuerköpfe kann entweder ausschließlich zur Herabsetzung der Sperrfestigkeit genutzt werden oder kann in Verbindung mit den zusätzlich integrierten Ladungsträgergebieten 44 beziehungsweise 62 erfolgen.Various embodiments for the layout design of the so-called control heads of the transistors 12 and 14 are shown below with the aid of FIGS. 18, 19 and 20, which likewise lead to a reduction in the forward resistance in the event of a line break or a reduction in the blocking resistance. This configuration of the control heads can either be used exclusively to reduce the blocking strength or can be carried out in conjunction with the additionally integrated load carrier regions 44 or 62.
Nachfolgend sind jeweils die Steuerkδpfe des Transistors 12 dargestellt, wobei bei entsprechend gegebener Potentialverteilung der Versorgungsspannungen diese Layoutgestaltung auch am Steuerkopf des Tran- sistors 14 realisiert sein kann.The control heads of transistor 12 are each shown below, with this layout design also being able to be implemented on the control head of transistor 14 given a corresponding potential distribution of the supply voltages.
Der Steuerkopf setzt sich aus dem Ladungsträgergebiet 20', dem Ladungsträgergebiet 22', dem Ladungsträgergebiet 24', dem Gateanschluß 40 und nicht dargestell- tem Sourceanschluß 36 zusammen. Der Sourceanschluß 36 kontaktiert die Ladungsträgergebiete 22' beziehungsweise 24' im Bereich eines Kontaktfensters 70. Die Metallisierung des Sourceanschlusses 36 selber ist nicht dargestellt. In den Figuren 18a, b, c, d und e sind die einzelnen Bestandteile des Steuerkopfes nochmals gesondert dargestellt. Diese liegen quasi übereinander beziehungsweise ineinander, wie die Querschnittzeichnungen der Figuren 1, 6 und 13 verdeutlichen.The control head is composed of the charge carrier region 20 ', the charge carrier region 22', the charge carrier region 24 ', the gate connection 40 and the source connection 36 (not shown). The source connection 36 contacts the charge carrier regions 22 ′ or 24 ′ in the region of a contact window 70 Metallization of the source connection 36 itself is not shown. The individual components of the control head are shown separately in FIGS. 18a, b, c, d and e. These lie virtually one above the other or one inside the other, as the cross-sectional drawings in FIGS. 1, 6 and 13 illustrate.
Wie die Draufsichten in den Figuren 18, 19 und 20 verdeutlichen, besteht der Transistor 12 - und gegebenenfalls auch der Transistor 14 - aus einer Vielzahl einzelner Zellen 15, die parallelgeschaltet den Transistor 12 ergeben. Somit wird klar, daß in den Figuren 1, 6 und 13 jeweils nur immer eine Hälfte ei- ner Zelle im Querschnitt dargestellt ist.As the plan views in FIGS. 18, 19 and 20 illustrate, the transistor 12 - and possibly also the transistor 14 - consists of a large number of individual cells 15 which, when connected in parallel, produce the transistor 12. It is thus clear that only one half of a cell is shown in cross section in FIGS. 1, 6 and 13.
Die schematischen Draufsichten in Figur 18 verdeutlichen, daß durch die Anordnung beziehungsweise Dimensionierung der einzelnen Bestandteile des Steuerkop- fes des Transistors 12 eine große Kanalweite proThe schematic top views in FIG. 18 illustrate that the arrangement or dimensioning of the individual components of the control head of the transistor 12 has a large channel width per
Transistorfläche realisiert ist. Hierdurch wird eine Minimierung eines Durchlaßwiderstandes - im Leitungs- falle - erreicht und eine ausreichende Impulsfestigkeit sichergestellt. Die Kanalweite bezieht sich auf die laterale Überlappungslänge des Gateanschlusses 36 zu dem Ladungsträgergebiet 20'.Transistor area is realized. This minimizes on-state resistance - in the case of cables - and ensures sufficient pulse resistance. The channel width relates to the lateral overlap length of the gate connection 36 to the charge carrier region 20 '.
Gemäß der in Figur 18 gezeigten Ansicht wird dies durch eine Kombination aus Zellenstrukturen und Gitterstrukturen erreicht. Die LadungsträgergebieteAccording to the view shown in FIG. 18, this is achieved by a combination of cell structures and lattice structures. The cargo areas
20' und die Ladungsträgergebiete 24' sind zwischen den einzelnen Zellen des Steuerkopfes gitterartig ver- zweigt und führen so einerseits zu der gewünschten großen Kanalweite pro zur Verfügung stehender Gesamtfläche und andererseits zu der gewünschten Minimierung des Durchlaßwiderstandes des Steuerkopfes des Transistors 12 und somit des gesamten Transistors 12.20 'and the charge carrier regions 24' are lattice-like between the individual cells of the control head branches and thus lead on the one hand to the desired large channel width per available total area and on the other hand to the desired minimization of the forward resistance of the control head of the transistor 12 and thus of the entire transistor 12.
In den Figuren 19 beziehungsweise 19a, 19b, 19c, 19d und 19e ist ein weiteres Layout der Steuerköpfe gezeigt. Gleiche Teile wie in Figur 18 sind mit glei- chen Bezugszeichen versehen und nicht nochmals erläutert. Es wird deutlich, daß hier eine Zellen- und Streifenstruktur realisiert ist. Der Steuerkopf besteht wiederum aus einer Vielzahl von Zellen 15, von denen zwei dargestellt sind, und die Ladungsträgerge- biete 24' sind streifenförmig zwischen benachbarten - in einer Linie liegenden - Zellen 15 angeordnet. Gegenüber dem Ausführungsbeispiel in Figur 18 ist auf die Querverbindung, die zur Ausbildung der Gitterstruktur führte, verzichtet. Auch so wird eine große Kanalweite pro zur Verfügung stehender Transistorfläche erzielt.A further layout of the control heads is shown in FIGS. 19 and 19a, 19b, 19c, 19d and 19e. The same parts as in FIG. 18 are provided with the same reference symbols and are not explained again. It is clear that a cell and stripe structure is realized here. The control head in turn consists of a plurality of cells 15, two of which are shown, and the charge carrier regions 24 'are arranged in strips between adjacent cells 15 lying in a line. Compared to the exemplary embodiment in FIG. 18, the cross connection that led to the formation of the lattice structure is dispensed with. A large channel width per transistor area available is also achieved in this way.
Schließlich ist in Figur 20 beziehungsweise Figur 20a, b, c, d und e eine weitere Ausführungsvariante der Strukturierung der Steuerkδpfe gezeigt. Hier ist wiederum eine kombinierte Zellenstruktur und Gitterstruktur vorgesehen, wobei durch die diagonale Ausrichtung der Ladungsträgergebiete 22' und 24' und des Kontaktfensters 70 es zur Ausbildung von stumpfen Winkeln zwischen den Kanalübergängen innerhalb derFinally, a further embodiment variant of the structuring of the control heads is shown in FIG. 20 or FIGS. 20a, b, c, d and e. Here again a combined cell structure and lattice structure is provided, the diagonal alignment of the charge carrier regions 22 'and 24' and the contact window 70 leading to the formation of obtuse angles between the channel transitions within the
Gitterstruktur des Ladungsträgergebietes 24' kommt . Diese stumpfen Winkel ergeben sich auch auf den Poly- Siliziumgebieten des Gateanschlusses 36. Hierdurch wird eine besonders gute Impulsfestigkeit erzielt, wobei gleichzeitig die Kanalweite bezogen auf die Transistorfläche ebenfalls vergrößert ist. Lattice structure of the charge carrier region 24 'comes. These obtuse angles also arise on the poly Silicon regions of the gate connection 36. This results in a particularly good pulse strength, with the channel width in relation to the transistor area also being increased at the same time.

Claims

Patentansprüche claims
1. Schaltungsanordnung zur Verpolsicherung von Halbleiterschaltungen, gekennzeichnet durch zwei, in einem Driftgebiet (18) integrierte, quasivertikale oder vertikale DMOS-Transistoren (12, 14),. wobei ein erster DMOS-Transistor (12) mit einem zu schaltenden elektrischen Verbraucher (42) verbunden ist und ein zweiter DMOS-Transistor (14) antiseriell zu dem ersten DMOS-Transistor (12) geschaltet ist, und die DMOS-Transistoren (12, 14) eine unterschiedliche Sperrfestigkeit besitzen.1. Circuit arrangement for reverse polarity protection of semiconductor circuits, characterized by two, in a drift region (18) integrated, quasi-vertical or vertical DMOS transistors (12, 14). wherein a first DMOS transistor (12) is connected to an electrical consumer (42) to be switched and a second DMOS transistor (14) is connected in anti-series to the first DMOS transistor (12), and the DMOS transistors (12, 14) have different barrier strength.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß innerhalb des gemeinsamen Ladungs- trägergebietes (Driftgebiet 18) des Schalttranεistors (12) und des Verpolschutz-Transistors (14) im Bereich des Schalttransistors (12) wenigstens ein Ladungsträgergebiet (44, 62) mit erhöhter Ladungsträgerdotierung integriert ist.2. Circuit arrangement according to claim 1, characterized in that within the common charge carrier region (drift region 18) of the Schalttranεistor (12) and the reverse polarity protection transistor (14) in the region of the switching transistor (12) at least one charge carrier region (44, 62) increased charge carrier doping is integrated.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungsträgergebiet (44) mit der höheren Ladungsträgerdotierung sich in Nähe des Drainanschlusses (32) des Schalttransistors (12) befindet. 3. Circuit arrangement according to one of the preceding claims, characterized in that the charge carrier region (44) with the higher charge carrier doping is in the vicinity of the drain terminal (32) of the switching transistor (12).
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zusätzlich zu dem ersten Ladungsträgergebiet (44) höherer Ladungs- trägerdotierung ein zweites Ladungsträgergebiet (62) höherer Ladungsträgerdotierung vorgesehen ist .4. Circuit arrangement according to one of the preceding claims, characterized in that in addition to the first charge carrier region (44) higher charge carrier doping a second charge carrier region (62) higher charge carrier doping is provided.
5. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nur das zweite Ladungsträgergebiet (62) höherer Ladungsträgerdotierung vor- gesehen ist.5. Circuit arrangement according to claim 1 or 2, characterized in that only the second charge carrier region (62) higher charge carrier doping is provided.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierungsgebiete (44, 62) Ladungsträger des gleichen Typs wie das Driftgebiet (18) umfassen.6. Circuit arrangement according to one of the preceding claims, characterized in that the doping regions (44, 62) comprise charge carriers of the same type as the drift region (18).
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungsträgergebiet (44) eine Höhe (h) aufweist, die ge- ringer ist als ein Abstand zwischen einem Substratgebiet (26) des Driftgebietes (18) und einem Schaltgebiet (Ladungsträgergebiet 20') des Transistors (12) .7. Circuit arrangement according to one of the preceding claims, characterized in that the charge carrier region (44) has a height (h) which is less than a distance between a substrate region (26) of the drift region (18) and a switching region (load carrier region 20 ') of the transistor (12).
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Höhe (h) so gewählt ist, daß eine Mindestsperrfestigkeit des Transistors (12) gegenüber der Versorgungsspannung (U^) gegeben ist.8. Circuit arrangement according to claim 7, characterized in that the height (h) is chosen so that a minimum blocking resistance of the transistor (12) with respect to the supply voltage (U ^) is given.
9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Höhe (h.2) des Driftgebietes (18) zwischen der Schicht (50) und einem Schaltgebiet (Ladungsträgergebiet 20) des Transistors (14) so gewählt ist, daß die maximal mögliche Spannung (U^ - U^) blockierbar ist.9. Circuit arrangement according to one of the preceding claims, characterized in that a height (h.2) of the drift region (18) between the layer (50) and a switching area (charge carrier area 20) of the transistor (14) is selected so that the maximum possible voltage (U ^ - U ^) can be blocked.
10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungsträgergebiet (62) eine Höhe (h^) besitzt, die geringer ist als ein Abstand zwischen dem Ladungsträgergebiet (44) oder dem Substratgebiet (26) und dem Schaltgebiet (Ladungsträgergebiet 20') des Transistors (12) .10. Circuit arrangement according to one of the preceding claims, characterized in that the charge carrier region (62) has a height (h ^) which is less than a distance between the charge carrier region (44) or the substrate region (26) and the switching region (charge carrier region 20 ') of the transistor (12).
11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungs- trägergebiet (62) in das Ladungsträgergebiet (44) oder das Substratgebiet (26) hineinläuft.11. Circuit arrangement according to one of the preceding claims, characterized in that the charge carrier region (62) runs into the charge carrier region (44) or the substrate region (26).
12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Layout des Steuerkopfes (20', 22', 24', 36, 40) des Transistors (12) so gewählt ist, daß eine maximale Kanalweite der MOS-Kanäle im Leitungsfalle in bezug auf die zur Verfügung stehende Transistorfläche gegeben ist .12. Circuit arrangement according to one of the preceding claims, characterized in that a layout of the control head (20 ', 22', 24 ', 36, 40) of the transistor (12) is selected so that a maximum channel width of the MOS channels in the event of a line in relation to the available transistor area.
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet-, daß die Ladungsträgergebiete (20' und 24') gitterförmig zwischen mehreren Zellen (15) des Transistors (12) verlaufen.13. Circuit arrangement according to claim 12, characterized in that the charge carrier regions (20 'and 24') run in a grid shape between a plurality of cells (15) of the transistor (12).
14. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Ladungsträgergebiete (20' und 24') streifenförmig zwischen mehreren Zellen (15) des Transistors (12) verlaufen.14. Circuit arrangement according to claim 12, characterized in that the charge carrier regions (20 'and 24 ') run in strips between a plurality of cells (15) of the transistor (12).
15. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gebiete (24', 18, 26, 62, 24 und 44) n-dotiert und die Gebiete (22, 20, 22', 20') p-dotiert sind.15. Circuit arrangement according to one of the preceding claims, characterized in that the regions (24 ', 18, 26, 62, 24 and 44) are n-doped and the regions (22, 20, 22', 20 ') are p-doped ,
16. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß. die Gebiete (24', 18, 26, 62, 24 und 44) p-dotiert und die Gebiete (22, 20, 22', 20') n-dotiert sind. 16. Circuit arrangement according to one of the preceding claims, characterized in that. the regions (24 ', 18, 26, 62, 24 and 44) are p-doped and the regions (22, 20, 22', 20 ') are n-doped.
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