WO2001059790A1 - Testbarer festwertspeicher für datenspeicher-redundanzlogik - Google Patents
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Abstract
Testbarer Festwertspeicher für eine Datenspeicher-Redundanzlogik (55) mit Festwertspeichereinheiten (1) zum Abspeichern von ermittelten Fehleradressen von fehlerhaften Datenspeichereinheiten, wobei jede Festwertspeichereinheit (1 durch Anlegen von Eingabe-Testdaten und durch Vergleich ausgelesener Ausgabe-Testdaten mit erwarteten Soll-Ausgabe-Testdaten auf ihre Funktionsfähigkeit überprüfbar ist.
Description
Beschreibung
Testbarer Festwertspeicher für Darenspeicher-Redunαanzlogik
Die Erfindung Detrifft einen testbaren Festwertspeicher für Datenspeicher-Redundanzlogik zum Abspeichern von in einem Testverfahren ermittelten Fehleradressen von fehlernaften Datenspeichereinheiten mnernalb eines Hauptdatenspeichers.
Der zunehmenαe Speicherbedarf von Anwendungsprogrammen fuhrt daz_, dass die Speichergroßen von Halbleiterspeichern in den letzten Jahren stark angestiegen ist. Mit zunehmenαer Speichergroße und mit dem damit verbundenen erhöhten Integrationsgrad bei der Herstellung von Halbleiterspeichern steigt die Wahrscheinlichkeit an, dass einzelne Datenspeichereinheiten des Halbleiterspeichers im Herstellungsprozess fehlerhaft hergestellt werden und somit funktionsuntuchtig sind. Damit der Ausfall vereinzelter Datenspeichereinheiten nicnt dazu fuhrt, dass der gesamte Halbleiterspeicher funktionsunfähig bzw. defekt ist, werden zunehmend in die Datenspeicher redundante Speicheroereiche miteingebaut. Derartige redundante Speicher enthalten einen Redundanz-Adressenspeicher mit mehreren Redundanz-Adressenspeicheremheiten sowie einen Redun- darz-Datenspeicher mit Redundanz-Datenspeichereinheiten. Jede Redundanz-Adressenspeicheremheit ist einer Redundanz-Daten- speicheremheiten zugeordnet.
Wird in einem Testvorgang eine fehlerhafte Datenspeichereinheit innerhalb des Hauptdatenspeichers festgestellt, wird die FeMeradresse für fehlerhaften Datenspeichereinheit in eine Aαressenspeichereinheit des Redundanz-Adressenspe cners em- gescnπeben und im Falle eines Datenzugriffs auf diese Feh- ieradresse auf αie zugeordnete Datenspeichereinheit innerhalb des Redundanz-Datenspeichers zugegriffen anstatt auf die feh- lerhafte Datenspeichereinheit innerhalb des Haupt-Datenspeichers .
Durch diese Umadressierung ist es möglich, eine gewisse Anzahl von fehlerhaften Datenspeichereinheiten innerhalb des Haupt-Datenspeichers durch redundante Datenspeichereinheiten innerhalb des Redundanz-Datenspeichers zu ersetzen.
Der Zugriff auf den Redundanz-Adressenspeichers sowie auf den Redundanz-Datenspeicher wird durch eine in dem Datenspeicher integrierte Redundanz-Steuerlogik gesteuert. Der Redundanz- Adressenspeicher innerhalb der Redundanz-Steuerlogik wird durch Adressenregister gebildet, die im Falle eines Ausfalls der Stromversorgung dazu führen, dass die darin eingespeicherten Fehleradressen von fehlerhaften Datenspeichereinheiten innerhalb des Haupt-Datenspeichers verloren gehen.
Die im Testvorgang ermittelten Fehleradressen von fehlerhaften Datenspeichereinheiten werden daher zusätzlich in einen Festwertspeicher fest einprogrammiert, wobei die darin eingeschriebenen Fehleradressen im Bedarfsfall wieder in den Redundanz-Adressenspeicher eingeschrieben werden. Die Festwert- Speicher bestehen dabei aus einer Vielzahl von Festwert-Speichereinheiten, die Adressen-BITS der Fehleradressen fest speichern.
Fig. 1 zeigt eine Festwert-Speichereinheit nach dem Stand der Technik. Die Festwert-Speichereinheit enthält eine Schmelzsicherungseinrichtung F, in die ein BIT, beispielsweise ein- Ad- ressen-BIT, nicht löschbar eingeschrieben werden kann. Die Schmelzsicherungseinrichtung F besteht in der Regel aus einem schmelzbarer. Widerstand, der aus Metall oder Polysilizium be-
Durch Anlegen eines Steuersignals an einen Einschrei- banschluss W wird ein an der Versorgungsspannung VDD anliegender P-Kanal MOSFET Pl durchgeschaltet, so dass der Poten- tialknoten P zum Verladen der Schmelzsicherungseinrichtung F vorgeladen werden kann.
Durch Anlegen eines Lesesignals R an das Gate des zu dem ers¬ ten MOSFET komplementären MOSFETS T2 kann das in die Schmelz- sicnerungsemrichtung F eingeschriebene BIT ausgelesen wer¬ den .
Durch Anlegen eines Steuersignals GND an den Transistor T3 wird der m der Schmelzsicherungseinrichtung eingeschriebene Datenwert auf Masse gezogen und somit logisch 0.
Dem Potentιalκnoten P ist eine Latcn-Verriegelungsschaltung nachgeschaltet, die aus zwei ruckgekoppelten Inverterschalt- kreisen I I, 1 2, besteht. Der Latch-Schaltung ist ein Daten- Ausgabepuffer A nachgeschaltet. Der Daten-Ausgabepuffer-A besteht ebenfalls aus einem Inverter.
Das aus der Schmelzsicherungseinrichtung F ausgelesene BIT liegt bei Anlegen eines Auslesesteuerbefehls am Anschluss R am Ausgang DA des Ausgangspuffers A an.
Die in Fig. 1 dargestellte Festwertspeichereinheit weist den Nachteil auf, dass sie bezuglich ihrer eigenen Funktionsfa- higkeit nicht testbar ist.
Tritt ein schaltungstechnischer Fehler wahrend der Herstel- lungsvorgangs des Festwertspeichers auf, liegt an dem Ausgang DA der Festwertspeichereinheit unter Umstanden ein falscher logischer Wert an.
Hierdurch wird beispielsweise im Falle eines Stromausfalls und dem anschließenden Einschreiben der Fehleradressen aus dem Festwertspeicher m den Redundanz-Adressenspeicher der Redundanz-Steuerlogik eine falsche Adresse eingeschrieben. Die Umadressierung einer fehlerhaften Datenspeichereinheit innerhalb des Haupt-Datenspeichers auf eine Redundanz- Daten- speicheremheit innerhalb des Redundanz-Datenspeichers ist dann auf Dauer fehlerhaft.
Es ist daher die Aufgabe der vorliegenden Erfindung einen testbaren Festwertspeicher für eine Datenspeicher-Redundanz- logik zu schaffen, deren Funktionsfahigkeit selbst durch einen Testvorgang überprüfbar ist.
Diese Aufgabe wird erfmdungsgemaß durch einen testbaren Festwertspeicher mit den im Patenanspruch 1 angegebenen Merkmalen gelost.
D_e Erfindung scnafft einen testbareπ Festwertspeicher für eine Datenspeicher-Redundanzlogik mit Festwertspeicheremhei- ten zum Abspeichern von ermittelten Fehleradressen von fehlerhaften Datenspeichereinheiten, wobei jede Festwertspei- chereinheit durch Anlegen von Eingabe-Testdaten und durcn Vergleichen ausgelesener Ausgabetestdaten mit erwarteten
Soll-Ausgabetestdaten auf ihre Funktionsfahigkeit berprüfbar
Bevorzugte Ausfuhrungsform des erfindungsgemaßen testbaren Festwertspeichers sind in den Unteranspruchen angegeben.
Bei einer bevorzugten Ausfuhrungsform wird m jeder Festwert- speichereinheit eine Adressen-BIT einer Fehleradresse abgespeichert .
Der Festwertspeicher ist vorzugsweise zwischen einem Testbetrieb und einem Normalbetrieb umschaltbar.
Die Festwertspeichereinheit des Festwertspeichers weist vor- zugsweise eine Schmelzsicherungseinrichtung zum nichtloschba- ren Einschreiben von Adressen-BITs auf.
Die Schmelzsicherungseinrichtung ist vorzugsweise ein schmelzbarer Wiederstand, der aus Metall oder Polysilizium besteht.
Bei einer bevorzugten Ausfuhrungsform weist die Festwertspeichereinheit einen Leseschaltkreis zum Auslesen der eingeschriebenen Adressen-BITs auf.
Diesem Leseschaltkreis ist vorzugsweise ein Verriegelungsschaltkreis nachgeschaltet, der aus zwei ruckgekoppelten In- vertern besteht.
Der Verriegelungsschaltkreis enthalt bei einer besonders be- vorzugten Ausfuhrungsform einen umschaltbaren Multiplexer.
Der Multiplexer weist vorzugsweise einen Steueranschluss zum Umschalten zwischen dem Test- und dem Normalbetrieb des Festwertspeichers auf.
Dabei enthalt der Multiplexer vorzugsweise einen ersten Dateneingang zum Anlegen von Testdaten.
Der Multiplexer weist vorzugsweise ferner einen zweiten Da- teneingang auf, der mit dem Ausgang eines ersten Inverters des Verriegelungsschaltkreises verbunden ist.
Der Ausgang des Multiplexers ist vorzugsweise mit dem Eingang eines zweiten Inverters des Verriegelungsschaltkreises ver- bunden.
An dem zweiten Dateneingang des Multiplexers und an den Ausgang des ersten Inverters ist vorzugsweise ein Datenausgabepuffer angeschlossen.
Der Datenausgabepuffer gibt vorzugsweise die Daten an ein Abtast-Flipflop eines seriellen Schieberegisters aus.
Der Datenausgang des Abtast-Flipflops ist bei einer besonders bevorzugten Ausfuhrungsform mit dem ersten Dateneingang des Multiplexers zum Anlegen von Testdaten verbunden.
Der erfindungsgemäße Festwertspeicher ist vorzugsweise mit einer Redundanz-Steuerlogik eines Datenspeichers verbunden, wobei der Datenspeicher einen Redundanz-Datenspeicher und einen Haupt-Datenspeicher enthält.
Die mit dem Festwertspeicher verbundene Redundanz-Steuerlogik weist vorzugsweise einen Redundanz-Adressenspeicher und zuge- norigen Redundanz-Datenspeicher auf.
. J Die in dem erfindungsgemäßen Festwertspeicher abgespeicherten Fehleradressen sind vorzugsweise in den Redundanz-Adressenspeicher der Redundanz-Steuerlogik auslesbar.
Dabei besteht der P.edundanz-Datenspeicher der Redundanz-Steuerlogik aus mehreren Redundanz-Datenspeichereinheiten zum Ersatz von fehlerhaften Datenspeichereinheiten innerhalb des Haupt-Datenspeichers .
Die Redundanz-Speichereinheiten des Redundanz-Datenspeichers
9 0 innerhalb der Redundanz-Steuerlogik sind vorzugsweise Register.
Die Eingabe-Testdaten und die Soll-Ausgabetestdaten werden vorzugsweise durch eine in dem Datenspeicher integrierte 25 Selbsttestlogik erzeugt.
Der testbare Festwertspeicher gemäß der Erfindung ist vorzugsweise ebenfalls in den Datenspeicher integriert.
30 Im weiteren werden bevorzugte Ausführungsform der erfindungsgemäßen testbaren Festwertspeichers unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
ΞΞ Ξs zeiσt
Fig. 1 eine Festwertspeicher nacn dem Stand der Technik;
Fig. 2 eine erste Ausfuhrungsform einer Festwertspeicherein- heit zum Aufbau des erfmdungsgemaßen Festwertspei- chers;
F_.g. 3 e__ne zweite Ausf nrungsfcrm einer Festwertspei- cheremheit zum Aufbau eines erfmαungsgemaßen testbaren Festwertspeichers;
Fig.4 den Aufbau eines erfmdungsgemaßen Festwertspeichers aus mehreren Festwertspeichereinheiten;
Fxg. 5 den erfmdungsgemaßen Festwertspeicher innerhalb ei- nes Datenspeichers.
Fig. 2 stellt eine erste Ausfuhrungsform einer erf dungsgemaßen Festwertspeichereinheit für eine testbaren Festwert- Speicher dar.
Die Festwertspeichereinheit 1 enthalt eine Schmelzsicherungseinrichtung 2, die aus einem schmelzbaren Widerstand aus Metall oder Polysilizium besteht.
Parallel zur Schmelzsicherungseinrichtung 2 ist ein erster MOSFET-Transistor 3 zum Anlegen eines Erdungs-Steuerungssig- nals an den Anschluss 4 des MOSFETs 3 geschaltet.
Die Schmelzsicherungseinrichtung 2 ist über einen Anschluss 5 und der MOSFET 3 über einen Anschluss 6 geerdet.
Der andere Anschluss 7 der Schmelzsicherungseinrichtung 2 ist mit dem parallel geschalteten MOSFET 3 direkt verbunden.
An dem Änscnluss 7 liegt ein weiterer MOSFET 8 an, dessen Gate mit einem weiteren Anschluss 9 der Festwertspeicherein-
neit 1 verbunden ist. Durch Anlegen eines Steuersignals an den Anschluss 9 wird das in dem Potentialknoten 7 anliegende Spannungspotential über dem MOSFET 8 an den Potentialknoten 10 ausgelesen. Der Potentialknoten 10 ist über einen dritten MOSFET 11 an einen Versorgungsspannunganschluss 12 schaltbar .
Das Gate des dritten MOSFETs 11 liegt an einem weiteren Anschluss 13 der Festwertspeichereinheit 1 an. Der MOSFET 11 ist komplementär zu den beiden übrigen MOSFETs 3, 8 aufgebaut .
Be der in Figur 2 dargestellten Ausführungsform ist der MOSFET 11 ein P-Kanai-MOSFET und die beiden übrigen MOS- FETs 3, 8 sind N-Kanal-MOSFETs .
Durch Anlegen eines Steuersignals an den Steueranschluss 13 des P-Kanal-MOSFETs 11 kann die an den Potentialknoten 12 anliegende Versorgungsspannung zum Vorladen der Schmelzsiche- rungseinrichtung 2 auf den Potentialknoten 10 durchgeschaltet werden. Der Potentialknoten 10 ist mit dem Signaleingang 14 eines Verriegelungsschaltkreises 15 verbunden.
Der Verriegelungsschaltkreis 15 weist den Signaleingang 14, einen Signalausgang 16, einen Testdateneingang 17 sowie einen Steueranschluss 18 zum Umschalten der Betriebsart auf.
Der Verriegelungsschaltkreis 15 besteht aus zwei in einer Rückkopplungsschleife befindlichen rückgekoppelten Inverter- Schaltkreisen 19, 20 sowie einem Multiplexer 21, der zwischen zwei Dateneingängen 22, 23 gesteuert über eine Steuerleitung 24 umschaltbar ist. Die Steuerleitung 24 liegt an dem Steueranschluss 18 zum Umschalten den Betriebsart der Verriegelungsschaltung 15 an. Der Ausgang des Multiplexer 21 ist über eine Leitung 25 mit dem Eingang des Inverters 20 verbunden. Der Ausgang des Inverters 20 mit dem Eingang des Inverters 19 verbunden. Der Ausgang des Inverters 19 ist wiederum
über eine Ruckkoppelleitung 27 an den Dateneingang 23 des Multiplexer 21 angeschlossen.
Der Dateneingang 23 des Multiplexer 21 sowie der Ausgang des Inverters 19 sind direkt mit dem Signalausgang 16 αer Verrie- αel mgsschaltung 15 verbunden. Der Signalausgang 16 der Ver- riegelungsschaltung 15 liegt an einem Eingang eines Datenaus¬ gabepuffers 28. Der Datenausgabepαffer 28 besteht bei der in Figur 2 dargestellten Ausfuhrungsform aus einem Inverter- Schaltkreis.
Der Datenausgabepuffer 20 gibt die an dem Signalausgang 16 des Verriegelungsschaltung 15 anliegenden Daten invertiert über eine Leitung 29 an einen Steueranschluss 30 eines Ab- tast-Flipflops 31 ab.
Das Abtast-Flipflop 31 bildet einen Teil eines seriellen Schieberegisters. Bei der m Figur 2 dargestellten Ausfuh- ra^gsform st das Abtast-Flipflop ein D-Flipflop, dessen D- Eingang an der Leitung 29 anliegt.
Der an der Ausgabeleitung 29 anliegende logische Wert kann über eine Leitung 32 über einen Datenausgabeanschluss 33 ausgelesen werden. Ein Datenausgang 34 des Abtast-Flipflops 31 ist über eine Ruckkoppelleitung 35 an den Testdateneingang 17 der Verriegelungsschaltung 15 ruckgekoppelt. Das Abtast-Flip- flop 31 besitzt ferner einen Takteingang 36, der über eine Taktleitung 37 mit einem Taktemgangsanschluss 38 zum Anlegen eines Taktsignals verbunden ist.
Über einen Testdaten-Emgangsanschluss 39 können Testdaten in aas Abtast-Flipflop 31 αes seriellen Schieberegisters einge- scnneben werden.
Über einen Testdaten-Ausgabeanschluss 40 des Abtast-Flip- flops 31 können Testdaten aus dem Abtast-Flipflops 31 des seriellen Schieberegisters ausgelesen werden.
Über einen Teststeueranschluss 41 wird gesteuert, ob der an dem Testdateneingang 39 anliegende Wert oder der am Eingang 30 anliegende logiscne Wert in dem Abtast-Flipflop 31
wird und am Datenausgang 34 des Abtast- F ipflops 31 ar_ιegt.
Bei der in Fig. 2 dargestellten ersten Ausfuhrungsform der erfmdungsgemaßen Festwertspeichereinheit liegt am Ausgang 29 αes Datenausgabepuffers 28 im Testbetrieb em logischer Wert an, der invertiert zu demjenigen logischen Wert ist, welcher an αerr Testdatenausgang 17 der Verriegelungsschaltung 15 anliegt, wenn die Festwertspeichereinheit funktionstüchtig ist. Hierzu wird durch Anlegen eines Steuersignals an den Steue- ranschluss 18 des Multiplexers 21 auf den Dateneingang 22 umgeschaltet und Testdaten m die aus den beiden Inver- tern 19, 20 bestehende Ruckkoppelschleife eingekoppelt . Von dort werden die eingekoppelten Testdaten durch den Datenausgabepuffer 28 invertiert an den Ausgang 29 ausgekoppelt und sind dann über den Datenausleseanschluss 33 auslesbar.
Da jedes am Anschluss 17 anliegende Testdatum eine ungerade Anzahl von Invertern, nämlich die Inverter 20, 19, 28 durchlauft, muß am Datenausleseanschluss 33 der zum Testdatum m- vertierte Wert ausgelesen werden, wenn die Festwertspei- cheremheit 1 funktionstüchtig ist.
Im Normalbetrieb wird über den Steueranschluss 18 der Multiplexer 21 auf den anderen Dateneingang 23 umgeschaltet und somit die Ruckkoppelschleife wieder geschlossen.
Zum Auslesen des m der Schmelzsicherungsemrichtung 2 eingespeicherten 3ITs w rd der Auslese-MOSFET 8 durch Anlegen eines Steuersignals an den Gateanschluss 9 durchgeschaltet und der am Potentialknoten 10 anliegende logische Wert n der
Ruckkoppelscnleife gehalten und über den Ausgabepuffer 28 an die Leitung 29 ausgelesen.
Fig. 3 zeigt eine weitere Ausfuhrungsform der erfmdungsgema¬ ßen Festwertspeichereinheit 1. Bei dieser Ausfuhrungsform werαen die Testdaten über die Ruckkoppelleitung 35 derart in die Ruckkoppelschleife eingekoppelt, dass sie im Testbetrieb eine gerade Anzahl von Invertern durchlaufen, so dass im fehlerfreien Fall der am Datenausleseanschluss 33 anliegende logische Wert dem eingekoppelten Testdatenwert entspricht.
Fig. 4 zeigt den Aufbau eines vollständigen testbaren Festwertspeichers gemäß der Erfindung, der aus einer Vielzahl von Festwertspeichereinheit aufgebaut ist, wie sie in den Figuren 2, 3 dargestellt s nd. Die Festwertspeichereinheiten 1-1 bis 1-N werden über eine gemeinsame Steuerleitung 42 zum Umschal- ten zwischen Test- und Nomalbetrieb angesteuert.
Die Steuerleitung 42 liegt an den Teststeueranschlussen 18-8N a .
Die Abtast-Flipflops 31-1, 31-N bilden ein serielles Schieberegister, wobei Testdaten in den Testeingang 39-1 des ersten Abtast-Flipflops 31-1 über eine Datenleitung 43 eingeschoben werden. Die Testdateneingange 39-2 bis 39-N der nachgeschal¬ teten Abtast-Flipflops 31-2 bis 31-N sind jeweils mit dem Testdatenausgang 40 des vorangehenden Abtast-Flipflops verbunden .
Der testbare Festwertspeicher wird durch d e Festwertspeichereinheiten 1-1 bis 1-N gebildet. Zum Test des Festwert- Speichers gemäß der Erfindung werden die Festwertspeicherein- neiten über die Steuerleitung 42 zun chst den Testbetrieb umgeschaltet und anschließend werden Testdaten in das se¬ rielle Schieberegister eingeschrieben.
In einem weiteren Schritt werden Ausgabetestdaten über die Testdatenausleseanschlüsse 33-1 bis 33-N ausgelesen und die ausgelesenen Testdaten mit erwarteten Soll-Testdaten vergli-
chen. Stimmen die ausgelesenen Ausgabetestdaten mit erwarteten Scll-Ausgabetestdaten uberein, ist der Festwertspeicher 1 funktionsfähig. Stimmen die ausgelesenen Ausgabetestdaten und die erwarteten Soll-Ausgabetestdaten nicht überein, ist der testbare Festwertspeicher nicht funktionsfähig. Es erfolgt eine Fehlerbehandlung.
Ist der Festwertspeicher aus Festwertspeichereinheiten 1 aufgebaut, die den in Fig. 2 dargestellten Aufbau besitzen, durchlaufen die Testdaten eine ungerade Anzahl von Invertern im Testbetrieb, so dass das Ausgabe-Testmuster zu dem invertierten Eingabe-Testmuster entspricht, wenn die Festwertspeichereinheiten 1 fehlerfrei arbeiten.
Ist der testbare Festwertspeicher aus Festwertspeichereinheiten 1 aufgebaut, die den in Fig. 3 dargestellten Aufbau besitzen, ist das ausgelesene Ausgabe-Testdatenmuster identisch zu dem Eingabe-Testdatenmuster, sofern die Festwertspei¬ chereinheiten alle völlig fehlerfrei arbeiten.
Fig. 5 zeigt eine Datenspeichereinheit 50, bei der ein testbarer Festwertspeicher gemäß der Erfindung eingebaut ist.
Der testbare Festwertspeicher gemäß der Erfindung besteht aus mehreren Festwertspeichereinheiten 1-1 bis 1-N. Jede Festwertspeichereinheit 1 ist in der Lage, ein BIT einer fehlerhaften Adresse abzuspeichern. Der Datenspeicher 50 ist an einen Adressenbus 51, einen Datenbus 52 und an einen Steuerbus 53 angeschlossen. Dabei weist der Datenspeicher 50 eine Haupt-Datenspeicher 54 und eine dazu parallel geschaltete Re¬ dundanz-Steuerlogik 55 auf.
Die Redundanz-Steuerlogik 55 enthält einen Redundanz-Adressenspeicher 56 und einen Redundanz-Adressenspeicher 57. Dabei weist der Redundanz-Adressenspeicher 56 mehrere Redundanz-Ad- ressenspeichereinheiten auf, der jeweils eine Redundanz-Da- tenspeicheremheit innerhalb des Redundanz-Adressenspei-
chers 57 zugeordnet ist. In dem Festwertspeicher befinden sich die Adressen der innerhalb des Haupt-Datenspeichers 54 als fehlerhaft erkannten Datenspeichereinheiten.
Der Redundanz-Datenspeicher 57 und der Haupt-Datenspeicher 54 sind über Datenleitungen 58, 59 mit einem Multiplexer 60 verbunden, der von der Redundanz-Steuerlogik 55 über eine Steuerleitung 61 gesteuert wird. Der Multiplexer 60 weist Daten- a sgangsleitungen 62 auf, die in Abhängigkeit von dem an der Leitung 61 anliegenden Steuersignal zwischen den Datenleitungen 58 und den Datenleitungen 59 geschaltet werden.
Bei einem Stromausfall werden die in dem Festwertspeicher gespeicherten Adressen über Adressenleitungen 63 in die Redun- danz-Adressenspeichereinheiten des Redundanz-Adressenspeichers 56 geladen. Bei einem Datenzugriff auf eine derartige Fehleradresse wird nicht auf die fehlerhafte Datenspeichereinheit innerhalb des Haupt-Datenspeichers 54 sondern auf die zugehörigen Redundanz-Datenspeichereinheit innerhalb des Redundanz-Datenspeichers 57 zugegriffen. Die Adressenleitungen 63 sind mit den Datenausgabeanschlüssen 33-1 bis 33-N des Festwertspeichers verbunden.
Der Festwertspeicher wird über den Steueranschluss 42 zwi- sehen Normalbetrieb und Testbetrieb umgeschaltet. Im Testbetrieb wird der Festwertspeicher durch Anlegen eines Testda- tenmuster an den Festdateneingang 43, durch Einschreiben eines Testdatenmusters und durch anschließendes Auslesen eines Testdatenausgabemusters getestet, wobei das ausgelesene Aus- gabetestdatenmuster mit einem Soll-Ausgabetestdatenmuster verglichen wird.
Im Normalbetrieb werden die in dem Festwertspeicher abgespeicherten Adressen, beispielsweise nach einem Stromausfall, in den Redundanz-Adressenspeicher 56 der Redundanz-Steuerlogik 55 geladen.
Das Emgabe-Testαatenmuster und die Soll-
Ausgabetestdatenmuster werden vorzugsweise durch einen in Datenspeicher 5 integrierte Selbsttestlogik erzeugt und ausgewertet .
Alternativ dazu können die Emgabe-Testdatenmuster sowie die Soll-Ausgabetestdatenmuster auch m einem angeschlossenen Testautomaten erzeugt bzw. ausgewertet werden.
Em Vorteil erfmdungsgemaßen der testbaren Festwertspeichers besteht darin, dass der Festwertspeicher ohne Brennen der Schmelzsicherungseinrichtung 2 auf seine Funktionsfahigkeit getestet werden kann. Das Brennen der Schmelzsicherungseinrichtungen erfolgt erst nach dem die Funktionsfahigkeit des Verriegelungsschaltkreises 15 und des Datenausgabepuffers 28 im Testbetriec festgestellt worden ist. Der erfmdungsgemaße testbare Festwertspeicher stellt eine fehlerfreie Umadressierung von fehlerhaft erkannten Datenspeichereinheiten innerhalb der Haupt-Datenspeichers 54 sicher. Zum Erkennen eines Fehlers in dem testbaren Festwertspeichers erfolgt eine
Fehlerbehandlung, wobei auf em Brennen der Schmelzsicherungseinrichtungen 2 innerhalb fehlerhaft erkannter Festwertspeichereinheiten 1 verzichtet wird.
Hierdurch kommt es zu einer erheblichen Zeitersparnis, da em fehlerhafter Festwertspeicher nicht erst nach dem zeitintensiven Brennvorgang erkannt wird, sondern bereits vor dem Brennen der Schmelzsicherungseinrichtungen.
Bezugszeiche liste:
- Fest ertspeichereinheit
2 Schmelzsicherungseinrichtung
3 MOSFET
4 Anschluß
5 Masse
6 Masse
-/ Potentialnoten
8 MOSFET
9 Anschluß
10 Potentialnoten
11 MOSFET
12 VersorgungsSpannung
13 Anschluß
14 Anschluß
15 RegelungsSchaltung
16 Anschluß
17 Festdateneingang
18 BetriebsartsteueranSchluß
19 Inverter
20 Inverter
21 Multiplexer
22 Dateneingang
23 Dateneingang 4 Leitung 5 Leitung 6 Leitung 7 Leitung 8 Datenausgabepuffer 9 Leitung
30 Flipflop-Dateneingang 1 Abtast-Flipflop 2 Leitung 3 Datenausleseanschluß 4 Flipflop-Datenausgang 5 Ruckkoppelleitung
Takteingang Leitung Taktanschluß Testdateneingang Testdatenausgang Steueranschluß Betriebsart-Umschaltanschluß Testdateneingabeleitung Datenspeicher Adreßbus Datenbus Haupt-Datenspeicher Redundanz-Steuerlogik Redundanz-Adressenspeicher Redundanz-Datenspeicher Datenleitungen Datenleitungen Muliplexer Steuerleitung Datenausgabeleitungen Adreßleitungen
Claims
1. Testoarer Festwertspeicher für eine Datenspeicher-Redun- danzlogik (55) mit Festwertspeichereinheiten (1) zum Abspei- cnern von ermittelten Fehleradressen von fehlerhaften Daten- speicheremheiten, wobei jede Festwertspeicheremheit (1) durch Anlegen von Eingabe-Testdaten und durch Vergleich aus- ge_ese*"er ö^sgace-Testdaten mit erwarteten Soll-Ausgabe-Testdaten auf ihre Funktionsfahigkeit überprüfbar ist.
2. Testbarer Festwertspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass jede Festwertspeicheremheit (1) em Adressen-BIT einer Fe^leradresse abspeichert.
3. Testbarer Festwertspeicher nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass der Festwertspeicher zwischen einem Testbetrieb und einem Normalbetrieb umschaltbar ist.
4. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die Festwertspeicheremheit (1) eine Schmelzsicherungseinrichtung (2) zum nicht-loschbaren Einschreiben eines Ad- ressen-BITs aufweist.
5. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die Schmelzsicherungseinrichtung (2) em schmelzbarer Widerstand aus Metall oder Polysilizium ist.
6. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die Festwertspeicheremheit (1) einen Leseschaltkreis zu" Auslesen des eingeschriebenen Adressen-BITs aufweist.
7. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass dem Leseschaltkreis em Verriegelungsschaltkreis (15) mit zwei ruckgekoppelten Invertern (19, 20) nachgeschaltet
8. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Verriegelungsschaltkreis (15) einen Multiplexer (21] enthalt.
9. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Multιp_exer (21) einen Steueranschluss (18) zum Um- schalten zwischen dem Test- und dem Normalbetrieb aufweist.
10. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Multiplexer (21) einen ersten Dateneingang (22) zum Anlegen von Testdaten aufweist.
11. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Multiplexer (21) einen zweiten Dateneingang (23) aufweist, der mit dem Ausgang eines ersten Inverters (19)~des Verπegelungsschalt <reιs (15) verbunden ist.
12. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Ausgang des Multiplexers (21) mit dem Eingang eines zweiten Inverters (20) des Verriegelungsschaltkreis (15) verbunden ist.
13. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass an dem zweiten Dateneingang (23) des Multiplexers (21) und dem Ausgang des ersten Inverters (19) em Datenausgabepuffer (28) angeschlossen ist.
14. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Datenausgabepuffer (28) die Daten an em Abtast- Flipflop (31) eines seriellen Schieberegisters ausgibt.
15. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Datenausgang (34) des Abtast-Flipflops mit dem ersten Dateneingang (22) des Multiplexers (21) zum Anlegen von Testdaten verbunden ist.
16. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Festwertspeicher mit einer Redundanz- Steuerlogik (55) eines Datenspeichers (50) verbunden ist, der einen Redundanz-Datenspeicher (57) und einen Haupt- Datenspeicher (54) enthalt.
17. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die Redundanz-Steuerlogik (55) einen Redundanz-Adressen- Speicher (56) und den Redundanz-Datenspeicher (57) aufweist.
18. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die m dem Festwertspeicher abgespeicherten Fehleradres¬ sen in den Redundanz-Adressenspeicher (56) der Redundanz- Steuerlogik (55) auslesbar sind.
19. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass der Redundanz-Datenspeicher (57) aus mehreren Redundanz- Datenspeicheremheiten zum Ersatz von fehlerhafte Datenspei- chereinheiten innerhalb des Haupt-Datenspeichers (54) besteht .
20. Testbarer Festwertspeicher nach einem der vorangehenden
-* "" S^r^^V'or a a u r c g e k e n n z e i c h n e t, dass die Redundanz-Adressenspeichereinheiten Register sind,
21. Testbarer Festwertspeicher nach einem der vorangehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, dass die Eingabetestdaten und die Soll-Ausgabetestdaten durch eine in dem Datenspeicher (50) integrierte Selbsttestlogik erzeugt werden.
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