WO2002039488A2 - Herstellungsverfahren für eine integrierte schaltung - Google Patents

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WO2002039488A2
WO2002039488A2 PCT/EP2001/010783 EP0110783W WO0239488A2 WO 2002039488 A2 WO2002039488 A2 WO 2002039488A2 EP 0110783 W EP0110783 W EP 0110783W WO 0239488 A2 WO0239488 A2 WO 0239488A2
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line
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Andreas Hilliger
Ralf Staub
Eike LÜKEN
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Infineon Technologies Ag
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Definitions

  • the present invention relates to a manufacturing method for an integrated circuit.
  • the general problem on which the present invention is based is that when producing a common self-aligned bitline contact of a DRAM memory cell pair, the widening of the contact hole or its lateral offset leads to a growing risk of short circuits to adjacent bit lines with decreasing design rules , The increasing aspect ratio of the bitline contact is increasingly problematic due to the decreasing horizontal and increasing vertical dimensions, i.e. the height of the gate stack.
  • FIG. 3 shows a schematic representation of a known integrated DRAM circuit using silicon technology.
  • 1 denotes a silicon semiconductor substrate in which an active area or circuit area SS is provided, surrounded by isolation trenches STI.
  • a contact hole KL is introduced into the insulation layer IS and contains a contact which has a polysilicon contact plug PP in the lower region and a bit line BL2 in the upper region. Adjacent for bit line BL2 there are further bit lines BL1 and BL3 in corresponding bit line trenches BG1 and BG3.
  • the problem with this arrangement is the fact that the contact hole KL to the circuit area SS and to the adjacent bit lines can have a certain offset, in the present example a shift to the left of FIG. 3.
  • the bit lines BL1, BL2, BL3 are produced in such a way that A tungsten metal layer is deposited over the bit line trenches and over the substrate surface, which is polished back in a subsequent process step by a chemical-mechanical polishing process.
  • the offset of the contact hole KL to the left can lead to a short circuit between the bit lines BL1 and BL2 at the point designated BBS, which interferes with the function of these bit lines.
  • bit line contact hole level which is relatively uncritical in terms of the design, is produced with minimal contact hole dimensions in order to alleviate the short circuit problem with the neighboring bit line produced in a separate lithography.
  • the overlay requirements are very high. This complicates and increases the cost of lithography and contact hole etching without solving the problem in principle.
  • the risk of insufficiently opened bit line contacts on the contact base increases.
  • the requirements for the alignment of the bit line contact to the active area or circuit area SS are increased. This leads to a general contradiction that is becoming more and more problematic with further shrinks.
  • the manufacturing method according to the invention has i.a. the advantage that by adding fewer technologically uncritical processes, the actual contacting of the silicon is decoupled from the contacting of the continuous bit line. It is then possible to relax the production of the contact hole mask with regard to dimension and overlay, to optimize the contact hole etching separately and still to avoid short circuits between the bit lines.
  • a contact plug made of a conductive material is provided in the lower region of the contact hole.
  • the spacer region is produced by depositing and anisotropically etching back an insulating spacer layer, as a result of which the
  • Spacer layer is left only on the side walls of the contact hole.
  • an anti-reflection coating is deposited on the entire structure, which essentially fills the contact hole.
  • a mask for the line trenches is applied to the anti-reflection coating; the first and third line trenches are etched into the insulation layer using the mask after removal of the overlying anti-reflection coating; and the second line trench is formed using the mask and after removing the anti-reflective coating from the upper region of the contact hole.
  • an insulating spacer layer is deposited over the structure and a mask for the line trenches is applied to the insulating spacer layer; the first, second and third line trench are etched into the insulation layer using the mask after removal of the insulating spacer layer above, the insulating spacer layer being at least partially removed from the contact hole when the second line trench is formed.
  • the line trenches have a distance and a width which corresponds to the minimum structural width.
  • the circuit area is surrounded by STI trenches.
  • the line material is tungsten.
  • the upper region of the spacer region is removed during chemical mechanical polishing.
  • the spacer regions are produced from CVD silicon dioxide.
  • the lines are bit lines of an integrated memory circuit.
  • La-d are schematic representations of various process steps of a manufacturing method for an integrated DRAM circuit in silicon technology as the first embodiment of the present invention
  • 2-c show schematic representations of different process steps of a manufacturing method for an integrated DRAM circuit in silicon technology as a second embodiment of the present invention.
  • Fig. 3 is a schematic representation of a known integrated DRAM circuit in silicon technology.
  • 1a-d show schematic representations of different process steps of a manufacturing method for an integrated DRAM circuit in silicon technology as the first embodiment of the present invention.
  • a contact hole KL is first provided in the insulation layer IS, which contacts the circuit area SS with a certain offset. This is followed by the provision of the polysilicon contact plug PP in that polysilicon is deposited over the entire surface and then etched back to a predetermined depth.
  • a CVD-SiO layer with a thickness of approximately 20 nm to 70 nm is deposited, which is denoted by 10 in FIG.
  • anisotropic etching of the SiO 2 takes place by means of a separate etching process in order to form spacer regions 10 ′′ on the side walls of the upper region of the contact hole KL on the polysilicon contact plug PP from the spacer layer 10, as illustrated in FIG. 1b.
  • the spacer layer 10 on the lower contact surface to the polysilicon contact plug PP is removed, whereas the Si0 2 remains covered against the upper side walls of the contact hole KL.
  • an antireflection coating 20 is applied over the entire structure, which essentially fills the contact hole KL, as illustrated in FIG. 1b.
  • a photoresist mask MO is formed over the resulting structure and defines the position of the later bit lines BL1, BL2, BL3.
  • the antireflection coating 20 is removed above the insulation layer IS and to a certain extent in the contact hole KL.
  • the insulation layer IS is selectively etched using the mask MO in order to form the bit line trenches BG1, BG3 on the left or right of the contact hole KL.
  • the mask MO and the antireflection coating 20 are then removed in corresponding etching processes or solution processes.
  • Three bit line trenches BL1, BL2, BL3 are thus obtained, one of the bit line trenches BL2 lying between the spacer regions 10 ′′ and the other bit lines line areas BLl, BL3, are housed adjacent in the insulation layer IS.
  • bit lines BL1, BL2, BL3 are formed.
  • FIG. 1d illustrates that the surface of the insulation layer IS is also partially removed in the chemical-mechanical polishing step (dashed line in FIG. 1).
  • This removal of the surface of the insulation layer IS and also the removal of the upper area of the spacer areas 10 ′′ leads to the fact that on both sides of the middle bit line BL2 the entire thickness of the spacer area 10 ′′ has an effect on the side wall of the contact hole to improve the lateral insulation, as is evident from Figure ld bar.
  • a short-circuit area BBS (compare in FIG. 3) is thus avoided, and the bit line BL2 is adequately insulated from the adjacent bit lines BL1, BL3 by the surface spacer regions 10 ′′, the surface insulation area being designated BBI in FIG.
  • 2-c show schematic representations of different process steps of a manufacturing method for an integrated DRAM circuit in silicon technology as a second embodiment of the present invention.
  • the second embodiment which is described with reference to FIGS. 2a-c, differs from the first embodiment in that no antireflection coating 20 (compare with FIG. 1b) is used.
  • the starting point of the second embodiment corresponds to the state shown in Figure la.
  • the photoresist mask MO is applied directly to the CVD-Si0 2 spacer layer 10, as illustrated in FIG. 2a.
  • the thickness of this CVD-Si0 2 spacer layer 10 is approximately 20 nm to 70 nm analogous to the first embodiment.
  • the spacer layer 10 is first etched using the mask MO and then the insulation layer IS lying underneath in a corresponding anisotropic etching process, the polysilicon contact plug PP acting as an etching stop within the contact hole KL.
  • the process stage shown in FIG. 2b it should be mentioned that, as shown in FIG. 2a, there is an offset of the mask MO, but this is not critical since the left side wall of the contact hole KL, which is in a critical position with respect to the later bit line BL1, remains covered with SiO 2 , since this The area is protected with the lacquer of the mask MO.
  • FIG. 2b After removal of the mask MO, a structure is obtained as shown in FIG. 2b, with spacer regions 10 ′′ in the upper region of the contact hole KL, of which the left spacer region is significantly thicker than the right spacer region.
  • a whole-area process takes place, analogous to the first embodiment Deposition of tungsten over the resulting structure and a subsequent chemical-mechanical polishing back of the tungsten in order to obtain the structure shown in FIG. 2c, in which separate bit lines BL1, BL2, BL3 are present in the corresponding bit line trenches BG1, BG2, BG3.
  • the area designated BBI is also not critical here, because the bit line BL2 is separated from the bit line BL1 by a wide spacer area BBI, thus minimizing the risk of short circuit.

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einem zu kontaktierenden Schaltungsbereich (SS); Vorsehen einer Isolationsschicht (IS) auf der Oberfläche des Halbleitersubstrats (1); Vorsehen eines Kontaktlochs (KL) in der Isolationsschicht (IS) zum Kontaktieren des Schaltungsbereichs (SS); Vorsehen eines isolierenden Spacerbereichs (10`) zumindest im oberen Bereich des Kontaktlochs (KL); Vorsehen von mindestens drei Leitungsgräben (BG1; BG2; BG3), von denen ein erster Leitungsgraben (BG1) benachbart zum Kontaktloch (KL), ein zweiter Leitungsgraben (BG2) durch das Kontaktloch (KL) und ein dritter Leitungsgraben (BG3) benachbart zum Kontaktloch (KL) verläuft, wobei der Spacerbereich (10`) zwischen der zwischen dem ersten und dem zweiten Leitungsgraben (BG1; BG2) und dem zweiten und dem dritten Leitungsgraben (BG2; BG3) belassen wird; Auffüllen der Leitungsgräben (BG1; BG2; BG3) mit einem Leitungsmaterial; und chemisch-mechanisches Polieren des Leitungsmaterials zum Erzeugen dreier getrennter Leitungen (BL1; BL2; BL3).

Description

Beschreibung
Herstellungsverfahren für eine integrierte Schaltung
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Schaltung.
Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte DRAM- Schaltungen in Silizium-Technologie erläutert.
Die der vorliegenden Erfindung zugrundeliegende allgemeine Problematik besteht darin, dass bei der Herstellung eines ge- einsamen selbstausgerichteten Bitlinekontakts eines DRAM- Speicherzellenpaares, die Aufweitung des Kontaktloches bzw. sein lateraler Versatz zu einer mit kleiner werdenden De- signrules wachsenden Gefahr von Kurzschlüssen zu benachbarten Bitleitungen führt. Zunehmend problematisch ist das steigende Aspektverhältnis des Bitlinekontaktes wegen der kleiner werdenden horizontalen und größer werdenden vertikalen Abmessungen, d.h. der Höhe des Gate-Stacks.
Fig. 3 zeigt eine schematische Darstellung einer bekannten integrierten DRAM-Schaltung in Silizium-Technologie.
In Figur 3 bezeichnet 1 ein Silizium-Halbleitersubstrat, in dem ein aktiver Bereich bzw. Schaltungsbereich SS umgeben von Isolationsgräben STI vorgesehen ist.
Über dem Schaltungsbereich SS und den Isolationsgräben STI befindet sich eine Isolationsschicht IS, beispielsweise aus BPSG oder Si02. Eingebracht in die Isolationsschicht IS ist ein Kontaktloch KL, in dem sich ein Kontakt befindet, welcher im unteren Bereich einen Polysilizium-Kontaktstopfen PP und im oberen Bereich eine Bitleitung BL2 aufweist. Benachbart zur Bitleitung BL2 befinden sich weitere Bitleitungen BL1 und BL3 in entsprechenden Bitleitungsgräben BGl bzw. BG3.
Problematisch bei dieser Anordnung ist die Tatsache, dass das Kontaktloch KL zum Schaltungsbereich SS und zu den benachbarten Bitleitungen einen gewissen Versatz aufweisen kann, im vorliegenden Beispiel eine Verschiebung zur linken Seite von Figur 3. Die Bitleitungen BL1, BL2, BL3 werden derart hergestellt, daß über den Bitleitungsgräben und über der Substrat- Oberfläche eine Metallschicht aus Wolfram abgeschieden wird, welche in einem anschließenden Prozessschritt durch einen chemisch-mechanischen Polierprozess zurückpoliert wird. Durch den Versatz des Kontaktlochs KL nach links kann es an der mit BBS bezeichneten Stelle zu einem Kurzschluss zwischen den Bitleitungen BL1 und BL2 kommen, was die Funktion dieser Bitleitungen stört.
Dabei wird die vom Design lithographisch relativ unkritische Bitleitungs-Kontaktlochebene mit minimalen Kontaktlochabmes- sungen hergestellt, um das Kurzschlussproblem zur benachbarten, in einer separaten Lithographie hergestellten Bitleitung zu entschärfen. Die Overlayanforderungen dabei sind sehr hoch. Dies kompliziert und verteuert die Lithographie und die Kontaktlochätzung ohne das Problem prinzipiell zu lösen. Au- ßerdem erhöht sich die Gefahr von ungenügend geöffneten Bitleitungskontakten am Kontaktboden. Die Anforderungen an das Alignment des Bitleitungskontakts zum aktiven Gebiet bzw. Schaltungsbereich SS werden erhöht. Hierbei ergibt sich ein genereller Widerspruch, der mit weiteren Shrinks immer prob- lematischer wird.
Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine integrierte Schaltung dieser Art zu schaffen, wobei die Gefahr von Leitungskurzschlüssen benach- barter Leitungen vermindert ist. Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass auf die Seitenwände im oberen Bereich des Kontaktlochs eine isolierende geeigneter Schicht aufgebracht wird, die Kurzschlüsse zu benachbarten Bitleitungen verhindert.
Das erfindungsgemäße Herstellungsverfahren weist gegenüber dem bekannten Lösungsansatz u.a. den Vorteil auf, daß dass durch Hinzufügen weniger technologisch unkritischer Prozesse die eigentliche Kontaktierung des Siliziums von der Kontak- tierung der durchlaufenden Bitleitung entkoppelt wird. So ist es dann möglich, die Herstellung der Kontaktloch-Maske bezüglich Dimension und Overlay zu entspannen, die Kontaktlochätzung separat zu optimieren und dennoch Kurzschlüsse zwischen den Bitleitungen zu vermeiden.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des in Anspruch 1 angegebenen Herstellungsverfahrens .
Gemäß einer bevorzugten Weiterbildung wird im unteren Bereich des Kontaktlochs ein Kontaktstopfen aus einem leitenden Material vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung wird der Spacerbereich durch Abscheiden und anisotropes Rückätzen ei- ner isolierenden Spacerschicht hergestellt, wodurch die
Spacerschicht nur an den Seitenwänden des Kontaktlochs belassen wird.
Gemäß einer weiteren bevorzugten Weiterbildung wird nach dem Vorsehen des Spacerbereichs eine Antireflexionsbeschichtung auf der gesamten Struktur abgeschieden, welche das Kontaktloch im wesentlichen auffüllt. Gemäß einer weiteren bevorzugten Weiterbildung wird auf der Antireflexionsbeschichtung eine Maske für die Leitungsgräben aufgebracht; werden der erste und dritte Leitungsgraben nach Entfernen der darüberliegenden Antireflexionsbeschichtung unter Verwendung der Maske in die Isolationsschicht geätzt; und wird der zweite Leitungsgraben unter Verwendung der Maske und nach Entfernen der Antireflexionsbeschichtung aus dem oberen Bereich des Kontaktlochs gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung wird eine isolierende Spacerschicht über der Struktur abgeschieden und auf der isolierenden Spacerschicht eine Maske für die Leitungsgräben aufgebracht; werden der erste, zweite und dritte Lei- tungsgraben nach Entfernen der darüberliegenden isolierenden Spacerschicht unter Verwendung der Maske in die Isolationsschicht geätzt, wobei gleichzeitig die isolierende Spacerschicht zumindest teilweise aus dem Kontaktloch beim Bilden des zweiten Leitungsgrabens entfernt wird.
Gemäß einer weiteren bevorzugten Weiterbildung weisen die Leitungsgräben einen Abstand und eine Breite auf, die der minimalen Strukturbreite entspricht.
Gemäß einer weiteren bevorzugten Weiterbildung ist der Schaltungsbereich von STI-Gräben umgeben.
Gemäß einer weiteren bevorzugten Weiterbildung ist das Leitungsmaterial Wolfram.
Gemäß einer weiteren bevorzugten Weiterbildung wird beim chemisch-mechanischen Polieren der obere Bereich des Spacerbe- reichs entfernt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Spacerbereiche aus CVD-Siliziumdioxid hergestellt. Gemäß einer weiteren bevorzugten Weiterbildung sind die Leitungen Bitleitungen einer integrierten Speicherschaltung .
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
Es zeigen :
Fig. la-d schematische Darstellungen verschiedener Prozeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als erste Ausführungsform der vorliegenden Erfindung;
Fig. 2-c schematische Darstellungen verschiedener Prozeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als zweite Ausführungsform der vorliegenden Erfin- düng; und
Fig. 3 eine schematische Darstellung einer bekannten integrierten DRAM-Schaltung in Silizium-Technologie.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
Fig. la-d zeigen schematische Darstellungen verschiedener Prozeßschritte eines Herstellungsverfahren für eine integ- rierte DRAM-Schaltung in Silizium-Technologie als erste Ausführungsform der vorliegenden Erfindung.
Gemäß Figur la wird wie beim bekannten, in Bezug auf Figur 3 erläuterten üblichen Prozessablauf zunächst ein Kontaktloch KL in der Isolationsschicht IS vorgesehen, welches mit gewissem Versatz auf den Schaltungsbereich SS stößt. Es folgt das Vorsehen des Polysilizium-Kontaktstöpsels PP indem ganzflächig Polysilizium abgeschieden wird und anschließend auf eine vorbestimmte Tiefe zurückgeätzt wird.
In einem anschließenden Prozessschritt erfolgt die Abscheidung einer CVD-SiO-Schicht von circa 20 nm bis 70 nm Dicke, welche in Figur la mit 10 bezeichnet ist.
In einem folgenden Prozessschritt erfolgt eine anisotrope Ät- zung des Si02 durch einen separaten Atzprozess, um aus der Spacerschicht 10 Spacerbereiche 10" an den Seitenwänden des oberen Bereichs des Kontaktlochs KL auf dem Polysilizium- Kontaktstopfen PP zu bilden, wie in Figur lb illustriert. Insbesondere wird dabei die Spacerschicht 10 an der unteren Kontaktfläche zum Polysilizium-Kontaktstöpsel PP entfernt, wohin gegen die oberen Seitenwände des Kontaktlochs KL mit dem Si02 bedeckt bleiben.
In einem darauffolgenden Prozessschritt wird eine Antirefle- xionsbeschichtung 20 über der gesamten Struktur aufgebracht, welche im wesentlichen das Kontaktloch KL auffüllt, wie in Figur lb verdeutlicht. Über der resultierenden Struktur wird eine Fotolackmaske MO gebildet, welche die Lage der späteren Bitleitungen BL1, BL2, BL3 festlegt.
Es folgt, wie in Figur lc illustriert, ein Entfernen der Antireflexionsbeschichtung 20 oberhalb der Isolationsschicht IS und zu einem gewissen Teil im Kontaktloch KL. In einem darauffolgenden Prozessschritt findet eine selektive Ätzung der Isolationsschicht IS mittels der Maske MO statt, um die Bitleitungsgräben BGl, BG3 links bzw. rechts des Kontaktlochs KL zu bilden. Danach werden die Maske MO und die Antireflexionsbeschichtung 20 in entsprechenden Ätzprozessen bzw. Lösungsprozessen entfernt. Damit werden drei Bitleitungsgräben BL1, BL2, BL3, erhalten, wobei einer der Bitleitungsgräben BL2 zwischen den Spacerbereichen 10" liegt und die anderen Bit- leitungsbereiche BLl, BL3, in der Isolationsschicht IS benachbart untergebracht sind.
In einem darauffolgenden Prozessschritt wird ganzflächig über der resultierenden Struktur Wolfram abgeschieden und danach chemisch-mechanischen Polierschritt derart entfernt, dass sich separate Bitleitungen BLl, BL2, BL3 bilden.
In Figur ld ist illustriert, dass bei dem chemisch- mechanischen Polierschritt auch die Oberfläche der Isolationsschicht IS teilweise entfernt wird (gestrichelte Linie in Fig. 1) . Dieser Abtrag der Oberfläche der Isolationsschicht IS und auch der Abtrag des oberen Bereichs der Spacerbereiche 10" führt dazu, dass beiderseits der mittleren Bitleitung BL2 die gesamte Dicke des Spacerbereichs 10" auf der Seitenwand des Kontaktlochs zur Verbesserung der lateralen Isolation zur Wirkung kommt, wie deutlich aus Figur ld entneh bar. Somit ist ein Kurzschlussbereich BBS (vergleiche in Figur 3) vermieden, und die Bitleitung BL2 ist durch die oberflächigen Spacerbereiche 10" von den benachbarten Bitleitungen BLl, BL3 hinreichend isoliert, wobei der oberflächliche Isolationsbereich in Figur ld mit BBI bezeichnet ist.
Fig. 2-c zeigen schematische Darstellungen verschiedener Pro- zeßschritte eines Herstellungsverfahren für eine integrierte DRAM-Schaltung in Silizium-Technologie als zweite Ausführungsform der vorliegenden Erfindung.
Die zweite Ausführungsform, welche mit Bezug auf Figur 2a-c beschrieben ist, unterscheidet sich von der ersten Ausführungsform dadurch, dass keine Antireflexionsbeschichtung 20 (vergleiche mit Figur lb) verwendet wird.
Der Ausgangspunkt der zweiten Ausführungsform entspricht dem in Figur la dargestellten Zustand. Anschließend daran wird die Fotolackmaske MO direkt auf der CVD-Si02-Spacerschicht 10 aufgebracht, wie in Figur 2a illustriert. Die Dicke dieser CVD-Si02-Spacerschicht 10 beträgt analog zur ersten Ausführungsform circa 20 nm bis 70 nm.
In einem darauffolgenden Ätzschritt wird mittels der Maske MO zunächst die Spacerschicht 10 und darauf folgend die darunter liegende Isolationsschicht IS in einem entsprechenden anisotropen Atzprozess geätzt, wobei innerhalb des Kontaktlochs KL der Polysilizium-Kontaktstopfen PP als Ätzstopp wirkt. Dies führt zu dem in Figur 2b gezeigten Prozessstadium. Dazu sei erwähnt, dass, wie in Figur 2a gezeigt, ein Versatz der Maske MO auftritt, dieser jedoch unkritisch ist, da die linke Seitenwand des Kontaktlochs KL, welcher in kritischer Lage zur späteren Bitleitung BLl liegt, mit Si02 bedeckt bleibt, da dieser Bereich mit dem Lack der Maske MO geschützt ist.
Nach Entfernen der Maske MO erhält man gemäß Figur 2b eine Struktur, wobei sich Spacerbereiche 10" im oberen Bereich des Kontaktlochs KL befinden, von denen der linke Spacerbereich deutlich dicker als der rechte Spacerbereich ist. In einem darauffolgenden Prozessschritt erfolgt analog zur ersten Ausführungsform eine ganzflächige Abscheidung von Wolfram über der resultierenden Struktur und ein anschließendes chemischmechanisches Zurückpolieren des Wolfram, um die in Figur 2c gezeigte Struktur zu erhalten, in der getrennte Bitleitungen BLl, BL2, BL3 in den entsprechenden Bitleitungsgräben BGl, BG2, BG3 vorliegen.
Der mit BBI bezeichnete Bereich ist auch hier unkritisch, denn die Bitleitung BL2 ist durch einen breiten Spacerbereich BBI von der Bitleitung BLl getrennt und somit das Kurzschlussrisiko minimiert.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar. Insbesondere sind die Auswahl der Schichtmaterialien und die konkrete Schaltung nur beispielhaft und kann in vielerlei Art variiert werden.
Bezugszeichenliste
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Claims

Patentansprüche
1. Herstellungsverfahren für eine integrierte Schaltung mit den Schritten:
Bereitstellen eines Halbleitersubstrats (1) mit einem zu kontaktierenden Schaltungsbereich (SS) ;
Vorsehen einer Isolationsschicht (IS) auf der Oberfläche des Halbleitersubstrats (1);
Vorsehen eines Kontaktlochs (KL) in der Isolationsschicht (IS) zum Kontaktieren des Schaltungsbereichs (SS);
Vorsehen eines isolierenden Spacerbereichs (10 ) zumindest im oberen Bereich des Kontaktlochs (KL) ;
Vorsehen von mindestens drei Leitungsgräben (BGl; BG2; BG3) , von denen ein erster Leitungsgraben (BGl) benachbart zum Kontaktloch (KL), ein zweiter Leitungsgraben (BG2) durch das Kontaktloch (KL) und ein dritter Leitungsgraben (BG3) benachbart zum Kontaktloch (KL) verläuft, wobei der Spacerbereich (10 ) zwischen der zwischen dem ersten und dem zweiten Lei- tungsgraben (BGl; BG2) und dem zweiten und dem dritten Leitungsgraben (BG2; BG3) belassen wird;
Auffüllen der Leitungsgräben (BGl; BG2; BG3) mit einem Leitungsmaterial; und
chemisch-mechanisches Polieren des Leitungsmaterials zum Erzeugen dreier getrennter Leitungen (BLl; BL2; BL3) .
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß im unteren Bereich des Kontaktlochs (KL) ein Kontaktstopfen (PP) aus einem leitenden Material vorgesehen wird. '
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß der Spacerbereich (10 x) durch Abscheiden und anisotropes Rückätzen einer isolierenden Spacerschicht (10) hergestellt wird, wodurch die Spacerschicht (10) nur an den Seitenwänden des Kontaktlochs (KL) belassen wird.
4. Verfahren nach Anspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß nach dem Vorsehen des Spacerbereichs (10 ) eine Antireflexionsbeschichtung (20) auf der gesamten Struktur abgeschieden wird, welche das Kontaktloch (KL) im wesentlichen auffüllt.
5. Verfahren nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t , daß auf der Antireflexionsbeschichtung (20) eine Maske (MO) für die Leitungsgräben (BGl; BG2; BG3) aufgebracht wird; der erste und dritte Leitungsgraben (BGl; BG3) nach Entfernen der darüberliegenden Antireflexionsbeschichtung (20) unter Verwendung der Maske (MO) in die Isolationsschicht (IS) geätzt werden; und der zweite Leitungsgraben (BG2) unter Verwendung der Maske (MO) und nach Entfernen der Antireflexionsbeschich- tung (20) aus dem oberen Bereich des Kontaktlochs (KL) gebildet wird.
6. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß eine isolierende Spacerschicht (10) über der Struktur abgeschieden wird und auf der isolierenden Spacerschicht (10) eine Maske (MO) für die Leitungsgräben (BGl; BG2; BG3) aufgebracht wird; der erste, zweite und dritte Leitungsgraben (BGl; BG2; BG3) nach Entfernen der darüberliegenden isolie- renden Spacerschicht (10) unter Verwendung der Maske (MO) in die Isolationsschicht (IS) geätzt werden, wobei gleichzeitig die isolierende Spacerschicht (10) zumindest teilweise aus dem Kontaktloch (KL) beim Bilden des zweiten Leitungsgrabens (BL2) entfernt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Leitungsgräben (BGl; BG2; BG3) einen Abstand und eine Breite aufweisen, die der minimalen Strukturbreite entspricht.
8. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Schaltungsbereich (SS) von STI-Gräben (STI) umgeben ist.
9. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das Leitungsmaterial Wolfram ist.
10. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß beim chemisch-mechanischen Polieren der obere Bereich des Spacerbereichs (10 x) entfernt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Spacerbereiche (10 ) aus CVD-Siliziumdioxid hergestellt werden.
12. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Leitungen (BLl; BL2; BL3) Bitleitungen einer integrierten Speicherschaltung sind.
PCT/EP2001/010783 2000-11-08 2001-09-18 Herstellungsverfahren für eine integrierte schaltung WO2002039488A2 (de)

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