WO2002073696A1 - Procede pour fabriquer un dispositif semi-conducteur a circuit integre - Google Patents

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Hiroyuki Uchiyama
Norio Suzuki
Eisuke Nishitani
Shin'ichiro Kimura
Kazuyuki Hozawa
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Description

技術分野
本発明は、 半導体集積回路装置の製造技術に関し、 特に、 多結晶シリコンと高 融点金属との積層膜でゲ一ト電極を構成したポリメタル構造の M I S F E T (Metal Insulator Semiconductor F明ield Effect Transistor)を有する半導体集積 回路装置の製造に適用して有効な技術に田関する。 背:
ポリメタル構造の M I S F E Tを形成するための改良技術として、 特開平 1 1
— 3 1 6 6 6号公報がある。 この公報は、 タングステン表面に形成された自然酸 化物をいつたん還元しておき、 その後に所望熱処理を行うことで、 この還元処理 により熱処理中に生じる配線細りや針状結晶の成長を抑制する技術を開示してい る。
また、 特開平 1 1— 2 6 3 9 5号公報は、 ゲート電極端部での電界集中を緩和 する対策として、 ゲート電極を W/WS i x N y/W O x構造とし、 還元性雰囲 気で熱処理することにより W 0 Xを還元し、 ゲート電極底部端を丸い形状とする 技術を開示している。
また、 特開 2 0 0 0— 3 3 1 9 7 8号公報は、 Wを含むポリメタル構造のゲー ト電極を加工した後、 過酸化水素を実質的に含まない酸性またはアル力リ性溶液 で洗浄を行うことにより、 Wの溶解を防止する技術を開示している。
その他、 ポリメタルゲートまたはメタルゲート一般に関しては、 特開昭 6 0— 8 9 9 4 3号公報、 特開昭 6 1 - 1 5 0 2 3 6号公報、 特開昭 6 0 - 7 2 2 2 9 号公報、 特開昭 5 9—1 0 2 7 1号公報、 特開昭 5 6— 1 0 7 5 5 2号公報、 特 開昭 6 1— 1 2 7 1 2 3号公報、 特開昭 6 1 - 1 2 7 1 2 4号公報、 特開昭 6 0
- 1 2 3 0 6 0号公報、 特開昭 6 1 - 1 5 2 0 7 6号公報、 特開昭 6 1 - 2 6 7 3 6 5号公報、 特開平 1—9 4 6 5 7号公報、 特開平 8— 2 6 4 5 3 1号公報、 特開平 3— 119763号公報、 特開平 7— 94716号公報、 米国特許公報す なわち US P 4505028、 USP 5719410, USP 5387540, IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869, Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、 Nakajima et a丄， Advanced metal izat ion conference, Japan Session, Tokyo Univ.(1995)などがある。
また、 酸窒化処理に関しては USP 4282270などがある。 さらに、 水素 排ガス処理に関しては、 USP5202096、 USP 5088314, 特開平 8-83772号公報、 特開平 9— 75651号公報などがある。
さらに、 水分と酸化の問題に関しては特開平 7— 321102号公報、 特開昭 60— 107840号公報、 USP 5693578等がある。
さらに、 角虫媒を用い-た水分合成に関しては、 特開平 6— 333918号公報、 特開平 6— 115903号公報、 特開平 5— 152282号公報、 特開平 6— 1 63871号公報、 特開平 5— 141871号公報、 特開平 5— 144804号 公報、 特開平 6- 120206号公報、 Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993， the Electronic materials committee, P.128- 133などがある。 発明の開示
ゲート長が 0.18 m以下の微細な M〇S FETで回路を構成する CMOS LS I、および 0.18〃m以下の幅のゲート電極およびゲート電極層を配線に用 いる DRAMでは、 低電圧動作時においてもゲート遅延を低減して高速動作を確 保するために、 金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用 されるものと考えられる。
この種の低抵抗ゲート電極材料として有力視されているのは、 多結晶シリコン 膜の上に高融点金属膜を積層した、 いわゆるポリメタルである。 ポリメタルは、 そのシ一ト抵抗が 2 Ω/口程度と低いことから、 ゲート電極材料としてのみなら ず配線材料として利用することもできる。 高融点金属としては、 800°C以下の 抵温プロセスでも良好な低抵抗性を示し、 かつエレクトロマイグレーション耐性 の高い W (タングステン)、 M o (モリブデン） などが使用される。 なお、 多結晶 シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下し たり、 高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたり するため、 実際のポリメタルゲートは、 多結晶シリコン膜と高融点金属膜との間 に WNX (タングステンナイトライド） などの金属窒ィ匕膜からなるバリア層を介 在させた 3層構造で構成される。
ところが、 高融点金属膜を含んだ導電膜とエッチングしてゲ一ト電極を形成し た場合、 ゲート電極の側壁に露出した高融点金属膜の表面には、 所望しない酸ィ匕 物が形成される。 ゲート電極の側壁に形成されたこの酸ィ匕物は、 その後の熱処理 工程で昇華して電極周辺のシリコンや絶縁膜表面に付着し、 昇華した金属酸化物 は処理室の内壁などに付着した後、 再び昇華し、 あるいは保持台と接触した部分 から基板の表面に再付着して汚染物となり、 素子の特性劣化を引き起こす。 本発明の目的は、 ポリメタルゲートの一部を構成する高融点金属の酸化物によ る基板の汚染を低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
( a) ウェハの第 1の主面上に高融点金属膜を形成する工程；
( b ) 前記高融点金属膜が形成された前記ウェハの前記第 1の主面を、 前記高融 点金属の酸化物を還元する条件下で、 摂氏 6 0 0度以上の第 1の温度まで昇温す る工程；
( c ) 水素と、 触媒によって酸素および水素から合成された水分とを含む混合ガ ス雰囲気中において、 前記高融点金属膜を酸化することなく、 前記ウェハの前記 第 1の主面上のシリコンを主要な成分として含む部分に対して、 前記第 1の温度 で酸化処理を施す工程。
本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
( a) ウェハの第 1の主面上に高融点金属膜を含む膜パターンを形成する工程； ( b ) 前記膜パターンが形成された前記ウェハの前記第 1の主面を、 前記高融点 金属の酸化物を還元する条件下で、 摂氏 6 0 0度以上の第 1の温度まで昇温する 工程；
( c ) 前記膜パターンが形成された前記ウェハの前記第 1の主面上に、 前記第 1 の温度において、 化学気相堆積によって絶縁膜を形成する工程。
本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
( a ) ウェハの第 1の主面上に高融点金属膜を形成する工程；
( b ) 水素と水分とを含む混合ガス雰囲気中において、 前記高融点金属膜を酸化 することなく、 前記ウェハの前記第 1の主面上のシリコンを主要な成分として含 む部分に対して、 摂氏 6 0 0度以上の第 1の温度で酸ィヒ処理を施す工程；
( c ) 前記 （b ) 工程の後、 過酸ィ匕水素を実質的に含まない中性または弱アル力 リ生の水または薬液により、 前記ウェハの前記第 1の主面を洗浄する工程。 図面の簡単な説明
図 1は、 本発明の一実施の形態である半導体集積回路装置が形成された半導体 チヅプの全体平面図である。
図 2は、本発明の一実施の形態である半導体集積回路装置の要部平面図である。 図 3は、本発明の一実施の形態である半導体集積回路装置の要部断面図である。 図 4は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部断面図である。
図 5は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部平面図である。
図 6は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部断面図である。
図 7は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部断面図である。
図 8は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部断面図である。
図 9は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す半 導体基板の要部断面図である。
図 1 0は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部平面図である。
図 1 1は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部拡大断面図である。
図 1 2は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 1 3は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断拡大面図である。
図 1 4は、 本発明の一実施の形態である半導体集積回路装置の製造に用いるバ ッチ式縦型酸化炉の概略図である。
図 1 5は、 図 1 4に示すバヅチ式縦型酸化炉に接続された触媒方式の水蒸気/' 水素混合ガス生成装置を示す概略図である。
図 1 6は、 図 1 5に示す水蒸気/水素混合ガス生成装置の配管系統図である。 図 1 7は、 水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比 （PH20
/PH2) の温度依存性を示すグラフである。
図 1 8は、 図 1 4に示すバヅチ式縦型酸化炉を使った再酸化プロセスシ一ケン スの説明図である。
図 1 9は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部拡大断面図である。
図 2 0 ( a ) は、 本発明の一実施の形態である半導体集積回路装置の製造に用 いる枚葉式酸ィ匕炉の概略図、 （b )は、 （a)の B - B，線に沿った断面図である。 図 2 1は、 タングステン—水系の酸化還元電位と p Hとの関係を示す状態図で める。
図 2 2は、 W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍 光 X線で測定した結果を示すグラフである。
図 2 3は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 2 4は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体 ¾反の要部断面図である。
図 2 5は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 2 6は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 2 7は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 2 8は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 2 9は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 0は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 1は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部平面図である。
図 3 2は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 3は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 4は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 5は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 6は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 7は、 本発明の一実施の形態である半導体集積回路装置の製造方法を示す 半導体基板の要部断面図である。
図 3 8は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。 図 3 9は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 0は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 1は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 2は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 3は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 4は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 5は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 4 6は、ゲート電極の一部を構成する WNX膜を形成する際の窒素流量と WN X膜の結晶構造との関係を X線回折測定により調べた結果を示すグラフである。 図 4 7 ( a)、 (b ) は、 アルゴンガスの流量を一定に保ち、 窒素ガス流量を変 えて成膜した WNX膜を種々の温度で熱処理した時の膜応力を測定したグラフで め 。
図 4 8は、窒素ガスとアルゴンガスの流量比を変えて成膜した WNX膜を含むゲ ート電極の耐圧、および WNX膜/多結晶シリコン膜界面の接触抵抗の関係を調べ た結果を示すグラフである。
図 4 9は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 0は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 1は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 2は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 3は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 4は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 5は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 6は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 7は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 8は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 5 9は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 0は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 1は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 2は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 3は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 4は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 5は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 6は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。 図 6 7は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 8は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 6 9は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 0は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 1は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 2は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 3は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 4は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
図 7 5は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を示 す半導体基板の要部断面図である。
発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、 同一の機能を有する部材には同一の符号を付 し、 その繰り返しの説明は省略する。 また、 以下の実施の形態では、 特に必要な とき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、 以下の実施の形態では、 便宜上その必要があるときは、 複数のセクシ ヨンまたは実施の形態に分割して説明するが、 特に明示した場合を除き、 それら は互いに無関係なものではなく、 一方は他方の一部または全部の変形例、 詳細、 補足説明などの関係にある。 また、 以下の実施の形態において、 要素の数等 （個 数、 数値、 量、 範囲などを含む） に言及する場合、 特に明示したときおよび原理 的に明らかに特定の数に限定されるときを除き、 その特定の数に限定されるもの ではなく、特定の数以上でも以下でもよい。 さらに、以下の実施の形態において、 その構成要素 （要素ステップ等を含む） は、 特に明示した場合および原理的に明 らかに必須であると考えられる場合を除き、 必ずしも必須のものではないことは 言うまでもない。
同様に、 以下の実施の形態において、 構成要素などの形状、 位置関係などに言 及するときは、 特に明示した場合および原理的に明らかにそうでないと考えられ る場合を除き、 実質的にその形状などに近似または類似するものなどを含むもの とする。 このことは、 上記数値および範囲についても同様である。
また、 半導体集積回路ウェハまたは半導体ウェハとは、 半導体集積回路の製造 に用いるシリコン単結晶基板（一般にほぼ円形)、 サファイア基板、 ガラス 反そ の他の絶縁、反絶縁または半導体基板など、ならびにそれらの複合的基板をいう。 また、 「半導体集積回路装置」 （あるいは 「電子装置」、 「電子回路装置」 など） というときは、 単結晶シリコン基板上に作られるものだけでなく、 特にそ うでない旨が明示された場合を除き、 上記した各種基板、 あるいはさらに S O I (Silicon On Insulator)基板、 T F T (Thin Film Transistor)液晶製造用基板、 S T Ν (Super Twisted Nematic)液晶製造用基板などといつた他の基板上に作られ るものを含むものとする。
材料、ガス組成等に言及する時、特に明示した場合を除き、 純粋なものの外、 そ の材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものと する。
例えばガス組成については、主要な反応ガス、処理ガスの外、副次的な作用をす る添加ガス、希釈ガス、補助ガス等の追加を許容する。
さらに、酸ィ匕シリコン膜というときは、特にそうでない旨特定する場合を除き、 一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、 P S
G(Phospho Silicate Glass)膜、 B P S G(Boro-Phospho Silicate Glass)膜
、 T E O S (Tetra-Ethoxy Silane)酸ィ匕膜、 シリコンォキシナイトライド膜等、 そ の他の単一膜または複合膜を含むものとする。
さらに、シリコンナイトライ ド、窒ィ匕ケィ素または窒化シリコンというときは、 S i 3N4のみではなく、 シリコンの窒ィ匕物で類似組成の絶縁膜を含むものとする。 ゲート酸ィ匕膜については、 シリコン熱酸化膜、 シリコンォキシナイトライド膜 のほか、 その他の熱酸化膜、堆積膜、塗布系膜を含み、 材料的にはシリコン酸化膜 以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、ある いはそれらの複合膜を含む。
また、 基板表面の導電領域や堆積膜の導電領域の材質について、 「シリコン」、 「シリコンベース」 というときは、 特に特定した場合等を除き、 比較的純粋なシ リコン部材の外、シリコンに不純物や添加剤を添カロしたもの、シリコンを主要な構 成要素とする導電部材 （例えば、 シリコンベース合金で 5 0 %以上の G eを含む S i G e合金等も含まれるものとする。例えば、 ゲートポリシリコン部やチヤネ ル領域を S i G eにする等） 等を含むものとする。 また、これらは、技術的に矛盾 しない限り、 形成当初は高抵抗であることも許容する。
また、 堆積膜等で堆積当初はアモルファスであるが、 後の熱処理ですぐに多結 晶となるものがあるが、 これらは特に必要があると認めるとき以外、 表現上の矛 盾を避けるため、 当初から後の形態で表示する場合がある。例えば、 多結晶シリ コン（ポリシリコン）は、堆積当初はアモルファス状態であり、後の熱処理により 多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来 ることは言うまでもない。 堆積当初はアモルファス状態であると、 イオン注入に おけるチヤネリングの防止、 ドライェヅチング等の際の粒塊形状に依存した加工 性の困難さの回避、 熱処理後の低シート抵抗等のメリヅトがある。
また、 本発明の実施に関連するその他の技術については、 本願の発明者が関与 する以下の出願に詳細に開示されている。 すなわち、 特許出願 2 0 0 0 - 1 1 8 4 9 1号、特開平 0 9— 1 7 2 0 1 1号公報、特開平 1 0— 3 3 5 6 5 2号公報、 特開平 1 0— 3 4 0 9 0 9号公報、 特開平 1 1一 3 3 0 4 6 8号公報、 特開平 1 0 - 3 4 9 2 8 5号公報、 米国特許第 6 0 6 6 5 0 8号、 国際公開公報 WO 9 8 / 3 9 8 0 2号、 国際公開公報 WO 9 7 / 2 8 0 8 5号などである。
(実施の形態 1 )
図 1は、 本実施形態の D RAM(Dynamic Random Access Memory)が形成された 半導体チップ 1 Aの全体平面図である。 長方形の半導体チヅプ 1 Aの主面には、 例えば 256Mb （メガビット）の記憶容量を有する DRAMが形成されている。 この DRAMは、 主として複数のメモリアレイ （MARY) からなる記憶部とそ れらの周囲に配置された周辺回路部 P Cとによって構成されている。半導体チッ プ 1 Aの中央部には、 ボンディングワイヤなどの接続端子が接続される複数のボ ンディングパッド BPが 1列に配置されている。
図 2は、 上記 DRAMのメモリアレイ （MARY) の一部を示す半導体基板の 平面図、 図 3は、 上記 DRAMを示す半導体基板の要部断面図である。 なお、 図 3の左側の領域は図 2の A— A線に沿った断面図、 中央の領域は図 2の B— B線 に沿った断面図、 右側の領域は周辺回路部 (PC) の一部を示す断面図である。 例えば p型の単結晶シリコンからなる半導体基板 （以下、 基板という。 また、 半導体ウェハあるいは単にウェハということもある。） 1の主面には、素子分離溝
2、 p型ゥエル 3および n型ゥエル 4が形成されている。 メモリアレイの p型ゥ 'エルには、 nチャネル型のメモリセル選択用 M I SFE T(Metal Insulator Semiconductor Field Effect Transistor) Q tと、 その上部に形成された情報蓄 積用容量素子 Cとによって構成される複数のメモリセルが形成されている。
メモリセル選択用 MI SFETQ tは、 主としてゲート絶縁膜 6、 アクティブ 領域 L以外の領域においてヮード線 WLを構成するゲート電極 7 Aおよび一対の n型半導体領域 （ソース、 ドレイン） 9、 9によって構成されている。 ゲート電 極 7A (ワード線 WL)は、 例えば P (リン） がドープされた n型多結晶シリコ ン膜の上部に WNX (窒化タングステン）膜と W膜とが積層された、 いわゆるポリ メ夕ル (Polymetal )構造の導電膜によつて構成されている。
DRAMの周辺回路部 PCは、 複数の nチャネル型 MI SFETQnと複数の Pチャネル型 MI SFETQpとを組み合わせた、 いわゆる相補型 MI S回路に よって構成されている。 nチャネル型 MI SFETQnは p型ゥエル 3に形成さ れ、 主としてゲート絶縁膜 6、 ゲート電極 7 Bおよび一対の n+型半導体領域（ソ ース、 ドレイン） 12、 12によって構成されている。 また、 pチャネル型 Ml
SFETQpは n型ゥエル 4に形成され、 主としてゲート絶縁膜 6、 ゲート電極
7 Cおよび一対の p+型半導体領域（ソース、 ドレイン） 13、 13によって構成 されている。 ゲート電極 7B、 7Cは、 前記メモリセル選択用 MI SFETQt のゲート電極 7A (ワード線 WL) と同じポリメタノレ構造の導電膜によって構成 されている。 ゲート電極 7B、 7 Cの側壁には、 窒ィ匕シリコン膜からなるサイド ウォールスぺーサ 11 sが形成されている。
メモリセル選択用 MI SFETQt, nチャネル型 MI S FETQnおよび p チャネル型 MI SFETQpの上部には、 ゲート電極 7 A (ワード線 WL)—の上 部および側壁を覆う窒化シリコン膜 11と層間絶縁膜 15とが形成されている。 ' 層間絶縁膜 15は、 例えばスピンオングラス（Spin On Glass)膜 （塗布法によって 形成される酸化シリコン系絶縁膜） とその上部に形成された 2層の酸化シリコン 膜とによって構成されている。
メモリセル選択用 MI S FETQtのソース、 ドレインを構成する一対の n型 半導体領域 9、 9の上部には、 層間絶縁膜 15とその下層の窒化シリコン膜 1 1 とを開孔して形成したコンタクトホール 16、 17が形成されている。 これらの コンタクトホール 16、 17の内部には、 例えば P (リン） がドープされた n型 多結晶シリコン膜によって構成されるブラグ 18が埋め込まれている。
眉間絶縁膜 15の上部には酸化シリコン膜 19が形成されており、 前記一対の コンタクトホール 16、 17の一方 （コンタクトホール 16) の上部の酸化シリ コン には、 スルーホール 20が形成されている。 スルーホール 20は、 ァ クティブ領域 Lから外れた素子分離溝 2の上方に配置されており、 その内部には 例えば TiN (窒ィ匕チタン） 膜の上部に W膜を積層した 2層の導電膜によって構 成されるプラグ 23が埋め込まれている。 スルーホール 20に埋め込まれたプラ グ 23は、 その下部のコンタクトホール 16に埋め込まれたブラグ 18を介して メモリセル選択用 MI SFETQtのソース、 ドレインの一方 （2個のメモリセ ル選択用 MI SFETQtによって共有された n型半導体領域 9) に電気的に接 続されている。
周辺回路部の酸化シリコン膜 19およびその下層の層間絶縁膜 15には、 コン 夕クトホール 21、 22が形成されている。 コンタクトホール 21は、 nチヤネ ル型 MI S FETQnのソース、 ドレインを構成する一対の n+型半導体領域（ソ ース、 ドレイン） 12、 12の上部に形成され、 コンタクトホール 22は、 pチ ャネル型 MI SFETQpのソース、 ドレインを構成する一対の p+型半導体領域 (ソース、 ドレイン） 13、 13の上部に形成されている。 これらのコンタクト ホール 21、 22の内部には、 前記メモリアレイのスル一ホール 20に埋め込ま れたプラグ 23と同じ導電材料によって構成されるプラグ 23が埋め込まれてい る。
メモリアレイの酸ィ匕シリコン膜 19の上部には、 メモリセルのデ一夕を読み出 す複数のビヅト線 BLが形成されている。 これらのビヅト線 BLは素子分離溝 2 の上方に配置され、 同一の幅、 同一の間隔でゲート電極 7 A (ワード線 WL) と 直交する方向に延在している。 ビット線 BLのそれぞれは、 その下部の酸化シリ コン膜 19に形成されスル一ホール 20内のプラグ 23およびその下部のコン夕 クトホール 16内のプラグ 18を介してメモリセル選択用 M ISFETQtのソ ース、 ドレインの一方 （n型半導体領域 9) に電気的に接続されている。 ビッ ト 線 BLは、例えば WNX膜の上部に W膜を積層した導電膜によって構成されている。 周辺回路部 P Cの酸化シリコン膜 19の上部には第 1層目の配線 30〜33が 形成されている。 これらの配線 30〜33は、 ビヅト線 BLと同じ導電膜によつ て構成されており、後述するようにビヅト線 BLと同時に形成される。配線 30、 31は、 酸化シリコン膜 19、 15に形成されたコンタクトホール 21内のブラ グ 23を介して nチャネル型 MI SFETQnのソース、 ドレイン（n+型半導体 領域 12) に電気的に接続され、 配線 32、 33は、 酸化シリコン膜 19、 15 に形成されたコンタクトホール 22内のプラグ 23を介して pチャネル型 MI S FETQpのソース、 ドレイン （p+型半導体領域 13)に電気的に接続されてい ビヅト線 BLおよび第 1層目の配線 30〜33の上部には、 層間絶縁膜 40が 形成されている。 層間絶縁膜 40は、 下層の層間絶縁膜 15と同じく、 スピンォ ングラス膜とその上部に形成された 2層の酸ィ匕シリコン膜とによって構成されて おり、その表面は、基板 1の全域でほぼ同じ高さになるように平坦ィ匕されている。 メモリアレイの層間絶縁膜 40およびその下層の酸化シリコン莫 19にはスル 一ホール 43が形成されている。 スルーホール 43は、 その下部のコンタクトホ ール 17の真上に配置されており、 その内部には、 例えば P (リン） がド一プさ れた n型多結晶シリコン膜によって構成されるプラグ 44が埋め込まれている。 層間絶縁膜 4 0の上部には、 窒ィ匕シリコン膜 4 5および厚い膜厚の酸ィ匕シリコ ン膜 4 6が形成されており、 メモリアレイの酸化シリコン膜 4 6に形成された深 い溝 4 7の内部には、 下部電極 4 8、 容量絶縁膜 4 9および上部電極 5 0によつ て構成される情報蓄積用容量素子 Cが形成されている。 情報蓄積用容量素子 Cの 下部電極 4 8は、 例えば P (リン） がド一プされた低抵抗の n型多結晶シリコン 膜によって構成され、 その下部に形成された前記スルーホール 4 3およびコン夕 クトホール 1 7を通じてメモリセル選択用 M l 8 丁 1:の11型半導体領域
(ソース、 ドレイン） 9の他方に電気的に接続されている。 また、 情報蓄積用容 量素子 Cの容量絶縁膜 4 9は、 例えば T a205 (酸化タンタル） 膜によって構成 され、 上部電極 5 0は、 例えば T i N膜によって構成されている。
情報蓄積用容量素子 Cの上部には酸化シリコン膜 5 1が形成され、 さらにその 上部には 2層程度の A 1配線が形成されているが、 それらの図示は省略する。 次に、 上記のように構成された本実施形態の D RAMの製造方法の一例を、 図
4〜図 3 7を用いて工程順に説明する。
まず、 図 4に示すように、例えば p型の単結晶シリコンからなる基板（ウェハ）
1を用意し、その主面に素子分離溝 2を形成した後、基板 1の一部に B (ホウ素） を、 他の一部に: P (リン） をそれぞれイオン注入した後、 基板 1を約 9 5 0 °C、
1 0分程度熱処理してこれらの不純物を拡散させることにより、 p型ゥエル 3お よび n型ゥエル 4を形成する。 素子分離溝 2を形成するには、 例えば基板 1の素 子分離領域をエッチングして深さ 3 5 0 nm程度の溝を形成し、 続いてこの溝の 内部および基板 1上に C V D (Chemical Vapor Deposition) 法で酸化シリコン膜
5を堆積した後、 溝の外部の不要な酸化シリコン膜 5を化学機械研磨 (Chemical
Mechanical Pol ishing; CMP )法で除去する。 図 5に示すように、 この素子分離 溝 4を形成することにより、 メモリアレイの基板 1には、 周囲が素子分離溝 2に 囲まれた細長い島状のパターンを有する複数のァクティブ領域 Lが形成される。 次に、 基板 1の表面をフヅ酸で洗浄した後、 図 6に示すように、 基板 1をスチ ーム酸化することによって、 p型ゥエル 3の表面および n型ゥエル 4の表面に酸 化シリコン膜からなる清浄なゲート絶縁膜 6を形成する。 ゲート絶縁膜 6の膜厚 は、 例えば 6 nmである。 ゲート絶縁膜 6は、 酸化シリコン膜に代えて酸窒化シ リコン膜、 窒ィ匕シリコン膜、 酸ィ匕シリコン膜と窒ィ匕シリコン膜との複合絶縁膜な どで形成してもよい。
次に、 図 7に示すように、 ゲート絶縁膜 6の上部に P (リン） をド一プした n 型の多結晶シリコン膜 14 nを堆積する。 多結晶シリコン膜 14 nは、 例えばモ ノシラン （SiH4) とホスフィン （PH3) とをソ一スガスに用いた CVD法で 堆積 （成膜温度 =約630°C) し、 その膜厚は 7 Onm程度とする。 多結晶シリ コン膜 14ηは、 電気抵抗を低減するために、 Ρ濃度を 1. Ox l 019cm3以上と する。
また、 上記多結晶シリコン膜 14 nに代えて、 Ge (ゲルマニウム） を 5 %か ら最大で 50%前後含んだシリコン膜で構成することもできる。 シリコンに Ge を含ませた場合は、 シリコンのバンドギャップが狭くなることや、 不純物の固溶 限界が高くなることに起因して、上層の WNX膜との接触抵抗が低減される利点が ある。 シリコンに Geを含ませるには、 シリコン膜にイオン注入で Geを導入す る方法の外、 モノシラン （SiH4) と GeH4とを使った CVD法によって Ge を含んだシリコン膜を堆積する方法がある。
次に、 多結晶シリコン膜 14 nの表面をフッ酸で洗浄した後、 図 8に示すよう に、多結晶シリコン膜 14 nの上部にスパヅ夕リング法で膜厚 7 nm程度の WNX 膜 24と膜厚 70 nm程度の W膜 25とを連続して堆積し、 続いて W膜 25の上 部に CVD法で膜厚 16 Onm程度の窒化シリコン膜 8を堆積する。 WNX膜 24 は、多結晶シリコン膜 14nと W膜 25との反応を防ぐバリア層として機能する。 なお、 窒ィ匕シリコン膜 8を堆積するときは、 W膜 25の表面の酸ィ匕を抑制するた めに、 比較的低温 （480°C前後） で成膜できるプラズマ CVD法を用いて W膜 25上に 1 Onm程度の薄い窒化シリコン膜を堆積し、 次に、 約 950° 10 秒程度のランプアニールを行って窒化シリコン膜中のガス成分を除去した後、 緻 密な膜を得るために、 低圧 C VD法 （成膜温度 = 780°C前後） を用いて 150 nm程度の窒化シリコン膜を堆積するとよい。 あるいは、 W膜 25の上部にブラ ズマ CVD法を用いて酸ィ匕シリコン膜を堆積した後、 その上部に低圧 CVD法を 用いて窒化シリコン膜 8を堆積してもよい。
次に、 図 9に示すように、 窒ィ匕シリコン膜 8の上部に形成したフォトレジスト 膜 2 6をマスクにして窒化シリコン膜 8、 W膜 2 4、 WNX膜 2 5および多結晶シ リコン膜 1 4 nを順次ドライエッチングすることにより、 メモリアレイのゲート 絶縁膜 6上にゲート電極 7 A (ワード線 WL ) を形成し、 周辺回路部のゲート絶 縁膜 6上にゲート電極 7 B、 7 Cを形成する。 図 1 0に示すように、 ゲート電極 7 A (ワード線 WL ) は、 アクティブ領域 Lの長辺と直交する方向に延在するよ うに形成される。 ゲート電極 7 A (ワード線 WL) の線幅 （ゲート長） および隣 接するゲート電極 7 A (ワード線 WL ) との間隔は、 例えば 0 · 1 3〜0 . 1 4 zmである。
このように、 ゲート電極 7 A (ワード線 WL)ヽ ゲート電極 7 B、 7 Cを構成す る導電材料の一部を低抵抗の金属 （W) で構成したポリメタル構造とすることに より、 シート抵抗が 2 Ω /口程度あるいはそれ以下まで低減され、 ゲート遅延が 抑制されるため、 高速で動作する D RAMを実現することができる。
なお、 ゲート電極 7 A (ワード線 WL)、 7 B、 7 Cを形成するための上記ドラ ィエッチング工程では、 図 1 1に示すように、 ゲート電極 7 A (ワード線 WL)、 7 B、 7 Cの周辺の基板 1の表面にゲート絶縁膜 6を薄く （例えば 3 nm程度） 残しておくことが望ましい。 このドライェヅチングでゲート絶縁膜 6の下層の基 板 1が露出すると、 ゲート電極材料の一部である Wを含んだコン夕ミネ一シヨン . (汚染物） が後の熱処理工程で基板 1の表面に直接付着し、 通常の洗浄処理では 除去され難い Wシリサイドのような反応生成物が生じる虞れがある。
次に、 基板 1をドライェヅチング装置からァヅシング装置に搬送し、 図 1 2に 示すように、 02プラズマを用いたァヅシングによってフォトレジスト膜 2 6を除 去する。
基板 1をドライェヅチング装置からァヅシング装置に搬送すると、 その過程で 基板 1の表面が大気に曝される。 また、 02プラズマを用いたアツシングによって フォトレジスト膜 2 6を除去すると、基板 1の表面が 02プラズマ雰囲気に曝され る。 そのため、 上記のアツシングが完了すると、 図 1 3に示すように、 ゲート電 極 7 A、 7 B、 7 Cの側壁に露出した W膜 2 5の表面には、所望しない酸ィ匕物（W
Ox) 2 7が形成される。 この酸化物 2 7は、 その後の熱処理工程において昇華し、 熱処理室の内壁などに付着した後、 基板 1の表面に再付着して汚染物となり、 素 子の特性劣化 （DRAMの場合には、 リフレッシュ不良など） を引き起こす。 前述したように、 ゲート電極 7 A、 7B、 7 Cを形成するためのドライエッチ ング工程では、 ゲート電極 7 A、 7B、 7 Cの側壁下部や周辺領域のゲート絶縁 膜 6もある程度削られ、 形成当初よりも膜厚が薄くなる （図 13参照） ため、 そ のままではゲート耐圧が低下するなどの不具合が生じる。 そこで、 薄くなつたゲ 一ト絶縁膜 6を補填 ·再生するために、 以下のような方法で再酸化処理を行う。 図 14は、 ゲ一ト絶縁膜 6の再酸化処理に用いるバッチ式縦型酸化炉の一例を 示す概略図である。 この縦型酸ィ匕炉 150は、 石英管で構成されたチャンバ 15 1を備えており、 その周囲にはウェハ （基板） 1を加熱するヒ一夕 152が設置 されている。 チヤンバ 151の内部には、 複数枚のウェハ 1を水平に保持する石 英ボート 153が設置されている。 また、 チャンバ 151の底部には、 水蒸気/ 水素混合ガスとパージガスとを導入するガス導入管 154と、 これらのガスを排 出する排気管 155とが接続されている。ガス導入管 154の他端には、図 15、 図 16に示すようなガス生成装置 140が接続されている。
図 15は、 上記バヅチ式縦型酸化炉 150に接続された触媒方式の水蒸気/水 素混合ガス生成装置を示す概略図、 図 16は、 このガス生成装置の配管系統図で ある。 ガス生成装置 140は、 耐熱耐食性合金で構成された反応器 141を備え ており、 その内部には Pt (プラチナ)、 Ni (ニッケル） あるいは Pd (パラジ ゥム） などの触媒金属からなるコイル 142とこのコイル 142を加熱するヒー 夕 143とが設置されている。反応器 141には、 水素および酸素からなるプロ セスガスと、窒素などの不活性ガスからなるパージガスとがガス貯留槽 1 4 a, 144b, 144 cから配管 145を通じて導入される。 また、 ガス貯留槽 14 4a、 144b, 144 cと配管 145の間には、 ガスの量を調節するマスフ口 —コントローラ 146a、 146b、 146 cと、 ガスの流路を開閉する開閉バ ルブ 147a、 147b, 147 cとが設置され、 反応器 141内に導入される ガスの量および成分比がこれらによつて精密に制御される。
上記反応器 141内に導入されたプロセスガス （水素および酸素） は、 350
〜450°C程度に加熱されたコイル 142に接触して励起され、 水素分子からは 水素ラジカルが生成し（H2→ 2 H*)、酸素分子からは酸素ラジカルが生成する（◦ 2→2 0*)。 これら 2種のラジカルは化学的に極めて活性であるために、 速やかに 反応して水を生成する （2 H*+ 0*→H20 )。 そこで、 水 （水蒸気） が生成する モル比 （水素：酸素 = 2 ： 1 ) よりも過剰の水素を含んだプロセスガスを反応器 1 4 1内に導入することにより、 水蒸気/水素混合ガスを得ることができる。 こ の混合ガスは、 図 1 6に示す希釈ライン 1 4 8から供給される水素と混合されで 所望の水分濃度を有する水蒸気/水素混合ガスに調整された後、 前記ガス導入管 1 5 4を通って縦型酸化炉 1 5 0のチャンバ 1 5 1に導入される。
上記のような触媒方式のガス生成装置 1 4 0は、 水の生成に関与する水素と酸 素の量およびそれらの比率を高精度に制御できるので、 チャンバ 1 5 1に導入さ れる水蒸気/水素混合ガス中の水蒸気濃度を p p mオーダの極低濃度から数 1 0 %程度の高濃度まで広範囲に、 かつ高精度に制御することができる。 また、 反 応器 1 4 1にプロセスガスを導入すると瞬時に水が生成されるので、 所望する水 蒸気濃度の水蒸気/水素混合ガスがリアルタイムで得られる。 またこれにより、 異物の混入も最小限に抑えられるので、 チャンバ 1 5 1内にクリーンな水蒸気/ 水素混合ガスを導入することができる。 なお、 反応器 1 4 1内の触媒金属は、 水 素および酸素をラジカル化できるものであれば前述した金属に限定されない。 ま た、 触媒金属はコイル状に加工して使用する他、 例えば中空の管あるいは細かい 繊維フィル夕などに加工し、 その内部にプロセスガスを通してもよい。
図 1 7は、 水蒸気/水素混合ガスを使った酸化還元反応の平衡蒸気圧比 （PH20 /PH2) の温度依存性を示すグラフであり、 図中の曲線 （a) 〜 （e ) は、 それ それ W、 M o、 T a (タンタル)、 S i、 T i (チタン） の平衡蒸気圧比を示して いる。 図示のように、 縦型酸化炉 1 5 0のチャンバ 1 5 1に導入する水蒸気/水 素混合ガスの水蒸気/水素分圧比を曲線 （a) と曲線 （d ) とに挟まれた領域の 範囲内に設定することにより、 ゲート電極 7 A、 7 B、 7 Cを構成する W膜 2 5 および WNX膜 2 4を酸化することなしに、シリコンからなる ¾反 1を選択的に酸 化することができる。 また図示のように、 金属 （W、 M o、 T a、 T i ) もシリ コンも、 水蒸気/水素混合ガス中の水蒸気濃度が高くなるにつれて酸ィヒ速度が大 きくなる。 従って、 チャンバ 1 5 1に導入する水蒸気/水素混合ガス中の水蒸気 濃度を高くすることにより、 より短時間の熱処理でシリコンを選択的に酸化する ことができる。 なお、 ゲート電極 7 A、 7 B、 7 Cの金属部分を M o (モリプデ ン） で構成した場合は、 水蒸気/水素分圧比を曲線 （b ) と曲線 （d) とに挟ま れた領域の範囲内に設定することにより、 M o膜を酸化することなしにシリコン のみを選択的に酸ィ匕することができる。
次に、 図 1 8を参照しながら、 前記バッチ式縦型酸化炉 1 5 0を使った再酸ィ匕 プロセスシーケンスの一例を説明する。
まず、 パージガス （窒素） が充填されたチャンバ 1 5 1内に、 複数枚のウェハ 1を保持した石英ボート 1 5 3をロードする。 石英ボート 1 5 3のロードに要す る時間は、 1 0分程度である。 このとき、 チャンバ 1 5 1内のパージガス （窒素） は、 ウェハ 1の昇温時間を短縮するためにあらかじめ予熱しておく。 但し、 高温 ではゲート電極 7 A、 7 B、 7 Cの側壁に形成された酸ィ匕物 2 7が昇華し易いた め、 予熱温度の上限は 5 0 0 °C未満とすべきである。
次に、 ガス導入管 1 5 4を通じてチャンノ U 5 1内に 1 0分間程度水素ガスを 導入し、 チャンバ 1 5 1内のガス置換を行うことにより、 チャンバ 1 5 1内を W の酸化物 2 7が還元される雰囲気にする。 そして、 チャンバ 1 5 1内に水素ガス を供給し続けながら、 約 3 0分〜 4 0分かけてウェハ 1を 6 0 0 °C以上の温度、 例えば 8 0 0 °Cまで昇温する。チャンバ 1 5 1内に水素ガスのみを導入するには、 反応器 1 4 1の手前で酸素の供給を遮断し、 水素のみを供給すればよい。
このように、 ゲート電極 7 A、 7 B、 7 Cの側壁の酸ィ匕物 2 7が還元される条 件下でウェハ 1を昇温することにより、 酸ィヒ物 2 7の大部分が還元されて Wとな るため、 チャンバ 1 5 1内で昇華する酸化物 2 7の量を極めて低いレベルに保つ ことができる。 これにより、 ゲート絶縁膜 6の再酸ィ匕処理工程における基板 1の 汚染を極めて低いレベルに保つことができるので、 D RAMの信頼性、 製造歩留 まりが向上する。
次に、 ガス生成装置 1 4 0の反応器 1 4 1に酸素と過剰の水素とを導入し、 触 媒作用によって酸素と水素とから生成した水が分圧比で 1 0 %程度含まれる水蒸 気/水素混合ガスをチャンバ 1 5 1に導入する。 そして、 チャンバ 1 5 1内の水 蒸気/水素混合ガスの温度を 8 0 0 °C、 気圧を常圧、 または大気圧の 1 0 %程度 から 5 0 %程度の減圧領域である準常圧減圧領域（Subatmospheric region)に保 ち、 25分〜 30分かけてウェハ 1の表面を酸化処理する。 なお、 酸化炉の種類 によっては、 さらに低い減圧領域で酸ィ匕処理を行うものもあるが、 酸化処理時の 圧力が低いと、 ゲート電極 7A、 7B、 7 Cの側壁に残った酸ィ匕物 27が昇華し 易くなる。 従って、 酸化処理時の圧力は、 最低でも 130 OP a程度以上とする ことが望ましい。
上記のような酸化処理を行うことにより、 図 19に示すように、 ゲート電極 7 A、 7B、 7 Cの周辺部の基板 1が再酸ィ匕されるため、 前述したドライェヅチン グ工程で薄くなつたゲート絶縁膜 6の膜厚が初期の膜厚 (6nm) と同程度にな る。 また、 この酸ィ匕処理は、 チャンバ 15 1に導入する水蒸気/水素混合ガスの 水蒸気/水素分圧比を、 前記図 17に示した曲線 (a) と曲線 （d) とに挟まれ た領域の範囲内に設定して行うため、 ゲート電極 7A、 7B、 7 Cを構成する W 膜 25および WNX膜 24が酸ィ匕されることはない。
次に、 反応器 141の手前で酸素の供給を遮断することによって、 チャンバ 1 5 1内に水素のみを供給しながら、 約 30分〜 40分かけてウェハ 1を 500°C 未満の温度、 例えば 400°Cまで降温する。 続いて、 水素ガスの供給を止め、 チ ヤンバ 15 1内に 10分間程度窒素ガスを導入してガス置換を行った後、 石英ボ ート 153をチャンバ 15 1からアンロードする。 なお、 チャンバ 151内を水 素ガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合には、 ゲート電極 7A、 7B、 7 Cの側壁の W膜 25や還元されずに残った酸化物 27が昇華する 虞れがある。従って、 水素ガスから窒素ガスへの置換は、 ウェハ 1の温度が 30 0°C〜200°C程度まで降温してから行う方がよい。 また、 上記酸化処理に要す る時間に対する要求が比較的厳しくない場合は、ウェハ 1の温度が 100 °C程度、 より好ましくは 70°C〜室温にまで下がってから、 窒素ガス雰囲気への切り換え を行う方が、 W膜 25の酸ィ匕を抑制できることはいうまでもない。
上記したゲート絶縁膜 6の再酸化処理は、 R T A (Rapid Thermal Annealing) 方式を採用した枚葉式酸化炉を使って行うこともできる。 図 20 (a) は、 再酸 化処理に用いる枚葉式酸化炉の一例を示す概略図、 図 20 (b)は、 図 20 (a) の B— B， 線に沿った断面図である。
この枚葉式酸化炉 100は、 多重壁石英管で構成されたチャンバ 101を備え ており、 その下部にはウェハ 1を加熱するハロゲンランプ 1 0 7が設置されてい る。 チャンバ 1 0 1の内部には、 ハロゲンランプ 1 0 7から供給される熱をゥェ ノ、 1の全面に均等に分散させる円盤状の均熱リング 1 0 3が収容され、 その上部 にウェハ 1を水平に保持するサセプ夕 1 0 4が載置されている。均熱リング 1 0 3は、 石英あるいは S i C (シリコン力一バイド） などの耐熱材料で構成され、 チャンバ 1 0 1の壁面から延びる支持アーム 1 0 5によって支持されている。 均 熱リング 1 0 3の近傍には、 サセプタ 1 0 4に保持されたウェハ 1の温度を測定 する熱電対 1 0 6が設置されている。
チヤンバ 1 0 1の壁面の一部には、 チヤンバ 1 0 1内に水蒸気 Z水素混合ガス とパージガスとを導入するためのガス導入管 1 0 8の一端が接続されている。 こ のガス導入管 1 0 8の他端には、 前記図 1 5、 図 1 6に示した触媒方式のガス生 成装置 1 4 0が接続されている。 ガス導入管 1 0 8の近傍には、 多数の貫通孔 1 0 9を備えた隔壁 1 1 0が設げられており、 チャンバ 1 0 1内に導入されたガス は、 この隔壁 1 1 0の貫通孔 1 0 9を通過してチャンバ 1 0 1内に均等に行き渡 る。 チャンバ 1 0 1の壁面の他の一部には、 チャンバ 1 0 1内に導入された上記 ガスを排出するための排気管 1 1 1の一端が接続されている。
上記枚葉式酸化炉 1 0 0をを使った再酸化プロセスは、 ウェハ 1を一枚ずつ酸 化処理する点を除けば、 前記バッチ式縦型酸化炉 1 5 0を使った再酸化プロセス とほぼ同様である。但し、 ランプ加熱 (Lamp heating)によるウェハ 1の昇降温ば 極めて短時間 （通常、 数秒程度） で行われるため、 ウェハ 1のロード/アン口一 ドは、 室温で行われる。
上記のような枚葉式酸化炉 1 0 0を使った再酸化プロセスの一例を説明すると、 まず、 あらかじめ室温のパージガス （窒素） が充填されたチャンバ 1 0 1を開放 し、 ゲート電極 7 A、 7 B、 7 Cの加工が終わったウェハ 1をサセプ夕 1 0 4の 上にロードする。 次に、 チャンバ 1 0 1を閉鎖して水素ガスを導入し、 チャンバ
1 0 1内を水素ガス雰囲気とした後、 この雰囲気を保ちながら約 5秒かけてゥェ ハ 1を 6 0 0 °C以上の温度、 例えば 9 5 0 °Cまで昇温する。
次に、 ガス生成装置 1 4 0の反応器 1 4 1に酸素と過剰の水素とを導入し、 触 媒作用によって生成した水が分圧比で 1 0 %程度含まれた水蒸気/水素混合ガス をチャンバ 1 0 1に導入する。 そして、 ハロゲンランプ 1 0 7を点灯し、 チャン バ 1 0 1内の水蒸気/水素混合ガスの温度を 9 5 0 °Cに保ちながら、 約 3分かけ てウェハ 1の表面を酸化処理する。
次に、 ハロゲンランプ 1 0 7を消灯すると共に、 水蒸気 Z水素混合ガスの供給 を止め、 チャンバ 1 0 1内を再び水素雰囲気にした後、 この雰囲気を保ちながら 約 1 0秒かけてウェハ 1を 5 0 0 °C未満の温度、 例えば 4 0 0 °Cまで降温する。 次に、 水素ガスの供給を止め、 チャンバ 1 0 1内に窒素ガスを導入してガス置換 を行った後、 チャンバ 1 0 1内の温度が室温程度まで下がったらウェハ 1をアン ロードする。 この場合も、 水素ガスから窒素ガスへの置換は、 ウェハ 1の温度が 3 0 0 °C〜2 0 0 °C程度まで降温してから行う方がよい。 また、 上記酸化処理に 要する時間に対する要求が比較的厳しくない場合は、 ウェハ 1の温度が 1 0 0 °C 程度、 より好ましくは 7 0 °C〜室温にまで下がってから、 窒素ガス雰囲気への切 り換えを行う方が、 W膜 2 5の酸化を抑制できることはいうまでもない。
上記のような再酸化処理を行うことにより、 ノ Wチ式縦型酸化炉 1 5 0を使つ た再酸化処理と同様、 ゲート電極 7 A、 7 B、 7 Cを構成する W膜 2 5および W Nx膜 2 4を酸化することなしに、 ゲート絶縁膜 6を厚膜化することができる。 ま た、 ゲート電極 7 A、 7 B、 7 Cの側壁の酸化物 2 7が還元される条件下でゥェ ノヽ 1を昇降温することにより、 チャンバ 1 5 1内で昇華する酸ィ匕物 2 7の量を極 めて低レベルに保つことができるので、 ゲート絶縁膜 6の再酸化処理工程におけ る基板 1の汚染を極めて低いレベルに保つことができる。 本発明者らの実験によ れば、 バッチ式縦型酸化炉 1 5 0を使った場合でも、 枚葉式酸化炉 1 0 0を使つ た場合でも、 所望する温度までの昇温とその後の降温とを還元性の水素雰囲気中 で行うことにより、 窒素雰囲気中で昇降温を行う場合に比べて、 基板 1の表面に 付着する酸化物 2 7の量が 2桁から 3桁程度少なくなることが確認された。
なお、 上述した再酸化プロセスでは、 水素雰囲気中でウェハ 1の昇降温を行つ たが、 Wの酸化物を還元することのできる他のガス、 例えばアンモニア （N H3)、
C〇、 N20などのガス雰囲気中で行ってもよい。但し、 これらのガスを使用する 場合は、 酸化炉の配管系統などを増設する必要がある。また、パージガスとして、 窒素の外、 アルゴン （A r )、 ヘリウム （H e：)、 キセノン （X e ) などの希ガス を使用することもできる。
上述した再酸ィ匕プロセスでは、 水蒸気/水素混合ガスを使ってウェハ 1の酸ィ匕 を行ったが、 W膜や M o膜を酸化することなくシリコンを酸化することのできる 他のガス、 例えば酸素 （〇2)、 N O、 C O、 C 02などの酸ィ匕性ガスや、 これらの 酸化性ガスと水蒸気 Z水素混合ガスとを混合したガスを使ってもよい。 但し、 C 0や C 02は、熱処理中に Wや M oと反応して力一バイドなどの異物を生成する可 能性があるので、 この点に留意して使用する必要がある。
上記の再酸化プロセスによれば、 基板 1表面の酸化物汚染が極めて低いレベル に保たれるので、 所望する温度までの昇温とその後の降温とを窒素雰囲気中で行 う場合に比べて、 基板 1の表面に付着する酸ィ匕物 2 7の量を 2桁から 3桁程度少 なくすることができた。
しかしながら、 上記の再酸化プロセスでウェハ 1の昇降温を還元性雰囲気で行 つても、 再酸化プロセス中に僅かな酸化物汚染が付着することがある。 この塲合 は、 次の工程である不純物のイオン注入時に酸化物汚染がゲ一ト絶縁膜 6中にノ ヅクォンされ、 素子の電気特性を劣化させる虞れがある。
そこで、 次のイオン注入工程に移る前に基板 （ウェハ） 1の表面をゥェヅト洗 浄し、 酸化物汚染のレベルをさらに低減することが有効である。 但し、 ここでの 洗浄は、 ゲート電極 7 A、 7 B、 7 Cの側壁に露出した W膜 2 5が酸化されない 条件で行う必要がある。 特に、 前記再酸化プロセスで還元雰囲気に曝された W膜 2 5は、 その表面が通常の W膜よりも活性になっており、 かつ酸化物 2 7の還元 によって表面積が大きくなつているので、 再酸化プロセス前の W膜 2 5よりも酸 化され易い。
従って、 この洗浄工程においても、 酸化性溶液を用いることは避けなければな らない。 すなわち、 還元性溶液で洗浄し、 さらにゲート電極 7 A、 7 B、 7 Cの 側壁に露出した W膜 2 5の表面に存在する W酸ィ匕物も同時に除去できることが望 ましい。 この条件を実現するため、 本発明者らは、 図 2 1に示したタングステン
—水系の酸化還元電位と p H状態図 （この状態図は、 Emil A. Knee, Chilkunda
Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical
Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc , Vol. 143, No. 12， pp. 4095-4100, December, 1996に記載されている）において、 W存在領域と W〇4の負イオン存在領域の境界 近傍の性質を持つ水を用いることが望ましいことを見出した。
実験の結果、 このような水を用いることにより、 W膜の表面に存在する W酸化 物 （WOx) が W04の負イオンとして水に溶出し、 その後、 W膜の表面は、 ほと んど酸化されなかった。また、 このような望ましい効果が得られるのは、 H 6 . 5以上、 1 2未満の範囲、 より好ましくは p H 7以上、 1 0 . 5未満の範囲にあ るほぼ中性または弱アル力リ性の純水または薬液を使用した場合であった。 その 他、 超純水による洗浄のみでも酸化物汚染を 3桁程度除去することができた。 ま た、 この超純水に水素ガスを約 0 . 2 m g/ l〜約 2 mgノ 1程度添加した水素 含有水で洗浄した場合は、純水を使用した場合に比べて酸ィ匕物汚染の除去率を 1 . 5倍程度高めることができた。 ·
酸化物汚染の溶出効率を高めるために、 上記した超純水や水素含有水にアンモ ニァを加えて弱アル力リ性にした水溶液を使用してもよい。実験の結果、水に 0 . 2ミリモルから 1 2 0ミリモルのアンモニアを添加することにより、 p Hを 1 1 . 5、 酸化還元ポテンシャルを 5 8 O mVから 8 7 0 mVの還元ポテンシャルにす ることができ、 これによつて、 W膜を酸化することなく表面に形成されていた W 酸化物を水の中に溶出させて除去することができた。 この結果は、 ゲート電極周 辺の酸化シリコン膜上に付着した WOxを溶出して除去できることを示している。 これにより、 次の熱処理工程での W酸化物昇華量を低減でき、 L S Iの汚染を抑 止することができる。
上記した水または薬液は、 W膜を容易に酸ィ匕する過酸ィ匕水素を実質的に含まな いものを使用することが好ましい。 また、 微量の過酸化水素を含んだものであつ ても、 濃度 3 0重量％の過酸ィ匕水素を 1 0 0 %とした場合に、 過酸化水素が体積 比で 0 . 3 %以上は含まれていないものを使用すべきである。
また、 上記した水または薬液を使ったウェハ 1の洗浄時には、 超音波などの機 械的振動を加えることで汚染の除去効率をより一層高めることができる。 また、 除去された汚染が再付着するのを防ぐためには、 静水状態でなく流水状態で洗浄 を行う方がよい。流水洗浄を行った場合には、水一 S i〇2界面にできる電気 2重 層と、 流動水の界面動電位 （ヅヱ一夕 （ ） ポテンシャル） とによる付着 wox の除去効果によって、 汚染低減効果が増加すると考えられる。
前述したように、 再酸化プロセスで還元雰囲気に曝された W膜は、 通常の W膜 よりも酸化され易いため、 上記の洗浄は、 再酸化処理後、 速やかに行うべきであ る。 この場合、 酸化炉と洗浄装置とを直結するなど、 搬送中の大気との接触によ る酸化を防ぐ対策も有効である。
図 2 2は、 W膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍 光 X線で測定した結果を示すグラフである。 W膜は、 室温で形成したものと、 5 0 0 °Cで形成したものとを使用した。 5 0 0 °Cで形成した W膜は、 室温で形成し た W膜に比べて膜の結晶性が高いため、 自然酸ィ匕膜が形成されにくいという特徴 がある。 また、 いずれの場合も、 水温が室温から上昇するにつれて自然酸化膜が 増加するが、 約 6 0 °Cを超えると、 自然酸ィ匕膜の増加よりも洗浄力の方が上回る ため、 除去効果が高くなるという結果が得られた。 このことから、 洗浄時の水ま たは薬液の温度を室温〜摂氏 5 0度未満、 または摂氏 7 0度以上、 より好ましく は、 室温〜摂氏 4 5度未満、 または摂氏 7 5度以上とすることで自然酸化膜を効 率よく除去することができる。
次に、 図 2 3に示すように、 p型ゥエル 3の上部をフォトレジスト膜 2 8で覆 い、 n型ゥエル 4に B (ホウ素） をイオン注入する。 続いて、 フォトレジスト膜 2 8をァヅシングで除去した後、 図 2 4に示すように、 n型ゥエル 4の上部をフ オトレジスト 莫 2 9で覆い、 p型ゥエル 3に A s (ヒ素） をイオン注入する。 B と A sのドーズ量は、 例えば 3 X 1 013 a t o m s Z c m2である。
次に、 フォトレジスト膜 2 9をァヅシングで除去した後、 基板 1の表面に付着 したァヅシング残渣を除去するために、 基板 1の表面をウエット洗浄する。 この ウエット洗浄は、 ゲート電極 7 A、 7 B、 7 Cの側壁に露出した W膜 （2 5 ) が 酸ィ匕されない条件で行う必要があるため、 再酸化プロセス直後の洗浄工程で使用 した前記純水または薬液を使用する。
次に、 約 9 5 0 °Cの窒素ガス雰囲気中、 ランプアニールで基板 1を 1 0秒程度 熱処理し、 上記不純物を電気的に活性化することにより、 図 2 5に示すように、 ゲート電極 7 A、 7 Bの両側の p型ゥエル 3に rr型半導体領域 9を形成し、 ゲー ト電極 7 Cの両側の n型ゥエル 4に ϊΓ型半導体領域 1 0を形成する。 この後、 不 純物を活性ィ匕するための上記熱処理によってゲート電極 7 A、 7 B、 7 Cの側壁 から昇華し、 謝反 1の表面に再付着した極めて微量の酸ィ匕物汚染を除去する目的 で基板 1の表面を洗浄してもよい。 この洗浄には、 再酸化プロセス直後の洗浄ェ 程で使用した前記純水または薬液を使用することが望ましい。
次に、 図 2 6に示すように、 基板 1上に膜厚 5 O nm程度の窒ィ匕シリコン膜 1 1を堆積する。 この窒化シリコン膜 1 1は、 例えばモノシラン （S i H4) とアン モニァ （NH3) とをソースガスに用いた低圧 C VD法で堆積する。 この窒化シリ コン膜 1 1の成膜フローは、 例えば以下の通りである。
まず、 あらかじめ窒素が充填された低圧 C VD装置のチャンバ内にウェハ 1を ロードする。 チャンバ内の予熱温度は、 5 0 0 °C未満とする。 次に、 ソースガス の一部であるアンモニアのみをチャンバ内に供給し、 チャンバ内を Wの酸化物が 還元される雰囲気にする。そして、チャンバ内にアンモニアを供給し続けながら、 ウェハ 1を 6 0 0 °C以上の温度、例えば 7 3 0 °C〜7 8 0 °Cまで昇温する。次に、 チャンバ内にアンモニアとモノシランとを供給し、 これらのガスを反応させるこ とによって窒化シリコン膜 1 1を堆積する。 窒化シリコン膜 1 1.の成膜時間は、 1 0分程度である。 次に、 モノシランの供給を止め、 チャンバ内にアンモニアの みを供給し続けながらウェハ 1を 5 0 0 °C未満、例えば 4 0 0 °Cまで降温した後、 チャンバ内を窒素で置換し、 ウェハをアンロードする。 なお、 チャンバ内をアン モニァガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合は、 ゲート電 極 7 A、 7 B、 7 Cの側壁の W膜 2 5や、 還元されずに残った酸ィ匕物 2 7が昇華 する虞れがある。 従って、 アンモニアガスから窒素ガスへの置換は、 ウェハ 1の 温度が 3 0 0 °C〜2 0 0 °C程度まで降温してから行う方がさらに望ましい。また、 上記窒化シリコン膜 1 1の成膜に要する時間に対する要求が比較的厳しくない場 合は、 ウェハ 1の温度が 1 0 0 °C程度、 より好ましくは 7 0 °C〜室温にまで下が つてから、 窒素ガス雰囲気への切り換えを行う方が、 W膜 2 5の酸化を抑制でき ることはいうまでもない。
上記のような方法で窒化シリコン膜 1 1を堆積することにより、 ゲート電極 7
A、 7 B、 7 Cを構成する W膜 2 5および WNX膜 2 4を酸ィ匕することなしに、 高 温雰囲気で窒化シリコン膜 11を堆積することができる。また、ゲート電極 7 A、 7 B、 7 Cの側壁の酸化物 27が還元される条件下でウェハ 1を昇温するので、 チャンバ内で昇華する酸化物 27の量を極めて低レベルに保つことができ、 窒化 シリコン膜 11の成膜工程における基板 1の汚染を極めて低いレベルに保つこと ができる。
なお、 上記した窒化シリコン膜 11の堆積プロセスでは、 アンモニア雰囲気中 でウェハ 1を昇降温したが、 Wの酸化物を還元することのできる他のガス、 例え ば水素、 C〇、 N20などのガス雰囲気中でウェハ 1を昇降温してもよい。但し、 これらのガスを使用する場合は、 CVD装置の配管系統などを増設する必要があ る。 また、 パージガスとしてアルゴン （Ar)、 ヘリウム （He)、 キセノン （X θ) などの希ガスを使用することもできる。 さらに、 ソースガスとしてジクロル シラン （SiH2Cl2) とアンモニアとの混合ガスなどを使用することもできる。 以上のようなプロセスにより、 基板 1の表面の W酸化物汚染濃度を検出限界レ ベルである 1 X 101Q個/ cm2以下にまで低減することができた結果、 DRAM のリフレヅシュ時間が対策前の 50msから 200ms以上に改善された。
窒ィ匕シリコン膜 11は、 低圧 CVD法に代えてプラズマ CVD法で堆積するこ ともできる。 プラズマ CVD法は、 低圧 CVD法よりも低い温度，（400°C；〜 5 00°C) で膜を形成できるという利点があるため、 Wの酸ィ匕物が生成し難い利点 があるが、 膜の緻密性は、 低圧 CVD法よりも劣る。 この場合も、 Wの酸化物が 還元される雰囲気で昇温および降温を行うことにより、 窒化シリコン膜 11の成 膜工程における基板 1の汚染を極めて低いレベルに保つことができる。 また、 プ ラズマ CVD法で窒化シリコン膜を堆積する際は、 それに先立つ工程で W膜 25 の表面に形成された酸化物を除去するため、 前記アンモニアや水素などを含んだ 還元性雰囲気中でプラズマ処理をした後、 成膜を行うことが有効である。
以下、 窒化シリコン膜 11を堆積した後のプロセスを簡単に説明する。 まず、 図 27に示すように、 メモリアレイの基板 1の上部をフォトレジスト膜 （図示せ ず） で覆い、 周辺回路部の窒ィ匕シリコン膜 11を異方的にェヅチングすることに よって、 周辺回路部のゲート電極 7 B、 7 Cの側壁にサイドウォールスぺ一サ 1 1 cを形成する。 次に、 周辺回路部の p型ゥエル 3に Asまたは Pをイオン注入することによつ て高不純物濃度の n+型半導体領域（ソース、 ドレイン） 12を形成し、 n型ゥェ ル 4に Bをイオン注入することによつて高不純物濃度の p +型半導体領域（ソース、 ドレイン） を形成する。 ここまでの工程により、 周辺回路部の nチャネル型 Ml SFETQnおよび pチャネル型 MI SFETQpが完成する。
次に、 図 28に示すように、 ゲート電極 7 A〜7 Cの上部にスピンオングラス 膜と 2層の謝匕シリコン膜とによって構成される層間絶縁膜 15を形成した後、 フォトレジスト膜（図示せず） をマスクにしたドライェヅチングで n—型半導体領 域 9の上部の窒ィ匕シリコン膜 11を除去し、 n—型半導体領域 9の表面を露出させ ることによってコンタクトホール 16、 17を形成する。 窒ィ匕シリコン膜 11の エッチングは、 素子分離溝 2に埋め込まれた酸ィ匕シリコン膜 5に対する窒化シリ コン膜 11のェヅチングレートが大きくなるような条件で行い、 素子分離溝 5が 深く削れないようにする。 また、 このェヅチングは、 窒ィヒシリ.コン膜 11が異方 的にエッチングされるような条件で行い、 ゲート電極 7 A (ワード線 WL) の側 壁に窒化シリコン膜 11を残すようにする。 これにより、 微細な径を有するコン タクトホール 16、 17がゲー小電極 7 A (ワード線 WL) に対して自己整合 (Self- align)で形成される。
次に、 図 29に示すように、 コンタクトホール 16 17の内部にプラグ 18 を形成する。 プラグ 18を形成するには、 コンタクトホール 16、 17の内部お よび層間絶縁膜 15の上部に Pをド一プした多結晶シリコン膜を CVD法で堆積 し、 続いて層間絶縁膜 15の上部の不要な多結晶シリコン膜をドライェヅチング によって除去する。
次に、 窒素ガス雰囲気中で基板 1を熱処理し、 プラグ 18を構成する多結晶シ リコン膜中の Pを n—型半導体領域 9に拡散させることによって、低抵抗の n型半 導体領域 9 (ソース、 ドレイン） を形成する。 ここまでの工程で、 メモリアレイ にメモリセル選択用 M I SFETQtが形成される。
次に、 図 30および図 31に示すように、 層間絶縁膜 15の上部に CVD法で 酸ィ匕シリコン膜 19を堆積した後、 フォトレジスト膜 （図示せず） をマスクにし たドライエッチングで周辺回路部の酸ィ匕シリコン膜 19およびその下層の層間絶 縁膜 1 5をドライエッチングすることによって、 nチャネル型 M I S F E T Q n のソース、 ドレイン （n+型半導体領域 1 2 ) の上部にコンタクトホール 2 1を形 成し、 pチャネル型 M I S F E T Q pのソース、 ドレイン（p+型半導体領域 1 3 ) の上部にコンタクトホール 2 2を形成する。 また、 このとき同時に、 メモリァレ ィの酸化シリコン膜 1 9をエッチングすることによって、 コンタクトホール 1 6 の上部にスルーホール 2 0を形成する。
次に、 図 3 2に示すように、 周辺回路部に形成された上記コンタクトホール 2 1、 2 2およびメモリアレイに形成された上記スルーホール 2 0の内部にプラグ 2 3を形成する。 プラグ 2 3を形成するには、 例えばコンタクトホール 2 1、 2 2およびスルーホール 2 0の内部を含む酸化シリコン膜 1 9の上部にスパヅ夕リ ング法および C VD法で T i N膜および W膜を堆積した後、 酸化シリコン膜 1 9 の上部の不要な W膜および T i N膜化学機械研磨法で除去する。
次に、 図 3 3に示すように、 メモリアレイの酸ィ匕シリコン膜 1 9上にビヅト線 B Lを形成し、周辺回路部の酸ィ匕シリコン膜 1 9上に配線 3 0〜3 3を形成する。 ビヅト線 B Lおよび配線 3 0〜3 3は、 例えば酸化シリコン膜 1 9上にスパヅ夕 リング法で W膜と WNX膜とを堆積し、フォトレジスト膜をマスクにしたドライエ ヅチングでこれらの膜をパターニングすることによって形成する。
次に、 図 3 4に示すように、 ビット線 B Lおよび配線 3 0〜3 3の上部にスピ ンオングラス膜と 2層の酸化シリコン膜とによつて構成される層間絶縁膜 4 0を 形成し、 続いて眉間絶縁膜 4 0およびその下層の酸ィ匕シリコン膜 1 9をドライエ ヅチングしてコンタクトホール 1 7の上部にスルーホール 4 3を形成した後、 ス ルーホール 4 3の内部に多結晶シリコン膜からなるプラグ 4 4を形成する。 ブラ グ 4 4を形成するには、 スルーホール 4 3の内部および層間絶縁膜 4 0の上部に Pをドープした多結晶シリコン膜を C VD法で堆積し、 続いて層間絶縁膜 4 0の 上部の不要な多結晶シリコン膜をドライエツチングによつて除去する。
次に、 図 3 5に示すように、 層間絶縁膜 4 0の上部に C VD法で窒化シリコン 膜 4 5を堆積し、 続いて窒ィ匕シリコン膜 4 5の上部に C V D法で酸ィ匕シリコン膜
4 6を堆積した後、 フォトレジスト膜をマスクにしてメモリアレイの酸ィ匕シリコ ン膜 4 6をドライエッチングし、 続いてその下層の窒ィ匕シリコン膜 4 5をドライ ェヅチングすることにより、 スルーホール 4 4の上部に溝 4 7を形成する。
次に、 図 3 6に示すように、 溝 4 7の内壁に多結晶シリコン膜によって構成さ れる情報蓄積用容量素子 Cの下部電極 4 8を形成する。 下部電極 4 8を形成する には、 まず溝 4 7の内部および酸ィ匕シリコン膜 4 6の上部に、 P (リン） をド一 プしたアモルファスシリコン膜 （図示せず） を C VD法で堆積した後、 酸化シリ コン膜 4 6の上部の不要なァモルファスシリコン膜をドライエツチングで除去す る。 次に、 溝 4 7の内部に残った上記アモルファスシリコン膜の表面をフヅ酸系 の洗浄液でゥェヅト洗浄した後、 減圧雰囲気中でアモルファスシリコン膜の表面 にモノシラン （S i H4) を供給し、 続いて基板 1を熱処理してアモルファスシリ コン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、 表面が粗面化された多結晶シリコン膜からなる下部電極 4 8が形成される。 表面 が粗面化された多結晶シリコン膜は、 その表面積が大きいので、 微細化された情 報蓄積用容量素子 Cの蓄積電荷量を増やすことができる。
次に、 図 3 7に示すように、 溝 4 7の内部に形成された下部電極 4 8上の表面 および溝 4 7の外部の酸化シリコン膜 4 6の表面に、 情報蓄積用容量素子 Cの容 量絶縁膜 4 9となる T a205 (酸化タンタル） 膜を C VD法で堆積し、 続いて酸 素雰囲気中で基板 1を熱処理することによって、 T a205膜を改質、 結晶化する。, 続いて、 T a205膜の上部に情報蓄積用容量素子 Cの上部電極 5 0となる T i N 膜を堆積し、 周辺回路部の T a205膜と T i N膜とをエッチングで除去する。 こ れにより、 T i N膜からなる上部電極 5 0、 T a2〇5膜からなる容量絶縁膜 4 9 および多結晶シリコン膜からなる下部電極 4 8によって構成される情報蓄積用容 量素子 Cが形成される。 また、 ここまでの工程により、 メモリセル選択用 M I S F E T Q tとこれに直列に接続された情報蓄積用容量素子 Cとからなる D RAM のメモリセルが完成する。
その後、 情報蓄積用容量素子 Cの上部に C VD法で酸ィ匕シリコン膜 5 0を堆積 し、 さらにその上部に図示しない 2層程度の A 1配線を形成することにより、 前 記図 2、 図 3に示す本実施形態の D RAMが完成する。
(実施の形態 2 )
本実施形態は、 口ジヅク混載 D RAMに適用したものであり、 その製造方法の 一例を、 図 38〜図 45を用いて工程順に説明する。 なお、 製造方法を示す各断 面図の左側部分は D RAMのメモリアレイの一部を示し、 右側部分はロジック部 の一部を示している。
まず、 図 38に示すように、 例えば p型の単結晶シリコンからなる基板 1を用 意し、 前記実施の形態 1と同様の方法で基板 1の主面に素子分離溝 2を形成した 後、 基板 1の一部に p型ゥエル 3、 他の一部に n型ゥエル 4を形成し、 続いて基 板 1をスチーム酸化することによって、 p型ゥエル 3の表面および n型ゥエル 4 の表面に、 膜厚 6 nm程度の酸化シリコン膜からなる清浄なゲート絶縁膜 6を形 成する。 ゲート絶縁膜 6は、 酸ィ匕シリコン膜に代えて酸窒化シリコン膜、 窒ィ匕シ リコン膜、 酸ィ匕シリコン膜と窒ィ匕シリコン膜との複合絶縁膜などで形成してもよ い。
次に、 図 39に示すように、 ゲート絶縁膜 6の上部にノンドープのァモルファ スシリコン膜 14 aを堆積する。 アモルファスシリコン膜 14 a.は、 例えばモノ シラン （SiH4)をソースガスに用いた CVD法で堆積し、 その膜厚は 70 nm 程度とする。 モノシラン （S iH4)をゾ一スガスに用いた CVD法でァモルファ スシリコン膜 14 aを形成する場合は、成膜温度を 500 °C！〜 550 °Cの範囲内、 例えば 530°Cに設定する。 なお、 成膜温度を 600°C以上に設定した場合は、 前記実施の形態 1のように多結晶シリコン膜 14nが得られる。 また、 ジノシラ ン （Si2H6) をソースガスに用いた CVD法で堆積する場合も、 多結晶シリコ ン膜が得られる温度よりも低い温度、 例えば約 520°C程度で成膜することによ つて、 アモルファスシリコン膜 14 aが得られる。 なお、 上記ノンド一プのァモ ルファスシリコン膜 14 aに代えて、 Ge (ゲルマニウム） を最大で 50%前後 含んだシリコン膜を使用してもよい。 例えば C VD法で多結晶シリコン膜を堆積 し、 次に、 この多結晶シリコン膜にイオン注入法で Geを導入することにより、 Geを含んだアモルファスシリコン膜が得られる。
後述するように、 本実施形態のロジック混載 DRAMは、 ロジック部の nチヤ ネル型 MI SFETと pチャネル型 MI SFETを共に表面チャネル型とするた めに、 nチャネル型 MI SFETのゲート電極の一部である多結晶シリコン膜を n型で構成し、 pチャネル型 MI SFETのゲート電極の一部である多結晶シリ コン膜を p型で構成する。 この場合、 ゲート絶縁膜 6の上部にノンドープの多結 晶シリコン膜を堆積し、 次に、 pチャネル型 MI SFET形成領域の多結晶シリ コン膜を P型にするためにホウ素 （B) をイオン注入した場合は、 ホウ素の一部 がチヤネリング現象によって多結晶シリコン膜とゲート絶縁膜 6とを突き抜け、 基板 1のチャネル領域に導入されてしまう虞れがある。
従って、 本実施形態のように、 pチャネル型 MI SFETのゲート電極の一部 を P型多結晶シリコン膜で構成する場合には、 チヤネリング現象が生じ難い上記 アモルファスシリコン膜 14aを使用することが望ましい。他方、 前記実施の形 態 1の DRAMのように、 全てのゲート電極 （7 A、 7B、 7C) のシリコン膜 を n型導電性のシリコン膜で構成するような場合は、 上記したホウ素の突き抜け の問題が生じないので、 アモルファスシリコン膜 14 aに代えて多結晶シリコン 膜を使用してもよい。
次に、 図 40に示すように、 p型ゥエル 3の上部をフォトレジスト膜 60で覆 い、 n型ゥエル 4の上部のアモルファスシリコン膜 14 aに B (ホウ素） をィォ ン注入する。 Bのドーズ量は、 例えば 2 X 1015a t oms/cm2、 注入エネル ギ一は、 例えば 5keVとする。 続いて、 フォトレジスト膜 60をァヅシ.ングで 除去した後、 図 41に示すように、 n型ゥエル 4の上部をフォトレジスト膜 61 で覆い、 p型ゥエル 3の上部のアモルファスシリコン膜 14 aに P (リン） をィ オン注入する。 Pのドーズ量は、 例えば 2 X 1015at oms/cm2ヽ 注入エネ ルギ一は、 例えば 10 k e Vである。
次に、 フォトレジスト膜 61をアツシングで除去し、 フヅ酸を使って多結晶シ リコン膜 14 nの表面を洗浄した後、 約 950°Cの窒素雰囲気中、 1分程度のラ ンプアニールを行ってアモルファスシリコン膜 14 aを結晶化すると共に、 上記 不純物（Bおよび： P)を電気的に活性化する。 これにより、 図 42に示すように、 nチャネル型 MI SFET形成領域のアモルファスシリコン膜 14 aが n型の多 結晶シリコン膜 14 nとなり、 pチャネル型 MI SFET形成領域のァモルファ スシリコン膜 14 aが p型の多結晶シリコン膜 14 pとなる。
なお、アモルファスシリコン膜 14 aの上部に WNX膜や W膜を堆積した後に、 アモルファスシリコン膜 14 aを結晶化するための熱処理を行うと、 シリコンの 結晶化に伴う応力変化によって、 WNX膜や W膜が剥離する虞れがある。 また、 ァ モルファスシリコン膜 1 4 a中の不純物 （B、 P ) がゲート絶縁膜 6との界面ま で拡散する前に、 WNX膜や W膜に取り込まれるため、 ゲート絶縁膜 6の界面近傍 で空乏化が生じ、 所望の素子特性が得られなくなる虞れもある。 従って、 上記の 熱処理は、アモルファスシリコン膜 1 4 aの上部に WNX膜や W膜を堆積する前に 行うことが望ましい。
次に、 フッ酸を使って多結晶シリコン膜 1 4 n、 1 4 pの表面を洗浄した後、 図 4 3に示すように、 多結晶シリコン膜 1 4 n、 1 4 pの上部にアモルファスシ リコン膜 3 4 aを堆積する。 アモルファスシリコン膜 3 4 aは、 例えばモノシラ ン （S i H4) をソースガスに用いた C VD法で堆積 （成膜温度 =約 5 3 0 °C) し、 その膜厚は 1 O nm程度とする。 また、 アモルファスシリコン膜 3 4 aは、 形成 当初の不純物濃度が 1 . 0 x 1 017cm3未満の極めて低不純物濃度のアモルファス シリコン、 あるいは 1 . 0 X 1 O wcm3未満の実質的にノンドープのアモルファス シリコンで構成する。 アモルファスシリコン膜 3 4 aは、 多結晶シリコン膜 1 4 n、 1 4 pの表面に生じる極めて薄い自然酸化膜と、 次の工程でその上部に堆積 する WNX膜 2 との接触を遮断するために形成する。アモルファスシリコン膜 3 4 aは、 完全なアモルファス状態でなくともよく、 例えば極微小のシリコン結晶 粒の集合体であってもよい。
次に、 フヅ酸を使ってアモルファスシリコン膜 3 4 aの表面を洗浄した後、 図 4 4に示すように、 アモルファスシリコン膜 3 4 aの上部にスパヅ夕リング法で WNX膜 2 4と W膜 2 5とを連続して堆積し、続いて W膜 2 5の上部に C VD法で 窒化シリコン膜 8を堆積する。 WNX膜 2 4の膜厚は、 5 nmから 1 O nm程度と する。 また、 WNX膜 2 4の上部に堆積する W膜 2 5の膜厚は 7 0 nm〜8 0 nm 程度、 窒化シリコン膜 8の膜厚は 1 6 O nm程度とする。 WNX膜 2 4の上部には、 W膜 2 5に代えて M o膜を堆積してもよい。
本実施の形態では、 上記 WNX膜 2 4をスパッタリング法で形成する際、 素子完 成時の窒素元素組成が少なくとも 7 %から 1 0 %以上、 好ましくは 1 3 %以上、 より好ましくは 1 8 %以上となるような条件で WNX膜 2 4を形成する。このよう な WNX膜 2 4を形成するには、 WNX膜 2 4に高濃度の窒素が含まれるような雰 囲気で成膜を行えばよい。 すなわちチャンバ内の雰囲気を、 アルゴンガスに対す る窒素ガスの流量比が 1. 0以上となるようなガス雰囲気に設定してスパヅ夕リ ングを行えばよい。 具体的には、 例えば窒素ガス流量二 50s c cmから 80s ccm、 アルゴンガス流量 = 20 s c cmから 30 s c cm、 チャンバ内の真空 度 =0. 5 Pa、 温度 =200°Cから 500°Cの条件で成膜を行う。
また、成膜時の WNX膜 24の膜厚は、 5nmから 10 nmの範囲内とすること が望ましい。成膜時の WNX膜 24の膜厚を 5 nm以上とすることにより、 成膜後 の熱処理工程で WNX膜 24の一部と下層のシリコン層とが反応しても、素子完成 時の残存膜厚が少なくとも 1 nm以上となるため、 バリア層としての機能が確保 される。他方、 成膜時の WNX膜 24の膜厚が 1 Onmを超えると、 ゲート電極の 配線抵抗が大きくなり、 回路の高速動作にとって不利益がある。
また、 WNX膜 24に高濃度の窒素が含まれるような雰囲気で成膜を行った場合 でも、 成膜後の熱処理工程で過剰の窒素が拡散して離脱するため、 素子完成時の 1^膜24は、 化学量論的に最も安定した W2Nが主体となる。 但し、 WNX膜 2 4の一部は熱処理の過程で下層のシリコン層と反応するため、素子完成時の WNX 膜 24は、 W2Nとそれ以外の WNX、 場合によってはさらに WS iNを含んだ混 晶となる。
次に、 図 45に示すように、 窒化シリコン膜 8の上部に形成したフォトレジス ト膜 62をマスクにして窒ィ匕シリコン膜 8、 WE24 WNXE25N ァモルファ スシリコン膜 34aおよび多結晶シリコン膜 14n、 14pを順次ドライエッチ ングすることにより、 メモリアレイのゲート絶縁膜 6上にゲート電極 7A (ヮー ド線 WL) を形成し、 ロジヅク部のゲート絶縁膜 6上にゲート電極 7D、 7Eを 形成する。
その後、 前記実施の形態 1で説明した方法でメモリアレイにメモリセル選択用 MI SFETQtを形成し、 ロジック部に nチャネル型 M I S F E Tおよび pチ ャネル型 MI SFETを形成する。 この場合も、 ゲート絶縁膜 6の再酸化処理、 洗浄処理、 窒化シリコン膜の堆積などを前記実施の形態 1と同様の方法で行うこ とにより、 Wの酸化物による 1の汚染を極めて低いレベルに保つことができ る。 図 4 6は、 ゲート電極 7 A、 7 D、 7 Eの一部を構成する WNX膜 2 4を形成す る際の窒素流量と WNX膜 2 4の結晶構造との関係を、 WNX膜 2 4の成膜直後と 9 5 0 °Cの窒素ガス中で 1分間熱処理を行った後とで X線回折測定により調べた 結果を示すグラフである。図示のように、 WNX膜 2 4を形成する際の窒素流量を 1 0 s c c mとした場合は、高温熱処理の過程で WNX膜 2 4中の窒素が放出され て W膜となってしまうため、 WNX膜 2 のバリァ層としての機能が失われてしま 図 4 7は、 アルゴンガスの流量を一定 （4 0 s c c m) に保ち、 窒素ガス流量 を変えて成膜した WNX膜を種々の温度で熱処理した時の膜応力を測定したグラ フであり、 （a) は基板温度 4 0 0 °Cで成膜した場合、 (b ) は基板温度 2 0 0 °C で成膜した場合を示している。図示のように、 WNX膜を形成する際の窒素流量が 少ない場合は、 その後の熱処理によって窒素が放出され、 膜が収縮するために、 膜応力が増加することが判る。.
図 4 8は、窒素ガスとアルゴンガスの流量比を変えて成膜した WNX膜を含むゲ ―ト電極の耐圧、および WNX膜/多結晶シリコン膜界面の接触抵抗の関係を調べ た結果を示している。 図示のように、 窒素ガスの流量比が少ない条件で成膜した WNX膜の場合、 ゲート電極の耐圧が低下し、 WNX膜/多結晶シリコン膜界面の 接触抵抗が増加する。
このように、 WNX膜 2 4に高濃度の窒素が含まれるような雰囲気で成膜を行う 本実施の形態によれば、熱処理工程後においても WNX膜中に Nが残存しているた め、 WNX膜 2 4のバリア層としての機能が失われることはない。 また、 WNX膜 2 4と多結晶シリコン膜 1 4 n、 1 4 pとの間にアモルファスシリコン膜 3 4 a を介在させることにより、 多結晶シリコン膜 1 4 n、 1 4 pの表面に生じた極め て薄い自然酸化膜と WNX膜 2 4との接触による高抵抗層の形成を抑制すること ができる。 なお、 熱処理工程を経たアモルファスシリコン膜 3 4 aは、 下層の多 結晶シリコン膜 1 4 n、 1 4 pよりも平均結晶粒径が小さい多結晶膜となる。 以上のようなプロセスにより、 ゲート電極 7 A、 7 D、 7 Eを構成する WNX 膜 2 4と多結晶シリコン膜 1 4 n、 1 4 pとの界面の接触抵抗を、 対策前の 5 k
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から l k Q/〃m2に低減することができた。 また、 ゲート絶縁膜 6の再酸化処理、 洗浄処理、 窒化シリコン膜の堆積などを 前記実施の形態 1と同様の方法で行うことにより、 Wの酸化物による基板 1の汚 染を極めて低いレベルに保つことができた結果、 D： AMのリフレヅシュ時間を 顕著に改善することができた。
(実施の形態 3)
前記実施の形態 2では、 WNX膜 24と多結晶シリコン膜 14n、 14pとの間 にアモルファスシリコン膜 34 aを介在させることによって、 WNX膜 24と多結 晶シリコン膜 14 n、 14 pとの接触抵抗を低減したが、 本実施の形態では、 W Nx膜 24と多結晶シリコン膜 14 n、 14pとの間に薄い膜厚の W膜 62を介在 させることによって、 WNX膜 24と多結晶シリコン膜 14n、 14pとの接触抵 抗を低減する。
このプロセスを説明すると、 まず図 49に示すように、 nチャネル型 MISF E T形成領域のゲート絶縁膜 6上に n型の多結晶シリコン膜 14 nを形成し、 p チャネル型 M I SFE T形成領域のゲート絶縁膜 6上に p型の多結晶シリコン膜 14pを形成する。 ここまでの工程は、 前記実施の形態 2の図 38から図 42に 示した工程と同じである。
次に、 フヅ酸を使って多結晶シリコン膜 14 n、 14pの表面を洗浄した後、 図 50に示すように、 多結晶シリコン膜 14 n、 1 の上部に W膜 65を堆積 する。 膜65は、 例えばスパッタリング法で堆積し、 その膜厚は 5nm程度と する。
次に、 図 51に示すように、 W膜 65の上部に前記実施の形態 2と同じ方法で WNX 2 , W膜 25および窒化シリコン膜 8を順次堆積する。 WNX膜 24の 膜厚は 5 nmから 10 nm程度、 W膜 25の膜厚は 70 nm〜 80 nm程度、 窒 化シリコン膜 8の膜厚は 16 Onm程度とする。 WNX膜 24の上部には、 W膜 2 5に代えて Mo膜を堆積してもよい。 また、 WNX膜 24は、 前記実施の形態 2と 同様、 高濃度の窒素が含まれるような雰囲気で成膜を行い、 素子完成時の窒素元 素組成が少なくとも 7%から 10%以上、 好ましくは 13%以上、 より好ましく は 18%以上となるようにする。 その後の工程は、 前記実施の形態 2と同じであ る ο このように、 WNX膜 24と多結晶シリコン膜 14n、 14pとの間に W膜 62 を介在させることにより、 その後の熱処理の過程で W膜 62と多結晶シリコン膜 14n、 14 pとが反応し、 Wシリサイド （WS ix) を主体とする導電層が形成 される。 これにより、 多結晶シリコン膜 14 n、 14 pの表面に生じた自然酸化 膜と WNX膜 24との接触による高抵抗層の形成が抑制されるので、前記実施の形 態 2とほぼ同様の効果を得ることができる。
以上のようなプロセスにより、 ゲート電極 7 A、 7D、 7Eを構成する WNX 膜 24と多結晶シリコン膜 14 n、 14pとの界面の接触抵抗を、 対策前の 5 k Ω/ ζπι2〜1 OkQ/ m2から 1 k Ω/〃πι2に低減することができた。
また、 ゲート絶縁膜 6の再酸化処理、 洗浄処理、 窒化シリコン膜の堆積などを 前記実施の形態 1と同様の方法で行うことにより、 Wの酸化物による基板 1の汚 染を極めて低いレベルに保つことができた結果、 DRAMのリフレッシュ時間を 顕著に改善することができた。
なお、 本実施形態では、 WNX膜 24と多結晶シリコン膜 14 n、 14pとの間 に W膜 62を介在させ、 その後の熱処理の過程で W膜 62と多結晶シリコン膜 1 4n、 14 pとを反応させて Wシリサイドを主体とする導電層が形成したが、 多 結晶シリコン膜 14n、 14 pの上部に薄い Wシリサイド膜を形成し、 その上部 に WNX膜 24と W膜 25とを堆積してもよい。 これにより、 ]^!;膜24中の窒 素が多結晶シリコン膜 14 n、 14pとの界面に拡散して高抵抗の窒ィ匕シリコン 層を形成する不具合を防止することができる。 また、 熱処理の過程で W膜 62と 多結晶シリコン膜 14n、 14 pとを反応させて Wシリサイド層を形成する場合 は、 反応が局所的に生じ、 ゲート耐圧が低下することがあるが、 始めから Wシリ サイド膜を堆積した場合は、 このような局所的反応が生じにくい。 この Wシリサ イド膜の膜厚は、 5nmから 20nm程度でよい。 また、 WSixの Xは、 2. 0 〜2. 7程度がよい。
(実施の形態 4)
本実施形態は、 nチヤネル型 M ISFETと pチヤネル型 M I S F E Tで回路 を構成する CMOSロジック LS Iに適用したものであり、 その製造方法の一例 を、 図 52〜図 56を用いて工程順に説明する。 まず、 図 5 2に示すように、 例えば p型の単結晶シリコンからなる基板 1を用 意し、 前記実施の形態 1と同様の方法で基板 1の主面に素子分離溝 2、 p型ゥェ ル 3、 n型ゥエル 4およびゲート絶縁膜 6を順次形成する。
次に、 図 5 3に示すように、 ゲ一ト絶縁膜 6の上部に 1 . 0 X 1 019cm3以上の 濃度の P (リン） をドープした低抵抗の n型多結晶シリコン膜 1 4 nを堆積し、 フッ酸を使って多結晶シリコン膜 1 4 nの表面を洗浄した後、 多結晶シリコン膜 1 4 nの上部にスパヅタリング法で膜厚 5 nmから 1 0 nm程度の WNX膜 2 4 を堆積する。
前記実施の形態 2と同様、 WNX膜 2 4は、高濃度の窒素が含まれるような雰囲 気で成膜を行い、 素子完成時の窒素元素組成が少なくとも 7 %から 1 0 %以上、 好ましくは 1 3 %以上、 より好ましくは 1 8 %以上となるようにする。 また、 W Nx膜 2 4は、素子完成時の残存膜厚が少なくとも 1 nm以上となるような膜厚で 堆積する。
また、 前記実施の形態 3と同様、 多結晶シリコン膜 1 4 nの表面に生じた自然 酸化膜と WNX膜 2 4との接触による高抵抗層の形成を抑制する目的で、 WNX膜 2 4と多結晶シリコン膜 1 4 ηとの間に W膜 6 2を形成してもよい。
次に、 図 5 4に示すように、 基板 1の主面に Ρ (リン） をイオン注入する。 こ のイオン注入は、 Ρが WNX膜 2 4を貫通し、 多結晶シリコン膜 1 4 nの表面から 1 O nm以下の領域に達するようなエネルギーで行う。例えば WNX膜 2 4の膜厚 が 3 ηπ！〜 1 5 nm程度の場合、 Pの打ち込みエネルギーは、 2 k e V〜 1 0 k e Vとする。
また、 このイオン注入は、 多結晶シリコン膜 1 4 nの表面領域の P濃度が 5 X
1 019atoms/cin3以上となるようなドーズ量で行う。 また、 このイオン注入を行つ た後、 約 9 5 0 °Cの窒素雰囲気中、 1分程度のランプアニールを行い、 多結晶シ リコン膜 1 4 η中の不純物 (Ρ ) を電気的に活性ィ匕してもよい。 なお、 多結晶シ リコン膜 1 4 η中の不純物 (Ρ ) は、 後の熱処理工程で電気的に活性化されるの で、 ここでの熱処理は省略してもよい。
上記のイオン注入は、多結晶シリコン膜 1 4 ηを堆積した後、 WNX膜 2 4を堆 積する前に行ってもよい。また、 WNX膜 2 4と多結晶シリコン膜 1 4 nとの間に W膜 62を形成する場合は、 W膜を形成した後にこのイオン注入を行い、その後、 W膜の上部に WNX膜 24を堆積してもよい。
次に、 図 55に示すように、 WNX膜 24の上部にスパッタリング法で膜厚 70 nm程度の W膜 25を堆積した後、 W膜 25の上部に C VD法で膜厚 160 nm 程度の窒化シリコン膜 8を堆積する。 なお、 WNX膜 24の上部には、 W膜 25に 代えて Mo膜を堆積してもよい。 また、 W膜 25を堆積した後、 基板 1の主面に もう一度イオン注入を行い、 W膜 25および WNX膜 24を通じて多結晶シリコン 膜 14nに Pをドープすることによって、 多結晶シリコン膜 14nの表面領域を さらに低抵抗ィ匕してもよい。
次に、 図 56に示すように、 窒ィ匕シリコン膜 8の上部に形成したフォトレジス ト膜 63をマスクにして窒化シリコン膜 8、 W膜 24、 WNX膜 25および多結晶 シリコン S莫 14 nを順次ドライエッチングすることにより、 p型ゥエル 3上に n チャネル型 MI S FETのゲート電極 7 Fを形成し、 n型ゥエル 4上に pチヤネ ル型 MI SFETのゲート電極 7 Gを形成する。
その後、 Wの酸化物による 反1の汚染を極めて低いレベルに保っため、 上記 ドライェヅチングで削られたゲ一ト絶縁膜 6の再酸化処理、 その後の洗浄処理お よび窒化シリコン膜の堆積などを前記実施の形態 1と同様の方法で行う。
本実施の形態では、 ゲート電極 7 F、 7 Gのそれそれの一部である多結晶シリ コン膜を n型で構成したが、 nチャネル型 MI SFETと pチャネル型 MI SF ETを共に表面チャネル型とするために、 nチャネル型 MI S FETのゲート電 極 7 Fの一部である多結晶シリコン膜を n型で構成し、 pチャネル型 MI SFE Tのゲート電極 7 Gの一部である多結晶シリコン膜を p型で構成してもよい。 こ の場合は、 前記実施の形態 2と同様、 ゲート絶縁膜 6上にノンドープのァモルフ ァスシリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたイオン注入で、 nチャネル型 MI SFET形成領域のアモルファスシリコン膜に： Pを導入し、 p チャネル型 M I SFE T形成領域のアモルファスシリコン膜に Bを導入すること により、 チヤネリング現象による Bの突き抜けを防ぐことができる。
(実施の形態 5)
前記実施の形態 4では、 不純物のイオン注入法によって多結晶シリコン膜 14 nの表面領域を低抵抗ィ匕したが、 次のような方法で多結晶シリコン膜 1 4 nの表 面領域を低抵抗化することもできる。
まず、 図 5 7に示すように、 例えば p型の単結晶シリコンからなる基板 1の主 面に素子分離溝 2、 p型ゥエル 3、 n型ゥエル 4およびゲート絶縁膜 6を順次形 成し、 続いてゲート絶縁膜 6の上部に 1 . 0 X 1 019cm3以上の濃度の P (リン） をド一プした低抵抗の n型多結晶シリコン膜 1 4 nを堆積する。 ここまでの工程 は、 前記実施の形態 4と同じである。
次に、 図 5 8に示すように、 多結晶シリコン膜 1 4 nの上部に 5 . 0 x 1 019 cm3以上の濃度の Pをド一プした低抵抗の n型多結晶シリコン膜 6 4を C V D法 で堆積した後、 基板 1を熱処理し、 n型多結晶シリコン膜 6 4中の Pを多結晶シ リコン膜 1 4 nの表面から 1 0 nm以下の表面領域に拡散させ、 この表面領域の P濃度を 5 X 1 O 19atoms/cm3以上とする。 なお、 この熱拡散処理を行った後、 約 9 5 0 °Cの窒素雰囲気中、 ' 1分程度のランプアニールを行い、 多結晶シリコン膜 1 4 n中の Pを電気的に活性ィ匕してもよいが、多結晶シリコン膜 1 4 n中の Pは、 後の熱処理工程で電気的に活性ィ匕されるので、 この熱処理は省略してもよい。 次に、 図 5 9に示すように、 n型多結晶シリコン膜 6 4をドライェヅチングで 除去した後、 基板 1の表面に露出した多結晶シリコン膜 1 4 nの表面をフヅ酸で 洗浄する。
次に、 図 6 0に示すように、 多結晶シリコン膜 1 4 nの上部にスパッタリング 法で膜厚 5 nmから 1 0 nm程度の WNX膜 2 4を堆積する。前記実施の形態 4と 同様、 WNX膜 2 4は、 高濃度の窒素が含まれるような雰囲気で成膜を行い、 素子 完成時の窒素元素組成が少なくとも 7 %から 1 0 %以上、好ましくは 1 3 %以上、 より好ましくは 1 8 %以上となるようにする。 また、 WNX膜 2 4は、素子完成時 の残存膜厚が少なくとも 1 nm以上となるような膜厚で堆積する。
また、 前記実施の形態 3と同様、 多結晶シリコン膜 1 4 nの表面に生じた自然 酸ィ匕膜と WNX膜 2 4との接触による高抵抗層の形成を抑制する目的で、 WNX膜
2 4と多結晶シリコン膜 1 4 nとの間に W膜を形成してもよい。
その後、 図 6 1に示すように、 WNX膜 2 4の上部にスパッタリング法で膜厚 7
O nm程度の W膜 2 5を堆積した後、 W膜 2 5の上部に C VD法で膜厚 1 6 0 η m程度の窒化シリコン膜 8を堆積する。
次に、 図 6 2に示すように、 窒化シリコン膜 8の上部に形成したフォトレジス ト膜 6 3をマスクにして窒化シリコン膜 8、 W膜 2 4、 WNX膜 2 5および多結晶 シリコン膜 1 4 nを順次ドライェヅチングすることにより、 p型ゥエル 3上に n チャネル型 M I S F E Tのゲート電極 7 Fを形成し、 n型ゥエル 4上に pチヤネ ル型 M I S F E Tのゲート電極 7 Gを形成する。
その後、 Wの酸化物による基板 1の汚染を極めて低いレベルに保っため、 上記 ドライエツチングで削られたゲ一ト絶縁膜 6の再酸化処理、 その後の洗浄処理お よび窒化シリコン膜の堆積などを前記実施の形態 1と同様の方法で行う。
本実施の形態では、 多結晶シリコン膜 1 4 nの上部に堆積した多結晶シリコン 膜 6 4中の Pを熱拡散させ、 多結晶シリコン膜 1 4 nの表面領域を低抵抗化した が、 例えば多結晶シリコン膜 1 4 nの表面領域にイオン注入法で Pを導入し、 次 に、 多結晶シリコン膜 1 4 nの上部に酸ィ匕シリコン膜などの絶縁膜を形成して熱 処理を行い、 多結晶シリコン膜 1 4 nの表面領域に導入された前記 Pを絶縁膜と の界面近傍に偏析させた後、 絶縁膜を除去することによって、 多結晶シリコン膜 1 4 nの表面領域を低抵抗ィ匕してもよい。絶縁膜は、 例えば多結晶シリコン膜 1 4 nの表面を熱酸化して形成した酸ィ匕シリコン膜、 あるいは多結晶シリコン膜 1 4 n上に C VD法で堆積した酸化シリコン膜などで構成するが、 これに限定され るものではない。
(実施の形態 6 )
本実施形態は、 フラッシュメモリに適用したものであり、 その製造方法の一例 を、 図 6 3〜図 7 6を用いて工程順に説明する。
まず、 図 6 3に示すように、 前記実施の形態 1と同様の方法で基板 1の主面に 素子分離溝 2、 p型ゥエル 3、 ゲート絶縁膜 6を形成した後、 図 6 4および図 6 5に示すように、 基板 1上に C VD法で膜厚 7 Ο ηπ！〜 1 0 O nm程度の n型多 結晶シリコン膜 6 6 nを堆積する。 多結晶シリコン膜 6 6 nには、 その堆積工程 中に n型不純物、 例えばリン （P ) をドープする。 あるいは、 ノンドープの多結 晶シリコン膜を堆積した後にイオン注入法で n型不純物をドープしてもよい。 多 結晶シリコン膜 6 6 nは、 メモリセルを構成する M I S F E Tのフローティング ゲート電極として使用される。
次に、 図 66および図 67に示すように、 フォトレジスト膜をマスクにして多 結晶シリコン膜 66 nをドライエッチングすることにより、 アクティブ領域 Lの 上部に、 その延在方向に沿って延在する長い帯状の平面パターンを有する多結晶 シリコン膜 66 nを形成する。
次に、 図 68および図 69に示すように、 多結晶シリコン膜 66 nが形成され た基板 1上に酸化シリコン膜、 窒化シリコン膜および酸ィ匕シリコン膜からなる 0 NO膜 67を形成する。 0 〇膜67は、 メモリセルを構成する MI SFETの 第 2ゲート絶縁膜として使用され、 例えば基板 1上に C V D法で膜厚 5 n mの酸 化シリコン膜、 膜厚 7nmの窒ィ匕シリコン膜および膜厚 4nmの酸化シリコン膜 を順次堆積することによって形成する。
次に、 図 70および図 71に示すように、 ON〇膜 67の上部に卩 （リン） を ドープした n型多結晶シリコン膜 14 n、 WNXM24, W膜 25および窒ィ匕シリ コン膜 8を順次堆積する。 多結晶シリコン膜 14n、 W膜 25および窒化シリコ ン膜 8は、 前記実施の形態 1と同じ方法で堆積する。 また、 WNX膜 24は、 多結 晶シリコン膜 14 nとの接触抵抗を低減するため、 前記実施の形態 2と同様の方 法で堆積する。すなわち、 WNX膜 24は、 素子完成時の窒素元素組成が少なくと も 7%から 10%以上、 好ましくは 13%以上、 より好ましくは 18%以上とな るような条件で形成する。 また、 素子完成時の残存膜厚を少なくとも lnm以上 とするため、成膜時の WNX膜 24の膜厚は、 5 nmから 10 nmの範囲内とする ことが望ましい。 また、 WNX膜 24と多結晶シリコン膜 14 nとの接触抵抗を低 減するために、 前記実施の形態 3、 4または 5で説明したプロセスを採用しても よい。
多結晶シリコン膜 14nは、 メモリセルを構成する MI SFETのコントロー ルゲート電極およびヮ一ド線 WLとして使用される。また、窒化シリコン膜 8は、 コントロールゲート電極の上部を保護する絶縁膜として使用される。 多結晶シリ コン膜 14ηは、 Ge (ゲルマニウム） を最大で 50 %前後含んだシリコン膜で 構成することもできる。
次に、 図 72に示すように、 窒化シリコン膜 8の上部に形成したフォトレジス ト膜 （図示せず） をマスクにして窒ィ匕シリコン膜 8、 Ψ 2 4 , WNXII 2 5 多 結晶シリコン膜 1 4 n、 O N O膜 6 7および多結晶シリコン膜 6 6 nを順次ドラ イエヅチングすることにより、 多結晶シリコン 6 6 nからなるフローティングゲ
—ト電極 6 8と、 W膜 2 4、 WNX膜 2 5および多結晶シリコン膜 1 4 nからなる ポリメタル構造のコントロールゲート電極 6 9 (ワード線 WL ) を形成する。 次に、 図 7 3に示すように、 M I S F E Tのソースおよびドレインを構成する n型半導体領域 7 0を形成する。 n型半導体領域 7 0は、 p型ゥエル 3に n型不 純物（例えばヒ素 （A s )) をイオン注入した後、基板 1を約 9 0 0 °Cで熱処理し、 上記 n型不純物を p型ゥエル 3内に拡散させることによって形成する。
ここまでの工程で、 ゲート電極 （フローティングゲート電極 6 8およびコント ロールゲート電極 6 9 ) のスペース領域のゲート絶縁膜 6には、 ゲート電極の加 ェ工程や不純物のイオン注入工程で生じたダメージが生じている。 このダメージ は、 フローティングゲート電極 6 8に注入された電子がフロ一ティングゲート電 極 6 8の端部から基板 1にリークするパスとなるなど、 ゲート絶縁膜 6の品質を 劣化させるため、 十分に除去しておく必要がある。
そこで、 フヅ酸を使ってゲート絶縁膜 6をエッチングした後、 薄くなつたゲー ト絶縁膜 6を補填 ·再生するための再酸化処理を行う。 この再酸化処理を前記実 施の形態 1と同様の方法で行うことにより、 W膜 2 5および WNX膜 2 4の酸化を 防ぎ、 かつ S反 1表面の酸ィ匕物汚染を極めて低いレベルに保つことができる。 こ の再酸ィ匕処理により、 図 7 4に示すように、 ゲ一卜電極 （フローテイングゲ一ト 電極 6 8およびコントロールゲ一ト電極 6 9 ) のスペース領域すなわち n型半導 体領域 （ソース、 ドレイン） 7 0の表面と、 フロ一ティングゲ一ト電極 6 8の側 壁下端部とにゲ一ト絶縁膜 6が再形成される。
次に、 基板 1の表面を洗浄した後、 図 7 5に示すように、 基板 1上に低圧 C V D法で窒化シリコン膜 1 1を堆積する。 この洗浄処理および窒化シリコン膜 1 1 の堆積を前記実施の形態 1と同様の方法で行うことにより、 Wの酸化物による基 板 1の汚染を極めて低いレベルに保つことができる。
以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した が、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、 DRAM、 DRAM混載ロジック LS I、 CMOSロジ ック LSI、 フラッシュメモリに適用した場合について説明したが、 これらの L S Iに限定されるものではなく、ポリメタル (Polymetal )構造の導電膜でゲ一ト電 極を形成した MI SFETを有する LS Iに広く適用することができる。
また、本願に記載した発明は、その本質がポリシリコン層と深く結びついている ため、 ポリシリコン層が必須である場合を除き、 ポリシリコン層のない非ポリシ リコンメタルゲート電極にも適用できることはいうまでもない。 産業上の利用可能性
本発明は、 たとえばポリメタルゲートを有する集積回路装置の製造等に利用す ることができる。

Claims

請 求 の 範 囲
1 . 以下の工程を含む半導体集積回路装置の製造方法：
( a ) ウェハの第 1の主面上に高融点金属膜を形成する工程；
( b ) 前記高融点金属膜が形成された前記ウェハの前記第 1の主面を、 前記高融 点金属の酸化物を還元する条件下で、 摂氏 6 0 0度以上の第 1の温度まで昇温す る工程；
( c ) 水素と、 触媒によって酸素および水素から合成された水分とを含む混合ガ ス雰囲気中において、 前記高融点金属膜を酸ィヒすることなく、 前記ウェハの前記 第 1の主面上のシリコンを主要な成分として含む部分に対して、 前記第 1の温度 で酸化処理を施す工程。
2 . さらに、 以下の工程を含むことを特徴とする請求項 1記載の半導体集積回路 装置の製造方法：
( d ) 前記 （c ) 工程の後、 前記高融点金属に関して還元性条件下で、 前記ゥェ ハの前記第 1の主面を摂氏 5 0 0度未満の第 2の温度まで降温する工程。
3 . 前記第 2の温度は、 摂氏 4 0 0度であることを特徴とする請求項 2記載の半
4 . 前記第 2の温度は、 摂氏 3 0 0度であることを特徴とする請求項 3記載の半 導体集積回路装置の製造方法。
5 . 前記第 2の温度は、 摂氏 2 0 0度であることを特徴とする請求項 4記載の半
6 . 前記第 2の温度は、 摂氏 1 0 0度であることを特徴とする請求項 5記載の半
7 . 前記第 2の温度は、 摂氏 7 0度から摂氏 2 0度の範囲であることを特徴とす る請求項 6記載の半導体集積回路装置の製造方法。
8 . 前記シリコンを主要な成分として含む部分は、 前記ウェハの前記第 1の主面 の少なくとも一部を構成する、 シリコンを主要な成分として含むシリコンベース 表面領域と、 前記ウェハの前記第 1の主面上のシリコンを主要な成分として含む シリコンベース膜領域とを含むことを特徴とする請求項 1記載の半導体集積回路 装置の製造方法。
9. 前記混合ガス雰囲気の気圧は、 常圧または準常圧減圧領域 (Subatmospheric region)であることを特徴とする請求項 8記載の半導体集積回路装置の製造方法。
10. 前記混合ガスは、 窒素ガス、 アルゴンガスまたはヘリウムガスを含むこと を特徴とする請求項 9記載の半導体集積回路装置の製造方法。
11. 前記高融点金属膜は、 モリブデンまたはタングステンを主要な成分として 含むことを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
12. 以下の工程を含む半導体集積回路装置の製造方法：
(a) ウェハの第 1の主面上に高融点金属膜を形成する工程；
( b ) 前記高融点金属膜が形成された前記ウェハの前記第 1の主面を、 前記高融 点金属膜の酸化物を還元する条件下で、 摂氏 600度以上の第 1の温度までラン プ加熱 (Lamp heating)により昇温する工程；
(c) 水素と水分とを含む混合ガス雰囲気中において、 前記高融点金属膜を酸化 することなく、 前記ウェハの前記第 1の主面上のシリコンを主要な成分として含 む部分に対して、 前記第 1の温度で酸化処理を施す工程。
13. さらに、 以下の工程を含むことを特徴とする請求項 12記載の半導体集積 回路装置の製造方法：
(d) 前記 （c) 工程の後、 前記高融点金属膜に関して還元性条件下で、 前記ゥ ェハの前記第 1の主面を摂氏 500度未満の第 2の温度まで降温する工程。
14. 前記第 2の温度は、 摂氏 400度であることを特徴とする請求項 13記載 の半導体集積回路装置の製造方法。
15. 前記第 2の温度は、 摂氏 300度であることを特徴とする請求項 14記載 の半導体集積回路装置の製造方法。
16. 前記第 2の温度は、 摂氏 200度であることを特徴とする請求項 15記載 の半導体集積回路装置の製造方法。
17. 前記第 2の温度は、 摂氏 100度であることを特徴とする請求項 16記載 の半導体集積回路装置の製造方法。
18. 前記第 2の温度は、 摂氏 70度から摂氏 20度の範囲であることを特徴と する請求項 17記載の半導体集積回路装置の製造方法。
1 9 . 前記シリコンを主要な成分として含む部分は、 前記ウェハの前記第 1の主 面の少なくとも一部を構成する、 シリコンを主要な成分として含むシリコンべ一 ス表面領域と、 前記ウェハの前記第 1の主面上のシリコンを主要な成分として含 むシリコンベース膜領域とを含むことを特徴とする請求項 1 2記載の半導体集積 回路装置の製造方法。
2 0 . 以下の工程を含む半導体集積回路装置の製造方法：
( a ) ウェハの第 1の主面上に高融点金属膜を含む膜パターンを形成する工程；
( b ) 前記膜パターンが形成された前記ウェハの前記第 1の主面を、 前記高融点 金属膜の酸化物を還元する条件下で、 摂氏 6 0 0度以上の第 1の温度まで昇温す る工程，·
( c ) 前記膜パターンが形成された前記ウェハの前記第 1の主面上に、 前記第 1 の温度において、 化学気相堆積によって絶縁膜を形成する工程。
2 1 . 前記絶縁膜は、 窒化シリコン膜であることを特徴とする請求項 2 0記載の 半導体集積回路装置の製造方法。
2 2 . 前記昇温工程は、 アンモニアガスを含むガス雰囲気中で行われることを特 徴とする請求項 2 0記載の半導体集積回路装置の製造方法。
2 3 . 以下の工程を含む半導体集積回路装置の製造方法：
( a ) ウェハの第 1の主面上に高融点金属膜を含む膜パターンを形成する工程；
( b ) 前記膜パターンが形成された前記ウェハの前記第 1の主面を、 前記高融点 金属膜の酸化物を還元する条件下で、 プラズマ処理する工程；
( c ) 前記プラズマ処理された前記ウェハの前記第 1の主面上に、 プラズマ化学 気相堆積によつて絶縁膜を形成する工程。
2 4 . 前記絶縁膜は、 窒ィ匕シリコン膜であることを特徴とする請求項 2 3記載の
2 5 . 前記プラズマ処理工程は、 アンモニアガスを含むガス雰囲気中で行われる ことを特徴とする請求項 2 3記載の半導体集積回路装置の製造方法。
2 6 . 前記プラズマ処理工程は、 水素ガスを含むガス雰囲気中で行われることを 特徴とする請求項 2 3記載の半導体集積回路装置の製造方法。
2 7 . 以下の工程を含む半導体集積回路装置の製造方法： (a) ウェハの第 1の主面上に高融点金属膜を形成する工程；
(b)水素と水分とを含む混合ガス雰囲気中において、 前記高融点金属膜を酸化 することなく、 前記ウェハの前記第 1の主面上のシリコンを主要な成分として含 む部分に対して、 摂氏 600度以上の第 1の温度で酸化処理を施す工程； (c)前記 （b)工程の後、 過酸ィヒ水素を実質的に含まない中性または弱アル力 リ性の水または薬液により、 前記ウェハの前記第 1の主面を洗浄する工程。
28. さらに、 以下の工程を含むことを特徴とする請求項 27記載の半導体集積 回路装置の製造方法：
(d)前記 （c)工程の後、 前記ウェハの前記第 1の主面に対して、 イオン注入 処理、 または摂氏 600度以上の温度で熱処理を施す工程。
29. 前記水または薬液の pHは、 6. 5以上、 12未満であることを特徴とす る請求項 27記載の半導体集積回路装置の製造方法。
30. 前記水または薬液の pHは、 7以上、 10. 5未満であることを特徴とす る請求項 29記載の半導体集積回路装置の製造方法。
31. 前記水または薬液は、 流動状態で前記洗浄に使用されることを特徴とする 請求項 30記載の半導体集積回路装置の製造方法。
32. または薬液の温度は、 摂氏 50度未満、 または摂氏 70度以上であること を特徴とする請求項 31記載の半導体集積回路装置の製造方法。
33. 前記水または薬液の温度は、 摂氏 45度未満、 または摂氏 75度以上であ ることを特徴とする請求項 32記載の半導体集積回路装置の製造方法。
34. 前記水または薬液の温度は、 ほぼ室温であることを特徴とする請求項 33 記載の半導体集積回路装置の製造方法。
35. 前記洗浄は、 前記水または薬液に超音波振動を加えながら行うことを特徴 とする請求項 27記載の半導体集積回路装置の製造方法。
36. 前記水または薬液は、 濃度 30重量％の過酸化水素を 100 %とした場合 に、 前記過酸化水素を体積比で 0. 3%以上含まないことを特徴とする請求項 2
7記載の半導体集積回路装置の製造方法。
37. 下の工程を含む半導体集積回路装置の製造方法：
(a) ウェハの第 1の主面上に高融点金属膜を形成する工程； (b) 前記 （a) 工程の後、 非酸化性雰囲気で前記ウェハに熱処理を施す工程の 直前に、 過酸化水素を実質的に含まない中性または弱アル力リ性の水または薬液 を用いて前記ウェハの前記第 1の主面を洗浄する工程。
38. 前記水または薬液の pHは、 6. 5以上、 12未満であることを特徴とす る請求項 37記載の半導体集積回路装置の製造方法。
39. 前記水または薬液の pHは、 7以上、 10. 5未満であることを特徴とす る請求項 38記載の半導体集積回路装置の製造方法。
40. 前記水または薬液は、 流動状態で前記洗浄に使用されることを とする 請求項 37記載の半導体集積回路装置の製造方法。
41. 前記水または薬液の温度は、 摂氏 50度未満、 または摂氏 70度以上であ ることを特徴とする請求項 37記載の半導体集積回路装置の製造方法。
42。 前記水または薬液の温度は、 摂氏 45度未満、 または摂氏 75度以上であ ることを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
43. 前記水または薬液の温度は、 ほぼ室温であることを特徴とする請求項 42 記載の半導体集積回路装置の製造方法。
44. 前記洗浄は、 前記水または薬液に超音波振動を加えながら行うことを特徴 とする請求項 37記載の半導体集積回路装置の製造方法。
45. 前記水または薬液は、 濃度 30重量％の過酸化水素を 100%とした場合 に、 前記過酸化水素を体積比で 0. 3%以上含まないことを特徴とする請求項 3 7記載の半導体集積回路装置の製造方法。
46. 前記弱アルカリ性の水または薬液は、 水素またはアンモニアを含んでいる ことを特徴とする請求項 37記載の半導体集積回路装置の製造方法。
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