WO2002093635A1 - Semiconductor integrated circuit device and production method thereof - Google Patents

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WO2002093635A1
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Hidenori Sato
Katsuhiko Ichinose
Yukino Ishii
Tomoko Jinbo
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Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a step of depositing a silicon nitride film on a substrate by using a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • Silicon nitride film that is used by the above-described device forming separation grooves process and self-aligned-contactors Bok formation step generally monosilane (S ⁇ ⁇ 4) silane, such as based gas and ammonia ( ⁇ 3) or nitrogen (New 2 ) is formed by a CVD method using a source gas as a source gas, and it is known that a large amount of hydrogen derived from the source gas is taken into the silicon nitride film.
  • Japanese Patent Application Laid-Open No. 2000-58483 Discloses that when a silicon nitride film serving as a stopper film of a self-aligned contact is deposited on the upper or side surface of a gate electrode including a p-type polycrystalline silicon film, a P-type film is obtained. Boron as dopant in polycrystalline silicon film
  • This publication discloses that as a measure to solve the above-mentioned problem, a silicon nitride film is deposited using a hydrogen-free source gas, and the hydrogen concentration in the film is reduced to 1 ⁇ 10 21 atotn / cc or less.
  • a technique for suppressing the enhanced diffusion of boron is disclosed.
  • the source gas not containing hydrogen, S i F 4, S i CI 4, S i B r 4, S i yo UNA halogen compound of silicon I 4 and nitrogen gas mixture is illustrated.
  • This publication discloses a silicon nitride film having a low content of hydrogen and halogen by exciting at least one of silicon difluoride (SiF 2 ) and nitrogen and supplying it to a substrate as a measure to solve the above-mentioned problem.
  • a technique for forming As a method for obtaining excited silicon nitride, silicon tetrafluoride (SiF 4 ) is electrically excited by microwave discharge, or silicon tetrafluoride is brought into contact with a heated lump of sulfur. Or how to do so.
  • SiF 4 silicon tetrafluoride
  • silicon tetrafluoride is brought into contact with a heated lump of sulfur. Or how to do so.
  • supplying these excited gases to the substrate before putting these two gases into the reaction tank, they are mixed in a preliminary tank different from the reaction tank provided for mixing these gases.
  • a method of supplying the reaction solution to the reaction tank after the reaction is disclosed.
  • Japanese Patent Application Laid-Open No. 11-46000 discloses that a gate insulating film is formed when a gate insulating film and an interlayer insulating film are formed on a polycrystalline silicon film in the manufacture of a thin film transistor using polycrystalline silicon as a semiconductor region. These two layers of insulating film are made of a silicon oxide film, and the interlayer insulating film is made of a silicon nitride film. It discloses a technique for reducing the amount of overetching of a polycrystalline silicon film in a process of forming a contact hole reaching a polycrystalline silicon thin film by etching.
  • the interlayer insulating film is composed of a lower silicon nitride film having a high hydrogen content and an upper silicon nitride film having a low hydrogen content.
  • the hydrogen content of the lower silicon nitride film is increased, a large amount of hydrogen is supplied to the polycrystalline silicon film, so that the crystal defects of the polycrystalline silicon film are reduced and the transistor characteristics are improved.
  • the hydrogen content of the upper silicon nitride film is reduced, a dense film having few pinholes is obtained, so that the withstand voltage of the transistor is improved.
  • the two silicon nitride films having different hydrogen contents are successively deposited using a plasma CVD device.
  • the lower silicon nitride film with high hydrogen concentration is deposited by lowering the substrate temperature (250 ° C), and the upper silicon nitride film with lower hydrogen concentration is deposited by increasing the substrate temperature (390 ° C).
  • JP 9 one 289 209 discloses (Sonoda et al.), The S i one H bond content in the silicon nitride film used as an interlayer insulating film or Passhibeshiyon film 0. 6 X 1 0 21 atom / cm- 3 or less This discloses a technique for suppressing the generation of electron traps in the gate oxide film or the tunnel oxide film and preventing the threshold voltage of the transistor from fluctuating.
  • Japanese Unexamined Patent Publication No. 2000-340562 (Ito et al.) Discloses that the threshold voltage of an MIS FET fluctuates due to the influence of hydrogen contained in a silicon nitride film used as a final passivation film (final passivation film). They point out the problem of negative bias temperature instability (NBTI), which shortens the life of device products.
  • NBTI negative bias temperature instability
  • Silicon nitride film, such as those used in self alignment, contactors Bok formation step is usually monosilane (S i H 4) Ya dichlorosilane heat and silane gas and ammonia gas, such as (S i 2 H 6) at a high temperature It is deposited using a hot wall type batch thermal CVD unit that decomposes.
  • CMOS Complementary Metal Insulator Semiconductor
  • a plasma CVD device that can form a film at a relatively low temperature (approximately 400 ° C) is used, and a source gas that does not contain hydrogen in its molecules is subjected to plasma decomposition to form a silicon nitride film.
  • a source gas that does not contain hydrogen in its molecules is subjected to plasma decomposition to form a silicon nitride film.
  • the plasma CVD method is applied to the process immediately after the formation of the gate electrode, the surface of the substrate and the gate insulating film are damaged by the plasma, and there is a concern that the transistor characteristics may be degraded.
  • the plasma CVD method has a lower film coverage characteristic than the thermal CVD method, so that it is difficult to deposit a silicon nitride film having a desired thickness in the gap between the fine gate electrodes.
  • An object of the present invention is to deposit a silicon nitride film by a thermal CVD method on a semiconductor wafer having a region having a low pattern density and a region having a high pattern density. It is intended to provide a technology capable of reducing the difference in film thickness.
  • An object of the present invention is to provide a technique capable of forming a silicon nitride film having a low hydrogen content without applying a thermal load to a transistor.
  • Another object of the present invention is to provide a technique capable of forming a silicon nitride film with a low hydrogen content without causing plasma damage to the transistor. And plasma damage It is another object of the present invention to provide a technique capable of forming a silicon nitride film having good step coverage.
  • a method for manufacturing a semiconductor integrated circuit device includes the following steps.
  • a method for manufacturing a semiconductor integrated circuit device includes the following steps.
  • the concentration of hydrogen contained in the first silicon nitride film may be 2 ⁇ 10 21 atoms / cm 3 or less, preferably 1 ⁇ 10 21 atoms / cm 3. 3 or less, more preferably 0.5 ⁇ 10 21 atoms / cm 3 or less.
  • semiconductor integrated circuit device refers not only to a device formed on a single-crystal silicon substrate, but also to a SOI (Si Ion On Insulator) substrate unless otherwise specified. And those made on other substrates such as TFT (Thin Fi Im Transistor) liquid crystal manufacturing substrates. Also, a wafer is half Single crystal silicon substrate (generally almost disk-shaped) used in the manufacture of conductor integrated circuit devices, s
  • OI substrate glass substrate, other insulating, semi-insulating or semiconductor substrates, or any combination of these.
  • SiN, Si3N4, silicon nitride, silicon nitride, silicon nitride, etc. not only stoichiometric ones, but also not particularly stoichiometric ones Including those that are commonly referred to in the semiconductor industry, such as those that have a compositional shift, i.e., those that are rich in nitrogen, those that are rich in silicon, those that contain other elements, such as those that contain significant amounts of hydrogen. Shall be considered.
  • the hydrogen concentration in the silicon nitride film defined in the present invention refers to the concentration when hydrogen contained in the film immediately after film formation (as depo) is measured by FTIR (Fourier transform infrared spectrophotometer). Shall be.
  • NBT I life means that the product life is calculated from the amount of shift of the threshold voltage corresponding to the time when the gate electrode is left at 85 ° C. with a negative bias applied.
  • Cold-wall CVD equipment is a CVD equipment that generally heats the wafer to a higher temperature than the inner wall of the chamber (resistance heating, high-frequency induction heating, or lamp heating), and does not directly use plasma, etc. A thing.
  • FIG. 1 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a DRAM-logic hybrid LSI according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 5 is a plan view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to an embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 10 is a schematic diagram showing a main part of a CVD apparatus used in one embodiment of the present invention.
  • Figure 11 is a graph showing the results of evaluating the desorption behavior of hydrogen in a silicon nitride film deposited using a commercially available low-pressure CVD apparatus using the thermal desorption method (TDS).
  • FIG. 12 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to an embodiment of the present invention.
  • FIG. 13 is a plan view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 16 is a graph showing the result of evaluating the relationship between the Si—H bond concentration in the silicon nitride film covering the upper part and the side wall of the gate electrode and the NBT I lifetime.
  • FIG. 17 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to an embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of a principal part of a semiconductor substrate showing a method of manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 19 is a fragmentary cross-sectional view of a semiconductor substrate showing a method of manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 20 is a plan view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 21 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 23 is a plan view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic hybrid LSI according to one embodiment of the present invention.
  • FIG. 24 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 25 is a plan view of a principal part of a semiconductor substrate showing a method of manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 26 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 27 is a plan view of a principal part of a semiconductor substrate showing a method of manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 28 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 29 shows a method of manufacturing a DRAM-logic embedded LSI according to an embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method.
  • FIG. 30 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to one embodiment of the present invention.
  • FIG. 31 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a DRAM-logic hybrid LSI according to another embodiment of the present invention.
  • FIG. 32 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 33 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 34 is a schematic diagram showing a main part of a CVD apparatus used in another embodiment of the present invention.
  • FIG. 35 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic hybrid LSI according to another embodiment of the present invention.
  • FIG. 36 is a cross-sectional view of a principal part of a semiconductor substrate showing a method of manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 37 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 38 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 39 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method of manufacturing a DRAM-logic embedded LSI according to another embodiment of the present invention.
  • FIG. 40 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method of manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 41 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method of manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 42 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method of manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 43 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method of manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 44 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 45 is a cross-sectional view of a main part of a semiconductor substrate illustrating a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 46 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 47 is a cross-sectional view of a principal part of a semiconductor substrate illustrating a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 48 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 49 is a cross-sectional view of a principal part of a semiconductor substrate illustrating a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 50 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a flash memory according to another embodiment of the present invention.
  • FIG. 51 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a flash memory according to another embodiment of the present invention.
  • the semiconductor integrated circuit device is a DRAM-logic hybrid LSI in which a DRAM (Dynamic Random Access Memory) and a logic circuit are formed on the same semiconductor substrate.
  • the method of manufacturing the LSI will be described in the order of steps with reference to FIGS.
  • the left and center regions indicate a DRAM formation region
  • the right region indicates a logic circuit formation region.
  • a semiconductor substrate made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 1 OQ cm (hereinafter, referred to as a substrate.
  • a silicon oxide film (pad oxide film) 2 was formed on the main surface of substrate 1 for the purpose of stress relaxation and active area protection.
  • a silicon nitride film 3 is deposited on the silicon oxide film 2 by a CVD method.
  • the silicon nitride film 3 is deposited by dichlorosilane (S i H 2 CI 2) and ammonia (NH 3), or monosilane and nitrogen (N 2) a low pressure CVD method using a source gas (LP- CVD method). Since the silicon nitride film 3 requires a relatively thick film thickness (for example, 120 nm), a batch type thermal CVD apparatus equipped with a hot wall furnace is used. It is desirable to improve the throughput of film formation by simultaneously processing about 1 substrates 1.
  • the hot-wall type thermal CVD system employs a method in which the wafer is heated indirectly (radiation heating by a heater outside the tube wall), and the entire inner wall of the chamber (reaction chamber) and the atmosphere inside the chamber are heated.
  • the silicon nitride film 3 and the silicon oxide film 2 in the element isolation region are removed by dry etching using the photoresist film 60 as a mask.
  • the device isolation groove 4 having a depth of about 350 nm is formed on the substrate 1 in the device isolation region by dry etching using the silicon nitride film 3 as a mask.
  • a silicon oxide film 5 is formed on the inner wall of the element isolation groove 4 by thermally oxidizing the substrate 1 at about 950 ° C.
  • the silicon oxide film 5 is formed to recover etching damage generated on the inner wall of the element isolation groove 4 and to relieve stress of the silicon oxide film 5 embedded in the element isolation groove 4 in the next step.
  • a silicon oxide film 7 is deposited on the main surface of the substrate 1 by the CVD method, and then the substrate 1 is heat-treated at about 100 ° C. to form a film of the silicon oxide film 7.
  • the silicon oxide film 7 is polished using a chemical mechanical polishing (Chemical Mechanical Polishing; CMP) method to planarize the surface.
  • CMP Chemical Mechanical Polishing
  • the silicon nitride film 3 is used as a stopper, and the silicon oxide film 7 is left only inside the element isolation trench 4.
  • the element isolation groove 4 is completed on the main surface of the substrate 1.
  • the substrate 1 in the DRAM formation region has a large number of active regions having an elongated island-shaped pattern surrounded by the element isolation grooves 4.
  • a stone is formed.
  • the left region of FIG. 4 (and the cross-sectional views for explaining the manufacturing method) is a cross section along the line AA in FIG. 5, and the central region is a cross section along the line BB of FIG.
  • a gate insulating film 10 made of a clean silicon oxide film having a thickness of about 6 nm is formed on the surface.
  • the gate insulating film 10 may be formed of a silicon oxynitride film, a silicon nitride film, a composite insulating film of a silicon oxide film and a silicon nitride film instead of the silicon oxide film.
  • a photoresist film (not shown) is masked.
  • P phosphorus
  • B boron
  • the conductivity type of polycrystalline silicon film 11 becomes n-type above p-type well 8 and becomes p-type above n-type well 9.
  • This ion implantation is performed to make each of the n-channel type MISFET and the p-channel type MISFET constituting the logic circuit a surface channel type.
  • WN X film 1 2 and W film 1 3 having a thickness of about 70 nm thickness of about 7 nm are continuously deposited by sputtering on top of the polycrystalline silicon film 1 1.
  • WN X film 1 2 and W film 1 3 in the step of heat treating the substrate 1 functions as barriers layer to prevent the reaction.
  • the top of the WN X film 1 2 may be instead of the W film 1 3 deposited Mo (molybdenum) film.
  • a silicon film containing Ge (germanium) at about 5% to 50 ° / o can be used.
  • a silicon nitride film 14 having a thickness of about 160 nm is deposited on the W film 13 by a CVD method.
  • This silicon nitride film 14 is used as a cap insulating film that covers the upper surface of a gate electrode formed in a later step.
  • this silicon nitride film 14 is deposited using the following apparatus.
  • FIG. 10 is a schematic diagram showing a main part of the CVD apparatus 100 used for depositing the silicon nitride film 14.
  • a stage 102 on which the wafer (substrate) 1 is mounted is provided at the center of the chamber 101 of the CVD apparatus 100.
  • the stage 102 has a built-in heater (not shown) for heating the wafer 1 at a desired temperature. That is, the chamber 101 of the CVD apparatus 100 has a cold wall structure in which only the wafer 1 on the stage 102 is heated, instead of a hot wall structure in which the entire interior is heated to a uniform temperature. . In the cold wall type chamber 101, the thermal decomposition component of the source gas hardly deposits on the inner wall, so that a film with high throughput can be formed.
  • the chamber 101 of the CVD apparatus 100 adopts a single-wafer method in which the wafers 1 are mounted one by one on the stage 102 to form a film
  • the chamber 101 is compared with a batch type thermal CVD apparatus.
  • the temperature of the wafer 1 can be set with high accuracy, and the film thickness uniformity within the wafer surface is good.
  • a hot wall furnace 103 for thermally decomposing the source gas is provided above the chamber 101.
  • the hot-wall furnace 103 is made of a heat-resistant material such as quartz, and a heater 104 that can set the inside of the furnace to a high-temperature atmosphere of up to about 1200 ° C. is installed on the outer periphery thereof. I have.
  • Source gas supplied to the hot wall furnace 103 through the pipes 105, 106 is thermally decomposed in advance in this furnace, and the decomposed components are supplied to the stage 102 of the chamber 101.
  • a film is formed on the surface of the wafer 1.
  • Source gas is, for example, dichlorosilane (S i H 2 CI 2) and Ann Monia (NH 3).
  • the CVD apparatus 100 includes a hot wall furnace (heat processing section) 103 for thermally decomposing the source gas, and a chamber (film forming processing section) 1 for forming a film on the surface of the wafer 1. Since O 1 and O 1 are separated from each other, the decomposition temperature of the source gas and the temperature of wafer 1 can be controlled independently.
  • Figure 1 1 is dichlorosilane (S i H 2 CI 2) and ammonia (NH 3), and motor using aminosilane of (S i H 4) and nitrogen (N 2) as a source gas, using a commercially available pressure CVD system
  • This is a graph showing the results of evaluating the desorption behavior of hydrogen in the deposited silicon nitride film using thermal desorption spectrometry (Thermal Desorption Spectrometry; TDS) .
  • the horizontal axis is the decomposition temperature of the source gas, and the vertical axis is The axis represents the ionic strength of hydrogen in the film.
  • peaks of hydrogen desorption are observed around 400 ° C. and around 700 ° C. to 800 ° C.
  • Hydrogen in the silicon nitride film is considered to exist as S- ⁇ bonds and ⁇ - ⁇ bonds, and Si-H bonds have a smaller binding energy than N-H bonds.
  • the desorption around 0 ° C is presumed to be due to the Si—H bond, and the desorption around 75 ° C to 800 ° C is presumably due to the N—H bond.
  • the temperature of the heater 104 when the source gas was thermally decomposed in the hot wall furnace 103 of the CVD apparatus 100 was set at 600 ° C., at which the dissociation of the N—H bond was promoted.
  • the lower limit should be around C, and below this temperature it is not practical because a lot of intermediate impurities including N—H bonds are generated.
  • Intermediate containing N—H bond In order to reduce the amount of body impurities generated, the temperature of the heater 104 is preferably set to 700 ° C. or higher, more preferably 800 ° C. or higher, and the Si—H bond and the N—H bond are almost completely reduced. Dissociate.
  • the chamber 101 which is a film forming section, is separated from the hot wall furnace 103, even if the temperature of the heater 104 is set to 800 ° C. or higher, the stage 102 on which the wafer 1 is mounted can be mounted. Can be lowered to room temperature or lower. Further, since the chamber 101 has a cold wall structure in which only the wafer 1 on the stage 102 is heated, even if the temperature of the stage 102 is set to a low temperature, a decrease in the throughput of film formation is small.
  • stage 102 The practical minimum temperature of stage 102 during film formation is around 0 ° C. However, if the temperature of stage 102 is too low, the throughput of film formation will decrease, or the source generated in hot wall furnace 103
  • the temperature should preferably be set to 400 ° C. or higher, since the gas intermediate may be cooled while reaching the surface of the wafer 1 and generate impurities.
  • the upper limit temperature of the stage 102 is an allowable upper limit temperature due to the characteristics of the device formed on the main surface of the wafer 1 and differs depending on the device, and cannot be specified unconditionally. In the case of LSI, it is 700 ° C to 750 ° C.
  • B (boron) in polycrystalline silicon film 11 diffuses into n-type well 9 and the threshold of P-channel type MISF ET constituting a part of the logic circuit is formed.
  • the value voltage may fluctuate.
  • the pressure of the source gas should be at least 0.013 kPa (0.1 Torr) or higher, but usually 45.5 kPa (350 Torr) Preferably, it is before or after.
  • the upper limit of the gas pressure is preferably set to 98.8 kPa (760 Torr) or less in consideration of source gas safety and the like.
  • Source gas used for forming the silicon nitride film 14 is not limited to the combination of the above-mentioned dichlorosilane (S i H 2 CI 2) and ammonia (NH 3), was used low pressure CVD (LP-CVD) apparatus known source gas that is used to form a silicon nitride film, for example, S i 1 ⁇ 1 4 Ya 3 i 2 H 6, generally S i H y X (4 - y) (X is, F, C and B Halogen such as r, I, etc., y is 0, 1, 2, 3 or 4)
  • a combination of a silicon compound to be used and NH 3 , N 2 H 4 or N 2 can be used.
  • a source gas containing no hydrogen in the molecule for example, S i F 4, S i CI 4, S i 2 CI 6, S i B r 4, a silicon compound such as S i I 4 and N
  • S i F 4 a source gas containing no hydrogen in the molecule
  • S i CI 4 a source gas containing no hydrogen in the molecule
  • S i B r 4 a silicon compound such as S i I 4 and N
  • the source gas can be thermally decomposed at a high temperature of 800 ° C. or more by using the above-described CVD apparatus 100, a silicon nitride film 14 having an extremely low hydrogen concentration in the film can be obtained. Can be.
  • the temperature of the wafer (substrate) 1 during film formation can be set to a low temperature, fluctuations in device characteristics due to a thermal load can be reliably suppressed.
  • the silicon nitride film 14, the W film 13, the WN x fl 12 and the polycrystalline silicon film 11 are sequentially dry-etched.
  • a gate electrode 11a (word line WL) is formed on the gate insulating film 10 in the DRAM forming region, and gate electrodes 11b and 11c are formed on the gate insulating film 10 in the logic circuit forming region.
  • the gate electrodes 11 a to 11 c have a polymetal (Polymetal) structure in which a WN X film 12 and a W film 13 are stacked on a polycrystalline silicon film 11. As shown in FIG.
  • the gate electrode 11a in the DRAM forming region extends in a direction orthogonal to the long side of the active region L, and forms a word line WL in a region other than the active region.
  • the gate length of the gate electrode 11a and the distance between adjacent gate electrodes 11a are, for example, 0.13 to 1.
  • a p-type semiconductor region 16 is formed in the n-type well 9.
  • a silicon nitride film 17 having a thickness of about 50 nm is deposited to cover the top and side walls of the gate electrodes 11a, 11b and 11c.
  • the silicon nitride film 17 was deposited by using the CVD apparatus 100 used for depositing the silicon nitride film 14, and was formed under the film forming conditions (temperature of heater 104 and stage 102, type of source gas and pressure). Also, the conditions for forming the silicon nitride film 14 are the same. This makes it possible to obtain a silicon nitride film 17 having an extremely low hydrogen concentration in the film, as in the case of the silicon nitride film 14, and to suppress fluctuations in device characteristics due to heat load.
  • FIG. 16 shows the results of the evaluation of the relationship between the Si-H bond concentration in the silicon nitride film covering the top and side walls of the gate electrode and the NBT I lifetime (time during which the threshold voltage shifts by 2 OmV).
  • FIG. Silicon nitride film, monosilane (S i H 4) and ⁇ Nmonia (NH 3) as a source gas, depositing with a commercial low pressure CVD apparatus, S i one H bond concentration in the film, a Fourier transform It was measured using an infrared spectrophotometer (FT IR). Further, using monosilane (S i H 4) and nitrogen (N 2) as a source gas, was evaluated in the same manner also for the silicon nitride film deposited using the city sales of a plasma CVD apparatus.
  • FT IR infrared spectrophotometer
  • the NBT I lifetime was correlated with the concentration of Si— ⁇ bond in the silicon nitride film and decreased in proportion to the 1.2 power of the concentration of Si— ⁇ bond. Therefore, in the case of the silicon nitride film 14 covering the upper portions of the gate electrodes 11a, 11b and 11c and the silicon nitride film 17 covering the side walls, the hydrogen concentration immediately after the film formation is 2 ⁇ 1 0 21 atoms / cm 3 or less, preferably 1 x 10 21 atoms / cm 3 or less, more preferably by a 0. 5 x 10 21 atoms / cm 3 or less, reliably improved device N BT I life Can be done.
  • the substrate 1 in the DRAM formation region is covered with a photoresist film (not shown), and the silicon nitride film 17 in the circuit portion is anisotropically etched to form a logic circuit.
  • a sidewall spacer (sidewall insulating film) 17 s is formed on the side walls of the gate electrodes 11 b and 11 c in the formation region.
  • a photoresist film (not shown) as a mask, As (arsenic) is ion-implanted into the p-type well 8 and B (boron) is ion-implanted into the n-type well 9 in the logic circuit formation region.
  • n + -type semiconductor region (source, drain) 18 is formed in the p-type well 8 on both sides of the gate electrodes 11 a and 11 b, and ap + is formed in the n-type well 9 on both sides of the gate electrode 11 c.
  • Form semiconductor regions (source, drain) 19 Through the steps so far, the n-channel MISFETQn and the p-channel MISFETQp that constitute the logic circuit are completed.
  • an interlayer insulating film 20 composed of, for example, a spin-on-glass film and two silicon oxide films is formed on the gate electrodes 11a to 11c.
  • a spin-on-glass film is spin-coated on the gate electrodes 11a to 11c.
  • the spin-on-glass film has a better gap fill property between fine interconnects than the silicon oxide film deposited by the CVD method, and is used when the distance between the gate electrodes 11a (word lines WL) in the DRAM formation area is extremely narrow. Even so, this gap can be satisfactorily embedded.
  • a silicon oxide film is deposited on the spin-on-glass film by a CVD method, and the silicon oxide film is polished and flattened by a chemical mechanical polishing method.
  • a second oxidation layer was formed on the silicon oxide film by the CVD method. A silicon film is deposited.
  • the interlayer insulating film 20 on the n-type semiconductor region 15 in the DRAM formation region is subjected to dry etching using a photoresist film (not shown) as a mask. Is removed. This etching is performed under the condition that the etching rate of the interlayer insulating film 20 (spin-on-glass film and silicon oxide film) with respect to the silicon nitride films 14 and 17 becomes large.
  • the silicon nitride film 17 above the n_ type semiconductor region 15 is removed by dry etching using the photoresist film as a mask, and the surface of the n_ type semiconductor region 15 is exposed to expose the contact. Holes 21 and 22 are formed.
  • the contact hole 21 extends above the element isolation groove 4 with a part thereof deviating from the active region.
  • the etching of the silicon nitride film 17 is performed under such a condition that the etching rate of the silicon nitride film 17 with respect to the silicon oxide film 7 buried in the element isolation groove 4 is increased, so that the element isolation groove 4 is not etched deeply. To Also, this etching This is performed under the condition that the silicon nitride film 17 is etched anisotropically, and the silicon nitride film 17 is left on the side wall of the gate electrode 11a (word line WL). Thus, contact holes 21 and 22 having a fine diameter are formed in a self-aligned manner with respect to gate electrode 11a (word line WL).
  • plugs 23 are formed inside the contact holes 21 and 22.
  • a P-doped low-resistance polycrystalline silicon film is deposited inside the contact holes 21 and 22 and on the interlayer insulating film 20 by a CVD method, and then on the interlayer insulating film 20. Unnecessary polycrystalline silicon film is removed by dry etching.
  • the substrate 1 is heat-treated in a nitrogen gas atmosphere, and P in the polycrystalline silicon film constituting the plug 23 is diffused into the n_ type semiconductor region 15 to reduce the source and drain of the low resistance. Form.
  • the MISFETQt for memory cell selection is formed in the DRAM formation region.
  • a silicon oxide film 24 is deposited on the interlayer insulating film 20 by a CVD method, and a dry-etching circuit is formed by dry etching using a photoresist film (not shown) as a mask.
  • a contact hole 25 is formed above the source and drain (n + type semiconductor region 18) of the n-channel MIS FETQn.
  • a contact hole 26 is formed above the source and drain (p + type semiconductor region 13) of the p-channel type MISF ETQ p.
  • a through hole 27 is formed above the contact hole 21 by etching the silicon oxide film 24 in the DRAM formation region.
  • bit line BL is formed on the silicon oxide film 24 in the DRAM formation region.
  • wirings 30 to 33 are formed on the silicon oxide film 24 in the logic circuit formation region.
  • a TiN film and a W film are deposited on the silicon oxide film 24 including the insides of the contact holes 25 and 26 and the through hole 27 by a sputtering method and a CVD method, and then the silicon oxide film is formed. Unnecessary top of membrane 24 The W film and the Ti film are removed by a chemical mechanical polishing method.
  • a W film is deposited on the silicon oxide film 24 by a sputtering method, and then Wli is patterned by dry etching using a photoresist film as a mask. I do.
  • the bit line BL is electrically connected to one of the source and the drain (the n-type semiconductor region 15) of the memory cell selecting MISF ETQ t through the through hole 27 and the contact hole 21.
  • Wirings 30 and 31 are electrically connected to the source and drain (n + type semiconductor region 18) of n-channel type MISF ETQn through contact holes 25 and 25, and wirings 32 and 33 are contact holes 26.
  • , 26 are electrically connected to the source and drain (p + type semiconductor region 19) of the p-channel type MISF ETQ p.
  • a silicon oxide film 35 is deposited on the bit lines BL and the wirings 30 to 33 by the CVD method, and then the silicon oxide films 35 and 24 on the contact holes 22 are formed.
  • a plug 37 made of a polycrystalline silicon film is formed inside the through hole 36.
  • a P (phosphorus) -doped polycrystalline silicon film is deposited inside the through hole 36 and on the silicon oxide film 35 by a CVD method, and then unnecessary portions on the silicon oxide film 35 are removed.
  • the polycrystalline silicon film is removed by dry etching (or chemical mechanical polishing).
  • a silicon nitride film 38 is deposited on the silicon oxide film 35 by a CVD method, and a silicon oxide film 39 is deposited on the silicon nitride film 38 by a CVD method.
  • a groove 40 is formed by dry-etching the silicon oxide film 39 and the silicon nitride film 38 above the through hole 36.
  • a lower electrode 41 made of a polycrystalline silicon film is formed on the inner wall of the groove 40.
  • an amorphous silicon film (not shown) doped with P (phosphorus) is deposited by a CVD method inside the groove 40 and on the silicon oxide film 39, and then the silicon oxide film 39 is formed. Unnecessary amorphous silicon film on the upper part is removed by dry etching.
  • a capacitor insulating film 42 made of T a 2 0 5 (tantalum oxide) film on the lower electrode 41 formed inside the groove 40, the upper portion of the capacitor insulating film 42
  • an upper electrode 43 made of a TiN film an information storage capacitor C made up of a lower electrode 41, a capacitor insulating film 42 and an upper electrode 43 is formed.
  • Capacitive insulating film 42 of the information storage capacitor C in addition to T a 2 0 5 film, PZT, P LT, P LZT , P bT i 0 3, S r T i 0 3, Ba T i 0 3, BST , such as SBT or T a 2 o 5, it may be constituted by a membrane composed mainly of high dielectrics or a ferroelectric having a perovskite type or composite base perovskite type crystal structure.
  • the DRAM of this embodiment is completed by forming a passivation film made of a laminated film with a silicon film. Since the silicon nitride film that forms a part of the passivation film is deposited with a thickness of 1 m or more, it is required to form a film with a high throughput. In addition, in the process after forming the memory cell selecting MIS FETQt and the information storage capacitive element C, it is required to form a film at a low temperature. Therefore, the silicon nitride film constituting a part of the sessionion film is formed at a low temperature of about 400 ° C. by using a known batch-type plasma CVD apparatus instead of the CVD apparatus shown in FIG.
  • the semiconductor integrated circuit device of the present embodiment is a CMOS-logic LSI. A method of manufacturing this LSI will be described in the order of steps with reference to FIGS.
  • the elements are divided into substrates 1 in the same manner as in the first embodiment. Separation grooves 4, p-type wells 8, and n-type wells 9 are formed.
  • the substrate 1 is thermally oxidized at about 800 to 850 ° C.
  • a clean gate insulating film 10 is formed on each surface of the n-type well 9, and then gate electrodes 11 d and 11 e are formed on the gate insulating film 10.
  • the gate electrodes 11 d and 11 e are formed by depositing a polycrystalline silicon film having a thickness of about 20 nm to 250 nm on the gate insulating film 10 by a CVD method, and then forming n on a part of the polycrystalline silicon film. It is formed by ion-implanting a p-type impurity (phosphorus) and ion-implanting a p-type impurity (boron) into another part, and then dry-etching the polycrystalline silicon film using the photoresist film as a mask.
  • the gate electrode 11 d is made of an n-type polycrystalline silicon film doped with phosphorus, and is used as a gate electrode of an n-channel type MISF ET (Qn) constituting a part of a logic circuit.
  • the gate electrode 11 e is made of a boron-doped p-type polycrystalline silicon film, and is used as a gate electrode of a P-channel MISFET (Qp) constituting a part of a logic circuit.
  • phosphorus or arsenic (As) is ion-implanted into the p-type well 8 to form a low impurity concentration rT-type semiconductor region 15 and boron is ion-implanted into the n-type well 9.
  • a silicon nitride film 29 having a thickness of about 50 nm is deposited on the main surface of the substrate 1 by a CVD method.
  • the silicon nitride film 29 is deposited using the following device.
  • FIG. 34 is a schematic diagram showing a main part of a CVD apparatus 200 used for depositing the silicon nitride film 29.
  • a remote plasma unit (plasma processing unit) 202 that generates plasma using a microwave or the like is provided outside a chamber 201 that is a film forming processing unit.
  • the source gas is introduced into the chamber 201 after being decomposed into radicals in the remote plasma section 202.
  • the chamber 201 has a cold wall structure for heating only the wafer 1 on the stage 203, similarly to the CVD apparatus 100 of the first embodiment.
  • the wafer 1 on the stage 203 is affected by the plasma. Is almost inferior. sand That is, the RF power can be set to a high power (for example, a frequency of 400 kHz and an output of 5 kW or more) to promote decomposition of the source gas without worrying about damage to the wafer 1.
  • the Si-H bond and the N-H bond in the gas can be almost completely dissociated. Therefore, it is not necessary to set the temperature of the wafer 1 to a high temperature, so that the thermal load on the device can be reduced. Further, unlike the existing plasma CVD apparatus, no bias is applied to the wafer 1, so that a film with high step coverage can be formed.
  • stage 203 The practical minimum temperature of stage 203 during film formation is around 0 ° C.
  • the temperature of the stage 203 is an allowable upper limit temperature due to the characteristics of devices formed on the main surface of the wafer 1. For example, in the case of the CMOS logic LSI of the present embodiment, the upper limit temperature is 700 ° C to 750 ° C. is there.
  • the inner wall of the chamber 201 is kept at, for example, 100 ° C. or less.
  • the source gas pressure should be in the range of 0.013 kPa (0.1 Torr) or more and 1.3 kPa (10 Torr) or less, and usually 0.2 kPa (1.5 Torr). (T orr) is preferable.
  • the source gas used to form the silicon nitride film 14 is a known source gas used to form a silicon nitride film using a low-pressure CVD (LP-CV D) device, for example, SiH 4 or Si such as 2 H 6, (the X, F, CI, B r, halogen such as I, y is 0, 1, 2, 3 or 4) generally S i H y X (4 _ y) silicon compound represented by the And NH 3 , N 2 H 4 or N 2 in combination.
  • a source gas containing no hydrogen in the molecule for example, S
  • the hydrogen concentration of the film immediately after the film formation is set to 2 ⁇ 10 21 atoms / cm 3 or less, preferably 1 X 10 21 atoms / cm 3 or less, more preferably it is a 0. 5 x 10 21 atoms / cm 3 or less, it is possible to reliably improve the device of NBT I life.
  • the silicon nitride film 29 is anisotropically dry-etched to form sidewall spacers 29 s on the respective side walls of the gate electrodes 11 d and 11 e. .
  • FIG. 35 the silicon nitride film 29 is anisotropically dry-etched to form sidewall spacers 29 s on the respective side walls of the gate electrodes 11 d and 11 e.
  • phosphorus or arsenic is ion-implanted into the p-type well 8 to form an n + -type semiconductor region (source, drain) 18 having a high impurity concentration.
  • Boron is ion-implanted to form a highly doped P + type semiconductor region (source, drain) 19.
  • the gate insulating film 10 on each surface of the n + type semiconductor region (source, drain) 18 and the p + type semiconductor region (source, drain) 19 is removed by wet etching using hydrofluoric acid.
  • a Co film is deposited thereon by sputtering, and the gate electrode 11 d, 11 ⁇ ⁇ + type semiconductor region (source, drain) 18 and ⁇ + type semiconductor region (source, drain) 1 After forming a Co silicide layer 45 on each surface of No. 9, unreacted Co film is removed by wet etching. Through the steps so far, the n-channel MIS FETQ n and the p-channel MIS FETQp that constitute the logic LSI are formed.
  • a silicon nitride film 46 having a thickness of about 50 nm is deposited on the main surface of the substrate 1 by a CVD method.
  • the silicon nitride film 46 is deposited using the CVD apparatus 200 used for depositing the silicon nitride film 29.
  • the film forming conditions may be the same as the film forming conditions for the silicon nitride film 46 described above.
  • the silicon nitride film 29 and the silicon nitride film 46 may be deposited using the CVD device 100 of the first embodiment.
  • a silicon oxide film 47 is deposited on the silicon nitride film 46 by a plasma CVD method using, for example, oxygen and tetraethoxysilane as a source gas, and then a photoresist film (not shown) is formed. ) Is used as a mask to dry-etch the silicon oxide film 47 and the silicon nitride film 46 in sequence to obtain an n + type semiconductor. Contact holes 48 to 51 are formed on the body region (source and drain) 18 and the p + type semiconductor region (source and drain) 19.
  • the dry etching of the silicon oxide film 47 is performed under the condition that the etching speed of the silicon oxide film 47 is higher than the etching speed of the silicon nitride film 46 using the silicon nitride film 46 as an etching stopper.
  • the etching of the silicon nitride film 46 is performed under the condition that the etching speed is higher than the etching speed of the silicon oxide film 7 embedded in the element isolation trench 4.
  • the metal film deposited on the silicon oxide film 47 is patterned to form first-layer wirings 52 to 55.
  • the semiconductor integrated circuit device is a flash memory.
  • a flash memory is a semiconductor integrated circuit device.
  • an example of a method of manufacturing this flash memory will be described in the order of steps with reference to FIGS.
  • FIG. 40 after forming the element isolation groove 4, the p-type well 8, and the gate insulating film 10 on the main surface of the substrate 1 in the same manner as in the first embodiment, FIG.
  • a polycrystalline silicon film 1 having a thickness of about 70 nm to 100 nm is deposited on the substrate 1 by a CVD method.
  • the polycrystalline silicon film 71 is doped with an n-type impurity, for example, phosphorus (P) during the deposition process.
  • an n-type impurity may be doped by ion implantation after depositing a non-doped polycrystalline silicon film.
  • the polycrystalline silicon film 71 is used as a floating gate electrode of MISFET constituting a memory cell.
  • the polycrystalline silicon film 71 is dry-etched using a photoresist film (not shown) as a mask, so that the polycrystalline silicon film 71 is extended over the active region.
  • a polycrystalline silicon film 71 having a long band-like planar pattern extending in the direction of existence is formed.
  • an ONO film 72 made of a silicon oxide film, a silicon nitride film and a silicon oxide film is formed on the substrate 1 on which the polycrystalline silicon film 71 is formed.
  • the ONO film 72 is used as the second gate insulating film of the MISFET that composes the memory cell. It is formed by sequentially depositing a silicon film, a 7 nm-thick silicon nitride film and a 4 nm-thick silicon oxide film.
  • an n-type polycrystalline silicon film 73 doped with P (phosphorus) 73, a WN x fll 74, a W film 75, and a silicon nitride film 76 are sequentially formed on the ONO film 67. accumulate.
  • the polycrystalline silicon film 73, WN x fl 74 and Wfl 75 are used as a control gate electrode (lead line WL) of MISFET constituting a memory cell.
  • the silicon nitride film 76 is used as an insulating film for protecting the upper part of the control gate electrode.
  • the polycrystalline silicon film 73 has a maximum of 50 G G (germanium).
  • the silicon nitride film 76 is deposited by using the CVD apparatus 100 of the first embodiment or the CVD apparatus 200 of the second embodiment.
  • the concentration of hydrogen contained in the film immediately after the film formation 2 X 1 0 21 atoms / cm 3 or less, preferably 1 x 1 0 21 atoms / cm 3 or less, more preferably 0. 5 ⁇ 10 21 atoms / cm 3 or less.
  • silicon nitride film 76, Wfl 75, WN x fll 74, polycrystalline silicon film 73, ONO film 72, and polycrystalline silicon film are dry etched successively 71, a floating gate Ichito electrodes 7 1 f consisting Tayui crystal silicon 71, W film 75, WN X film 74 and polycrystalline controller port one Ruge bets polymetal structure consisting of a silicon film 73 An electrode 77c (word line WL) is formed.
  • an n-type semiconductor region 70 constituting the source and drain of the MISFET is formed.
  • the n-type semiconductor region 70 is formed by implanting an n-type impurity (for example, arsenic (As)) into the p-type well 3 and then heat-treating the substrate 1 at about 900 ° C. to remove the n-type impurity from the p-type well 3. It is formed by diffusing into.
  • a silicon nitride film 79 is deposited on the substrate 1 as shown in FIG.
  • the silicon nitride film 79 is deposited by using the CVD apparatus 100 of the first embodiment or the CVD apparatus 200 of the second embodiment.
  • a memory LSI such as a DRAM or a flash memory includes a memory mat and a peripheral circuit in one chip.
  • the MISFETs that make up the memory cell are arranged extremely densely in order to realize a large storage capacity, but in the peripheral circuit, the MISFETs are arranged more sparsely than in the memory mat. Is done. Therefore, when a MISFET gate electrode is formed on a wafer, each of a plurality of chip areas partitioned on the wafer has a region where the gate electrode pattern density is low (peripheral circuit) and a region where the gate electrode pattern density is low (memory mat). As a result, a phenomenon occurs in which the thickness of the silicon nitride film covering the gate electrode differs between the peripheral circuit and the memory mat.
  • sidewall spacers are formed on the side walls of the gate electrode of the memory mat and the side walls of the gate electrode of the peripheral circuit by dry-etching the silicon nitride film.
  • the thin film deposited on the memory mat Not only the silicon nitride film, but also the surface of the underlying layer (gate oxide film and substrate) is cut away, degrading the characteristics of the MISFETs that make up the memory cell.
  • the source gas is almost completely decomposed in advance outside the chamber and then supplied to the surface of the wafer. Even when there is a region having a low pattern density and a region having a high pattern density, a silicon nitride film having a uniform thickness independent of the density of the gate electrode pattern can be formed.
  • a silicon nitride film with a low hydrogen content can be formed without applying a thermal load to a transistor, so that the NBTI lifetime of a device can be improved.
  • a silicon nitride film with a low hydrogen content can be formed without causing plasma damage to the transistor, so that the NBTI lifetime of the device can be improved.

Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 CVD (Chemical Vapor Deposit ion)法を用いて基板上に窒化シリコン膜を堆積する工程 を有する半導体集積回路装置に適用して有効な技術に関する。 背景技術
近年の微細化、 高集積化が進んだ LS Iの製造プロセスでは、 酸化シリコン膜 と窒化シリコン膜とのェッチング速度差を利用することによって、 シリコン基板 に素子分離溝（Shal low Groove Isolation； SG I)を形成したり、 M I S FET (Metal Insulator Semiconductor Field Effect Transistor)のゲー卜電極に対し てコンタクトホールを自己整合 （セルファライン） で形成したりすることが行わ れている。 このような素子分離溝 （SG I ) の形成方法については、 例えば特開 平 1 1一 1 6999号公報などに記載がある。 また、 セルファライン■コンタク 卜 （Self Align Contact； SAC) の形成方法については、 例えば特開平 1 1― 1 7 1 47号公報などに記載がある。
上記した素子分離溝の形成工程やセルファライン ·コンタク卜の形成工程で使 用される窒化シリコン膜は、 一般にモノシラン （S ί Η4) などのシラン系ガスと アンモニア （ΝΗ3) または窒素 （Ν2) とをソースガスに用いた CVD法によつ て形成されるが、 この窒化シリコン膜中には、 ソースガスに由来する多量の水素 が取リ込まれることが知られている。
特開 2000— 58483号公報 （峰ら） は、 p型多結晶シリコン膜を含むゲ —卜電極の上部ないし側面にセルファライン ·コンタク卜のストツバ膜となる窒 化シリコン膜を堆積すると、 P型多結晶シリコン膜中のドーパン卜であるホウ素
(B) がゲート絶縁膜やシリコン基板に拡散し、 フラットバンド電圧 （V f b) やしきい電圧 （V t h) を変動させたり、 ゲート絶縁膜の信頼性を劣化させる、 という問題を指摘している。 このような問題は、 窒化シリコン膜中に含まれる原 料ガス由来の水素がホウ素の拡散を増加させる （増速拡散） ことが原因であると されている。
この公報は、 上記した問題を解決する対策として、 水素を含まないソースガス を用いて窒化シリコン膜を堆積し、 膜中の水素濃度を 1 X 1 021atotn/cc以下に 低減することによって、 ホウ素の増速拡散を抑制する技術を開示している。 水素 を含まないソースガスとしては、 S i F4、 S i C I 4、 S i B r 4、 S i I 4のよ うなシリコンのハロゲン化合物と窒素の混合ガスが例示されている。
特開 2000— 1 14257号公報 （村岡ら） は、 モノシラン （ S i H 4) と 窒素を用いたプラズマ CVD法で堆積した窒化シリコン膜は、 膜中に大量の水素 が取り込まれるため、 この膜をゲート絶縁膜に用いた場合、 M I S FET(Metal Insulator Semiconductor Field Effect Transistor)のホッ卜キャリア劣化やり ーク電流増大などの悪影響が生じる、 という問題を指摘している。 一方、 モノシ ランに代えて S i F4のようなシリコンのハロゲン化合物を用いた場合には、 膜 中に水素が取り込まれることはないが、 ハロゲンが大量に取り込まれるため、 ト ラップサイ 卜の増加をもたらす、 という問題を指摘している。
この公報は、 上記した問題を解決する対策として、 二フッ化珪素 （S i F2) と窒素の少なくとも一方を励起して基板に供給することにより、 水素やハロゲン の含有量が低い窒化シリコン膜を形成する技術を開示している。 励起したニフッ 化珪素を得る方法としては、 四フッ化珪素 （S i F4) をマイクロ波放電によつ て電気的に励起させたり、 加熱した S ίの塊に四フッ化珪素を接触させたりする 方法が開示されている。 また、 励起したこれらのガスを基板に供給する方法とし て、 これら 2つのガスを反応槽に入れる前に、 これらのガスの混合のために設け た、 反応槽とは異なる予備槽内で混合してから反応槽に供給する方法が開示され ている。
特開平 1 1—46000号公報 （坂本） は、 多結晶シリコンを半導体領域とし て用いた薄膜トランジスタの製造において、 多結晶シリコン膜上にゲー卜絶縁膜 および層間絶縁膜を形成する際、 ゲート絶縁膜を酸化シリコン膜で構成し、 層間 絶縁膜を窒化シリコン膜で構成することによって、 これら 2層の絶縁膜をドライ エッチングして多結晶シリコン薄膜に達するコンタク卜ホールを形成する工程で 多結晶シリコン膜のオーバーエッチング量を低減する技術を開示している。 また、 この公報では、 上記層間絶縁膜を水素含有率が高い下層窒化シリコン膜 と水素含有率が低い上層窒化シリコン膜とで構成している。 下層窒化シリコン膜 の水素含有率を高くすると、多結晶シリコン膜中に多量の水素が供給されるため、 多結晶シリコン膜の結晶欠陥が減少してトランジスタ特性が向上する。 一方、 上 層の窒化シリコン膜の水素含有量を少なくすると、 緻密でピンホールが少ない膜 が得られるため、 トランジスタの絶縁耐圧が向上する。
水素含有率が異なる上記 2層の窒化シリコン膜は、 プラズマ C V D装置を使つ て連続して堆積される。 水素濃度が高い下層窒化シリコン膜は、 基板を温度を低 く （250°C) して堆積し、 水素濃度が低い上層窒化シリコン膜は、 基板温度を 高く （390°C) して堆積する。
特開平 9一 289209号公報 （園田ら） は、 層間絶縁膜やパッシベーシヨン 膜として使用される窒化シリコン膜中の S i一 H結合量を 0. 6 X 1 021 atom/cm—3以下にすることによって、 ゲート酸化膜またはトンネル酸化膜におけ る電子トラップの発生を抑制し、 トランジスタのしきい値変動を防ぐ技術を開示 している。上記窒化シリコン膜は、 モノシラン （S i H4) ゃジクロルシラン （S
I 2H6) のような S i一 H結合を有するガスを用いたプラズマ CVD法で堆積さ れる。
特開 2000— 340562号公報 （伊藤ら） は、 最終保護膜 （ファイナルパ ッシベ一シヨン膜） などに用いられる窒化シリコン膜に含まれる水素の影響によ つて、 M I S FETのしきい値電圧が変動し、 デバイス製品の寿命が短くなる、 負バイアス温度不安定性（Negative Bias Temperature Instabi I ity; N B T I)の 問題を指摘している。
この公報は、 窒化シリコン膜中の水素によるデバイスの特性変動を抑制する対 策として、 S i—N結合を主構造とし、 S i一 NH2結合を従構造とし、 FT I R (Four ier Transform Infrared Spectro - photo;フーリエ変換型赤外分光光度計) にて S i一 N結合強度ピークの積分強度が、 S i一 NH 2結合強度ピークの積分 強度の 1000倍以上となるような窒化シリコン膜を用いることを提案している。 なお、 一般のリモートプラズマを用いた CVD炉等に関しては、 日本特許公開 公報、例えば特開平 9-1 81 055号公報（対応米国出願番号 08Z57005 8 ;米国出願曰 95. 1 2. 1 1) 、 特開平 10-1 54703号公報 （対応米国 出願番号 08 748883 ；米国出願日 96. 1 1. 1 3) 、特開平 1 0-1 5 4706号公報（対応米国出願番号 08 746631 ；米国出願日 96. 1 1. 1 3)、特開平 1 0-1 631 84号公報（対応米国出願番号 08/748960 ; 米国出願日 96. 1 1. 13) 、特開平 10-1 78004号公報 （対応米国出願 番号 08Z748095 ；米国出願日 96. 1 1. 1 3 ) 、 特開平 1 0- 1 894 67号公報 （対応米国出願番号 08Z748094 ；米国出願日 96. 1 1. 1 3) 、特開平 1 0-256244号公報（対応米国出願番号 08 Z 747830 ; 米国出願日 96. 1 1. 13) 、 特開平 1 1-74097号公報 （対応米国出願番 号 08Z839007 ；米国出願日 97. 4. 23 ) 等に開示されている。 発明の開示
セルファライン ·コンタク卜の形成工程などで使用される窒化シリコン膜は、 通常、 モノシラン （S i H4) ゃジクロルシラン （S i 2H6) のようなシラン系 ガスとアンモニアガスとを高温で熱分解させるホットウオール型のバッチ式熱 C VD装置を使って堆積されている。
し力、し、 最近の微細化された M I S FETは、 しきい値電圧の低下を防ぐ対策 として、 nチャネル型 M I S FETのゲート電極を n型多結晶シリコン、 チャ ネル型 M I S F ETのゲー卜電極を p型多結晶シリコンでそれぞれ構成し、 両者 を共に表面チャネル型とする、 いわゆるデュアルゲート CMOS (または CM I S (Complementary Metal Insulator Semiconductor)ともし、う） 構造の採用力《進め られている。
この場合、 ゲート電極形成後の工程で高温の熱処理が加わると、 p型多結晶シ リコンで構成されたゲート電極中の p型不純物 （ホウ素） がゲート酸化膜を通じ て半導体基板 （ゥエル） 内に拡散し、 M I S FETのしきい値電圧を変動させる 虞れがあるため、 ゲート電極形成後の工程で窒化シリコン膜を堆積する場合は、 ソースガスの熱分解温度を下げることが要求される。 また、 微細化された M I S F E Tの動作特性を向上させるためには、 ソース、 ドレインを構成する P n接合を浅く形成する必要があるが、 ソース、 ドレイン形 成後の工程で高温の熱処理が加わると、ソース、ドレイン領域の不純物が拡散し、 p n接合が広がってしまうため、 ソース、 ドレイン形成後の工程で窒化シリコン 膜を堆積する場合も、 ソースガスの熱分解温度を下げることが要求される。 しかし、 シラン系ガス中の S i一 H結合や、 アンモニアガス中の N— H結合を 完全に解離するためには、 約 8 0 0 °C以上の高温を必要とするため、 ソースガス の熱分解温度を下げると、 水素を含んだ未解離の S i一 H結合や N— H結合が窒 化シリコン膜中に多量に取リ込まれ、 前記の従来技術で指摘されているような卜 ランジスタ特性の低下を招来する。
その対策として、 比較的低温 （約 4 0 0 °C) で成膜が可能なプラズマ C V D装 置を使用し、 分子中に水素を含まないソースガスをプラズマ分解させることによ つて窒化シリコン膜の水素含有量を低下させる提案や、 プラズマの R Fパワーを 大きくすることによって、 シラン系ガス中を完全分解する提案もなされている。 しかし、 ゲート電極形成直後の工程にプラズマ C V D法を適用した場合は、 基板 の表面ゃゲート絶縁膜がプラズマのダメージを受けるため、 トランジスタ特性の 低下が懸念される。 また、 プラズマ C V D法は、 熱 C V D法に比べると膜のカバ レージ特性が低いため、 微細なゲ一ト電極の隙間に所望の膜厚の窒化シリコン膜 を堆積することが困難である。
本発明の目的は、 パターン密度が疎な領域と密な領域とを有する半導体ウェハ 上に熱 C V D法で窒化シリコン膜を堆積する際に、 パターン密度が疎な領域と密 な領域とにおける窒化シリコン膜の膜厚差を低減することのできる技術を提供す る と ある。
本発明の目的は、 トランジスタに熱負荷を与えることなく、 水素含有量の少な ぃ窒化シリコン膜を形成することのできる技術を提供することにある。
本発明の他の目的は、 トランジスタにプラズマダメージを与えることなく、 水 素含有量の少ない窒化シリコン膜を形成することのできる技術を提供することに 本発明の他の目的は、 トランジスタに熱負荷やプラズマダメージを与えること なく、 ステップカバレージの良好な窒化シリコン膜を形成することのできる技術 を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
(a) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを加熱処理部に導入し、 前記ソースガスを前記第 1およ び第 2のガスの熱分解温度以上の温度で加熱処理する工程、
(b) 前記加熱処理部で生成した前記第 1および第 2のガスの分解生成物を含ん だガスを成膜処理部に供給し、 前記ソースガスの熱分解温度よリも低い温度に保 たれた半導体ウェハの主面上に、 窒化シリコン膜を主成分とする第 1絶縁膜を堆 積する工程。
本発明の半導体集積回路装置の製造方法は、 以下の工程を含んでいる。
(a) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスをブラズマ処理部に導入し、 前記ソースガスをプラズマ 処理する工程、
(b) 前記プラズマ処理部で生成した前記第 1および第 2のガスの分解生成物を 含んだガスを成膜処理部に供給し、 半導体ウェハの主面上に第 1窒化シリコン膜 を主成分とする第 1絶縁膜を堆積する工程。
また、 本発明の半導体集積回路装置の製造方法は、 前記第 1窒化シリコン膜に 含まれる水素の濃度を、 2 x 1 021atoms/cm3以下、 好ましくは、 1 x 1 021 atoms/cm3以下、 より好ましくは、 0. 5 x 1021atoms/cm3以下とするものであ る。
なお、 本願において、 半導体集積回路装置というときは、 特に単結晶シリコン 基板上に作られるものだけでなく、 特にそうでない旨が明示された場合を除き、 SO I (Si I icon On Insul ator)基板や T FT (Thin Fi Im Transi stor)液晶製造用 基板のような他の基板上に作られるものを含むものとする。 また、 ウェハとは半 導体集積回路装置の製造に用いる単結晶シリコン基板 （一般にほぼ円盤形） 、 s
O I基板、 ガラス基板その他の絶縁、 半絶縁または半導体基板などやそれらを複 合した基板をいう。
また、 本願において、 S i N、 S i 3 N 4、 シリコンナイトライド、 窒化シリコ ン、 窒化珪素等と言うときは、 特にそうでない旨明示したものを除き、 化学量論 的なもののみでなく、 組成がずれたもの、 すなわち窒素リッチなもの、 シリコン リッチなもの、 他の元素を含むもの、 例えば水素を相当量含むもの等、 通常半導 体産業においてそのように呼ばれているものを含むものとする。
また、 本発明で規定する窒化シリコン膜中の水素濃度は、 成膜直後 （as depo) の膜中に含まれる水素を F T I R (フーリエ変換型赤外分光光度計） で測定した ときの濃度をいうものとする。
また、 N B T I寿命というときは、 ゲート電極に負バイアスを印加した状態で 8 5 °Cで放置し、 しきい値電圧の時間当たリシフト量から製品寿命を算出したも のをいう。
コールドウォール型 C V D装置というときは、 一般にウェハをチャンバの内周 壁よりも高い温度に加熱する （抵抗加熱、 高周波誘導加熱、 またはランプ加熱） 方式の C V D装置であって、 プラズマなどを直接使用しないものをいう。
さらに、 以下の実施の形態において、 要素の数など （個数、 数値、 量、 範囲な どを含む） に言及する場合、特に明示したときおよび原理的に明らかに特定の数 に限定されるときを除き、 その特定の数に限定されるものではなく、 特定の数以 上でも以下でもよい。 さらに、 以下の実施の形態において、 その構成要素 （要素 ステップなどを含む） は、特に明示した場合および原理的に明らかに必須である と考えられる場合を除き、 必ずしも必須のものではないことはいうまでもない。 同様に、 以下の実施の形態において、 構成要素などの形状、 位置関係などに言 及するときは、 特に明示した場合および原理的に明らかにそうでないと考えられ る場合を除き、 実質的にその形状などに近似または類似するものなどを含むもの とする。 このことは、 上記数値および範囲についても同様である。 図面の簡単な説明 図 1は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 2は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 3は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 4は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 5は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部平面図である。
図 6は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 7は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 8は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 9は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方法 を示す半導体基板の要部断面図である。
図 1 0は、 本発明の一実施形態で使用する CVD装置の主要部を示す概略図で ある。
図 1 1は、 市販の減圧 CVD装置を使って堆積した窒化シリコン膜中における 水素の脱離挙動を、 昇温脱離法（ T D S )を使って評価した結果を示すグラフであ る。
図 1 2は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 1 3は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部平面図である。
図 1 4は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。 図 1 5は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 1 6は、 ゲート電極の上部と側壁とを覆う窒化シリコン膜中の S i 一 H結合 濃度と N BT I寿命との関係を評価した結果を示すグラフである。
図 1 7は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 1 8は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 1 9は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 20は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部平面図である。
図 2 1は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 22は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 23は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部平面図である。
図 24は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 25は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部平面図である。
図 26は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 27は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部平面図である。
図 28は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 29は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 30は、 本発明の一実施形態である DRAM—ロジック混載 LS Iの製造方 法を示す半導体基板の要部断面図である。
図 31は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 32は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 33は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 34は、 本発明の他の実施形態で使用する CVD装置の主要部を示す概略図 である。
図 35は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 36は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 37は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 38は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 39は、 本発明の他の実施形態である DRAM—ロジック混載 LS Iの製造 方法を示す半導体基板の要部断面図である。
図 40は、 本発明の他の実施形態であるフラッシュメモリの製造方法を示す半 導体基板の要部断面図である。
図 41は、 本発明の他の実施形態であるフラッシュメモリの製造方法を示す半 導体基板の要部断面図である。
図 42は、 本発明の他の実施形態であるフラッシュメモリの製造方法を示す半 導体基板の要部断面図である。
図 43は、 本発明の他の実施形態であるフラッシュメモリの製造方法を示す半 導体基板の要部断面図である。 図 4 4は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 4 5は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 4 6は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 4 7は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 4 8は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 4 9は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 5 0は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。
図 5 1は、 本発明の他の実施形態であるフラッシュメ リの製造方法を示す半 導体基板の要部断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において同一機能を有するものは同一の符号を付し、 そ の繰り返しの説明は省略する。 また、 特に必要なとき以外は、 同一または同様な 部分の説明を原則として繰り返さない。
本実施形態の半導体集積回路装置は、 D R A M (Dynam i c Random Access Memory) とロジック回路とを同一半導体基板上に形成した D R A M—ロジック混載 L S I である。この L S Iの製造方法を図 1〜図 3 0を用いて工程順に説明する。なお、 製造方法を説明する各断面図において、 左側および中央の領域は D R A M形成領 域を示し、 右側の領域はロジック回路形成領域を示している。
まず、 図 1に示すように、 例えば 1〜 1 O Q c m程度の比抵抗を有する p型の 単結晶シリコンからなる半導体基板 （以下、 基板という。 また、 ウェハというこ ともある） 1を 8 0 0〜8 5 0 °Cで熱酸化することによって、 基板 1の主面にス トレス緩和およびアクティブ領域保護を目的とした酸化シリコン膜 （パッド酸化 膜） 2を形成した後、 酸化シリコン膜 2の上部に C V D法で窒化シリコン膜 3を 堆積する。
上記窒化シリコン膜 3は、 ジクロルシラン （S i H 2 C I 2) とアンモニア （N H3) 、 あるいはモノシランと窒素（N 2) をソースガスに用いた減圧 C V D法（L P— C V D法） によって堆積する。 また、 窒化シリコン膜 3は、 比較的厚い膜厚 (例えば 1 2 0 n m) を必要とするので、 ホットウォール炉を備えたバッチ式熱 C V D装置を使用し、 例えば 5 0枚から 1 0 0枚程度の基板 1を同時に処理する ことによって、 成膜のスループットを向上させることが望ましい。 ホッ卜ウォー ル型の熱 C V D装置は、 ウェハを間接的に加熱する方式 （管壁外のヒータによる 輻射加熱） を採用したものであり、 チャンバ （反応室） の内壁やチャンバ内の雰 囲気全体をソースガスの分解温度以上の温度に加熱する構造になっている。 上記窒化シリコン膜 3を堆積する際には、 ソースガスを 8 0 0 °C以上の高温で 熱分解することが望ましい。 ソースガスを 8 0 0°C以上の高温で熱分解した場合 は、 ソースガスに含まれる S i— H結合および N— H結合がほぼ完全に解離され るので、 水素含有量の極めて少ない窒化シリコン膜 3が得られる。 これにより、 後述する素子分離溝の形成工程で行われる熱処理時に窒化シリコン膜 3から基板 1に拡散する水素の量を極めて低レベルにす < ことができるので、 基板 1に残留 した水素による素子特性の変動を確実に抑制することができる。
次に、 図 2に示すように、 フォトレジスト膜 6 0をマスクにしたドライエッチ ングで素子分離領域の窒化シリコン膜 3と酸化シリコン膜 2とを除去する。 続い て、 フォトレジスト膜 6 0を除去した後、 図 3に示すように、 窒化シリコン膜 3 をマスクにしたドライエッチングで素子分離領域の基板 1に深さ 3 5 0 n m程度 の素子分離溝 4を形成し、 続いて基板 1を 9 5 0 °C程度で熱酸化することによつ て、 素子分離溝 4の内壁に酸化シリコン膜 5を形成する。 酸化シリコン膜 5は、 素子分離溝 4の内壁に生じたエッチングダメージを回復すると共に、 次の工程で 素子分離溝 4の内部に埋め込まれる酸化シリコン膜 5のストレスを緩和するため に形成する。 次に、 図 4に示すように、 基板 1の主面上に C V D法で酸化シリコン膜 7を堆 積し、 続いて基板 1を 1 O O 0 °C程度で熱処理して酸化シリコン膜 7の膜質を改 善した後、 化学機械研磨（Chemi ca l Mechan i ca l Po l i sh i ng; C M P)法を用いて酸 化シリコン膜 7を研磨し、 その表面を平坦化する。 この研磨は、 前記窒化シリコ ン膜 3をストツバに用い、 素子分離溝 4の内部のみに酸化シリコン膜 7を残す。 ここまでの工程により、 基板 1の主面に素子分離溝 4が完成する。 図 5に示すよ うに、上記素子分離溝 4を形成することにより、 D R A M形成領域の基板 1には、 周囲が素子分離溝 4によって囲まれた細長い島状のパターンを有する多数のァク ティブ領域しが形成される。 なお、 図 4 (および製造方法を説明する各断面図） の左側の領域は、 図 5の A— A線に沿った断面であり、 中央の領域は B— B線に 沿った断面である。
次に、 基板 1の主面上に残った窒化シリコン膜 3を熱リン酸で除去した後、 図 6に示すように、 基板 1の一部に B (ホウ素） をイオン注入して p型ゥエル 8を 形成し、 他の一部に P (リン） をイオン注入して n型ゥエル 9を形成する。 続い て、 基板 1の表面に残った酸化シリコン膜 2をフッ酸で除去した後、 基板 1を 8 5 0 °C程度で湿式酸化することによって、 p型ゥエル 8の表面および n型ゥエル 9の表面に膜厚 6 n m程度の清浄な酸化シリコン膜からなるゲート絶縁膜 1 0を 形成する。 ゲート絶縁膜 1 0は、 酸化シリコン膜に代えて酸窒化シリコン膜、 窒 化シリコン膜、 酸化シリコン膜と窒化シリコン膜との複合絶縁膜などによって形 成してもよい。
次に、 図 7に示すように、 ゲート絶縁膜 1 0の上部に C V D法で膜厚 7 0 n m 程度の多結晶シリコン膜 1 1を堆積した後、 フォトレジスト膜 （図示せず） をマ スクに用いて P型ゥエル 8の上部の多結晶シリコン膜 1 1に P (リン） をイオン 注入し、 π型ゥエル 9の上部の多結晶シリコン膜 1 1に B (ホウ素） をイオン注 入する。 これにより、 多結晶シリコン膜 1 1の導電型は、 p型ゥエル 8の上部で n型となり、 n型ゥエル 9の上部で p型となる。 このイオン注入は、 ロジック回 路を構成する nチャネル型 M I S F E Tおよび pチャネル型 M I S F E Tのそれ ぞれを表面チャネル型にするために行う。
次に、多結晶シリコン膜 1 1の表面をフッ酸で洗浄した後、図 8に示すように、 多結晶シリコン膜 1 1の上部にスパッタリング法で膜厚 7 nm程度の WNX膜 1 2と膜厚 70 n m程度の W膜 1 3とを連続して堆積する。 WNX膜 1 2は、 基板 1を熱処理する工程で多結晶シリコン膜 1 1と W膜 1 3とが反応するのを防ぐバ リア層として機能する。 なお、 WNX膜 1 2の上部には、 W膜 1 3に代えて Mo (モリブデン） 膜を堆積してもよい。 また、 多結晶シリコン膜 1 1に代えて、 G e (ゲルマニウム） を 5%〜50°/o程度含んだシリコン膜を使用することもでき る。 シリコンに Geを含ませた場合は、 シリコンのバンドギャップが狭くなるこ とや、 不純物の固溶限界が高くなることに起因して、 上層の WNX膜 1 2との接 触抵抗が低減される利点がある。 シリコンに Geを含ませるには、 シリコン膜に G eをイオン注入する方法の外、 モノシラン （S i H4) と GeH4とを使った C V D法によって G eを含んだシリコン膜を堆積する方法がある。
次に、 図 9に示すように、 W膜 1 3の上部に CVD法で膜厚 1 60 nm程度の 窒化シリコン膜 1 4を堆積する。 この窒化シリコン膜 14は、 後の工程で形成さ れるゲート電極の上面を覆うキャップ絶縁膜として使用される。本実施形態では、 この窒化シリコン膜 14を次のような装置を使って堆積する。
図 1 0は、 窒化シリコン膜 1 4の堆積に用いる CVD装置 100の主要部を示 す概略図である。 この CVD装置 1 00のチャンバ 1 01の中央部には、 ウェハ (基板） 1を搭載するステージ 102が設けられている。 このステージ 1 02に は、 ウェハ 1を所望する温度で加熱するヒータ （図示せず） が内蔵されている。 すなわち、 この CVD装置 1 00のチャンバ 1 01は、 その内部全体が一様な温 度に加熱されるホッ卜ウォール構造ではなく、 ステージ 102上のウェハ 1のみ を加熱するコールドウオール構造となっている。 コールドウオール型のチャンバ 1 01は、 ソースガスの熱分解成分が内壁に殆ど堆積しないので、 スループッ卜 の高い成膜が可能である。 また、 この CVD装置 1 00のチャンバ 101は、 ス テ一ジ 102上にウェハ 1を 1枚ずつ搭載して成膜を行う枚葉方式を採用してい るので、 バッチ式熱 CVD装置に比べた場合、 ウェハ 1の温度を高精度に設定で き、 ウェハ面内での膜厚均一性が良好である。
なお、 最新の枚葉式シリコンナイトライド CVD炉および同方法に関しては、 本発明者らによる日本特許出願 2000-332863号（日本出願日 2000年 1 0月 3 1日） 、 日本特許出願 2 0 0 0- 2 3 2 1 9 1号（日本出願日 2 0 0 0年 7月 3 1日） 等に開示されているので、 ここではそれらの記載を繰り返さない。 上記チャンバ 1 0 1の上方には、 ソースガスを熱分解するためのホッ卜ウォー ル炉 1 0 3が設けられている。 ホットウォール炉 1 0 3は、 石英などの耐熱材料 で構成されており、 その外周には、 炉内を最高 1 2 0 0°C程度の高温雰囲気に設 定できるヒータ 1 0 4が設置されている。 配管 1 0 5、 1 0 6を通じてホットウ オール炉 1 0 3に供給されたソースガスは、 この炉内であらかじめ熱分解され、 その分解成分がチャンバ 1 0 1のステージ 1 0 2上に供給されてウェハ 1の表面 に膜を形成する。 ソースガスは、 例えばジクロルシラン （S i H 2 C I 2) とアン モニァ （N H3) である。
このように、 上記 C V D装置 1 0 0は、 ソースガスを熱分解するホットウォー ル炉 （加熱処理部） 1 0 3と、 ウェハ 1の表面に膜を形成するチャンバ （成膜処 理部） 1 0 1とが互いに分離された構造になっているので、 ソースガスの分解温 度とウェハ 1の温度とを独立に制御することができる。
図 1 1は、 ジクロルシラン （S i H 2 C I 2) とアンモニア （N H3) 、 およびモ ノシラン （S i H 4) と窒素 （N 2) をソースガスに用い、 市販の減圧 C V D装置 を使って堆積した窒化シリコン膜中における水素の脱離挙動を、 昇温脱離法 (Therma l Desorpt ion Spectrometry; T D S)を使って評価した結果を示すグラフ であり、 横軸はソースガスの分解温度、 縦軸は膜中における水素のイオン強度を 表している。
図示のように、 水素の脱離は、 4 0 0°C付近および 7 5 0°C〜8 0 0°C付近で ピークが認められる。 窒化シリコン膜中の水素は、 S ί一 Η結合および Ν— Η結 合として存在するものと考えられ、 S i一 H結合は N— H結合よりも結合エネル ギ一が小さいことから、 4 0 0°C付近の脱離は S i— H結合に起因し、 7 5 0°C - 8 0 0 °C付近の脱離は N— H結合に起因するものと推定される。
この測定結果から、 前記 C V D装置 1 0 0のホットウオール炉 1 0 3内でソー スガスを熱分解する際のヒータ 1 0 4の温度は、 N— H結合の解離が促進される 6 0 0 °C付近を下限とすべきであり、 それ以下の温度では N— H結合を含んだ中 間体不純物が多く生成されてしまうので実用的でない。 N— H結合を含んだ中間 体不純物の生成量を低減するためには、 ヒータ 1 04の温度を700¾以上とす ることが好ましく、 より好ましくは 800°C以上とし、 S i— H結合および N— H結合をほぼ完全に解離させる。
一方、 成膜処理部であるチャンバ 1 01は、 ホットウォール炉 1 03と分離さ れているので、 ヒータ 1 04の温度を 800°C以上に設定した場合でも、 ウェハ 1を搭載するステージ 1 02の温度を室温以下まで下げることが可能である。 ま た、 チャンバ 101は、 ステージ 1 02上のウェハ 1のみを加熱するコールドウ オール構造となっているので、 ステージ 1 02の温度を低温に設定しても、 成膜 のスループッ卜の低下は少ない。
成膜時のステージ 102の実用的な下限温度は 0°C前後であるが、 ステージ 1 02の温度が低すぎると成膜のスループッ卜が低下したり、 ホットウオール炉 1 03内で生成したソースガスの中間体がウェハ 1の表面に到達する途中で冷却さ れて不純物を生成したりする虞れがあるので、 好ましくは 400°C以上とすべき である。 ステージ 1 02の上限温度は、 ウェハ 1の主面に形成されるデバイスの 特性上、 許容される上限の温度であり、 デバイスによって異なるので一概には規 定できないが、 例えば本実施形態の DRAM混載 LS Iの場合は、 700°C〜7 50°Cである。 ステージ 102の温度がこの上限温度を超えると、 多結晶シリコ ン膜 1 1中の B (ホウ素） が n型ゥエル 9に拡散し、 ロジック回路の一部を構成 する Pチャネル型 M I S F ETのしきい値電圧が変動する虞れがある。
また、 ソースガスの圧力は、 少なくとも 0. 01 3 kP a (0. 1 T o r r ) 以上とすべきであるが、 成膜のスループットを考慮すると、 通常は、 45. 5 k Pa (350To r r) 前後とするのが好ましい。 一方、 ガス圧力の上限は、 ソ ースガスの安全性などを考慮すると、 98. 8 k P a (760To r r) 以下と するのが好ましい。
窒化シリコン膜 14の形成に使用するソースガスは、 上記したジクロルシラン (S i H2C I 2) とアンモニア （NH3) の組み合わせに限られるものではなく、 減圧 CVD (LP-CVD) 装置を用いた窒化シリコン膜の形成に使用されてい る既知のソースガス、例えば S i 1~14ゃ3 i 2 H 6など、一般に S i HyX (4— y) (X は、 F、 C し B r、 Iなどのハロゲン、 yは、 0、 1、 2、 3または 4) で示 されるシリコン化合物と、 NH3、 N2H4または N2とを組み合わせたものなどを 使用することができる。
上記シリコン化合物のうち、 分子中に水素を含まないソースガス、 例えば S i F4、 S i C I 4、 S i 2C I 6、 S i B r 4、 S i I 4のようなシリコン化合物と N 2とを組み合わせたものを使用することによって、 窒化シリコン膜中の水素濃度 をよリー層低減することができる。 これらのシリコン化合物を使用した場合は、 分子中に水素を含むソースガスを使用した場合に比べてステップカバレージが若 干低下するが、 窒化シリコン膜 1 4は、 平坦な下地の表面に堆積するので支障は ない。
このように、 上記した CVD装置 100を使用することにより、 ソースガスを 800°C以上の高温で熱分解することができるので、 膜中の水素濃度が極めて低 ぃ窒化シリコン膜 1 4を得ることができる。 また、 成膜中のウェハ （基板） 1の 温度を低温に設定できるので、 熱負荷によるデバイスの特性変動を確実に抑制す ることができる。
次に、 図 1 2に示すように、 フォトレジスト膜 61をマスクにして窒化シリコ ン膜 1 4、 W膜 1 3、 WN xfl莫 1 2および多結晶シリコン膜 1 1を順次ドライエ ツチングすることによって、 DRAM形成領域のゲート絶縁膜 10上にゲート電 極 1 1 a (ワード線 WL) を形成し、 ロジック回路形成領域のゲート絶縁膜 10 上にゲート電極 1 1 b、 1 1 cを形成する。 ゲート電極 1 1 a〜1 1 cは、 多結 晶シリコン膜 1 1の上部に WNX膜 1 2および W膜 1 3を積層したポリメタル (Polymetal)構造で構成される。図 1 3に示すように、 DRAM形成領域のゲート 電極 1 1 aは、 アクティブ領域 Lの長辺と直交する方向に延在し、 アクティブ領 域し以外の領域でワード線 WLを構成する。 ゲート電極 1 1 aのゲート長および 隣接するゲート電極 1 1 aとの間隔は、 例えば 0. 1 3〜 1. である。 次に、 フォトレジスト膜 61を除去した後、 図 1 4に示すように、 フォトレジ スト膜 （図示せず） をマスクに用いて p型ゥエル 8に As (ヒ素） をイオン注入 し、 n型ゥエル 9に B (ホウ素） をイオン注入することにより、 ゲート電極 1 1 a、 1 1 bの両側の p型ゥエル 8に n—型半導体領域 1 5を形成し、 ゲート電極 1 1 cの両側の n型ゥエル 9に p—型半導体領域 1 6を形成する。 次に、 図 1 5に示すように、 ゲート電極 1 1 a、 1 1 b、 1 1 cの上部および 側壁を覆う膜厚 50 nm程度の窒化シリコン膜 1 7を堆積する。 この窒化シリコ ン膜 1 7は、 前記窒化シリコン膜 14の堆積に用いた CVD装置 1 00を使って 堆積し、 成膜条件 （ヒータ 1 04およびステージ 1 02の温度、 ソースガスの種 類および圧力） も、 窒化シリコン膜 14の成膜条件と同じにする。 これにより、 前記窒化シリコン膜 1 4と同様、 膜中の水素濃度が極めて低い窒化シリコン膜 1 7を得ることができると共に、 熱負荷によるデバイスの特性変動を確実に抑制す ることができる。
図 1 6は、 ゲ一卜電極の上部と側壁とを覆う窒化シリコン膜中の S i一 H結合 濃度と NBT I寿命 （しきい値電圧が 2 OmVシフトする時間） との関係を評価 した結果を示すグラフである。 窒化シリコン膜は、 モノシラン （S i H4) とァ ンモニァ （NH3) をソースガスに用い、 市販の減圧 CVD装置を使って堆積し、 膜中の S i一 H結合濃度は、フーリエ変換型赤外分光光度計（FT I R)を使って 測定した。 また、 モノシラン （S i H4) と窒素 （N2) をソースガスに用い、 市 販のプラズマ CVD装置を使って堆積した窒化シリコン膜についても同様の評価 を行った。
この結果、 NBT I寿命は、 窒化シリコン膜中の S ί一 Η結合濃度と相関があ リ、 S i— Η結合濃度の 1. 2乗に比例して低下することが判明した。 このこと から、 ゲート電極 1 1 a、 1 1 b、 1 1 cの上部を覆う前記窒化シリコン膜 1 4 や、 側壁を覆う窒化シリコン膜 1 7の場合、 成膜直後の水素の濃度を 2 X 1 021 atoms/cm3以下、 好ましくは 1 x 1021 atoms/cm3以下、 より好ましくは 0. 5 x 1021atoms/cm3以下とすることにより、 デバイスの N BT I寿命を確実に向上 させることができる。
次に、図 1 7に示すように、 DRAM形成領域の基板 1をフォトレジスト膜（図 示せず） で覆い、 回路部の窒化シリコン膜 1 7を異方的にエッチングすることに よって、 ロジック回路形成領域のゲート電極 1 1 b、 1 1 cの側壁にサイドウォ 一ルスぺーサ （側壁絶縁膜） 1 7 sを形成する。 続いて、 フォトレジスト膜 （図 示せず） をマスクに用いてロジック回路形成領域の p型ゥエル 8に A s (ヒ素） をイオン注入し、 n型ゥエル 9に B (ホウ素） をイオン注入することにより、 ゲ ート電極 1 1 a、 1 1 bの両側の p型ゥエル 8に n +型半導体領域 （ソース、 ドレ イン） 1 8を形成し、 ゲート電極 1 1 cの両側の n型ゥエル 9に p +型半導体領域 (ソース、 ドレイン） 1 9を形成する。 ここまでの工程により、 ロジック回路を 構成する nチャネル型 M I S F E T Q nおよび pチャネル型 M I S F E T Q pが 完成する。
次に、 図 1 8に示すように、 ゲート電極 1 1 a〜1 1 cの上部に、 例えばスピ ンオングラス膜と 2層の酸化シリコン膜とからなる層間絶縁膜 2 0を形成する。 層間絶縁膜 2 0を形成するには、 まずゲート電極 1 1 a〜1 1 cの上部にスピン オングラス膜をスピン塗布する。 スピンオングラス膜は、 C V D法で堆積した酸 化シリコン膜に比べて微細な配線間のギャップフィル性に優れているので、 D R A M形成領域のゲート電極 1 1 a (ワード線 W L ) 間が極めて狭い場合であって も、 この隙間を良好に埋め込むことができる。 次に、 スピンオングラス膜の上部 に C V D法で酸化シリコン膜を堆積した後、 この酸化シリコン膜を化学機械研磨 法で研磨、 平坦化する。 次に、 化学機械研磨法で研磨されたときに生じた酸化シ リコン膜の表面の微細な傷 （マイクロスクラッチ） を補修するために、 酸化シリ コン膜の上部に C V D法で 2層目の酸化シリコン膜を堆積する。
次に、 図 1 9および図 2 0に示すように、 フォトレジスト膜 （図示せず） をマ スクにしたドライエッチングで D R A M形成領域の n—型半導体領域 1 5の上部 の層間絶縁膜 2 0を除去する。 このエッチングは、 窒化シリコン膜 1 4、 1 7に 対する層間絶縁膜 2 0 (スピンオングラス膜および酸化シリコン膜） のエツチン グレー卜が大きくなるような条件で行う。
続いて、上記フォトレジス卜膜をマスクにしたドライエッチングで n _型半導体 領域 1 5の上部の窒化シリコン膜 1 7を除去し、 n _型半導体領域 1 5の表面を露 出させることによってコンタクトホール 2 1、 2 2を形成する。 コンタクトホー ル 2 1は、 その一部がァクティブ領域しから外れて素子分離溝 4の上部に延在す る。
上記窒化シリコン膜 1 7のエッチングは、 素子分離溝 4に埋め込まれた酸化シ リコン膜 7に対する窒化シリコン膜 1 7のェッチングレー卜が大きくなるような 条件で行い、素子分離溝 4が深く削れないようにする。また、このエッチングは、 窒化シリコン膜 1 7が異方的にエッチングされるような条件で行い、 ゲート電極 1 1 a (ワード線 WL) の側壁に窒化シリコン膜 1 7を残す。 これにより、 微細 な径を有するコンタクトホール 21、 22がゲート電極 1 1 a (ワード線 WL) に対して自己整合で形成される。
次に、 図 21に示すように、 コンタクトホール 21、 22の内部にプラグ 23 を形成する。 プラグ 23を形成するには、 コンタクトホール 21、 22の内部お よび層間絶縁膜 20の上部に Pをドープした低抵抗多結晶シリコン膜を C V D法 で堆積し、 続いて層間絶縁膜 20の上部の不要な多結晶シリコン膜をドライエツ チングによって除去する。
次に、 窒素ガス雰囲気中で基板 1を熱処理し、 プラグ 23を構成する多結晶シ リコン膜中の Pを n _型半導体領域 1 5に拡散させることによって、低抵抗のソ一 ス、 ドレインを形成する。 ここまでの工程で、 DRAM形成領域にメモリセル選 択用 M I S FETQ tが形成される。
次に、 図 22および図 23に示すように、 層間絶縁膜 20の上部に CVD法で 酸化シリコン膜 24を堆積した後、 フォトレジスト膜 （図示せず） をマスクにし たドライエッチングで口ジック回路形成領域の酸化シリコン膜 24およびその下 層の層間絶縁膜 20をドライエッチングすることによって、 nチャネル型 M I S FETQnのソース、 ドレイン （n+型半導体領域 1 8) の上部にコンタクトホー ル 25を形成し、 pチャネル型 M I S F ETQ pのソース、 ドレイン （p+型半導 体領域 1 3) の上部にコンタクトホール 26を形成する。 また、 DRAM形成領 域の酸化シリコン膜 24をエッチングすることによって、 コンタクトホール 21 の上部にスルーホール 27を形成する。
次に、 図 24および図 25に示すように、 上記コンタクトホール 25、 26お よびスルーホール 27の内部にプラグ 28を形成した後、 D R A M形成領域の酸 化シリコン膜 24の上部にビット線 BLを形成し、 ロジック回路形成領域の酸化 シリコン膜 24の上部に配線 30 ~ 33を形成する。
プラグ 28を形成するには、 例えばコンタクトホール 25、 26およびスルー ホール 27の内部を含む酸化シリコン膜 24の上部にスパッタリング法および C VD法で T i N膜および W膜を堆積した後、 酸化シリコン膜 24の上部の不要な W膜および T i Ν膜を化学機械研磨法で除去する。 また、 ビッ卜線 B Lおよび配 線 30〜33を形成するには、 酸化シリコン膜 24の上部にスパッタリング法で W膜を堆積した後、 フォトレジスト膜をマスクに用いたドライエッチングで Wli莫 をパターニングする。 ビット線 B Lは、 スルーホール 27およびコンタクトホー ル 2 1を通じてメモリセル選択用 M I S F ETQ tのソース、ドレインの一方（n -型半導体領域 1 5) と電気的に接続される。 また、 配線 30、 3 1は、 コンタク トホール 25、 25を通じて nチャネル型 M I S F ETQnのソース、 ドレイン (n+型半導体領域 1 8) と電気的に接続され、 配線 32、 33は、 コンタクトホ —ル 26、 26を通じて pチャネル型 M I S F ETQ pのソース、 ドレイン （p + 型半導体領域 1 9) と電気的に接続される。
次に、 図 26および図 27に示すように、 ビット線 B Lおよび配線 30〜 33 の上部に CVD法で酸化シリコン膜 35を堆積し、 続いてコンタクトホール 22 の上部の酸化シリコン膜 35、 24をドライエッチングしてスルーホール 36を 形成した後、 スルーホール 36の内部に多結晶シリコン膜からなるプラグ 37を 形成する。 プラグ 37を形成するには、 スルーホール 36の内部および酸化シリ コン膜 35の上部に P (リン） をドープした多結晶シリコン膜を CVD法で堆積 した後、 酸化シリコン膜 35の上部の不要な多結晶シリコン膜をドライエツチン グ （または化学機械研磨） で除去する。
次に、 図 28に示すように、 酸化シリコン膜 35の上部に CVD法で窒化シリ コン膜 38を堆積し、 続いて窒化シリコン膜 38の上部に CVD法で酸化シリコ ン膜 39を堆積した後、 スルーホール 36の上部の酸化シリコン膜 39と窒化シ リコン膜 38とをドライエッチングすることによって溝 40を形成する。
次に、 図 29に示すように、 溝 40の内壁に多結晶シリコン膜からなる下部電 極 41を形成する。 下部電極 41を形成するには、 まず溝 40の内部および酸化 シリコン膜 39の上部に、 P (リン） をドープしたアモルファスシリコン膜 （図 示せず） を CVD法で堆積した後、 酸化シリコン膜 39の上部の不要なァモルフ ァスシリコン膜をドライエッチングで除去する。 次に、 溝 40の内部に残ったァ モルファスシリコン膜の表面をフッ酸系の洗浄液でゥヱット洗浄した後、 減圧雰 囲気中でアモルファスシリコン膜の表面にモノシラン （S i H4) を供給し、 続い て基板 1を熱処理してアモルファスシリコン膜を多結晶化すると共に、 その表面 にシリコン粒を成長させる。 これにより、 表面が粗面化された多結晶シリコン膜 からなる下部電極 41が形成される。 表面が粗面化された多結晶シリコン膜は、 その表面積が大きいので、 微細化された情報蓄積用容量素子の蓄積電荷量を増や すことができる。
次に、 図 30に示すように、 溝 40の内部に形成された下部電極 41の上部に T a205 (酸化タンタル） 膜からなる容量絶縁膜 42を形成し、 容量絶縁膜 42 の上部に T i N膜からなる上部電極 43を形成することによって、下部電極 41、 容量絶縁膜 42および上部電極 43からなる情報蓄積用容量素子 Cを形成する。 情報蓄積用容量素子 Cの容量絶縁膜 42は、 T a205膜の他、 PZT、 P LT、 P LZT、 P bT i 03、 S r T i 03、 Ba T i 03、 BST、 SBTまたは T a 2 o5など、ベロブスカイト型または複合べロブスカイト型の結晶構造を有する高誘 電体または強誘電体を主成分とする膜によって構成してもよい。 ここまでの工程 により、 メモリセル選択用 M I S FETQ t'とこれに直列に接続された情報蓄積 用容量素子 Cとからなる DRAMのメモリセルが完成する。
図示は省略するが、 その後、 情報蓄積用容量素子 Cの上部に酸化シリコン膜か らなる層間絶縁膜を挾んで 2層程度の A I配線を形成し、 さらに A I配線の上部 に窒化シリコン膜と酸化シリコン膜との積層膜からなるパッシベーシヨン膜を形 成することにより、 本実施形態の DRAMが完成する。 パッシベーシヨン膜の一 部を構成する窒化シリコン膜は、 1 m以上の膜厚で堆積するため、 スループッ 卜の高い成膜を行うことが要求される。 また、 メモリセル選択用 M I S FETQ tや情報蓄積用容量素子 Cを形成した後の工程では、 低い温度で成膜を行うこと が要求される。従って ッシベーシヨン膜の一部を構成する窒化シリコン膜は、 前記図 1 0に示した CVD装置ではなく、 周知のバッチ式プラズマ CVD装置を 使い、 約 400°Cの低温で成膜を行う。
(実施の形態 2)
本実施形態の半導体集積回路装置は、 CMOS—ロジック LS Iである。 この LS Iの製造方法を図 31〜図 39を用いて工程順に説明する。
まず、 図 31に示すように、 前記実施の形態 1と同様の方法で基板 1に素子分 離溝 4、 p型ゥエル 8、 n型ゥエル 9を形成する。 次に、 フッ酸を用いたゥエツ トエッチングで基板 1の表面を洗浄した後、 図 32に示すように、 基板 1を約 8 00〜850°Cで熱酸化することによって、 p型ゥエル 8、 n型ゥエル 9のそれ ぞれの表面に清浄なゲート絶縁膜 1 0を形成し、 続いてゲート絶縁膜 10の上部 にゲ一卜電極 1 1 d、 1 1 eを形成する。 ゲート電極 1 1 d、 1 1 eは、 ゲート 絶縁膜 10の上部に C V D法で膜厚 2O0 nm〜250 n m程度の多結晶シリコ ン膜を堆積し、 続いて多結晶シリコン膜の一部に n型不純物 （リン） をイオン注 入し、 他の一部に p型不純物 （ホウ素） をイオン注入した後、 フォトレジスト膜 をマスクにして多結晶シリコン膜をドライエッチングすることによって形成する。 ゲート電極 1 1 dは、 リンがドープされた n型多結晶シリコン膜からなり、 ロジ ック回路の一部を構成する nチャネル型 M I S F ET (Qn) のゲート電極とし て使用される。 ゲート電極 1 1 eは、 ホウ素がドープされた p型多結晶シリコン 膜からなり、 ロジック回路の一部を構成する Pチャネル型 M I S FET (Qp) のゲート電極として使用される。
次に、 図 33に示すように、 p型ゥエル 8にリンまたはヒ素 （As) をイオン 注入して低不純物濃度の rT型半導体領域 1 5を形成し、 n型ゥエル 9にホウ素を イオン注入して低不純物濃度の P—型半導体領域 1 6を形成した後、基板 1の主面 上に C V D法で膜厚 50 n m程度の窒化シリコン膜 29を堆積する。 本実施形態 では、 この窒化シリコン膜 29を次のような装置を使って堆積する。
図 34は、 窒化シリコン膜 29の堆積に用いる CVD装置 200の主要部を示 す概略図である。 〇 0装置200は、 成膜処理部であるチャンバ 201の外部 に、 マイクロ波などを利用してプラズマを発生するリモートプラズマ部 （ブラズ マ処理部） 202が設けられている。 ソースガスは、 このリモートプラズマ部 2 02内でラジカルに分解された後、 チャンバ 201に導入される。 チャンバ 20 1は、 前記実施の形態 1の CVD装置 100と同様、 ステージ 203上のウェハ 1のみを加熱するコールドウオール構造となっている。
このように、 上記〇 0装置200は、 ソースガスをプラズマ分解するリモー トプラズマ部 202とチャンパ 201とが互いに分離された構造になっているの で、 ステージ 203上のウェハ 1にはプラズマの影響がほとんど及ばない。 すな わち、 ウェハ 1へのダメージを懸念することなく、 RFパワーを高電力 （例えば 周波数 400 kH z、 出力 5 k W以上） に設定してソースガスの分解を促進させ ることができるので、 ソースガス中の S i一 H結合および N— H結合をほぼ完全 に解離させることができる。 従って、 ウェハ 1の温度を高温に設定する必要もな いので、 デバイスの熱負荷を低減することができる。 さらに、 既存のプラズマ C VD装置のように、 ウェハ 1にバイアスが印加されることもないので、 ステップ カバレージの高い成膜が可能となる。
成膜時のステージ 203の実用的な下限温度は 0°C前後であるが、 ステージ 2
03の温度が低すぎると成膜のスループッ卜が低下したり、 リモートプラズマ部 202内で生成したソースガスの中間体がウェハ 1の表面に到達する途中で冷却 されて不純物を生成したりする虞れがあるので、 好ましくは 400°C以上とすべ きである。 ステージ 203の上限温度は、 ウェハ 1の主面に形成されるデバイス の特性上、 許容される上限の温度であり、 例えば本実施形態の CMOSロジック L S Iの場合は、 700°C〜 750°Cである。
チャンバ 201の内壁は、 例えば 1 00°C以下に保持 る。 内壁の温度を低温 化することにより、 チャンバ 201に導入されたラジカルが内壁に付着し難くな るので、 成膜速度が大きくなる。 これにより、 ステージ 203の温度を低くして も短時間で成膜を行うことができ、 デバイスの熱負荷がさらに低減される。 ソースガスの圧力は、 0. 01 3 k Pa (0. 1 T o r r ) 以上、 1. 3 k P a ( 1 0 T o r r ) 以下の範囲とし、 通常は、 0. 2 k Pa (1. 5 T o r r ) 前後とするのが好ましい。
窒化シリコン膜 1 4の形成に使用するソースガスは、 減圧 CVD (LP-CV D) 装置を用いた窒化シリコン膜の形成に使用されている既知のソースガス、 例 えば S i H4や S i 2H6など、 一般に S i HyX (4_y) (Xは、 F、 C I、 B r、 Iなどのハロゲン、 yは、 0、 1、 2、 3または 4) で示されるシリコン化合物 と、 NH3、 N2H4または N2とを組み合わせたものなどを使用することができる。 これらのシリコン化合物のうち、 分子中に水素を含まないソースガス、 例えば S
1 F4、 S i C I 4、 S i 2C I 6、 S i B r 4、 S i I 4のようなシリコン化合物と N 2とを組み合わせたものを使用した場合は、 窒化シリコン膜中の水素濃度をよ リー層低減することができる。
上記した C V D装置 200を使用して窒化シリコン膜 1 2を堆積することによ リ、 成膜直後の膜中に含まれるの水素濃度を 2 X 1 021atoms/cm3以下、 好まし くは 1 X 1021atoms/cm3以下、より好ましくは 0. 5 x 1021atoms/cm3以下と することができ、 デバイスの NBT I寿命を確実に向上させることができる。 次に、 図 35に示すように、 上記窒化シリコン膜 29を異方的にドライエッチ ングすることによって、 ゲート電極 1 1 d、 1 1 eのそれぞれの側壁にサイドウ オールスぺーサ 29 sを形成する。 次に、 図 36に示すように、 p型ゥエル 8に リンまたはヒ素 （As) をイオン注入して高不純物濃度の n+型半導体領域 （ソー ス、 ドレイン） 1 8を形成し、 n型ゥエル 9にホウ素をイオン注入して高不純物 濃度の P+型半導体領域 （ソース、 ドレイン） 1 9を形成する。 続いて、 フッ酸を 用いたウエットエッチングで n+型半導体領域 （ソース、 ドレイン） 18および p +型半導体領域 （ソース、 ドレイン） 1 9のそれぞれの表面のゲート絶縁膜 10を 除去した後、 基板 1上にスパッタリング法で Co膜を堆積し、 熱処理によるシリ サイド反応でゲート電極 1 1 d、 1 1 Θ η+型半導体領域 （ソース、 ドレイン） 1 8および ρ+型半導体領域 （ソース、 ドレイン） 1 9のそれぞれの表面に Coシ リサイ ド層 45を形成した後、未反応の Co膜をゥエツトエッチングで除去する。 ここまでの工程により、 ロジック LS Iを構成する nチャネル型 M I S FETQ nおよび pチャネル型 M I S FETQpが形成される。
次に、 図 37に示すように、 基板 1の主面上に CVD法で膜厚 50 nm程度の 窒化シリコン膜 46を堆積する。 この窒化シリコン膜 46は、 窒化シリコン膜 2 9の堆積に用いた前記 CVD装置 200を使用して堆積する。 成膜条件は、 前述 した窒化シリコン膜 46の成膜条件と同じでよい。 また、 前記実施の形態 1の C V D装置 100を使って窒化シリコン膜 29ゃ窒化シリコン膜 46を堆積しても よい。
次に、 図 38に示すように、 例えば酸素とテトラエトキシシランとをソースガ スに使ったプラズマ C V D法で窒化シリコン膜 46の上部に酸化シリコン膜 47 を堆積した後、 フォトレジスト膜 （図示せず） をマスクにして酸化シリコン膜 4 7および窒化シリコン膜 46を順次ドライエッチングすることにより、 n +型半導 体領域 （ソース、 ドレイン） 1 8および p +型半導体領域 （ソース、 ドレイン） 1 9の上部にコンタク卜ホール 4 8〜 5 1を形成する。
上記酸化シリコン膜 4 7のドライエツチングは、 窒化シリコン膜 4 6をエッチ ングのストツバに用い、 酸化シリコン膜 4 7のェツチング速度が窒化シリコン膜 4 6のエッチング速度よりも大きくなる条件で行う。 また、 窒化シリコン膜 4 6 のェッチングは、 そのエツチング速度が素子分離溝 4に埋め込まれた酸化シリコ ン膜 7のエッチング速度よりも大きくなる条件で行う。
次に、 図 3 9に示すように、 酸化シリコン膜 4 7の上部に堆積したメタル膜を パターニングして第 1層目の配線 5 2〜 5 5を形成する。
(実施の形態 3 )
本実施形態の半導体集積回路装置は、 フラッシュメモリである。 以下、 このこ のフラッシュメモリの製造方法の一例を、 図 4 0〜図 5 2を用いて工程順に説明 する。
まず、 図 4 0に示すように、 前記実施の形態 1と同様の方法で基板 1の主面に 素子分離溝 4、 p型ゥエル 8、 ゲート絶縁膜 1 0を形成した後、 図 4 1および図 4 2に示すように、 基板 1上に C V D法で膜厚 7 0 n m〜 1 0 0 n m程度の多結 晶シリコン膜フ 1を堆積する。 多結晶シリコン膜 7 1には、 その堆積工程中に n 型不純物、 例えばリン （P ) をドープする。 あるいは、 ノンドープの多結晶シリ コン膜を堆積した後にイオン注入法で n型不純物をドープしてもよい。 多結晶シ リコン膜 7 1は、 メモリセルを構成する M I S F E Tのフローティングゲート電 極として使用される。
次に、 図 4 3および図 4 4に示すように、 フォトレジスト膜 （図示せず） をマ スクにして多結晶シリコン膜 7 1をドライエッチングすることにより、 ァクティ ブ領域の上部に、 その延在方向に沿って延在する長い帯状の平面パターンを有す る多結晶シリコン膜 7 1を形成する。
次に、 図 4 5および図 4 6に示すように、 多結晶シリコン膜 7 1が形成された 基板 1上に酸化シリコン膜、 窒化シリコン膜および酸化シリコン膜からなる O N O膜 7 2を形成する。 O N O膜 7 2は、 メモリセルを構成する M I S F E Tの第 2ゲート絶縁膜として使用され、 例えば基板 1上に C V D法で膜厚 5 n mの酸化 シリコン膜、 膜厚 7 nmの窒化シリコン膜および膜厚 4 nmの酸化シリコン膜を 順次堆積することによって形成する。
次に、 図 47および図 48に示すように、 O NO膜 67の上部に P (リン） を ドープした n型多結晶シリコン膜 73、 WNxfll74, W膜 75および窒化シリ コン膜 76を順次堆積する。 多結晶シリコン膜 73、 WNxfl莫 74および Wfl莫 7 5は、 メモリセルを構成する M I S F ETのコントロールゲート電極 （ヮード線 WL) として使用される。 また、 窒化シリコン膜 76は、 コントロールゲート電 極の上部を保護する絶縁膜として使用される。多結晶シリコン膜 73は、 G Θ (ゲ ルマニウム） を最大で 50。/0前後含んだシリコン膜で構成することもできる。 窒化シリコン膜 76は、 前記実施の形態 1の CVD装置 1 00または前記実施 の形態 2の CVD装置 200を使用して堆積する。 これにより、 成膜直後の膜中 に含まれるの水素の濃度を 2 X 1 021atoms/cm3以下、 好ましくは 1 x 1 021 atoms/cm3以下、より好ましくは 0. 5 χ 1021 atoms/cm3以下とすることができ。 次に、 図 49に示すように、 フォトレジスト膜 （図示せず） をマスクにして窒 化シリコン膜 76、 Wfl莫 75、 WNxfll74, 多結晶シリコン膜 73、 ONO膜 72および多結晶シリコン膜 71を順次ドライエッチングすることにより、 多結 晶シリコン 71からなるフローティングゲ一ト電極 7 1 f と、 W膜 75、 WNX 膜 74および多結晶シリコン膜 73からなるポリメタル構造のコント口一ルゲー ト電極 77 c (ワード線 WL) を形成する。
次に、 図 50に示すように、 M I S FETのソースおよびドレインを構成する n型半導体領域 70を形成する。 n型半導体領域 70は、 p型ゥエル 3に n型不 純物 （例えばヒ素 （As) ) をイオン注入した後、 基板 1を約 900°Cで熱処理 し、 上記 n型不純物を p型ゥエル 3内に拡散させることによって形成する。 次に、 基板 1の表面を洗浄した後、 図 51に示すように、 基板 1上に窒化シリ コン膜 79を堆積する。 窒化シリコン膜 79は、 前記実施の形態 1の CVD装置 100または前記実施の形態 2の CVD装置 200を使用して堆積する。 これに より、 成膜直後の膜中に含まれるの水素の濃度を 2 X 1 021atoms/cm3以下、 好 ましくは 1 X 1 021atoms/cm3以下、 より好ましくは 0. 5 x 1 021atoms/cm3 以下とすることができる。 以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した が、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。
一般に、 D R A Mやフラッシュメモリなどのメモリ L S Iは、 一つのチップ内 にメモリマットと周辺回路とを含んでいる。 このうち、 メモリマットは、 記憶容 量の大規模化を実現するために、 メモリセルを構成する M I S F E T同士が極め て密に配置されるが、 周辺回路はメモリマツトに比べて M I S F E T同士が疎に 配置される。 そのため、 ウェハ上に M I S F E Tのゲート電極を形成した場合、 ウェハ上に区画された複数のチップ領域のそれぞれには、 ゲー卜電極のパターン 密度が疎な領域 （周辺回路） と密な領域 （メモリマット） とが生じる結果、 ゲー ト電極を覆う窒化シリコン膜の膜厚が周辺回路とメモリマツ卜で異なる現象が発 生する。
上記のような問題 （膜厚の不均一） が生じると、 窒化シリコン膜をドライエツ チングすることによって、 メモリマツ卜のゲート電極の側壁および周辺回路のゲ 一卜電極の側壁にサイドウオールスぺーサを形成したり、 ゲート電極や素子分離 領域に対して自己整合でコンタクトホールを形成したりする際、 周辺回路に堆積 された厚い窒化シリコン膜を完全にエッチングした場合、 メモリマツ卜に堆積さ れた薄い窒化シリコン膜だけでなく、 その下地 （ゲート酸化膜や基板） の表面ま でもが削られてしまうため、 メモリセルを構成する M I S F E Tの特性が劣化し てしまう。
前記実施の形態 1の C V D装置 1 0 0または実施の形態 2の C V D装置 2 0 0 は、 あらかじめチャンバの外部でソースガスをほぼ完全に分解してからウェハの 表面に供給するので、 ゲー卜電極のパターン密度が疎な領域と密な領域とが存在 する場合でも、 ゲート電極パターンの疎密に依存しない均一な膜厚の窒化シリコ ン膜を形成することができる。 産業上の利用可能性
本願によって開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば、 以下の通りである。 本願発明の一態様によれば、 トランジスタに熱負荷を与えることなく、 水素含 有量の少ない窒化シリコン膜を形成することができるので、 デバイスの N B T I 寿命を向上させることができる。
本願発明の他の態様によれば、 トランジスタにプラズマダメージを与えること なく、 水素含有量の少ない窒化シリコン膜を形成することができるので、 デバイ スの N B T I寿命を向上させることができる。

Claims

請 求 の 範 囲
1. 半導体基板の主面上に形成された M I S FETと、 前記 M I S FETのゲー 卜電極の少なくとも一部を覆う、 第 1窒化シリコン膜を主成分とする第 1絶縁膜 を有し、 前記第 1窒化シリコン膜に含まれる水素の濃度が 2 X 1021atoms/cm3 以下であることを特徴とする半導体集積回路装置。
2. 前記第 1窒化シリコン膜に含まれる水素の濃度が 1 x 1021 atoms/cm3以下 であることを特徴とする請求項 1記載の半導体集積回路装置。
3. 前記第 1窒化シリコン膜に含まれる水素の濃度が 0. 5 X 1021atoms/Gm3 以下であることを特徴とする請求項 2記載の半導体集積回路装置。
4. 前記水素は、 前記第 1窒化シリコン膜に含まれる S i一 H結合の解離によつ て生じたものであることを特徴とする請求項 1記載の半導体集積回路装置。
5. 前記第 1窒化シリコン膜は、 シラン系ガスと、 アンモニアまたは窒素ガスと を含むソースガスを用いた CVD法によって堆積されたものであることを特徴と する請求項 1記載の半導体集積回路装置。
6. 前記シラン系ガスは、 モノシラン （S i H4) またはジクロルシラン （S i H2C I 2) であることを特徴とする請求項 5記載の半導体集積回路装置。
7. 前記第 1窒化シリコン膜は、 前記ゲート電極の上面を覆うキャップ絶縁膜、 または前記ゲート電極に対して自己整合的にコンタクトホールを形成する際に使 用されるエッチングストツバ膜であることを特徴とする請求項 1記載の半導体集 積回路装置。
8. 前記第 1窒化シリコン膜は、 前記ゲート電極の側壁を覆う側壁絶縁膜である ことを特徴とする請求項 1記載の半導体集積回路装置。
9. 前記 M I S FETが形成された前記半導体基板の主面の最上層に、 第 2窒化 シリコン膜を主成分とする第 2絶縁膜をさらに有し、 前記第 2窒化シリコン膜に 含まれる水素の濃度が 2 X 1021atoms/cm3よりも高いことを特徴とする請求項 1記載の半導体集積回路装置。
10. 前記第 2窒化シリコン膜は、 シラン系ガスと、 アンモニアまたは窒素ガス とを含むソースガスを用いたプラズマ C V D法によって堆積されたものであるこ とを特徴とする請求項 9記載の半導体集積回路装置。
1 1. 以下の工程を含む半導体集積回路装置の製造方法：
(a) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを加熱処理部に導入し、 前記ソースガスを前記第 1およ び第 2のガスの熱分解温度以上の温度で加熱処理する工程、
(b) 前記加熱処理部で生成した前記第 1および第 2のガスの分解生成物を含ん だガスを成膜処理部に供給し、 前記ソースガスの熱分解温度よリも低い温度に保 たれた半導体ウェハの主面上に、 窒化シリコン膜を主成分とする第 1絶縁膜を堆 積する工程。
1 2. 前記窒化シリコン膜に含まれる水素の濃度は、 2 X 1 021atoms/cm3以下 であることを特徴とする請求項 1 1記載の半導体集積回路装置の製造方法。
1 3. 前記窒化シリコン膜に含まれる水素の濃度は、 1 X 1 021atoms/cm3以下 であることを特徴とする請求項 1 2記載の半導体集積回路装置の製造方法。
14. 前記窒化シリコン膜に含まれる水素の濃度は、 0. 5 X 1 021atoms/cm3 以下であることを特徴とする請求項 1 3記載の半導体集積回路装置の製造方法。
1 5. 前記成膜処理部は、 前記半導体ウェハを、 前記成膜処理部の内壁よりも高 温に加熱するコールドウォール構造を備えていることを特徴とする請求項 1 1記 載の半導体集積回路装置の製造方法。
1 6. 前記成膜処理部は、 前記半導体ウェハを枚葉方式で処理する枚葉処理構造 を備えていることを特徴とする請求項 1 1記載の半導体集積回路装置の製造方法。
1 7. 前記第 1のガスは、 モノシラン （S i H4) またはジクロルシラン （S i H2C I 2) を含み、 前記第 2のガスは、 アンモニア （NH3) または窒素を含むこ とを特徴とする請求項 1 1記載の半導体集積回路装置の製造方法。
1 8. 前記第 1および第 2のガスは、 分子中に水素を含まないことを特徴とする 請求項 1 1記載の半導体集積回路装置の製造方法。
1 9. 前記加熱処理部内で前記ソースガスを加熱処理する温度は、 600°C以上 であることを特徴とする請求項 1 1記載の半導体集積回路装置の製造方法。
20. 前記加熱処理部内で前記ソースガスを加熱処理する温度は、 700°C以上 であることを特徴とする請求項 1 9記載の半導体集積回路装置の製造方法。
21. 前記加熱処理部内で前記ソースガスを加熱処理する温度は、 800°C以上 であることを特徴とする請求項 1 9記載の半導体集積回路装置の製造方法。 。
22. 前記第 1絶縁膜を堆積する際のウェハ温度は、 750°C以下であることを 特徴とする請求項 21記載の半導体集積回路装置の製造方法。
23. 前記第 1絶縁膜を堆積する際のウェハ温度は、 400°C以上であることを 特徴とする請求項 22記載の半導体集積回路装置の製造方法。
24. 前記成膜処理部に供給される前記ガスの圧力は、 0. 01 3 kPa以上、 98. 8 kPa以下の範囲であることを特徴とする請求項 1 1記載の半導体集積 回路装置の製造方法。
25. 前記成膜処理部に供給される前記ガスの圧力は、 約 45. 5 k P aである ことを特徴とする請求項 24記載の半導体集積回路装置の製造方法。
26. 以下の工程を含む半導体集積回路装置の製造方法：
(a) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスをプラズマ処理部に導入し、 前記ソースガスをプラズマ 処理する工程、
(b) 前記プラズマ処理部で生成した前記第 1および第 2のガスの分解生成物を 含んだガスを成膜処理部に供給し、 半導体ウェハの主面上に第 1窒化シリコン膜 を主成分とする第 1絶縁膜を堆積する工程。
27. 前記第 1窒化シリコン膜に含まれる水素の濃度は、 2 X 1 021atoms/cm3 以下であることを特徴とする請求項 26記載の半導体集積回路装置の製造方法。
28. 前記第 1窒化シリコン膜に含まれる水素の濃度は、 1 X 1 021atoms/cm3 以下であることを特徴とする請求項 27記載の半導体集積回路装置の製造方法。
29.前記第 1窒化シリコン膜に含まれる水素の濃度は、 0. 5 X 1 021atoms/cm 3以下であることを特徴とする請求項 28記載の半導体集積回路装置の製造方法。
30. 前記成膜処理部は、 前記半導体ウェハを、 前記成膜処理部の内壁よりも高 温に加熱するコールドウォール構造を備えていることを特徴とする請求項 26記 載の半導体集積回路装置の製造方法。
31. 前記第 1のガスは、 モノシラン （S i H4) またはジクロルシラン （S i H2C I 2) を含み、 前記第 2のガスは、 アンモニア （NH3) または窒素を含むこ とを特徴とする請求項 26記載の半導体集積回路装置の製造方法。
32. 前記第 1および第 2のガスは、 分子中に水素を含まないことを特徴とする 請求項 26記載の半導体集積回路装置の製造方法。
33. 前記第 1絶縁膜を堆積する際のウェハ温度は、 750°C以下であることを 特徴とする請求項 26記載の半導体集積回路装置の製造方法。
34. 前記第 1絶縁膜を堆積する際のウェハ温度は、 400°C以上であることを 特徴とする請求項 33記載の半導体集積回路装置の製造方法。
35. 前記成膜処理部に供給される前記ガスの圧力は、 0. 01 3 k P a以上、 1. 3 k Pa以下の範囲であることを特徴とする請求項 26記載の半導体集積回 路装置の製造方法。
36. 前記成膜処理部に供給される前記ガスの圧力は、 約 0. 2 k Paであるこ とを特徴とする請求項 35記載の半導体集積回路装置の製造方法。
37. 以下の工程を含む半導体集積回路装置の製造方法：
(a) 半導体ウェハの主面上に第 1導電膜を形成する工程、
(b) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを CVD装置の加熱処理部に導入し、 前記ソースガスを 前記第 1および第 2のガスの熱分解温度以上の温度で加熱処理する工程、
(c) 前記加熱処理部で生成した前記第 1および第 2のガスの分解生成物を含ん だガスを前記 CV D装置の成膜処理部に供給し、 前記ソースガスの熱分解温度よ リも低温に保たれた前記半導体ウェハの前記第 1導電膜上に、 窒化シリコン膜を 主成分とする第 1絶縁膜を堆積する工程、
( d ) 前記第 1絶縁膜および前記第 1導電膜をバタ一二ングすることによって、 前記第 1導電膜からなリ、 その上面が前記第 1絶縁膜で覆われたゲ一ト電極を形 成する工程。
38. 前記窒化シリコン膜に含まれる水素の濃度は、 2 x 1 021 atoms/cm3以下 であることを特徴とする請求項 37記載の半導体集積回路装置の製造方法。
39. 以下の工程を含む半導体集積回路装置の製造方法：
(a) 半導体ウェハの主面上に第 1導電膜を形成する工程、
(b) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを C V D装置のプラズマ処理部に導入し、 前記ソースガ スをプラズマ処理する工程、
( c ) 前記プラズマ処理部で生成した前記第 1および第 2のガスの分解生成物を 含んだガスを前記 C V D装置の成膜処理部に供給し、 前記半導体ウェハの前記第 1導電膜上に、 窒化シリコン膜を主成分とする第 1絶縁膜を堆積する工程、
( d ) 前記第 1絶縁膜および前記第 1導電膜をパターニングすることによって、 前記第 1導電膜からなリ、 その上面が前記第 1絶縁膜で覆われたゲー卜電極を形 成する工程。
4 0. 前記窒化シリコン膜に含まれる水素の濃度は、 2 X 1 0 2 1 atoms/cm3以下 であることを特徴とする請求項 3 9記載の半導体集積回路装置の製造方法。
4 1 . 以下の工程を含む半導体集積回路装置の製造方法：
( a ) 半導体ウェハの主面上に複数のゲート電極を形成する工程、
( b ) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを C V D装置の加熱処理部に導入し、 前記ソースガスを 前記第 1および第 2のガスの熱分解温度以上の温度で加熱処理する工程、
( c ) 前記加熱処理部で生成した前記第 1および第 2のガスの分解生成物を含ん だガスを前記 C V D装置の成膜処理部に供給し、 前記ソースガスの熱分解温度よ リも低温に保たれた前記半導体ウェハ上に窒化シリコン膜を主成分とする第 1絶 縁膜を堆積することにより、 前記複数のゲート電極の上面および側壁を前記第 1 絶縁膜で覆う工程。
4 2. 前記窒化シリコン膜に含まれる水素の濃度は、 2 X 1 0 2 1 atoms/cm3以下 であることを特徴とする請求項 4 1記載の半導体集積回路装置の製造方法。
4 3. 前記複数のゲート電極の一部は、 ホウ素がドープされた多結晶シリコン膜 を含むことを特徴とする請求項 4 1記載の半導体集積回路装置の製造方法。
4 4. 以下の工程を含む半導体集積回路装置の製造方法：
( a ) 半導体ウェハの主面上に複数のゲー卜電極を形成する工程、
( b ) 分子中にシリコンを有する第 1のガスと、 分子中に窒素を有する第 2のガ スとを含んだソースガスを C V D装置のプラズマ処理部に導入し、 前記ソースガ スをプラズマ処理する工程、 ( c ) 前記プラズマ処理部で生成した前記第 1および第 2のガスの分解生成物を 含んだガスを前記 C V D装置の成膜処理部に供給し、 前記半導体ウェハ上に窒化 シリコン膜を主成分とする第 1絶縁膜を堆積することにより、 前記複数のゲー卜 電極の上面および側壁を前記第 1絶縁膜で覆う工程。
4 5. 前記窒化シリコン膜に含まれる水素の濃度は、 2 X 1 0 2 1 atoms/cm3以下 であることを特徴とする請求項 4 4記載の半導体集積回路装置の製造方法。
4 6. 前記成膜処理部は、 前記半導体ウェハを、 前記成膜処理部の内壁よりも高 温に加熱するコールドウォール構造を備えていることを特徴とする請求項 4 4記 載の半導体集積回路装置の製造方法。
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