WO2003001596A1 - Electronic device and method for manufacturing the same - Google Patents

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WO2003001596A1
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electronic component
manufacturing
electrode pads
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PCT/JP2002/002187
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Kazuyuki Taguchi
Norihiko Sugita
Hideki Tanaka
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Renesas Technology Corp.
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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Description

明 細 書 電子装置及びその製造方法 技術分野
本発明は、 電子装置及びその製造技術に関し、 特に、 フ リ ップチップ 実装技術を採用する電子装置に適用して有効な技術に関するものである 背景技術
電子装置として、 例えば、 MCM (Multi Chip Module) と呼称さ れる電子装置が知られている。 MCMは、 集積回路が内蔵された複数の 半導体チップを配線パターンが形成された配線基板に実装し、 一つのま とまった機能を構築している。 この MCMにおいては、 データ転送速度 の高速化や小型化を図るため、 フ リ ップチップ実装技術を採用する動き が活発になっている。 フ リ ップチップ実装技術とは、 一主面に突起状電 極が配置された半導体チップ （フ リ ップチップ） を配線基板に実装する 技術である。
フ リ ップチップ実装技術においては、 種々な実装方式が提案され、 実 用化されている。 その中で代表的な実装方式として、例えば、 C CB ( C ontrolled Collapse Bonding) 実装と呼称される方式や、 AC F (A nisotropic Conductive Film) 実装と呼称される方式が実用化されて いる。
C CB実装方式は、 一主面に突起状電極として例えば鉛 （P b) —錫 ( S n) 組成の金属材からなる半田バンプを有する半導体チップを使用 し、 半田バンプを溶融することによって配線基板に半導体チップを実装 する方式である。 C C B実装方式については、 例えば、 工業調査会発行 の電子材料 [ 1 9 9 6年、 4月号、 第 1 4頁乃至第 1 9頁] に記載され ている。
C C B実装方式のように半田バンプを溶融して配線基板に実装される 電子部品としては、 半導体チップ （半田バンプ接続用半導体チップ） の 他に、例えば半導体チヅプをパッケージングした B G A ( B al l G rid A rray) 型、 C S P ( C hip S ize P ackage、 又は C hip S cale P ackage ) 型等の半導体装置がある。 この種の半導体装置は、 ィン夕一ポーザと呼 ばれる配線基板の一主面側に半導体チップを搭載し、 この配線基板の一 主面と対向する他の主面 （裏面） 側に突起状電極として半田バンプを配 置した構成となっている。
また、 C S P型半導体装置においては、 ウェハ . プロセス （前工程） とパッケージ · プロセス (後工程） とを一体化した製造技術によって製 造される新しいパッケージ構造の C S P型半導体装置 （ウェハ · レペル C S P型半導体装置） も製品化されている。 このウェハ · レベル C S P 型半導体装置は、 パッケージの平面サイズが半導体チップの平面サイズ とほぼ同一となるため、 半導体ウェハから分割された半導体チップ毎に パッケージ .プロセスを施して製造される c S P型半導体装置（チップ · レベル C S P型半導体装置） に比べて、 小型化及び低コス ト化を図るこ とができる。
ウェハ · レベル C S P型半導体装置は、 主に、 半導体チップ層と、 こ の半導体チップ層の一主面上に形成された再配線層 （パッ ド再配置層） と、 この再配線層上に突起状電極として配置された半田バンプとを有す る構成となっている。 半導体チップ層は、 主に、 半導体基板と、 この半 導体基板の一主面上において絶縁層、 配線層の夫々を複数段積み重ねた 多層配線層と、 この多層配線層を覆うようにして形成された表面保護膜 とを有する構成になっている。 多層配線層のうちの最上層の配線層には 電極パヅ ドが形成され、 表面保護膜には電極パッ ドを露出するボンディ ング開口が形成されている。 再配線層は、 半導体チップ層の電極パッ ド に対して配列ピッチが広い電極パッ ドを形成するための層である。 再配 線層の電極パッ ドは、 対応する半導体チップ層の電極パッ ドと電気的に 接続され、 ウェハ · レベル C S P型半導体装置が実装される配線基板の 領域に配置された接続部と同一の配列ピツチで配置される。 半田バンプ は、 再配線層の電極パッ ド上に配置され、 電気的にかつ機械的に接続さ れている。 ウェハ ' レベル C S P型半導体装置については、 例えば、 日 経 B P社発行の日絰マイクロデバイス [ 1 9 9 8年 8月号、 第 4 4頁乃 至第 7 1頁] に記載されている。
なお、 本明細書においては、 ウェハ · レベル C S P型半導体装置も半 導体チップの一種として定義する。
A C F実装方式は、 一主面に突起状電極として例えば金 （A u ) から なるス夕ッ ドバンプを有する半導体チップを使用し、 配線基板と半導体 チップとの間に接着用樹脂として異方導電性樹脂フィルム （A C F ) を 介在させた状態で加熱しながら半導体チップを圧着することによって配 線基板に半導体チップを実装する方式である。 異方導電性樹脂フイ ルム とは、 多数の導電性粒子が分散して混入された絶縁性樹脂をシー ト状に 加工したものであり、 絶縁性樹脂としては例えばエポキシ系の熱硬化型 樹脂が用いられている。 A uからなるスタ ッ ドバンプは、 A uワイヤの 先端を溶融してボールを形成し、 その後、 超音波振動を与えながら半導 体チップのー主面に配置された電極パッ ドにボールを熱圧着し、その後、 A uワイヤからボールの部分を切断することによって形成される。 A C F実装方式については、 例えば、 特開平 4 - 3 4 5 0 4 1号公報、 並び に特開平 5 — 1 7 5 2 8 0号公報に記載されている。
A C F実装方式のように半導体チップ （スタ ツ ドバンプ接続用半導体 チヅプ） を熱圧着して実装する実装方式としては、 AC F実装方式の他 に、 接着用樹脂として導電性粒子が混入されていない絶縁性樹脂フィル ム （N C F ： Non Conductive Film) を用いる N C F実装方式や、 ぺ —ス ト状の異方導電性樹脂（ A C P： Anisotropic Conductive P este ) を用いる ACP実装方式等がある。 発明の開示
ところで、 フ リ ヅプチヅプ実装技術を採用する M CMにおいても低コ ス ト化が要求されている。 MCMの低コス ト化を図るためには、 専用の 半導体チップの開発を避けて、 既存の半導体チップを出来るだけ使用す ることが有効である。
既存の半導体チップを出来るだけ使用するためには、 バンプの種類が 異なる半導体チップを混載する必要がある。 しかしながら、 従来の MC Mにおいては同種の半導体チップを用いて製造する場合が一般的であつ たため、 バンプの種類が異なる半導体チップを同一の配線基板に混載し て M CMを製造するプロセスが確立されていなかった。
そこで、本発明者は、バンプの種類が異なる二種類の半導体チップ（半 田バンプ接続用半導体チップ， スタッ ドバンプ接続用半導体チップ） を 同一の配線基板に混載する M CMについて検討した結果、 以下の問題点 を見出した。
( 1 ) 半田バンプ接続用半導体チップの実装はリ フロー法に基づいて半 田バンプを溶融することによって実装されるため、 半田バンプ接続用半 導体チップを実装する前に A C F実装方式でス夕ッ ドバンプ接続用半導 体チップを実装した場合、 半田バンプ接続用半導体チップの実装時にお ける熱が異方導電性樹脂に加わってしまう。 異方導電性樹脂は、 ェポキ シ系の熱硬化型絶縁性樹脂を主材料と しているため、 熱硬化した後に高 温の熱が加わると、 樹脂内の結合が破壊され、 亀裂が発生し易くなる。 本発明者の検討によれば、 樹脂の硬化温度よ り も高い熱が加わることに よって亀裂の発生が顕著に現れた。
配線基板の接続部とス夕ッ ドバンプとの接続は、 配線基板とス夕 ッ ド バンプ接続用半導体チップとの間に介在された異方導電性樹脂の熱収縮 力 （加熱状態から常温状態に戻った時に生じる収縮力） や熱硬化収縮力 (熱硬化型樹脂の硬化時に生じる収縮力）等によって保たれているため、 異方導電性樹脂に亀裂が発生すると、 収縮力が低下し、 接続不良の要因 となり、 M C Mの信頼性が低下する。 従って、 半田バンプ接続用半導体 チップと A C F実装方式によって実装されるス夕ッ ドバンプ接続用半導 体チップとを混載する場合は、 異方導電性樹脂に硬化温度以上の熱を極 力与えない工夫が必要である。
( 2 ) ス夕ヅ ドバンプ接続用半導体チヅプを実装する方法としては、 A C F実装方式のように接着用樹脂を用いて行う方式の他に、迎え半田（接 合材） を用いて行う方法がある。 この場合、 半田バンプ接続用半導体チ ップと共に一括して実装することによ り、 実装工程の簡略化を図ること ができる。 しかしながら、 半田バンプ接続用半導体チップ及びス夕ヅ ド バンプ接続用半導体チップを一括して実装する場合、 M C Mの歩留ま り が低くなつてしまう。 その理由を以下に示す。
スタッ ドバンプ接続用半導体チップは、 再配線層を持たないため、 バ ンプが接続される電極パッ ドの配列ピッチが半田バンプ接続用半導体チ ヅプの電極パッ ドより も狭く なつている。 チヅプの電極パヅ ドの平面サ ィズは電極パッ ドの'配列ピッチに律則されるため、 電極パッ ドの配列ピ ツチが狭くなるに従って小さ くなる。 また、 バンプの大きさは電極パ ヅ ドの平面サイズに律則されるため、 電極パッ ドの平面サイズが小さ くな るに従って小さ くなる。 即ち、 電極パッ ドの配列ピッチが狭いス夕 ッ ド バンプ接続用半導体チヅプにおいてはス夕 ヅ ドバンプも小さいため、 搭 載時の位置ずれによる接続不良が発生し易い。
また、 スタッ ドバンプは例えば金やアルミニウムなど、 P b— S n系 半田、 若しくはその他の半田と比較して融点の高い金属で形成されてい る。 従って、 半導体チップを配線基板に実装する際にス夕ッ ドバンプを 溶融させることができない。 これは、 金やアルミニウムなどの融点の高 い金属が溶融するほどの熱処理を半導体チップに加えると、 熱処理前と 熱処理後で半導体チップの電気特性が大きく変動し、 望んだ特性が得ら れないという問題を生じるからである。 従って、 金やアルミニウムのス 夕ッ ドバンプを有する半導体チップを迎え半田 （接合材） を用いて実装 する場合には、 迎え半田のみを溶融させて実装することとなる。 前記の ような方法で実装する場合には、 半田バンプを溶融して実装する C C B 法に比較して、 溶融した半田が持つ表面張力によって得られる位置補正 力が弱くなる。
このよう に、 ス夕 ヅ ドバンプを有する半導体チヅプ (スタ ヅ ド Λンプ 接続用半導体チップ） は、 小さなパッ ド上に形成するために、 スタ ッ ド バンプの直径を小さ く していること、 及び迎え半田のみを溶融させて実 装することで強い補正力を得られないことなどによって、 実装時の位置 ずれによる接続不良が発生し易いという問題をもつ。
本発明の目的は、 電子装置の信頼性の向上を図ることが可能な技術を 提供することにある。
本発明の他の目的は、 電子装置の製造歩留ま りの向上を図ることが可 能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述 及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記のとおりである。
( 1 ) 電子装置の製造方法において、
一主面に互いに異なる第 1領域及び第 2領域を有する配線基板と、 一 主面に複数の第 1突起状電極を有する第 1電子部品と、 一主面に前記第 1突起状電極よりも融点が高い複数の第 2突起状電極を有する第 2電子 部品とを準備する工程と、
前記複数の第 1突起状電極を溶融することによって前記配線基板の一 主面の第 1領域に前記第 1電子部品を実装する工程と、
前記配線基板の一主面の第 2領域と前記第 2電子部品の一主面との間 に接着用樹脂を介在した状態で加熱しながら前記第 2電子部品を圧着す ることによって前記配線基板の一主面の第 2領域に前記第 2電子部品を 実装する工程とを有し、
前記第 2電子部品を実装する工程は、 前記第 1電子部品を実装するェ 程の後に実施する。
前記接着用樹脂は熱硬化型絶縁性樹脂であり、 前記複数の第 1突起状 電極は半田バンプであり、 前記複数の第 2突起状電極はス夕ッ ドバンプ である。
前記複数の第 2突起状電極の配列ピツチは、 前記複数の第 1突起状電 極の配列ピッチよ り も小さい。
前記第 1及び第 2電子部品は、回路が内蔵された半導体チップである。 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよ り も上層に形成さ れ、 かつ前記複数の第 1電極パッ ドに夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドより も広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一生面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップである。
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、 前記第 2電子部品は、 回路が内蔵された半導 体チヅプである。
( 2 ) 電子装置において、 '
互いに異なる第 1領域及び第 2領域を有する配線基板と、
前記第 1領域に複数の第 1突起状電極を介在して実装された第 1電子 口 |5 D口と、
前記第 2領域に前記第 1突起状電極よりも融点が高い複数の第 2突起 状電極を介在して実装された第 2電子部品とを有する。
前記第 1突起状電極は半田バンプであり、 前記第 2突起状電極はス夕 ッ ドバンプである。
前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さい。
前記第 1及び第 2電子部品は、回路が内蔵された半導体チップである。 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドより も上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドより も広い配列ビッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ 、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップである。
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、 前記第 2電子部品は、 回路が内蔵された半導 体チップである。
( 3 ) 電子装置の製造方法において、
- 一主面に互いに異なる第 1領域及び第 2領域を有し、 前記第 1領域に 複数の第 1接続部が配置され、 前記第 2領域に複数の第 2接続部が配置 された配線基板と、 一主面に複数の第 1突起状電極を有する第 1電子部 品と、 一主面に前記第 1突起状電極よりも融点が高い複数の第 2突起状 電極を有する第 2電子部品とを準備する （ a ) 工程と、
前記第 1突起状電極よりも融点が高く、 かつ前記第 2突起状電極より も融点が低い接合材を溶融して前記複数の第 2接続部と前記複数の第 2 突起状電極とを夫々電気的に接続する （ b ) 工程と、
前記複数の第 1突起状電極を溶融して前記複数の第 1接続部と前記複 数の第 1突起状電極とを夫々電気的に接続する （ c ) 工程とを有し、 前記 （ b ) 工程は、 前記 （ c ) 工程の前に実施する。
前記複数の第 1突起状電極は半田バンプであり、 前記複数の第 2突起 状電極はス夕ッ ドバンプである。
前記複数の第 2突起状電極の配列ピツチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さい。
前記第 1及び第 2電子部品は、回路が内蔵された半導体チップである。 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドより も広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップである。
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、 前記第 2電子部品は、 回路が内蔵された半導 体チップである。
( 4 ) 電子装置において、
互いに異なる第 1領域及び第 2領域を有し、 前記第 1領域に複数の第 1接続部が配置され、 前記第 2領域に複数の第 2接続部が配置された配 線基板と、
一主面に複数の第 1突起状電極を有する第 1電子部品と、
一主面に前記第 1突起状電極よりも融点が高い複数の第 2突起状電極 を有する第 2電子部品とを有し、
前記複数の第 1突起状電極は、前記複数の第 1接続部に夫々接続され、 前記複数の第 2突起状電極は、前記第 1突起状電極よりも融点が高く、 前記第 2突起状電極よりも融点が低い接合材を介在して前記複数の第 2 接続部に夫々接続されている。 図面の簡単な説明
第 1図は、 本発明の実施形態 1である MCMの平面図である。
第 2図は、 第 1図に示す MCMの底面図である。
第 3図は、 第 1図に示す MCMの要部断面図 （（a) は第 1図の A— A 線に沿う断面図， （b) は第 1図の B— B線に沿う断面図） である。 第 4図は、 第 3図 （a) の一部を拡大した断面図である。
第 5図は、 第 3図 （b) の一部を拡大した断面図である。
第 6図は、 第 1図に示す半導体チップ （ス夕ッ ドバンプ接続用半導体 チップ） の平面図である。
第 7図は、 第 1図に示す半導体チップ （半田バンプ接続用半導体チッ プ） の平面図である。
第 8図は、 第 7図に示す半導体チップの要部断面図である。
第 9図は、 第 1図に示す MCMの製造に用いられる複数個取りの配線 基板の平面図である。
第 1 0図は、 第 1図に示す MCMの製造を説明するための要部断面図 ((a) は第 1図の A— A線に沿う位置での断面図， （b) は第 1図の B 一 B線に沿う位置での断面図） である。
第 1 1図は、 第 1図に示す MCMの製造を説明するための要部断面図 (( a) は、 第 1図の A— A線に沿う位置での断面図， （b) は第 1図の B— ] 3線に沿う位置での断面図） である。
第 1 2図は、 第 1図に示す MCMの製造を説明するための要部断面図 (( a) は第 1図の A— A線に沿う位置での断面図， （b) は第 1図の B 一； B線に沿う位置での断面図） である。
第 1 3図は、 第 1図に示す M CMの製造を説明するための要部断面図 ((a) は第 1図の A— A線に沿う位置での断面図， （b) は第 1図の B 一 B線に沿う位置での断面図） である。
第 1 4図は、 第 1図に示す M CMの製造を説明するための要部断面図 (( a) は第 1図の A— A線に沿う位置での断面図， （b) は第 1図の B 一 B線に沿う位置での断面図） である。
第 1 5図は、 本発明の実施形態 2である MCMの要部断面図である。 第 1 6図は、 本発明の実施形態 3である MCMの平面図である。
第 1 7図は、 第 1 6図に示す MCMの要部断面図 （（a) は第 1 6図の C一 C線に沿う断面図， （ b )は第 1 6図の D—D線に沿う断面図）であ る。
第 1 8図は、 第 1 6図に示す M C Mの製造を説明するための要部断面 図 （（a) は第 1 6図の C一 C線に沿う位置での断面図， （ b ) は第 1 6 図の D— D線に沿う位置での断面図） である。
第 1 9図は、 第 1 6図に示す M C Mの製造を説明するための要部断面 図 （（ a) は第 1 6図の C— C線に沿う位置での断面図， （ b ) は第 1 6 図の D— D線に沿う位置での断面図） である。
第 2 0図は、 第 1 6図に示す M CMの製造を説明するための要部断面 図 （（ a) は第 1 6図の C— C線に沿う位置での断面図， （ b ) は第 1 6 図の D— D線に沿う位置での断面図） である。
第 2 1図は、 第 1 6図に示す M C Mの製造を説明するための要部断面 図 （（ a) は第 1 6図の C一 C線に沿う位置での断面図， （ b ) は第 1 6 図の D— D線に沿う位置での断面図） である。
第 2 2図は、 第 1 6図に示す M CMの製造を説明するための要部断面 図 （（ a) は第 1 6図の C— C線に沿う位置での断面図， （b) は第 1 6 図の D— D線に沿う位置での断面図） である。
第 2 3図は、 第 1 6図に示す M CMの製造を説明するための要部断面 図 （（ a) は第 1 6図の C一 C線に沿う位置での断面図， （b) は第 1 6 図の D—D線に沿う位置での断面図） である。
第 2 4図は、 本発明の実施形態 4である M C Mの製造を説明するため の要部断面図（（ a )は第 1 6図の C一 C線と同一の位置における断面図， ( b ) は第 1 6図の D— D線と同一の位置における断面図） である。 第 2 5図は、 本発明の実施形態 4である M C Mの製造を説明するため の要部断面図（（ a )は第 1 6図の C— C線と同一の位置における断面図， ( b ) は第 1 6図の D— D線と同一の位置における断面図） である。 第 2 6図は、 本発明の実施形態 5 .である M C Mの製造を説明するため の要部断面図（（ a )は第 1 6図の C— C線と同一の位置における断面図， ( b ) は第 1 6図の D— D線と同一の位置における断面図） である。 第 2 7図は、 本発明の実施形態 5である M C Mの製造を説明するため の要部断面図（（ a )は第 1 6図の C— C線と同一の位置における断面図， ( b ) は第 1 6図の！）一 D線と同一の位置における断面図） である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態を詳細に説明する。 なお、 発明の実施の形態を説明するための全図において、 同一機能を有するも のは同一符号を付け、 その繰り返しの説明は省略する。 また、 一部の断 面図においては、 図面を見易くするため、 断面を現すハッチングを一部 省略している。
(実施形態 1 )
第 1図は、 本発明の実施形態 1である M C M (電子装置） の平面図で あり、
第 2図は、 第 1図に示す M C Mの底面図であり、
第 3図は、 第 1図に示す M C Mの要部断面図 （（ a ) は第 1図の A— A 線に沿う断面図， ( b ) は第 1図の B— B線に沿う断面図） であり、 第 4図は、 第 3図 （ a) の一部を拡大した断面図であり、 第 5図は、 第 3図 （ b ) の一部を拡大した断面図であり、
第 6図は、 第 1図に示す半導体チップ （スタツ ドバンプ接続用半導体 チップ） の平面図であり、
第 7図は、 第 1図に示す半導体チップ （半田バンプ接続用半導体チッ プ） の平面図であり、
第 8図は、 第 7図に示す半導体チップ （半田バンプ接続用半導体チッ プ） の要部断面図である。
第 1図乃至第 3図に示すように、 本実施形態の M CM— 1 Aは、 配線 基板 2の一主面 2 X側に電子部品として一つの半導体チップ （スタヅ ド バンプ接続用半導体チップ） 3及び二つの半導体チップ （半田バンプ接 続用半導体チップ） 4を搭載し、 配線基板 2の一主面 2 Xと対向する他 の主面 （裏面） 2 Y側に外部接続用端子として複数の半田バンプ 1 1を 配置した構成となっている。半導体チップ 3は例えば制御回路を内蔵し、 半導体チップ 4は記憶回路として例えば 6 4メガビヅ トの S D R AM ( S yncnronous D ynamic R andom Access M emory) を内蔵している。 配線基板 2は、 主に、 リジッ ト基板 （コア基板） 2 0 と、 このリジッ ト基板 2 0の互いに向かい合う両面上にビルドァップ法によつて形成さ れた柔軟層 2 1， 2 1 Bと、 この柔軟層 2 1， 2 1 Bを覆うようにして 形成された保護膜 2 4 , 2 6 とを有する構成になっている。 リジヅ ト基 板 2 0及び柔軟層 2 1 , 2 1 Bは、 詳細に図示していないが、 例えば多 層配線構造になっている。 リジッ ト基板 2 0の各絶縁層は、 例えばガラ ス繊維にエポキシ系若しくはポリイ ミ ド系の樹脂を含浸させた高弹性樹 脂基板で形成され、 柔軟層 2 1， 2 1 Bの各絶縁層は、 例えばエポキシ 系の低弾性樹脂で形成され、 リジッ ト基板 2 0及び柔軟層 2 1 , 2 1 B の各配線層は例えば銅 （ C u) からなる金属膜で形成されている。 保護 膜 2 4及び 2 6は、 例えばポリイ ミ ド系の樹脂で形成されている。 保護 膜 2 4は、 主に柔軟層 2 1の最上層の配線層に形成された配線を保護す る目的で形成され、 半導体チップ 3に対しては実装時における接着用樹 脂との接着力の確保を担い、 半導体チップ 4に対しては実装時の半田濡 れ広がりを制御する。 保護膜 2 6は、 主に柔軟層 2 1 Bの最上層の配線 層に形成された配線を保護する目的で形成され、 半田バンプ 1 1に対し てはバンプ形成時の半田濡れ広がりを制御する。
半導体チップ 3及び半導体チップ 4の平面形状は、 方形状で形成され ている。本実施形態において、半導体チヅプ 3は例えば 6 . 8 m m X 6 . 8 m mの正方形で形成され、 半導体チップ 4は例えば 5 . 9 9 x 8 . 7 m mの長方形で形成されている。 また、 本実施形態において、 半導体チ ップ 3及ぴ半導体チップ 4は例えば 0 . 4 m m程度の厚さで形成されて いる。
半導体チップ 3は、 これに限定されないが、 主に、 半導体基板と、 こ の半導体基板の一主面に形成された複数の半導体素子と、 前記半導体基 板の一主面上において絶縁層、 配線層の夫々を複数段積み重ねた多層配 線層と、 この多層配線層を覆うようにして形成された表面保護膜 （最終 保護膜） とを有する構成になっている。 半導体基板は例えば単結晶シリ コンで形成され、 絶縁層は例えば酸化シリコン膜で形成され、 配線層は 例えばアルミニウム （ A 1 ) 又はアルミニウム合金等の金属膜で形成さ れている。 表面保護膜は例えば酸化シリコン又は窒化シリコン等の絶縁 膜及び有機絶縁膜で形成されている。
半導体チップ 3の互いに対向する一主面 3 X及び他の主面 （裏面） の うちの一主面 3 Xには、 複数の電極パッ ド 5が形成されている。 複数の 電極パッ ド 5は、 半導体チップ 3の多層配線層のうちの最上層の配線層 に形成され、 半導体チップ 3の表面保護膜に形成されたボンディ ング開 口によつて露出されている。 複数の電極パヅ ド 5は、 半導体チップ 3の 各辺に沿って配列されている。 複数の電極パッ ド 5の夫々の平面形状は 例えば 7 0 [〃m ] X 7 0 [〃m ]の四角形状で形成されている。 また、 複数の電極パッ ド 5の夫々は例えば 8 5 [〃m ] 程度の配列ピッチで配 置されている。
半導体チップ 3の一主面 3 Xには、 突起状電極として例えば金（ A u ) からなるス夕ヅ ドバンプ Ίが配置されている。 複数のス夕ヅ ドバンプ 7 は半導体チップ 3の一主面 3 Xに配置された複数の電極パッ ド 5上に 夫々配置され、 電気的にかつ機械的に接続されている。 スタッ ドバンプ 7は、 例えば、 A uワイヤを使用し、 熱圧着に超音波振動を併用したボ 一ルボンディ ング法によって形成されている。ボ一ルボンディ ング法は、 A uワイヤの先端部にボールを形成し、 その後、 超音波振動を与えなが らチップの電極パッ ドにボールを熱圧着し、 その後、 ボールの部分から A uワイヤを切断してバンプを形成する方法である。 従って、 電極パヅ ド上に形成されたス夕ッ ドバンプは、 電極パッ ドに対して強固に接続さ れている。
半導体チップ 4は、 第 8図に示すように、 主に、 半導体チップ層 3 8 と、 この半導体チップ層 3 8の一主面上に形成された再配線層 （パヅ ド 再配置層） 3 9 と、 この再配線層 3 9上に配置された複数の半田バンプ 8 とを有する構成になっている。
半導体チップ層 3 8は、 主に、 半導体基板 3 0 と、 この半導体基板 3 0の一主面上において絶縁層、 配線層の夫々を複数段積み重ねた多層配 線層 3 1 と、 この多層配線層 3 1を覆うようにして形成された表面保護 膜 3 3とを有する構成になっている。 半導体基板 3 0は例えば単結晶シ リコンで形成され、 多層配線層 3 1の絶縁層は例えば酸化シリコン膜で 形成され、 多層配線層 3 1の配線層は例えばアルミニウム （A 1 ) 膜又 はアルミニゥム合金膜で形成され、 表面保護膜 3 3は例えば窒化シリコ ン膜で形成されている。
半導体チップ層 3 8の一主面の中央部には、 半導体チップ 4の一主面 4 Xの長辺方向に沿って配列された複数の電極パッ ド 3 2が形成されて おり、 半導体基板 3 0の一主面上に形成された入出力回路用半導体素子 に沿って一列に配列されている。 複数の電極パヅ ド 3 2の夫々は、 多層 配線層 3 1の最上層の配線層に形成されている。 多層配線層 3 1の最上 層の配線層はその上層に形成された表面保護膜 3 3で覆われ、 この表面 保護膜 3 3には電極パ ヅ ド 3 2の表面を露出する開口が形成されている, 複数の電極パヅ ド 3 2の夫々の平面形状は例えば 3 0 [〃 m ] x 3 0 [ / m ] の四角形状で形成されている。 また、 複数の電極パッ ド 3 2の夫々 は例えば 4 0 [〃 m ] 程度の配列ピッチで配置されている。
再配線層 3 9は、主に、表面保護膜 3 3上に形成された絶縁層 3 4 と、 この絶縁層 3 4上を延在する複数の配線 3 5 と、 この複数の配線 3 5を 覆うようにして絶縁層 3 4上に形成された絶縁層 3 6 と、 絶縁層 3 6の 上層に形成された複数の検査用電極パッ ド 3 7及び複数の電極パッ ド 6 とを有する構成になつている。
複数の配線 3 5の夫々の一端側は、 絶縁層 3 4に形成された開口及び 表面保護膜 3 3に形成された開口を通して、 複数の電極パッ ド 3 2に 夫々電気的にかつ機械的に接続されている。 複数の配線 3 5のうち、 ほ ぼ半分の配線 3 5の夫々の他端側は半導体チップ 4の一主面 4 Xの互い に対向する二つの長辺のうちの一方の長辺側に引き出され、 残りの配線 3 5の夫々の他端側は他方の長辺側に引き出されている。
複数の検査用電極パッ ド 3 7の夫々は、 絶縁層 3 6に形成された開口 を通して、 複数の配線 3 5の夫々の一端側に電気的にかつ機械的に接続 されている。 複数の電極パヅ ド 6の夫々は、 絶縁層 3 6に形成された開 口 3 6 aを通して、 複数の配線 3 5の夫々の一端側に電気的にかつ機械 的に接続されている。
複数の電極パッ ド 6の夫々には、 再配線層 3 9上に配置された複数の 半田バンプ 8が電気的にかつ機械的に接続されている。 複数の半田バン プ 8の夫々は、例えば約 2 3 0 °C程度の融点を有する S n— 1 [ w t % ] A g (銀） — 0 . 5 [ w t % ] C u (銅） 組成の金属材 （ P bフリー材） で形成されている。
再配線層 3 9は、 半導体チップ層 3 8の電極パッ ド 3 2に対して配列 ピツチが広い電極パッ ド 6を再配置するための層であり、 再配線層 3 9 の電極パッ ド 6は、 半導体チップ 4が実装される配線基板の接続部の配 列ピッチと同一の配列ピッチで配置される。
複数の電極パッ ド 6の夫々は、 これに限定されないが、 半導体チップ 4の一主面 4 Xの互いに対向する二つの長辺側に夫々の長辺に沿って二 列状態で配置されている。 各列の電極パッ ド 6は例えば 0 . 5 m m程度 の配列ピッチで配置されている。 複数の電極パッ ド 6の夫々の平面形状 は、 例えば直径が 0 . 2 5 m m程度の円形で形成されている。
再配線層 3 9において、 絶縁層 3 4、 絶縁層 3 6の夫々は、 半導体チ ップ 4を配線基板に実装した後、 配線基板との熱膨張差によって発生し た応力が半田バンプ 8に集中するのを緩和するため、 窒化シリコン膜ゃ 酸化シリコン膜に比べて弾性率が低い材料で形成され、 更に表面保護膜 3 3 よりも厚い厚さで形成されている。 本実施形態において、 絶縁層 3 4及び 3 6は例えばポリイ ミ ド系の樹脂で形成されている。
再配線層 3 9を形成する配線 3 5 として、 多層配線層 3 1 よりも低抵 抗、 低容量、 低イ ンピーダンスの配線を形成することで、 電極パッ ドの 配置をより 自由に設定することができる。 このため、 配線 3 5は、 例え ば導電率が高い銅 （ C u ) 膜で形成されており、 また、 多層配線層 3 1 の一部である電極パッ ド 3 2 と比較してより厚い導電体膜で形成するこ とが望ましく、 更に配線 3 5を覆う絶縁膜 3 6は多層配線層 3 1間に形 成される無機層間絶縁膜と比較して誘電率の低い有機絶縁膜を使用する ことが望ましい。 電極パッ ド 6は、 これに限定されないが、 半田バンプ 8を形成する時の濡れ性を確保するため、 例えばクロム （ C r ) 膜、 二 ッケル （N i ) —銅 （ C u ) 組成の合金膜、 金 （A u ) 膜の夫々を順次 積層した積層膜で形成されている。 '
第 3図乃至第 5図に示すように、 配線基板 2の一主面 2 Xには、 詳細 に図示していないが、 複数の配線 2 2及び複数の配線 2 3等が形成され ている。 複数の配線 2 2及び 2 3は、 柔軟層 2 1の最上層の配線層に形 成されている。 複数の配線 2 2の夫々は夫々の一部分からなる接続部 2 2 aを有し、 この夫々の接続部 2 2 aは保護膜 2 4に形成された開口に よって露出されている。 複数の配線 2 2の夫々の接続部 2 2 aは、 半導 体チップ 3の複数の電極パッ ド 5 と対応して配置されている。
複数の配線 2 3の夫々は夫々の一部分からなる接続部 2 3 aを有し、 この夫々の接続部 2 3 aは保護膜 2 6に形成された開口によって露出さ れている。 複数の配線 2 3の夫々の接続部 2 3 aは、 半導体チヅプ 4の 複数の電極パッ ド 6 と対応して配置されている。
配線基板 2の一主面 2 Xと対向する他の主面 （裏面） には、 複数の電 極パヅ ド 2 5が形成されている。 この電極パヅ ド 2 5は、 柔軟層 2 1 B の最上層の配線層に形成されている。
複数の電極パッ ド 2 5の夫々には、 配線基板 2の裏面側に外部接続用 端子として配置された複数の半田バンプ 1 1が電気的にかつ機械的に接 続されている。 複数の半田バンプ 1 1の夫々は、 例えば 1 8 3 °C程度の 融点を有する 3 7 [ w t % ] P b (鉛） — 6 3 [ w t % ] S n (錫） 組 成の金属材 （ P b— S n共晶材） で形成されている。 半導体チップ 3は、 その一主面 3 Xが配線基板 2の一主面 2 Xと向か い合う状態で実装されている。 半導体チップ 3 と配線基板 2 との間には 接着用樹脂として例えば異方導電性樹脂 9が介在され、 この異方導電性 樹脂 9によって半導体チップ 3は配線基板 2に接着固定されている。 異 方導電性樹脂 9 としては、 例えばエポキシ系の熱硬化型絶縁性樹脂の中 に多数の導電性粒子が混入されたものを用いている。
複数のスタッ ドバンプ 7は、 半導体チップ 3の各電極パッ ド 5 と配線 基板 2の各接続部 2 2 aとの間に配置され、 各電極パッ ド 5 と各接続部 2 2 aとを夫々電気的に接続している。 ス夕ッ ドバンプ 7は、 配線基板 2 と半導体チップ 3 との間に介在された異方導電性樹脂 9の熱収縮力 (加熱状態から常温状態に戻った時に生じる収縮力）や熱硬化収縮力（熱 硬化型樹脂の硬化時に生じる収縮力） 等によって、 配線基板 2の接続部 2 2 aに圧接されている。 なお、 スタッ ドバンプ 7 と配線基板 2の接続 部 2 2 aとの間には、 異方導電性樹脂 9に多数混入された導電性粒子の うちの一部が介在される。
配線基板 2の接続部 2 2 aには、 配線基板 2の深さ方向に窪む凹部が 形成されている。 この凹部の内部において、 ス夕ヅ ドバンプ 7 と接続部 2 2 aとが接続されている。 このように、 凹部の内部において、 ス夕ヅ ドバンプ Ίと接続部 2 2 aとを接続することにより、 凹部の窪み量に相 当する分、 配線基板 2の一主面 2 Xと半導体チップ 3の一主面 3 Xとの 間における異方導電性樹脂 9の体積を小さくすることができる。
スタッ ドバンプ 7は、 保護膜 2 4に形成された開口を通して、 この閧 口の底に配置された接続部 2 2 aと接続されている。 即ち、 ス夕ッ ドバ ンプ 7は、 配線基板 2の一主面 2 Xから深さ方向に向かってその一主面 2 Xよりも深い位置に配置された接続部 2 2 aと接続されている。 この ように、 配線基板 2の一主面よりも深い位置に接続部 2 2 aを配置する ことにより、 配線基板 2の一主面 2 Xから接続部 2 2 aまでの深さに相 当する分、 配線基板 2の一主面 2 Xと半導体チップ 3の一主面 3 Xとの 間における異方導電性樹脂 9の体積を小さくすることができる。
接続部 2 2 aの凹部は、 接続部 2 2及び柔軟層 2 1の弾性変形によつ て形成されている。 接続部 2 2 a及び柔軟層 2 1の弾性変形による凹部 は、 配線基板 2の一主面に半導体チップ 3を実装する時の圧着力によつ て形成することができる。 接続部 2 2 a及び柔軟層 2 1の弾性変形によ つて凹部を形成した場合、 ス夕ッ ドバンプ 7に接続部 2 2 a及び柔軟層 2 1の弾性力が作用するため、 ス夕ッ ドバンプ 7と接続部 2 2 aとの圧 接力が増加する。
また、 異方導電性樹脂 9の厚さ方向の膨張によって配線基板 2の一主 面 2 Xと半導体チップ 3の一主面 3 Xとの間の間隔が広がり、 これに伴 つてス夕ッ ドバンプ 7が上方に移動しても、 ス夕ヅ ドバンプ 7の移動に 追随して柔軟層 2 1の弾性復元によつて接続部 2 2 aの凹部の窪み量が 変化するため、 配線基板 2の接続部 2 2 aとスタッ ドバンプ 7 との接続 を確保することができる。
半導体チップ 4は、 その一主面 4 Xが配線基板 2の一主面 2 Xと向か い合う状態で実装されている。 複数の半田バンプ 8の夫々は、 半導体チ ップ 4の各電極パッ ド 6 と配線基板 2の各接続部 2 3 aとの間に配置さ れ、 各電極パッ ド 6 と各接続部 2 3 aとを夫々電気的にかつ機械的に接 続している。
半導体チップ 4 と配線基板 2 との間の間隙領域には、 例えばエポキシ 系の熱硬化型絶縁性樹脂からなるアンダーフィル樹脂 1 0が充填（注入） されている。 このように、 半導体チップ 4と配線基板 2 との間の間隙領 域にアンダーフィル樹脂 1 0を充填することにより、 半田バンプ 8の機 械的強度をアンダーフィル樹脂 1 0の機械的強度で補うことができるた め、 半導体チップ 4 と配線基板 2 との熱膨張係数の差に起因する半田バ ンプ 8の破損を抑制することができる。
複数のスタ ッ ドバンプ 7は、 第 6図に示すように、 半導体チップ 3の 一主面 3 Xの各辺に沿って配列されている。 ス夕 ヅ ドバンプ 7の配列ピ ヅチ 7 Pは例えば 8 5 [〃m ] 程度に設定されている。 複数の半田バン プ 8は、 第 7図に示すように、 半導体チップ 4の一主面 4 Xの互いに対 向する二つの長辺側に夫々の長辺に沿って二列状態で配置されている。 各列の半田バンプ 8の配列ピッチ 8 Pは例えば 0 . 5 m m程度に設定さ れている。
次に、 M C M— 1 Aの製造に用いられる複数個取りの配線基板につい て、 第 9図 （平面図） を用いて説明する。
第 9図に示すように、 複数個取りの配線基板 4 0は、 長手方向に所定 の間隔を置いて配置された複数の基板形成領域 （製品形成領域） 4 1 を 有する構成となっている。 本実施形態において、 配線基板 4 0は例えば 3つの基板形成領域 4 1 を有している。 各基板成形領域 4 1の中には一 つのチップ実装領域 4 2及び二つのチップ実装領域 4 3が設けられてい る。 チップ実装領域 4 2 には半導体チップ （ス夕 ッ ドバンプ接続用半導 体チップ） 3が実装され、 チップ実装領域 4 3 には半導体チップ （半田 バンプ接続用半導体チップ） 4が実装される。
各基板形成領域 4 1は、 分離領域で周囲を囲まれ、 互いに離間されて いる。 前述の配線基板 2は、 複数個取りの配線基板 4 0の分離領域を例 えばビッ ト と呼ばれる切削工具で切削して基板形成領域 4 1を切り取る ことによって形成される。 基板形成領域 4 1は、 配線基板 2 と同様の構 成になっている。
次に、 M C M— 1 Aの製造について、 第 1 0図乃至第 1 4図を用いて 説明する。 第 1 0図乃至第 1 4図は、 M C M— 1 Aの製造を説明するた めの要部断面図（（ a ) は第 1図の A— A線に沿う位置での断面図， （ b ) は第 1図の B— B線に沿う位置での断面図） である。
まず、 第 9図に示す複数個取りの配線基板 4 0を準備すると共に、 第 6図に示す半導体チップ （スタツ ドバンプ接続用半導体チップ） 3及び 第 7図に示す半導体チップ （半田バンプ接続用半導体チップ） 4を準備 する。
次に、 第 1 0図に示すように、 半導体チップ 4を実装する前に、 配線 基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチップ実装領域 4 3に一括して半導体チップ 4を実装する。 半導体チップ 4の実装は、 チップ実装領域 4 3に配置された接続部 2 3 aに例えばスクリーン印刷 法でフラ ックスを供給し、 その後、 接続部 2 3 a上に半田バンプ 8が位 置するように複数ある基板形成領域 4 1の夫々のチップ実装領域 4 3上 に半導体チップ 4を配置し、 その後、 配線基板 4 0を例えば赤外線リ フ 口一炉に搬送して半田バンプ 8を溶融し、 その後、 溶融した半田バンプ 8を凝固させることによって行われる。 本実施形態の半田バンプ 8は、 約 2 3 0 °C程度の融点を有す S n - 1 % A g - 0 . 5 % C u組成の金属 材で形成されているため、 半田バンプ 8の溶融は、 パッケージ表面温度 (基板表面温度） が約 2 6 0 °C程度のリフロー温度条件下で行われる。 フラ ックスは、 松脂、 活性剤及び有機溶剤等を含む。
次に、 第 1 1図に示すように、 配線基板 4 0の一主面の基板形成領域 4 1 のチヅプ実装領域 4 2 に、 接着用樹脂として、 フ ィ ルム状 （シー ト 状） に加工された異方導電性樹脂 9を貼り付ける。 異方導電性樹脂 9と しては、 例えば、 エポキシ系の熱硬化型絶縁性樹脂に多数の導電性粒子 が混入されたものを用いる。 また、 異方導電性樹脂 9 としては、 熱硬化 温度が 1 6 0 °C程度のものを用いる。
次に、 第 1 2図に示すように、 配線基板 4 0の一主面の基板形成領域 4 1のチップ実装領域 4 2上に、 異方導電性樹脂 9を介在して、 半導体 チップ 3をコレツ ト 4 9で配置する。 半導体チヅプ 3は、 接続部 2 2 a 上にス夕ッ ドバンプ 7が位置するように配置する。 また、 半導体チップ 3の配置は、 第 1 2図において図示していないが、 第 1 3図に示すヒー トステージ 5 1上に配線基板 4 0を配置した状態で行われる。
次に、 第 1 3図に示すように、 配線基板 4 0をヒー トステージ 5 1で 加熱し、 かつ半導体チップ 3を圧着用ヅ一ル 5 0で加熱しながら、 半導 体チップ 3を圧着用ツール 5 0で圧着して、 配線基板 4 0の接続部 2 2 aにス夕ヅ ドバンプ 7を接続し、 その後、 異方導電性樹脂 9が硬化する まで圧着状態を保持する。 この時、 スタッ ドバンプ ' 7は、 接続部 2 2 a に圧接される。 異方導電性樹脂 9の硬化は、 1 8 0 °C；、 2 0秒という条 件下で行われる。 この時の加熱は、 配線基板 4 0の温度を予め 6 5 °C程 度にした上で、 2 3 5 °C程度に熱せられた圧着用ツール 5 0で行われる。 異方導電性樹脂 9の貼り付け、 コレッ ト 4 9による半導体チップ 3の 配置、圧着用ツール 5 0による半導体チップ 3の圧着を 1サイクルとし、 この 1サイクルを各基板形成領域 4 1毎に繰り返し施す。
この工程において、 配線基板 4 0の一主面から接続部 2 2 aまでの深 さをス夕ッ ドバンプ 7の高さよりも浅く しておくことにより、 ス夕ッ ド バンプ 7が接続された接続部 2 2 aの部分に半導体チップ 3の圧着によ つて凹部が形成される。 また、 この凹部の内部において、 配線基板 4 0 の接続部 2 2 aとス夕 ヅ ドバンプ 7とが接続される。 また、 凹部は、 接 続部 2 2 aと柔軟層 2 1の弾性変形によって形成されるため、 ス夕ッ ド バンプ 7には接続部 2 2 a及び柔軟層 2 1 の弾性力が作用する。
こ こで、 半導体チップ （スタ ヅ ドバンプ接続用半導体チヅプ） 3を半 導体チップ （半田バンプ接続用半導体チップ） 4よりも先に実装した場 合、 半導体チップ 4の実装時において、 異方導電性樹脂 9の硬化温度よ りも高い熱が異方導電性樹脂 9に加わるため、 異方導電性樹脂 9の結合 が破壊され、 異方導電性樹脂 9 に亀裂が発生し易くなるが、 本実施形態 のように、 半導体チップ 4を半導体チップ 3 よ り も先に実装することに より、 半導体チップ 4の実装時における熱が異方導電性樹脂 9 に加わる のを回避することができるため、 樹脂内の結合破壊に起因して異方導電 性樹脂 9に発生する亀裂を抑制することが出来る。
次に、 第 1 4図に示すように、 配線基板 4 0の一主面のチップ実装領 域 4 3 と半導体チップ 4 との間の間隙領域に例えばエポキシ系の熱硬化 型絶縁性樹脂からなる液状のアンダ一フィル樹脂 1 0を充填し、その後、 加熱してアンダーフィル樹脂 1 0を硬化させる。 アンダーフィル樹脂 1 0の硬化は、 雰囲気温度が 1 6 0 °C；、 2 h rという条件で行われる。 ァ ンダーフィル樹脂 1 0 としては、 例えば熱硬化温度が 1 2 0 °C程度のも のを用いる。
ここで、 アンダーフィル樹脂 1 0の硬化時の熱が異方導電性樹脂 9 に 加わるが、 この時の温度は異方導電性樹脂 9の硬化温度とほぼ同一なの で、 異方導電性樹脂 9が結合破壊することはない。
また、 半導体チップ 4を実装した後であって、 半導体チップ 3を実装 する前にアンダーフィル樹脂 1 0の充填を行った場合、 アンダーフィル 樹脂 1 0の濡れ広がりによってチップ実装領域 4 2の接続部 2 2 aが被 覆されてしまう恐れがあるため、 チップ実装領域 4 2 と 4 3 との間を広 くする必要があるが、 本実施形態のように、 半導体チップ 3を実装した 後にアンダ一フィル樹脂 1 0の充填を行うことによ り、 アンダーフィル 樹脂 1 0の濡れ広がりによってチップ実装領域 4 2の接続部 2 2 aが被 覆されてしまう恐れがないため、 チップ実装領域 4 2 と 4 3 との間を狭 くすることができる。
次に、 配線基板 4 0の裏面に配置された電極パッ ド 2 5上にボール状 の半田バンプ 1 1を例えばボール供給法で供給し、 その後、 半田バンプ 1 1を溶融して、 電極パッ ド 2 5 と半田バンプ 1 1 とを電気的にかつ機 械的に接続する。 本実施形態の半田バンプ 1 1は、 約 1 8 3 °C程度の融 点を有す P b— S n組成の金属材で形成されているため、 半田バンプ 1 1の溶融は、 パッケージ表面温度が約 2 3 0 °C程度のリフロー温度条件 下で行われる。
ここで、半田バンプ 1 1の溶融時の熱が異方導電性樹脂 9に加わるが、 この時の熱処理は半導体チップ 4を実装する際に加える熱処理に比較し て温度も低く時間も短いため、 異方導電性樹脂 9が接合破壊する影響は 比較的小さい。
次に、 複数個取りの配線基板 4 0の分離領域を切削工具で切削して基 板形成領域 4 1を切り抜く ことにより、配線基板 2が形成されると共に、 M C M— 1 Aがほぼ完成する。 本実施形態では、 半田バンプ 1 1を形成 した後に、基板形成領域 4 1の切り抜きを行った例について説明したが、 基板形成領域 4 1の切り抜きを行った後に、 半田バンプ 1 1の形成を行 つてもよい。
このように、 本実施形態によれば、 以下の効果が得られる。
( 1 ) 同一の配線基板 2に半導体チップ （ス夕ッ ドバンプ接続用半導体 チップ） 3及び半導体チップ （半田バンプ接続用半導体チップ） 4を混 載する M C M— 1 Aの製造において、 半導体チップ 4を実装した後に半 導体チップ 3を実装する。 これにより、 半導体チップ 4の実装時におけ る熱が異方導電性樹脂 9に加わるのを回避することができるため、 樹脂 内の結合破壊に起因して異方導電性樹脂 9に発生する亀裂'を抑制するこ とが出来る。 この結果、 異方導電性樹脂 9の収縮力低下を抑制し、 ス夕 ッ ドバンプ Ί と配線基板 2の接続部 2 2 aとの接続不良を抑制できるた め、 M C M— 1 Aの信頼性の向上を図ることが出来る。 また、 異方導電性樹脂 9による接続信頼性を確保しつつ、 半導体チッ プ 3及び半導体チップ 4を同一の配線基板 2に混載することが出来る。 ( 2 ) MCM— 1 Aの製造において、 半導体チップ 4を実装した後に、 配線基板 4 0と半導体チツプ 3との間の間隙領域にアンダーフィル樹脂 1 0を充填する。 これにより、 アンダーフィル樹脂 1 0の濡れ広がりに よってチヅプ実装領域 42の接続部 2 2 aが被覆されてしまう恐れがな いため、 チップ実装領域 42と 43との間を狭くすることができる。 こ の結果、 M CM— 1 Aの小型化を図ることが出来る。
なお、 本実施形態では、 アンダーフ ィ ル樹脂 1 0として熱硬化型絶縁 性樹脂を用いた例について説明したが、 アンダーフィル樹脂 1 0として は紫外線硬化型絶縁性樹脂を用いてもよい。 この場合、 異方導電性樹脂
9に熱を加えずにアンダーフィル樹脂 1 0を硬化させることが出来るた め、 MCM— 1 Aの信頼性の向上を更に図ることが出来る。
また、 本実施形態では、 接着用樹脂としてフ ィルム状の異方導電性樹 脂 9を用いた例について説明したが、 接着用樹脂としては、 例えば導電 性粒子が混入されていない絶縁性樹脂フィルム （NCF) や、 ペース ト 状の異方導電性樹脂 （AC P) 等を用いてもよい。
また、本実施形態では、半田バンプ 8 として S n— l %Ag— 0. 5 % C u組成の金属材 （P bフリー材） からなるものを用いた例について説 明したが、 半田バンプ 8としては、 半田バンプ 1 1と同じ組成の金属材 から成るものを用いてもよい。
(実施形態 2 )
第 1 5図は本発明の実施形態 2である M CMの要部断面図である。 第 1 5図に示すように、 本実施形態の M CM— 1 Bは、 基本的に前述 の実施形態 1の MCMと同様の構成になっており、 以下の構成が異なつ ている。 即ち、 半導体チップ （半田バンプ接続用半導体チップ） 4に替えて、 半導体チップをパッケージングした C S P型半導体装置 6 0が配線基板 2に実装されている。
C S P型半導体装置 6 0は、 配線基板 6 1 と、 配線基板 6 1の一主面 側に配置された半導体チップ 6 4と、 半導体チップの一主面に配置され た電極パッ ド 6 5 と配線基板 6 1の一主面に配置された電極パッ ド 6 2 とを電気的に接続するボンディ ングワイヤ 6 6 と、 半導体チヅプ 6 4及 びボンディ ングワイヤ 6 6を封止する樹脂封止体 6 7 と、 配線基板 6 1 の一主面と対向する他の主面 （裏面） 側に突起状電極として配置された 複数の半田バンプ 6 8 とを有する構成になっている。 C S P型半導体装 置 6 0は、 半導体チヅプ 4と同様に、 半田バンプ 6 8を溶融することに よって配線基板 2に実装される。
このように構成された M CM— 1 Bにおいても、 半導体チップ （ス夕 ッ ドバンプ接続用半導体チップ） 3を実装する前に、 C S P型半導体装 置 6 0を先に実装することにより、 前述の実施形態と同様の効果が得ら れ 。
(実施形態 3 )
第 1 6図は、 本発明の実施形態 3である M CMの平面図であり、 第 1 7図は、 第 1 6図に示す M CMの要部断面図 （（ a) は第 1 6図の C— C線に沿う断面図， （ b )は第 1 6図の D— D線に沿う断面図）であ る。
第 1 6図及び第 1 7図に示すように、 本実施形態の M CM— 1 Cは、 基本的に前述の実施形態 1の M CMと同様の構成になっており、 以下の 構成が異なつている。
即ち、 ス夕ッ ドバンプ 7は、 接合材 5 2を介在して配線基板 2の接続 部 2 2 aに電気的にかつ機械的に接続されている。 そして、 半導体チヅ プ （スタツ ドバンプ接続用半導体チップ） 3 と配線基板 2 との間の間隙 領域には、 配線基板 2 と半導体チップ 3 との熱膨張係数の差に起因する 熱応力の集中によって生じる半導体チップ 3の破損を抑制するため、 半 導体チップ （半田バンプ接続用半導体チップ） 4 と同様にアンダーフィ ル樹脂 1 0が充填されている。 以下、 M CM— 1 Cの製造について、 第 1 8図乃至第 2 3図を用いて説明する。 第 1 8図乃至第 2 3図は、 M C M— 1 Cの製造を説明するための要部断面図（（ a)は第 1 6図の C一 C 線に沿う位置での断面図， （ b )は第 1 6図の D— D線に沿う位置での断 面図） である。
まず、 第 9図に示す複数個取りの配線基板 4 0を準備すると共に、 第 6図に示す半導体チップ （ス夕 ヅ ドバンプ接続用半導体チップ） 3及び 第 7図に示す半導体チップ （半田バンプ接続用） 4を準備する。
次に、 第 1 8図に示すように、 配線基板 4 0の一主面の複数ある基板 形成領域 4 1の夫々のチヅプ実装領域 4 2に配置された接続部 2 2 a上 に、 例えばディスペンス法でペース ト状の接合材 5 2を供給する。 接合 材 5 2 としては、半導体チップ 3のスタッ ドバンプ 7よりも融点が低く、 半導体チップ 4の半田バンプ 8より融点が高い半田ペース ト材を用いる ( 半田ペース ト材としては、 少なく とも微小な半田粒子とフラックスとを 混練した半田ペース ト材を用いる。 本実施形態では、 例えば 3 0 0 °C程 度の融点を有する 9 8 [w t %] P b (鉛） — 2 [w t %] S n (錫） 組成の半田粒子を混練した半田ペース ト材を用いた。 本実施形態のス夕 ッ ドバンプ 7及び半田バンプ 8は、 前述の実施形態 1 と同様の材料で形 成されている。 デイスペンス法とは、 半田ペース ト材を細いノズルから 突出させて塗布する方法である。
次に、 第 1 9図に示すように、 配線基板 4 0をヒートステージ 5 1上 に配置し、 その後、 接続部 2 2 a上にスタッ ドバンプ 7が位置するよう' にチヅプ実装領域 4 2上に半導体チヅ プ 3をコレ ヅ ト 5 3で搬送し、 そ の後、 配線基板 4 0をヒー トステージ 5 1で加熱し、 かつ半導体チップ 3をコレ ヅ ト 5 3で加熱して、 第 2 0図に示すように接合材 5 2を溶融 し、 その後、 溶融した接合材 5 2を凝固させる。 これにより、 配線基板 4 0 の一主面のチヅプ実装領域 4 2 に半導体チヅプ 3が実装される。 こ の半導体チップ 3の実装は、 配線基板 4 0の一主面の複数ある基板形成 領域 4 1の夫々のチツプ実装領域 4 2毎に行う。 .
次に、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチ ヅプ実装領域 4 3に配置された接続部 2 3 aに、 例えばスク リーン印刷 法でフラックスを供給し、 その後、 第 2 1図に示すように、 接続部 2 3 a上に半田バンプ 8が位置するように、 複数ある基板形成領域 4 1の 夫々のチップ実装領域 4 3上に半導体チップ 4を配置する。
次に、 配線基板 4 0を例えば赤外線リフロー炉に搬送して半田バンプ 8を溶融し、その後、溶融した半田バンプ 8を凝固させる。これにより、 第 2 2図に示すように、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチップ実装領域 4 3に半導体チップ 4が実装される。
ここで、 ス夕ヅ ドパンプ 7及び接合材 5 2は半田バンプ 8よりも融点 が高い材料で形成されているため、 半田バンプ 8の溶融時においてス夕 ヅ ドバンプ 7及び接合材 5 2は溶融されない。
また、 半導体チップ 3及び半導体チップ 4を一括して実装する場合、 ス夕ッ ドバンプ 7は半田バンプ 8より も小さいため、 配線基板 4 0をリ フ ロー炉に搬送する時ゃリフ ローする時に、 接続部 2 2 aからス夕 ヅ ド バンプ 7が外れるといった位置ずれが生じ易かつたが、 本実施形態のよ うに、 配線基板.4 0をリフ口一炉に搬送して半導体チップ 4を実装する 前に、 半田バンプ 8の融点より も高い材料からなる接合材 5 2を用いて 半導体チップ 3を実装しておく ことにより、 配線基板 4 0をリフロー炉 に搬送する時やリ フ 口一する時に、 接続部 2 2 aからス夕 ヅ ドバンプ 7 が外れるといった位置ずれは生じないため、 配線基板 4 0の接続部 2 2 aとス夕ヅ ドバンプ 7 との接続不良を抑制することができる。
次に、 第 2 3図に示すように、 配線基板 4 0の一主面のチツプ実装領 域 4 2 と半導体チップ 3 との間の間隙領域、 並びに配線基板 4 0の一主 面のチヅプ実装領域 4 3 と半導体チップ 4 との間の間隙領域にアンダー フィル樹脂 1 0を充填する。
ここで、 半導体チップ 3を実装した後であって、 半導体チップ 4を実 装する前に、 配線基板 4 0 と半導体チップ 3 との間の間隙領域にアンダ 一フ ィル樹脂 1 0を充填する場合、 アンダーフ ィル樹脂 1 0の濡れ広が りによってチップ実装領域 4 3の接続部 2 3 aが被覆されてしまう恐れ があるため、チヅプ実装領域 4 2 と 4 3 との間を広くする必要があるが、 本実施形態のように、 半導体チップ 4を実装した後にアンダーフィル樹 脂 1 0の充填を行う ことによ り、 アンダーフィル樹脂 1 0の濡れ広がり によってチップ実装領域 4 3の接続部 2 3 aが被覆されてしまう恐れが ないため、 チップ実装領域 4 2 と 4 3 との間を狭くすることができる。 また、 半導体チップ 4を実装する前に、 配線基板 4 0 と半導体チップ 3 との間の間隙領域にアンダーフィル樹脂 1 0を充填し、 半導体チップ 4を実装した後に、 配線基板 4 0 と半導体チッ.プ 4 との間の間隙領域に アンダーフィル樹脂 1 0を充填する場合、 半導体チップ 4を実装するェ 程における熱が先に充填したアンダーフ ィル樹脂 1 0 に加わるが、 本実 施形態のように、 配線基板 4 0の一主面のチップ実装領域 4 2 と半導体 チップ 3 との間の間隙領域、 並びに配線基板 4 0の一主面のチップ実装 領域 4 3 と半導体チップ 4 との間の間隙領域にアンダーフィル樹脂 1 0 を半導体チップ 3及び半導体チップ 4 を実装する工程の後に充填するこ とにより、 半導体チップ 3若しくは半導体チップ 4を実装する工程にお ける熱が先に充填したアンダーフ ィル樹脂 1 0に加わるのを回避するこ とができため、 樹脂内の結合破壊に起因してアンダーフィル樹脂 1 0に 発生する亀裂を抑制することが出来る。 また、 同一工程において充填す ることで、 製造工程数の簡略化を図るこができる。
この後、 前述の実施形態 1 と同様の工程を施すことによ り、 第 1 6図 及び第 1 7図に示す M C M— 1 Cがほぼ完成する。
このように、 本実施形態によれば、 以下の効果が得られる。
( 1 ) M C M - 1 Cの製造において、 配線基板 4 0をリ フ口一炉に搬送 して半導体チップ （半田バンプ用半導体チップ） 4を実装する前に、 半 田バンプ 8の融点よ り も高い材料からなる接合材 5 2を用いて半導体チ ップ （スタヅ ドバンプ接続用半導体チヅプ） 3を実装しておく。 これに よ り、 配線基板 4 0を リ フロー炉に搬送する時ゃリ フローする時に、 接 続部 2 2 aからス夕 ヅ ドバンプ 7が外れるといった位置ずれは生じない ため、 配線基板 4 0の接続部 2 2 aとスタッ ドバンプ 7 との接続不良を 抑制することができる。 この結果、 M C M— 1 Cの歩留ま りの向上を図 ることができる。
( 2 ) M C M - 1 Cの製造において、 半導体チヅプ 3及び 4を実装した 後にアンダーフィル樹脂 1 0の充填を行うことにより、 アンダーフィル 樹脂 1 0の濡れ広がり によってチップ実装領域 4 2及び 4 3の接続部 2 3 aが被覆されてしまう恐れがないため、 チップ実装領域 4 2 と 4 3 と の間を狭くすることができる。 この結果、 M C M— 1 Cの小型化を図る ことができる。
( 3 ) M C M— 1 Cの製造において、 半導体チップ 3及び 4を実装する 工程の後に、 配線基板 4 0の一主面のチップ実装領域 4 2 と半導体チッ プ 3 との間の間隙領域、 並びに配線基板 4 0の一主面のチップ実装領域 4 3 と半導体チップ 4 との間の間隙領域にアンダーフィル榭脂 1 0を充 填することにより、 半導体チップ 3及び 4を実装する工程における熱が アンダーフィル樹脂 1 0に加わるのを回避することができるため、 樹脂 内の結合破壊に起因してアンダーフィル樹脂 1 0に発生する亀裂を抑制 することができる。 この結果、 アンダーフ ィ ル樹脂 1 0の機械的強度の 低下を抑制することがでるため、 半導体チップ 3 と配線基板 2 との熱膨 張係数の差に起因するスタッ ドバンプ 7の破損を抑制することができる, また、 同一工程において充填すれば、 製造工程数の簡略化を図るこがで きる。
なお、 本実施形態では半田バンプを有する電子部品として半導体チッ プ 4を用いた例について説明したが、 半田バンプを有する電子部品とし ては第 1 5図に示す C S P型半導体装置 6 0を用いてもよい。
また、 本実施形態では、 接続部 2 2 aにペース ト状の接合材 5 2をデ イ スペンス法で供給する例に付いて説明したが、 接続部 2 2 aに予め固 体状の接合材が形成された配線基板を用いて製造してもよい。
(実施形態 4 )
第 2 4図及び第 2 5図は本発明の実施形態 4である M C Mの製造を説 明するための要部断面図（（ a )は第 1 6図の C— C線と同一の位置にお ける断面図， （b ) は第 1 6図の D— D線と同一の位置における断面図） である。 以下、 本実施形態の M C Mの製造について、 第 2 4図及び第 2 5図を用いて説明する。
まず、 第 9図に示す複数個取りの配線基板 4 0を準備すると共に、 第 6図に示す半導体チップ （スタッ ドバンプ接続用半導体チップ） 3及ぴ 第 7図に示す半導体チップ （半田バンプ接続用半導体チップ） 4を準備 する。
次に、 第 2 4.図に示すように、 半導体チップ 4を実装する前に、 配線 基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチップ実装領域 4 2 に半導体チップ 3を実装する。 半導体チップ 3の実装は、 前述の実 施形態 3 と同じ方法で行う。但し、本実施形態では、接合材 5 2 として、 例えば 1 8 3 °C程度の融点を有する 6 3 [ w t % ] P b (鉛） — 3 7 [ w t % ] S n (錫） 組成の半田粒子を混練した半田ペース ト材を用いた。 次に、 第 2 5図に示すように、 配線基板 4 0の一主面の複数ある基板 形成領域 4 1の夫々のチップ実装領域 4 3に半導体チップ 4を実装する , 半導体チップ 4の実装は、 接続部 2 3 aに例えばデイスペンス法でフラ ックスを供給し、 その後、 接続部 2 3 a上に半田バンプ 8が位置するよ うにチヅプ実装領域 4 3上に半導体チップ 4 をコレ ヅ ト 5 4で搬送し、 その後、 配線基板 4 0をヒ一トステージ 5 1 で加熱し、 かつ半導体チヅ プ 4をコレ ヅ ト 5 4で加熱して、 半田バンプ 8を溶融し、 その後、 溶融 した半田バンプ 8 を凝固させることによって行われる。 半導体チップ 4 の実装は、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々の チップ実装領域 4 3毎に行う。
この後、 前述の実施形態 3 と同様の工程を施すことにより、 M C Mが ほぼ完成する。
本実施形態では、 半導体チップ（ス夕 ッ ドバンプ実装用半導体チップ） 3の実装時において、 半導体チップをコレッ ト 5 3で押さえた状態でお こなっているため、 電極パッ ドの配列ビツチが狭い半導体チップ 3であ つても、 位置ずれを起こすことなく実装することが出来る。 また、 半導 体チップ 4の実装時において、 半導体チップ 4の温度が半導体チップ 3 の温度よ り も高く なるように、 更には、 半導体チップ 3の温度が接合材
5 2の融点よ り も高くならないように、 半導体チップ 4をコレツ ト 5 4 で選択的に加熱しているため、 接合材 5 2を溶融することなく半導体チ ップ 4を実装することができる。 この結果、 M C Mの歩留ま りの向上を 図ることが出来る。 また、 このようにするこ とで、 接合材 5 2 として、 半田バンプ 8 と同じ融点、 若しくは半田バンプ 8よりも低い融点のもの を採用することも可能となる。
なお、 本実施形態では、 半導体チップ （スタッ ドバンプ接続用半導体 チップ） 3を半導体チップ （半田バンプ接続用半導体チップ） 4よりも 先に実装した例について説明したが、 半導体チップ 4を半導体チヅプ 3 より も先に実装しても同様の効果が得られる。
(実施形態 5 )
第 2 6図及び第 2 7図は本発明の実施形態 5である M C Mの製造を説 明するための要部断面図（（ a )は第 1 6図の C 一 C線と同一の位置にお ける断面図， （b ) は第 1 6図の D— D線と同一の位置における断面図） である。 以下、 本実施形態の M C Mの製造について、 第 2 6図及び第 2 7図を用いて説明する。
まず、 第 9図に示す複数個取りの配線基板 4 0を準備すると共に、 第 6図に示す半導体チヅプ （スタツ ドバンプ接続用半導体チップ） 3及び 第 7図に示す半導体チップ （半田バンプ接続用半導体チップ） 4を準備 する。
次に、 第 2 6図に示すように、 半導体チップ 3を実装する前に、 配線 基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチップ実装領域 4 3に半導体チップ 4を実装する。 半導体チップ 4の実装は、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチップ実装領域 4 3 に配置された接続部 2 3 aに、 例えばスクリーン印刷法でフラ ックスを 供給し、 その後、 接続部 2 3 a上に半田バンプ 8が位置するように、 複 数ある基板形成領域 4 1の夫々のチップ実装領域 4 3上に半導体チップ 4を配置し、 その後、 配線基板 4 0を例えば赤外線リフ ロー炉に搬送し て半田バンプ 8を溶融し、 その後、 溶融した半田バンプ 8を凝固させる ことによって行われる。 次に、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々のチ ップ実装領域 4 2 に半導体チップ 3 を実装する。 半導体チップ 3の実装 は、 まず、 配線基板 4 0の一主面の複数ある基板形成領域 4 1の夫々の チップ実装領域 4 2に配置された接続部 2 2 aに、 例えばデイスペンス 法でペース ト状の接合材 5 2 を供給し、その後、第 2 7図に示すように、 配線基板 4 0をヒートステージ 5 1上に配置し、 その後、 接続部 2 2 a 上にス夕 ヅ ドバンプ 7が位置するようにチヅプ実装領域 4 2上に半導体 チップ 3をコレッ ト 5 3で搬送し、 その後、 配線基板 4 0をヒー トステ —ジ 5 1で加熱し、 かつ半導体チヅプ 3をコレッ ト 5 3で加熱して、 第 2 7図に示すように接合材 5 2を溶融し、 その後、 溶融した接合材 5 2 を凝固させることによって行われる。 半導体チップ 3の実装は、 複数あ る基板形成領域 4 1の夫々のチップ実装領域 4 2毎に行う。
この後、 前述の実施形態 3 と同様の工程を施すことによ り、 M C Mが ほぼ完成する。
本実施形態では、 半導体チップ （半田バンプ接続用半導体チップ） 4 を実装した後、 半導体チップ （スタッ ドバンプ接続用半導体チップ） 3 をコレッ ト 5 3で押さえながら実装しているため、 電極パッ ドの配列ピ ツチが狭い半導体チップ 3であっても、 位置ずれを起こすことなく実装 することが出来る。 また、 半導体チップ 3の実装時において、 半導体チ ップ 3 の温度が半導体チップ 4の温度よ り も高くなるように、 半導体チ ヅプ 3をコレツ ト 5 3で選択的に加熱しているため、 半田バンプ 8を溶 融することなく半導体チップ 3を実装することが出来る。 この結果、 M C Mの歩留ま りの向上を図ることが出来る。
また、 接続部 2 2 aに比較してピツチの大きな接続部 2 3 aには、 フ ラックス若しく は半田べ一ス トの供給をスク リーン印刷法によって行う ことが可能である。 そして、 複数の接続部 2 3 aへのフラ ッ クスの供給 をスク リーン印刷法によって一括に行うことにより、 デイスペンス法で 接続部 2 3 a毎にフラ ッ クスを供給する場合と比較して、 工程を短縮す ることが可能となる。 更に、 スク リーン印刷によるフラックスの供給ェ 程は、 半導体チップ 3の実装より も前に行う ことによって、 各基板形成 領域 4 1 内のチップ実装領域 4 2 と、 チップ実装領域 4 3 との間隔を小 さ くすることができ、 この結果、 M C Mの小型化を図ることができる。 以上、 本発明者によってなされた発明を、 前記実施形態に基づき具体 的に説明したが、 本発明は、 前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲において種々変更可能であることは勿論であ る。
本願において開示される発明のうち代表的なものによって得られる効 果を簡単に説明すれば、 下記のとおりである。
本発明によれば、 電子装置の信頼性の向上を図ることが可能となる。 本発明によれば、 電子装置の製造歩留ま りの向上を図ることが可能と なる。 産業上の利用可能性
以上のように、 本発明に係る電子装置は、 突起状電極の種類が異なる 電子部品を同一の基板に混載する電子装置として有益であり、 特に、 半 田バンプ接続用チヅプ及びス夕ッ ドバンプ接続用チヅプを同一の基板に 混載する M C Mとして有用である。

Claims

請 求 の 範 囲
1 . 一主面に互いに異なる第 1領域及び第 2領域を有する配線基板と、 一主面に複数の第 1突起状電極を有する第 1電子部品と、 一主面に前記 第 1突起状電極よりも融点が高い複数の第 2突起状電極を有する第 2電 子部品とを準備する工程と、
前記複数の第 1突起状電極を溶融することによつて前記配線基板の一 主面の第 1領域に前記第 1電子部品を実装する工程と、
前記配線基板の一主面の第 2領域と前記第 2電子部品の一主面との間 に接着用樹脂を介在した状態で加熱しながら前記第 2電子部品を圧着す ることによって前記配線基板の一主面の第 2領域に前記第 2電子部品を 実装する工程とを有し、
前記第 2電子部品を実装する工程は、 前記第 1電子部品を実装するェ 程の後に実施することを特徴とする電子装置の製造方法。
2 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記接着用樹脂は、 熱硬化型絶縁性樹脂であることを特徴とする電子 装置の製造方法。
3 . 請求の範囲第 2項に記載の電子装置の製造方法において、
前記熱硬化型絶縁性樹脂は、 エポキシ系樹脂であることを特徴とする 電子装置の製造方法。
4 . 請求の範囲第 2項に記載の電子装置の製造方法において、
前記熱硬化型絶縁性樹脂は、 シート状若しくはペース ト状の樹脂であ ることを特徴とする電子装置の製造方法。
5 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記接着用樹脂は、 熱硬化型絶縁性樹脂の中に多数の導電性粒子が混 入された異方導電性樹脂であることを特徴とする電子装置の製造方法。
6 . 請求の範囲第 5項に記載の電子装置の製造方法において、
前記熱硬化型絶縁性樹脂は、 エポキシ系樹脂であることを特徴とする 電子装置の製造方法。
7 . 請求の範囲第 5項に記載の電子装置の製造方法において、
前記異方導電性樹脂は、 シート状若しくはペース ト状の樹脂であるこ とを特徴とする電子装置の製造方法。
8 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1突起状電極は半田バンプであり、
前記第 2突起状電極はス夕ッ ドバンプであることを特徴とする電子装 置の製造方法。
9 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置の製造方法。
1 0 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置の製造方法。
1 1 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドに夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドよりも広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップであることを特徴とする電子 装置の製造方法。
1 2 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
1 3 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1電子部品は、 配線基板と、 前記配線基板の一主面側に配置さ れ、 かつ回路が内蔵された半導体チップと、 前記配線基板の一主面と対 向する他の主面側に配置された前記複数の第 1突起状電極とを有する半 導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
1 4 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記配線基板は、 前記複数の第 1突起状電極の配列位置に対応して前 記第 1領域に配置された複数の第 1接続部と、 前記複数の第 2突起状電 極の配列位置に対応して前記第 2領域に配置された複数の第 2接続部と を更に有し、
前記第 1電子部品は、 前記複数の第 1突起状電極が夫々接続された複 数の電極パッ ドを更に有し、
前記第 2電子部品は、 前記複数の第 2突起状電極が夫々接続された複 数の電極パッ ドを更に有し、
前記第 1電子部品を実装する工程は、 前記複数の第 1突起状電極を介 して前記第 1電子部品の複数の電極パッ ドと前記複数の第 1接続部とを 夫々電気的に接続すると共に、 前記配線基板の一主面の第 1領域に前記 第 1電子部品を固定する工程であり、
前記第 2電子部品を実装する工程は、 前記複数の第 2突起状電極を介 して前記第 2電子部品の複数の電極パッ ドと前記複数の第 2接続部とを 夫々電気的に接続すると共に、 前記接着用樹脂で前記配線基板の一主面 の第 2領域に前記第 2電子部品を固定する工程であることを特徴とする 電子装置の製造方法。
1 5 . 請求の範囲第 1項に記載の電子装置の製造方法において、 前記第 2電子部品を実装する工程の後に、 前記配線基板の一主面の第 1領域と前記第 1電子部品との間にアンダーフィル樹脂を注入する工程 を更に ¾し、
前記接着用樹脂は、 熱硬化型絶縁性樹脂であり、
前記アンダーフィル樹脂は、 前記接着用樹脂の硬化開始温度よりも低 い温度で硬化する熱硬化型絶縁性樹脂であることを特徴とする電子装置 の製造方法。
1 6 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 2電子部品を実装する工程の後に、 前記配線基板の一主面の第 1領域と前記第 1電子部品との間に紫外線硬化型絶縁性樹脂からなるァ ンダーフィル樹脂を注入する工程と、 紫外線を照射して前記アンダーフ ィル樹脂を硬化させる工程とを更に有することを特徴とする電子装置の 製造方法。
1 7 . 請求の範囲第 1項に記載の電子装置の製造方法において、
前記第 1電子部品を実装する工程の後に、 前記配線基板の一主面と対 向する他の主面側に、 熱処理によって第 3突起状電極を形成する工程を 更に具備し、 前記第 3突起状電極は、 前記第 1突起状電極と同一の組成、 若しくは 前記第 1突起状電極よりも低い温度で溶融する組成の金属材からなるこ とを特徴とする電子装置の製造方法。
1 8 . 互いに異なる第 1領域及び第 2領域を有する配線基板と、
前記第 1領域に複数の第 1突起状電極を介在して実装された第 1電子 口 1 ロロとヽ
前記第 2領域に前記第 1突起状電極よりも融点が高い複数の第 2突起 状電極を介在して実装された第 2電子部品とを有することを特徴とする 電子装置。
1 9 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1突起状電極は半田バンプであり、
前記第 2突起状電極はス夕ッ ドバンプであることを特徴とする電子装 置。
2 0 . 請求の範囲第 1 8項に記載の電子装置において、
前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置。
2 1 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置。
2 2 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドより も広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップであることを特徴とする電子
2 3 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケ一ジン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置。
2 4 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1電子部品は、 配線基板と、 回路が内蔵された半導体チップで あって、 前記配線基板の一主面に配置された半導体チップと、 前記配線 基板の一主面と対向する他の主面側に配置された前記複数の第 1突起状 電極とを有する半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置。
2 5 . 請求の範囲第 1 8項に記載の電子装置において、
前記第 1電子部品は、 その一主面に複数の電極パッ ドを有し、 前記第 2電子部品は、 その一主面に複数の電極バッ ドを有し、 前記配線基板は、 前記第 1電子部品の複数の電極パッ ドに対応して前 記第 1領域に配置された複数の第 1接続部と、 前記第 2電子部品の複数 の電極パッ ドに対応して前記第 2領域に配置された複数の第 2接続部と を更に有し、 前記第 1電子部品の複数の電極パッ ドは、 前記複数の第 1突起状電極 を介在して前記複数の第 1接続部に夫々固着され、
前記第 2電子部品の複数の電極パッ ドは、 前記複数の第 2突起状電極 に夫々固着され、
前記複数の第 2突起状電極は、 前記複数の第 2接続部に夫々電気的に 接続され、
前記第 2電子部品は、 接着用樹脂を介在して前記配線基板の一主面の 第 2領域に固定されていることを特徴とする電子装置。
2 6 . —主面に互いに異なる第 1領域及び第 2領域を有し、 前記第 1領 域に複数の第 1接続部が配置され、 前記第 2領域に複数の第 2接続部が 配置された配線基板と、 一主面に複数の第 1突起状電極を有する第 1電 子部品と、 一主面に前記第 1突起状電極よりも融点が高い複数の第 2突 起状電極を有する第 2電子部品とを準備する （ a ) 工程と、
前記第 1突起状電極よりも融点が高く、 かつ前記第 2突起状電極より も融点が低い接合材を溶融して前記複数の第 2接続部と前記複数の第 2 突起状電極とを夫々電気的に接続する （b ) 工程と、
前記複数の第 1突起状電極を溶融して前記複数の第 1接続部と前記複 数の第 1突起状電極とを夫々電気的に接続する （ c ) 工程とを有し、 前記 （ b ) 工程は、 前記 （ c ) 工程の前に実施することを特徴とする 電子装置の製造方法。
2 7 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記複数の第 1突起状電極は半田バンプであり、
前記複数の第 2突起状電極はス夕ッ ドバンプであることを特徴とする 電子装置の製造方法。
2 8 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置の製造方法。
2 9 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置の製造方法。
3 0 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドよりも広い配列ビッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ りヽ
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップであることを特徴とする電子 装置の製造方法。
3 1 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
3 2 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記第 1電子部品は、 配線基板と、 前記配線基板の一主面側に配置さ れ、 かつ回路が内蔵された半導体チップと、 前記配線基板の一主面と対 向する他の主面側に配置された前記複数の第 1突起状電極とを有する半 導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
3 3 . 請求の範囲第 2 6項に記載の電子装置の製造方法において、 前記 （ b ) 工程の後に、 前記配線基板の一主面の第 1領域と前記第 1 電子部品との間、 並びに配線基板の一主面の第 2領域と前記第 2電子部 品との間にアンダーフィル樹脂を注入する工程を更に具備することを特 徴とする電子装置の製造方法。
3 4 . 互いに異なる第 1領域及び第 2領域を有し、 前記第 1領域に複数 の第 1接続部が配置され、 前記第 2領域に複数の第 2接続部が配置され た配線基板と、
一主面に複数の第 1突起状電極を有する第 1電子部品と、
一主面に前記第 1突起状電極よりも融点が高い複数の第 2突起状電極 を有する第 2電子部品とを有し、
前記複数の第 1突起状電極は、前記複数の第 1接続部に夫々接続され、 前記複数の第 2突起状電極は、前記第 1突起状電極よりも融点が高く、 前記第 2突起状電極よりも融点が低い接合材を介在して前記複数の第 2 接続部に夫々接続されていることを特徴とする電子装置。
3 5 . 請求の範囲第 3 4項に記載の電子装置において、
前記複数の第 1突起状電極は半田バンプであり、
前記複数の第 2突起状電極はス夕ッ ドバンプであることを特徴とする 電子装置。
3 6 . 請求の範囲第 3 4項に記載の電子装置において、
前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置。
3 7 . 請求の範囲第 3 4項に記載の電子装置において、
前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置。
3 8 . 請求の範囲第 3 4項に記載の電子装置において、
前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドよりも広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップであることを特徴とする電子
3 9 . 請求の範囲第 3 4項に記載の電子装置において、
前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置。
4 0 . 請求の範囲第 3 4項に記載の電子装置において、
前記第 1電子部品は、 配線基板と、 前記配線基板の一主面側に配置さ れ、 かつ回路が内蔵された半導体チップと、 前記配線基板の一主面と対 向する他の主面側に配置された前記複数の第 1突起状電極とを有する半 導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置。
4 1 . —主面に互いに異なる第 1領域及び第 2領域を有し、 前記第 1領 域に複数の第 1接続部が配置され、 前記第 ' 2領域に複数の第 2接続部が 配置された配線基板と、 一主面に複数の第 1突起状電極を有する第 1電 子部品と、 一主面に前記第 1突起状電極よりも融点が高い複数の第 2突 起状電極を有する第 2電子部品とを準備する （ a ) 工程と、
前記複数の第 1突起状電極を溶融して前記後数の第 1接続部と前記複 数の第 1突起状電極とを夫々電気的に接続する （b ) 工程と、
前記 （ b ) 工程の後に、 前記第 2突起状電極よりも融点が低い接合材 を溶融して前記複数の第 2接続部と前記複数の第 2突起状電極とを夫々 電気的に接続する （ c ) 工程とを有することを特徴とする電子装置の製 造方法。
4 2 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記複数の第 1突起状電極は半田バンプであり、
前記複数の第 2突起状電極はス夕ッ ドバンプであることを特徴とする 電子装置の製造方法。
4 3 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記複数の第 2突起状電極の配列ピッチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置の製造方法。
4 4 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置の製造方法。
4 5 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドよりも上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第 2電極パッ ドであって、 前記複数の第 1電極パッ ドよりも広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ りヽ
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パッ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップであることを特徴とする電子 装置の製造方法。
4 6 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
4 7 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記第 1電子部品は、配線基板と前記配線基板の一主面側に配置され、 かつ回路が内蔵された半導体チップと、 前記配線基板の一主面と対向す る他の主面側に配置された前記複数の第 1突起状電極とを有する半導体 装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
4 8 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記 （ c ) 工程の後に、 前記配線基板の一主面の第 1領域と前記第 1 電子部品との間にアンダーフィル樹脂を注入する工程を更に有すること を特徴とする電子装置の製造方法。
4 9 . 請求の範囲第 4 1項に記載の電子装置の製造方法において、 前記 （ c ) 工程の後に、 前記配線基板の一主面の第 1領域と前記第 1 電子部品との間、 並びに配線基板の一主面の第 2領域と前記第 2電子部 品との間にアンダーフィル樹脂を注入する工程を更に有することを特徴 とする電子装置の製造方法。
5 0 . 互いに異なる第 1領域及び第 2領域を有し、 前記第 1領域に複数 の第 1接続部が配置され、 前記第 2領域に複数の第. 2接続部が配置され た配線基板と、一主面に複数の第 1突起状電極を有する第 1電子部品と、 一主面に複数の第 2突起状電極を有する第 2電子部品とを準備する（ a ) 工程と、
前記第 2突起状電極よりも融点が低い接合材を溶融して前記複数の第 2接続部と前記第 2突起状電極とを夫々電気的に接続する（ b )工程と、 前記第 2工程の後に、 前記複数の.第 1突起状電極を溶融して前記複数 の第 1接続部と前記複数の第 1突起状電極とを夫'々電気的に接続する ( c ) 工程とを有し、
前記 （ c ) 工程は、 前記第 1電子部品の温度が前記第 2電子部品の温 度よりも高くなるように前記第 1電子部品を加熱して行うことを特徴と する電子装置の製造方法。
5 1 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記複数の第 1突起状電極は半田バンプであり、 - 前記複数の第 2突起状電極はス夕ッ ドバンプであることを特徴とする 電子装置の製造方法。
5 2 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記複数の第 2突起状電極の配列ピツチは、 前記複数の第 1突起状電 極の配列ピッチよりも小さいことを特徴とする電子装置の製造方法。
5 3 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記第 1及び第 2電子部品は、 回路が内蔵された半導体チップである ことを特徴とする電子装置の製造方法。
5 4 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記第 1電子部品は、 半導体基板と、 前記半導体基板の一主面に形成 された複数の半導体素子と、 前記半導体基板の一主面上に形成された複 数の第 1電極パッ ドと、 前記複数の第 1電極パッ ドより も上層に形成さ れ、 かつ前記複数の第 1電極パッ ドと夫々電気的に接続された複数の第
2電極パッ ドであって、 前記複数の第 1電極パッ ドより も広い配列ピッ チで配置された複数の第 2電極パッ ドと、 前記複数の第 2電極パッ ドに 夫々接続された前記複数の第 1突起状電極とを有する半導体チップであ り、
前記第 2電子部品は、 半導体基板と、 前記半導体基板の一主面上に形 成された複数の半導体素子と、 前記半導体基板の一主面上に形成された 複数の電極パツ ドと、 前記複数の電極パッ ドに夫々接続された前記複数 の第 2突起状電極とを有する半導体チップあることを特徴とする電子装 置の製造方法。
5 5 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記第 1電子部品は、 回路が内蔵された半導体チップをパッケージン グした半導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
5 6 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記第 1電子部品は、 配線基板と、 前記配線基板の一主面側に配置さ れ、 かつ回路が内蔵された半導体チップと、 前記配線基板の一主面と対 向する他の主面側に配置された前記複数の第 1突起状電極とを有する半 導体装置であり、
前記第 2電子部品は、 回路が内蔵された半導体チップであることを特 徴とする電子装置の製造方法。
5 7 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記 （ c ) 工程の後に、 前記配線基板の一主面の第 1領域と前記第 1 電子部品との間にアンダーフィル樹脂を注入する工程を更に有すること を特徴とする電子装置の製造方法。
5 8 . 請求の範囲第 5 0項に記載の電子装置の製造方法において、 前記 （ c ) 工程の後に、 前記配線基板の一主面の第 1領域と前記第 1 電子部品との間、 並びに配線基板の一主面の第 2領域と前記第 2電子部 品との間にアンダーフィル樹脂を注入する工程を更に有することを特徴 とする電子装置の製造方法。
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