WO2003007485A2 - Digital multi-channel receiver - Google Patents

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WO2003007485A2
WO2003007485A2 PCT/EP2002/007800 EP0207800W WO03007485A2 WO 2003007485 A2 WO2003007485 A2 WO 2003007485A2 EP 0207800 W EP0207800 W EP 0207800W WO 03007485 A2 WO03007485 A2 WO 03007485A2
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WO
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sequence
binary values
comparison
receiving device
value
Prior art date
Application number
PCT/EP2002/007800
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German (de)
French (fr)
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WO2003007485A3 (en
Inventor
Markus Mock
Andrea Gubser
Original Assignee
Dynatron Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of WO2003007485A3 publication Critical patent/WO2003007485A3/en

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Definitions

  • the present invention relates to a device for receiving digital signals.
  • the present invention relates to a device for receiving digital signals on a plurality of logical transmission channels.
  • Digital signal transmission now plays a very important role in almost all areas of everyday life. Compared to analog signal transmission, the use of digital technology in signal transmission is characterized by a greatly reduced susceptibility to interference and by the possibility of building up a very large number of logical transmission channels on one and the same physical transmission path.
  • the signal transmission can take place physically both by electrical pulses by means of a cable connection and by light pulses by means of a glass fiber.
  • wireless transmission methods e.g. B. by radio or infrared, an increasingly important role in the transmission of digital signals.
  • a further transmission device is to be integrated into an existing configuration of a transmission device and a reception device so that the reception device can receive the digital signals of both transmission devices
  • the reception device must be provided for possible use in such a configuration right from the start.
  • Another possibility is to remove the receiving device from the configuration and to re-tune the logical transmission channels to be received. This removal and retuning of the receiving device from an already existing configuration is associated with additional time and cost.
  • conventional receiving devices are generally designed for receiving digital signals on only one logical transmission channel. This means that a device which is to be used for receiving signals on several logical transmission channels must contain several of these receiving devices, each of which is tuned to receive the signals on a logical transmission channel. This results in both increased costs and space requirements for the construction of such devices.
  • the object of the present invention is therefore to provide a device for receiving digital signals, which can be adjusted to a large number by the possibility of a fast and flexible matching of the receiving device characterized by logical transmission channels.
  • the possibility of tuning should be designed so that data can be received on any previously unknown logical transmission channel.
  • the present invention describes a device for the reception of digital signals, which is characterized by the possibility that a fast dynamic tuning of the receiving device to the logical transmission channels to be received is possible.
  • An external electrical signal made available at a first input of the receiving device is continuously sampled within a signal processing device by a conversion device and the signal level is converted into a sequence of digital values.
  • the rate and the time at which the conversion of the sampled signal level takes place is determined by a timer device which is connected to the conversion device.
  • the conversion by means of the conversion device is carried out in a manner known per se by means of a flash converter contained therein.
  • the output signal of a receiving antenna for electromagnetic waves or that of an optoelectronic receiver can be used as the externally provided electrical signal.
  • One or more of the digital values are subsequently used in an evaluation device to determine a binary value based on a determination device.
  • the determination device is set up for demodulating a signal modulated according to the differential binary phase shift keying method.
  • Further embodiments of the present invention have determination devices which are set up for the demodulation of differentially antipodal signals.
  • the number of digital values on which the binary value is based is variable and can be set by the user using the determination base value.
  • bit quality value In addition to the determination of a binary value from one or more digital values, one or more statistical evaluations of the digital value or values and a comparison of the result of these statistical evaluations with a first predetermined value, the bit quality minimum, also take place in a first comparison device.
  • the result of this first comparison which is referred to as the bit quality value, is TRUE if the statistics on which the digital values are based provide a bit quality that is greater than the bit quality minimum, otherwise FALSE.
  • This first comparison result is assigned to the respective binary value by the evaluation device.
  • Each binary value represented at the data output of the evaluation device is thus assigned a bit quality value represented in the form of a further binary value at a further output of the evaluation device. Both the binary value and the bit quality value are based on the same or the same digital values.
  • a frame detector device connected downstream of the evaluation device uses a detection device to recognize a predetermined sequence of binary values, the frame bit pattern, in a sequence of binary values, the bit sequence, output by the evaluation device.
  • the frame bit pattern is freely selectable and can be defined by the user.
  • the frame bit pattern is used by the Received logical transmission channel to be identified.
  • the bit quality values assigned to the individual binary values of the bit sequence are linked to one another by any mathematical operation, preferably an addition, and compared with a second predetermined value, the frame quality minimum.
  • the result of this second comparison is called the frame quality value.
  • the frame quality minimum is again freely selectable by the user.
  • the detection device has at least partially recognized the frame bit pattern in a bit sequence and the frame quality value for the detected frame bit pattern lies above the value of the frame quality minimum, the bit sequence following the frame bit pattern is passed on to the data output of the frame detection device by a control device. If no frame bit pattern is recognized by the detection device in the bit sequence or if the value of the frame quality value for a frame bit pattern recognized in the bit sequence is below the value of the frame quality minimum, the transmission of the bit sequence to the data output of the frame detection device is prevented by the control device.
  • the bit sequence is passed on to the data output of the frame detection device by the control device until the control device receives a reset signal and thereby prevents the bit sequence from being passed on to the data output of the frame detector device.
  • the reset signal will furthermore passed on to the detection device so that it is also reset and the recognition of a frame bit pattern in the bit sequence begins again.
  • the preferred embodiment of the present invention has a decoding device within the calculation device, which decodes a bit sequence coded with a convolutional code and forwards it to the output of the calculation device.
  • the bit sequence output by the decoding device is forwarded to a first storage device and stored there.
  • the receiving device also has an amplification device which is connected between the first input of the receiving device and the conversion device and raises the level of the sampled electrical signal.
  • the receiving device has a second input, via which the externally made available electrical signal is also sampled and compared unamplified by a third comparison device with the signal of a reference level device.
  • the signal of the reference level device can also be freely selected.
  • This third comparison result is passed on to a counter device, which is incremented each time the signal level exceeds the reference level.
  • a check of the absolute signal strength of a received bit sequence is carried out, which, for example during operation of the receiving device in a configuration in which the signal is transmitted by radio, provides information about the distance of the receiving device from the respective transmitter.
  • the value of the counter device, the signal intensity value is also stored in the first memory device after the bit sequence has been received.
  • the bit sequence or the signal intensity value stored in the first storage device are preferably transmitted via an interface device to a microprocessor device connected to the receiving device.
  • the interface device receives commands and user-defined values for configuration or control of the components of the receiving device from the microprocessor device.
  • the interface device also contains a control device which, after receiving a bit sequence, outputs the reset signal to the detection device or the control device. At the same time, the control device triggers the output of an interrupt signal at the output of the interface device, which is characteristic of the fact that the receiving device has received a bit sequence and awaits the command to output the bit sequence to the microprocessor device.
  • Both the amplification device and the conversion device as well as the reference level device, the first comparison device and the third comparison device are integrated in the preferred embodiment of the present invention. or can be switched off. This allows the power consumption of the receiving device to be greatly reduced in the idle state.
  • the receiving device is distinguished from the prior art by a high degree of flexibility in receiving digital signals on different logical transmission channels.
  • the user can set the detection of a changed frame bit pattern at any time during operation, which is equivalent to reception on a different logical transmission channel than the previous one.
  • the changed frame bit pattern can be chosen freely and does not have to be selected from a list of predefined frame bit patterns.
  • the number of logical transmission channels to be received by one and the same receiving device can thus be increased almost arbitrarily without any change in the electronic circuit or without the addition of components to the receiving device.
  • This software-related multichannel capability of the receiving device according to the invention is of great advantage over the prior art, since using the receiving device according to the invention, particularly inexpensive and at the same time versatile receiving devices can be built.
  • the determination of both the absolute signal level and the bit quality which is carried out during operation of the receiving device, makes it possible, depending on the quality of the received signal, to dynamically vary both the amplification factor of the amplification device and the determination base value.
  • the receiving device according to the invention can, for example, be flexibly tuned for the acquisition of digital signals from a plurality of measuring sensors. A large number of sensors can be read out, for example, in a cyclically repeating sequence.
  • the receiving device according to the invention also represents a particularly space-saving and cost-effective solution for receiving data in many digital transmission channels, since only a single receiving device can be adapted to receive in all digital transmission channels.
  • a significant reduction in the power consumption of the receiving device can be achieved by reducing the receiving devices used in a receiving device.
  • a receiving device is used, for example, in a device for recording various physical state data of sports equipment, such as the speed of rotation of a wheel on a bicycle and / or the cadence of the cyclist.
  • physiological data of the athlete such as the pulse rate or the oxygen saturation of the blood, can be recorded at the same time.
  • Other possible applications include reading out pressure sensors and breathing frequency in mobile breathing devices or the step frequency of running athletes.
  • the receiving device according to the invention is also conceivable in the medical field in which patients are subjected to long-term examinations with a large number of sensors.
  • An example of this would be the recording of a long-term electrocardiogram, in which 4 to 6 electrodes have to be read out continuously over a period of up to several days.
  • the receiving device according to the invention offers the possibility of providing a particularly small, energy-saving, inexpensive to manufacture and in particular wirelessly functioning receiving device for this purpose.
  • the receiving device additionally has an output unit which allows digital signals to be output on further freely programmable digital transmission channels to further digital receiving devices.
  • an output unit which allows digital signals to be output on further freely programmable digital transmission channels to further digital receiving devices.
  • the digital receiving device allows the transmission quality of the transmitted digital signals to be checked, there is the possibility in the transmission of security-relevant information that the transmitted digital signals can only be passed on to a downstream microprocessor device if it is ensured that the transmission of the digital signals is particularly high Transmission quality took place. In this way it can be avoided that faulty information, which could possibly lead to dangerous situations, reach the downstream microprocessor device.
  • the receiving device according to the invention has the possibility of applying error correction calculations or error detection calculations to the received sequence of digital signals.
  • FIG. 1 shows a schematic circuit diagram of a preferred embodiment of a receiving device according to the invention
  • FIG. 2 shows a schematic circuit diagram of the signal processing device of the receiving device according to the invention according to FIG. 1;
  • FIG. 3 shows a schematic circuit diagram of the evaluation device of the receiving device according to the invention according to FIG. 1;
  • FIG. 4 shows a schematic circuit diagram of the frame detector device of the receiving device according to the invention according to FIG. 1;
  • FIG. 5 shows a schematic circuit diagram of the calculation device of the receiving device according to the invention according to FIG. 1;
  • FIG. 6 shows a schematic circuit diagram of the timer device of the receiving device according to the invention according to FIG. 1;
  • FIG. 7 shows a schematic circuit diagram of the interface device of the receiving device according to the invention according to FIG. 1;
  • FIG. 8 shows a schematic representation of the structure of an information segment which is received by a receiving device according to FIG. 1; 9 shows a schematic circuit diagram of a coding device for coding the digital signals for reception by a receiving device according to the invention;
  • FIG. 10 shows a schematic circuit diagram of a further preferred embodiment of the receiving device according to the invention.
  • FIG. 11 shows a schematic circuit diagram of a second output device of the receiving device according to the invention according to FIG. 10;
  • a receiving device 1 has a signal processing device 10 on the input side, the first input 2 of the receiving device being connected to the first input 101 of the signal processing device and the second input 3 of the receiving device being connected to the second input 102 of the signal processing device is.
  • An external electrical signal made available at the first input 2 of the receiving device is thus sampled by the signal processing device 10.
  • a second electrical signal made available at the second input 3 of the receiving device is also sampled by the signal processing device 10.
  • the signal processing device 10 has an amplification device 12 which raises the level of the signal sampled at the first input 101 of the signal processing device.
  • the amplification factor of the amplification device can be chosen freely and is preferably 200, 500, 1000, 2000, 4000, particularly preferably 2000.
  • the signal processing device 10 also has a conversion device 11 which measures the level of the sampled and amplified electrical signal with a sampling rate defined by a timer device 5.0, or sampling rate, continuously sampled and the sampled level is shown in the form of a digital value at the data output 105 of the signal processing device 10.
  • the resolution of the digital value depends on the conversion device 11 used and is 4 bits in the preferred embodiment of the receiving device according to the invention.
  • the digital value of the signal level is therefore in a range that includes the values 0 to 15.
  • the receiving device according to the invention can also work with conversion devices with higher or lower resolutions.
  • the electrical timing signal underlying the sampling rate and generated by the timing device 50 is passed on to the conversion device 11 via the timing input 104 of the signal processing device.
  • the sampling rate for the conversion of the electrical signal can be chosen freely and is preferably 32768 Hz.
  • the signal processing device 10 has a third comparison device 13, which samples the level of the second externally provided electrical signal and compares it with a reference level.
  • the reference level is generated by the reference level device 14 and can also be freely selected. If the level of the second sampled signal is above the reference level, the third comparison device 13 outputs a signal intensity value in the form of a logical TRUE value, which is displayed at the signal intensity output 106 of the signal processing device.
  • Both the conversion device 11 and the amplification device 12, the third comparison device 13 and the reference level device 14 are connected to the control input 103 connected to the signal processing device. Via the control input 103, the signal processing device 10 receives control commands by means of which the components of the signal processing device 10 are switched on or off.
  • the receiving device 1 has a timer device 50.
  • the time base input 501 of the timer device is connected to the time base input 6 of the receiving device.
  • a timer 51 of the timer device 50 can be synchronized with a timing signal provided from outside the receiving device 1.
  • the timing signal generated by the timer 51 is shown at the timing output 503 of the timing device.
  • the timer 51 receives control commands by means of which the generation of the clock signal is switched on or off.
  • the receiving device 1 also has an evaluation device 20, the data input 201 of which is connected to the data output 105 of the signal processing device.
  • the evaluation device 20 has a determination device 21 which determines a binary value on the basis of one or more digital values displayed at the data input 201 of the evaluation device.
  • the determining device 21 is preferably suitable for determining binary values from a sequence of digital values which represent an electrical signal modulated according to the differential binary phase shift keying method.
  • the receiving device according to the invention can also work with determination devices which are preferably used to determine binary values from sequences of digital values which are based on other modulation methods, preferably phase modulation methods Differential antipodal modulation methods that represent modulated electrical signals are suitable.
  • the determination device 21 also receives the electrical clock signal generated by the timer device 50 via the clock input 202. This guarantees a synchronized function of the conversion device 11 and the determination device 21.
  • the determination device 21 receives via the determination base input 208 a determination base value which indicates the number of oscillations of the electrical signal which are used as the basis for the determination of a binary value.
  • the determination base value can be chosen freely and is preferably 1, 2, 4 or 8. In the preferred embodiment of the present invention, the determination of binary values is therefore preferably based on 1, 2, 4 or 8 oscillations of the digitally represented electrical signal.
  • the determination device 21 forwards the determined binary values to the first comparison device 22.
  • the determination device 21 forwards a second clock signal to the first comparison device 22.
  • the frequency of the second clock signal is reduced compared to the frequency of the clock signal of the timer 50 by a factor that is proportional to the determination base value.
  • This second clock signal regulates the speed of the processing of the binary values determined by the determination device by the following components. In this way, it is possible to change the internal processing speed of the receiving device 1 according to the invention by varying the basic determination value.
  • the first comparison device 22 is connected to the data input 201 and to the timing input 202 of the evaluation device.
  • the first comparison device 22 forwards the binary values determined by the determination device 21 and the second clock signal to the data output 203 of the evaluation device or the clock output 204 of the evaluation device. Furthermore, the first comparison device 22 summarizes the digital values on which a binary value determined by the determination device 21 is based by a mathematical operation. The result of this summary is compared by the first comparison device 22 with a bit quality minimum value present via the bit quality minimum input 207 of the evaluation device. The result of this comparison is output at the bit quality value output 205 of the evaluation device, assigned to the respective binary value shown at the data output 203. The respective bit quality value characterizes the binary values output by the evaluation device 20 with regard to the quality of the electrical signal on which its determination is based.
  • the first comparison device 22 receives control commands via the control input 206 of the evaluation device, by means of which the function of the first comparison device is switched on or off.
  • the binary values output at the data output 203 of the evaluation device are forwarded to the data input of the frame detector device 30.
  • the bit quality values assigned to the binary values at the bit quality value output 205 of the evaluation device are forwarded to the bit quality value input 303 of the frame detector device. That at timing output 202 of the evaluation input direction output second clock signal is forwarded to the clock input 302 of the frame detector device.
  • the frame detector device 30 has a detection device 32 and a second comparison device 31.
  • the detection device 32 receives both the timing signal present at the timing input 302 and the binary value (s) applied to the data input 301.
  • the detection device receives via the frame bit pattern input
  • the detection device 31 checks a sequence of binary values, a so-called bit sequence, output by the evaluation unit with regard to the occurrence of the predetermined frame bit pattern. If the predetermined frame bit pattern is at least partially recognized in the bit sequence, the detection device 32 forwards the number of matching binary values of the frame bit pattern with the bit sequence to a control device 33.
  • the second comparison device 31 compares the number of the bit quality values assigned to the respective binary values of the recognized frame bit sequence, which characterize a high quality of the respective binary value, with a frame quality value present at the frame quality value input 304. The result of this comparison is passed on from the second comparison device in the form of a logic value to the logic logic device 34.
  • the control input is passed on from the second comparison device in the form of a logic value to the logic logic device 34.
  • an AND operation of the applied signals takes place in the logic operation device.
  • the result of the logical combination of the frame quality value with the likewise logical frame detection control signal is forwarded to the control device 33.
  • the control device 33 compares the number of matching binary values of the frame bit pattern and the bit sequence with a value present at the frame detection accuracy input 311. If the number of matches is above the frame detection accuracy value and the logical combination unit supplies a logical TRUE value, the control unit outputs a logical TRUE value to the frame detection status output 310 of the frame detector device and connects the data input 301 of the frame detector device to the latter Data output 309 and a connection of the clock input 302 of the frame detector device to the clock output 308.
  • connection of the data input 301 to the data output 309 and the clock input 302 to the clock output 308 is maintained until the control device 33 receives a reset signal via the reset signal input 307 of the frame detector device. Simultaneously with the control device 33, the detection device 32 also receives a reset signal, so that the recognition of the frame bit pattern present at the frame bit pattern input begins again.
  • the function of the frame detector device 30 thus corresponds to that of a selective switching element which at least partially recognizes a frame bit pattern in a bit sequence and the binary values following the frame bit pattern and the timing passes signal from the inputs of the frame detector device 301, 302 to the outputs 309, 308 unchanged. This transfer is prevented as soon as the frame detector device 30 receives a reset signal supplied from the outside.
  • the signals output at the data output 309 or at the clock output 308 of the frame detector device are sent to the data input 401 or the clock input 402 of the calculation device
  • the calculation device 40 has a decoding device
  • a bit sequence which is coded by a convolutional code, is preferably decoded.
  • the receiving device according to the invention can also work with decoding devices which decode a bit sequence coded according to a Hamming code, a cyclic Hamming code, a Bose-Chaudhuri-Hocquenghem code, a Reed-Solomon code, a turbo code or other coding methods ,
  • the bit sequence is encoded in a stream consisting of a pair of a data bit and a code bit following this data bit.
  • the bit sequence is encoded in a stream consisting of a pair of a data bit and a code bit following this data bit.
  • any other arrangement of data or code bits in the bit sequence is possible.
  • G ⁇ (x) a 0 + a x * x + a 2 * x 4 + a 3 * x 6
  • G 2 (x) 1, where ai e ⁇ 0, 1 ⁇ applies and where "+" preferably represents a modulo 2 addition within the described specification.
  • the calculation device 40 forwards the bit sequence decoded by the decoding device 41, depending on the value of the control signal which is present at the control input 403 of the calculation device, to the data output 405 or the timing output 404. If the logical value of the control signal at the control input 403 is FALSE, the signals present at the data input 401 or at the clock input 402 are forwarded to the data output 405 or the clock output 404 without further calculation by the decoding device 41. For a TRUE value of the control signal, the bit sequence decoded by the decoding device is output to data output 405 or timing output 404.
  • the bit sequence output at the data output 405 of the computing device is forwarded to the data input 605 of the interface device 60.
  • the timing signal output at the timing output 404 of the computing device is forwarded to the timing input 604 of the interface device 60.
  • the interface device 60 stores the bit sequence output by the calculation device 40 in a first storage device 61.
  • the preferred embodiment of the receiving device 1 also has a first output unit 90 which contains the bit sequence at the output of the evaluation device 20, at the output of the frame detector device 30 and / or at the output the calculation device 40 samples.
  • the first output device 90 is connected to the first output 4 of the receiving device 1 and outputs the scanned bit sequences in a cyclical order at the first output 4.
  • the output device 90 samples both the output data signal and the output clock signal of the respective components and outputs both signals via the first output 4. In this way, external processing of the received digital signals after different processing steps by the receiving device 1 is possible. This makes it possible, for example, to carry out a diagnosis of malfunctions in the receiving device 1.
  • an adaptive adaptation of individual parameters of the receiving device such as, for. B. the frame quality minimum, the bit quality minimum and / or the frame detection accuracy value possible during the operation of the receiving device.
  • the interface device 60 has a second storage device 62, a counting device 64, a control device 65 and an interface control device 63.
  • the output of the interface device is connected to the interface output 5 of the receiving device and comprises an interrupt channel 615 and a data input / output channel 614.
  • the interface output 5 of the receiving device is preferably connected to a microprocessor device.
  • the counter 64 receives the logical signal intensity value output by the signal processing device 10 via the signal intensity input 603. Each time the signal intensity value is TRUE, the counter 64 is incremented by the value 1 and the value of the counter 64 after receiving a bit sequence also stored in the memory device 61. This value is directly related to the received signal intensity and, for example, allows a conclusion to be drawn about the distance of the receiving device from the transmitter.
  • the interface device 60 preferably outputs the bit sequence received by the receiving device 1 and the stored value of the counting device 64 to the microprocessor device.
  • the interface control device 63 controls the output of the bit sequence stored in the storage device 61 via the data input / output channel 614 to the downstream microprocessor device. Furthermore, the interface control device 63 controls the reception of control parameters such as the value for the frame quality minimum, the value for the bit quality minimum, the frame bit pattern, the value for the frame recognition accuracy and / or the value for the determination accuracy and stores these values in the second storage device 62.
  • the signal output by the frame detector device 30 at the frame detection state output 310 is present at the frame detection state input 601 of the interface device 60 and triggers the output of an interrupt signal via the interrupt channel 615 of the interface device 60 via the control device 65 at the interface control device.
  • the output of this interrupt signal informs the downstream microprocessor device that a bit sequence has been received and recognized and that the receiving device 1 has this bit sequence ready in the first memory device 61 for output to the microprocessor device.
  • the interface control device 63 outputs a signal to the control device 65.
  • the control device 65 then outputs a reset signal to the reset signal output 602 of the interface device 60, which is connected to the reset signal input 307 of the frame detector device 30.
  • the reset signal is also passed on to the counter 64 in order to reset it to the value 0.
  • the values stored in the second memory device 62 are connected to the components of the receiving device via the outputs 606 to 613.
  • the frame detection accuracy value is passed on to the frame detection accuracy input 311 of the frame detector device 30 via the frame detection accuracy output 606.
  • the predetermined frame bit pattern is forwarded via frame bit pattern output 607 to frame bit pattern input 305 of frame detector device 30.
  • the minimum bit quality value is passed on to the minimum bit quality input 207 of the evaluation device 20 via the bit quality minimum output 608.
  • the minimum frame quality value is passed on via the minimum frame quality output 609 to the minimum frame quality input 304 of the frame detector device 30.
  • the determination base value is output via the determination base output 613 to the determination base input 208 of the evaluation device 20.
  • the frame detection control value is output via the frame detection control output 610 to the control input 306 of the frame detector device 30.
  • the decoding control value is passed on to the control input 403 of the calculation device 40 via the decoding control output 611.
  • the Component control value is passed on via the component control output 612 to, the control input 103 of the signal processing device 10 and to the control input 602 of the evaluation device 20 and to the control input 502 of the timer device 50.
  • an information segment received by the preferred embodiment of the present invention has a structure which consists of 5 sub-segments.
  • a first sub-segment 701 of the information segment represents an input sequence which serves to identify the beginning of the information segment.
  • a second sub-segment 702 represents the frame bit pattern of the respectively transmitted information segment and thus identifies the logical transmission channel to which this information segment is to be assigned.
  • a fourth sub-segment 704 contains the digital information of the information segment to be transmitted.
  • a third sub-segment 703 contains information about the length of the fourth sub-segment.
  • a fifth sub-segment 705 represents an output sequence which serves both for the detection of the end of the information segment and for the resetting of the decoding device 41 to the basic state. In the event that uncoded signals are received, the use of the fifth sub-segment 705 can accordingly be dispensed with, without the function of the receiving device being restricted.
  • the bit sequences received by the preferred embodiment of the present invention are preferably encoded by a method according to FIG. 9.
  • the coding device 80 For each binary value present at the input of a coding device 80, the coding device 80 generates a pair consisting of the binary value itself and a code value, the code value being shown at the code value output 803 and the binary value at the binary value output 802.
  • the calculation of the code value is preferably carried out by a sequence of six 1-bit shift registers 81, the value of the first, the fourth and the respectively sixth register is linked to the binary value by a modulo 2 addition 82.
  • a further embodiment of the receiving device 100 has a second output device 91 which outputs bit sequences output by the interface device 60 to a second output 7 of the receiving device.
  • the bit sequences output by the interface device 60 are either bit sequences received by the microprocessor device or bit sequences stored by the interface device 60.
  • the bit sequences are also output independently of the microprocessor device, for example after reception of a bit sequence to be confirmed by the receiving device 1.
  • the second output device 91 has a coding device 907 which codes the bit sequence present at the input 905 of the second output device according to one or more of the above-mentioned methods.
  • the bit sequence is encoded according to the method described in FIG. 8.
  • the second output device 91 has a modulation device 908, which modulates the bit sequence according to a modulation method, preferably a phase modulation method, preferably according to the differential binary phase shift keying method.
  • the second output device has a second amplification device 909, which amplifies the signal modulated by the modulation device and passes it on to the output 906 of the second output device.

Abstract

The invention relates to a device for receiving digital signals, comprising a signal processing device (10), an evaluation device (20), a frame detection device (30), a calculation device (40) and an interface device (60). The frame detection device (30) controls the processing of a series of received digital signals, case by case, by means of the calculation device (40) and the interface device (60), when said detection device at least partially recognizes a pre-set frame bit pattern within the series of digital signals and when the comparison of a quality value of the digital signals with a pre-set minimum quality value shows that the received digital signal is higher than the minimum quality value, whereby the frame bit pattern and the minimum quality value can be freely selected.

Description

Digitaler Me rkanaleπrpfänger Digital channel receiver
Beschreibungdescription
Die vorliegende Erfindung betrifft eine Vorrichtung für den Empfang digitaler Signale. Insbesondere betrifft die vorliegende Erfindung eine Vorrichtung für den Empfang digitaler Signale auf mehreren logischen Übertragungskanälen.The present invention relates to a device for receiving digital signals. In particular, the present invention relates to a device for receiving digital signals on a plurality of logical transmission channels.
Die digitale Signalübertragung spielt heutzutage in nahezu allen Bereichen des täglichen Lebens eine sehr wesentliche Rolle. Der Einsatz der Digitaltechnik bei der Signalübertragung zeichnet sich gegenüber der analogen Signalübertragung durch eine stark verminderte Störanfälligkeit aus sowie durch die Möglichkeit, auf ein und demselben physikalischen Übertragungsweg eine sehr hohe Anzahl von logischen Übertragungskanälen aufzubauen. Die Signalübertragung kann physikalisch sowohl durch elektrische Impulse mittels einer Kabelverbindung als auch durch Lichtimpulse mittels einer Glasfaser erfolgen. Darüber hinaus nehmen drahtlose Übertragungsverfahren, z. B. per Funk oder Infrarot, einen immer größer werdenden Stellenwert bei der Übertragung digitaler Signale ein.Digital signal transmission now plays a very important role in almost all areas of everyday life. Compared to analog signal transmission, the use of digital technology in signal transmission is characterized by a greatly reduced susceptibility to interference and by the possibility of building up a very large number of logical transmission channels on one and the same physical transmission path. The signal transmission can take place physically both by electrical pulses by means of a cable connection and by light pulses by means of a glass fiber. In addition, wireless transmission methods, e.g. B. by radio or infrared, an increasingly important role in the transmission of digital signals.
Insbesondere im Bereich der digitalen Signalübertragung per Funk sind den physikalischen Übertragungskapazitäten durch die immer knapper werdende Verfügbarkeit von freien Übertragungsfrequenzen Grenzen gesetzt. Dem gegenüber steht der Bedarf, eine stetig wachsende Zahl von unterschiedlichen Geräten über Funkverbindungen miteinander kommunizieren zu lassen. Die Lösung dieses Problems erfolgt durch die Nutzung mehrerer logischer Über- tragungskanäle auf ein und derselben Übertragungsfrequenz. Problematisch ist, hierbei jedoch, daß für die Kommunikation verschiedener Geräte über einen logischen Übertragungskanal sowohl die Sendevorrichtung (en) als auch die Empfangsvorrichtung (en) auf ein und denselben Übertragungskanal abgestimmt sein müssen. Das erfordert zumeist bereits während der Herstellung der Geräte eine Festlegung sowohl der Sende- als auch der Empfangsvorrichtung (en) auf vordefinierte logische Übertragungskanäle .In the field of digital signal transmission by radio in particular, the physical transmission capacities are limited by the increasingly scarce availability of free transmission frequencies. On the other hand, there is the need to allow a constantly growing number of different devices to communicate with each other via radio connections. This problem is solved by using several logical transmission channels on the same transmission frequency. It is problematic, however, that both the transmitting device (s) and the receiving device (s) must be matched to one and the same transmission channel for the communication of different devices via a logical transmission channel. This usually requires both the transmitting and the receiving device (s) to be predefined on predefined logical transmission channels during the manufacture of the devices.
Soll jedoch beispielsweise in eine bestehende Konfiguration aus einer Sendevorrichtung und einer Empfangsvorrichtung eine weitere Sendevorrichtung integriert werden, so daß die Empfangsvorrichtung die digitalen Signale beider Sendevorrichtungen empfangen kann, so muß die Empfangsvorrichtung bereits von Beginn an für den möglichen Einsatz in einer derartigen Konfiguration vorgesehen sein. Eine weitere Möglichkeit besteht darin, die Empfangsvorrichtung aus der Konfiguration zu entfernen und einer erneuten Abstimmung der zu empfangenden logischen Übertragungskanäle zu unterziehen. Dieses Entfernen und neu abstimmen der Empfangsvorrichtung aus einer bereits bestehenden Konfiguration ist aber mit einem zusätzlichen Zeit- und Kostenaufwand verbunden.However, if, for example, a further transmission device is to be integrated into an existing configuration of a transmission device and a reception device so that the reception device can receive the digital signals of both transmission devices, the reception device must be provided for possible use in such a configuration right from the start. Another possibility is to remove the receiving device from the configuration and to re-tune the logical transmission channels to be received. This removal and retuning of the receiving device from an already existing configuration is associated with additional time and cost.
Darüber hinaus sind herkömmliche Empfangsvorrichtungen in der Regel für den Empfang von digitalen Signalen auf nur einem logischen Übertragungskanal ausgelegt. Das bedeutet, daß ein Gerät, welches für den Empfang von Signalen auf mehreren logischen Übertragungskanälen Verwendung finden soll, mehrere dieser Empfangsvorrichtungen enthalten muß, von denen jede auf den Empfang der Signale auf einem logischen Übertragungskanal abgestimmt ist. Daraus resultiert sowohl ein erhöhter Kostenais auch Platzbedarf für den Bau solcher Geräte.In addition, conventional receiving devices are generally designed for receiving digital signals on only one logical transmission channel. This means that a device which is to be used for receiving signals on several logical transmission channels must contain several of these receiving devices, each of which is tuned to receive the signals on a logical transmission channel. This results in both increased costs and space requirements for the construction of such devices.
Die Aufgabe der vorliegenden Erfindung ist es deshalb, eine Vorrichtung zum Empfang digitaler Signale zur Verfügung zu stellen, die sich durch die Möglichkeit einer schnellen und flexiblen Abstimmung der Empfangsvorrichtung auf eine Vielzahl von logischen Übertragungskanälen auszeichnet. Die Möglichkeit der Abstimmung soll dabei so gestaltet sein, daß der Empfang von Daten auf einem beliebigen, zuvor unbekannten logischen Übertragungskanal erfolgen kann.The object of the present invention is therefore to provide a device for receiving digital signals, which can be adjusted to a large number by the possibility of a fast and flexible matching of the receiving device characterized by logical transmission channels. The possibility of tuning should be designed so that data can be received on any previously unknown logical transmission channel.
Diese Aufgabe wird durch eine Empfangsvorrichtung gemäß dem Anspruch 1 der vorliegenden Empfindung gelöst. Weitere bevorzugte Ausführungsformen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.This object is achieved by a receiving device according to claim 1 of the present sensation. Further preferred embodiments of the present invention are the subject of the dependent claims.
Die vorliegenden Erfindung beschreibt eine Vorrichtung für den Empfang digitaler Signale, die sich durch die Möglichkeit auszeichnet, daß eine schnelle dynamische Abstimmung der Empfangsvorrichtung auf die zu empfangenden logischen Übertragungskanäle möglich ist.The present invention describes a device for the reception of digital signals, which is characterized by the possibility that a fast dynamic tuning of the receiving device to the logical transmission channels to be received is possible.
Ein externes, an einem ersten Eingang der Empfangsvorrichtung zur Verfügung gestelltes elektrisches Signal wird innerhalb einer Signalverarbeitungseinrichtung fortlaufend durch eine Konvertierungseinrichtung abgetastet und der Signalpegel in eine Folge von digitalen Werten konvertiert. Die Rate sowie der Zeitpunkt, mit der die Konvertierung des abgetasteten Signalpegels erfolgt wird dabei durch eine Zeitgebereinrichtung festgelegt, die mit der Konvertierungseinrichtung in Verbindung steht. Die Konvertierung mittels der Konvertierungseinrichtung erfolgt in an sich bekannter Weise durch einen darin enthaltenen Flash-Wandler. Es besteht jedoch auch die Möglichkeit, für die Konvertierung des elektrischen Signals einen Abtast- und Haltekreis in Verbindung mit einem nachgeschalteten Analog-/Digital- wandler, oder aber eine beliebige andere Einrichtung zur Konvertierung von elektrischen Signalen in digitale Werte, zu verwenden. Als extern zur Verfügung gestelltes elektrisches Signal kann beispielsweise das Ausgangssignal einer Empfangsantenne für elektromagnetische Wellen oder auch das eines optoelektronischen Empfängers Verwendung finden.An external electrical signal made available at a first input of the receiving device is continuously sampled within a signal processing device by a conversion device and the signal level is converted into a sequence of digital values. The rate and the time at which the conversion of the sampled signal level takes place is determined by a timer device which is connected to the conversion device. The conversion by means of the conversion device is carried out in a manner known per se by means of a flash converter contained therein. However, it is also possible to use a sample and hold circuit in connection with a downstream analog / digital converter for converting the electrical signal, or any other device for converting electrical signals into digital values. For example, the output signal of a receiving antenna for electromagnetic waves or that of an optoelectronic receiver can be used as the externally provided electrical signal.
Einer oder mehrere der digitalen Werte werden nachfolgend in einer Bewertungseinrichtung der Ermittlung eines Binärwertes durch eine Bestimmungseinrichtung zugrundegelegt. In einer besonders bevorzugten Ausführungsform der vorliegenden Erfindung ist die Bestimmungseinrichtung für die Demodulation eines nach dem Verfahren der differenziellen binären Phasenumtastung modulierten Signals eingerichtet. Weitere Ausführungsformen der vorliegenden Erfindung weisen Bestimmungseinrichtungen auf, die für die Demodulation von differentiell antipodalen Signalen eingerichtet sind. Die Anzahl der für die Ermittlung des Binärwertes zugrundegelegten digitalen Werte ist hierbei variabel und vom Benutzer durch den Bestimmungsbasiswert einstellbar.One or more of the digital values are subsequently used in an evaluation device to determine a binary value based on a determination device. In a particularly preferred embodiment of the present invention, the determination device is set up for demodulating a signal modulated according to the differential binary phase shift keying method. Further embodiments of the present invention have determination devices which are set up for the demodulation of differentially antipodal signals. The number of digital values on which the binary value is based is variable and can be set by the user using the determination base value.
Neben der Ermittlung eines Binärwertes aus einem oder mehreren digitalen Werten findet in der Bewertungseinrichtung außerdem eine oder mehrere statistische Bewertungen des oder der digitalen Werte sowie ein Vergleich des Ergebnisses dieser statistischen Bewertungen mit einem ersten vorgegebenen Wert, dem Bitqualitätsminimum, in einer ersten Vergleichseinrichtung statt. Das Ergebnis dieses ersten Vergleichs, welches als Bitqualitätswert bezeichnet wird, ist WAHR, sofern die den digitalen Werten zugrunde liegende Statistik eine Bitqualität liefert, die größer als das Bitqualitätsminimum ist, anderenfalls FALSCH. Dieses erste Vergleichsergebnis wird von der Bewertungseinrichtung dem jeweiligen Binärwert zugeordnet. Jedem am Datenausgang der Bewertungseinrichtung dargestellten Binärwert ist somit ein an einem weiteren Ausgang der Bewertungseinrichtung dargestellter Bitqualitätswert in der Form eines weiteren Binärwertes zugeordnet. Sowohl der Binärwert als auch der Bitqualitätswert basieren dabei auf demselben oder denselben digitalen Werten.In addition to the determination of a binary value from one or more digital values, one or more statistical evaluations of the digital value or values and a comparison of the result of these statistical evaluations with a first predetermined value, the bit quality minimum, also take place in a first comparison device. The result of this first comparison, which is referred to as the bit quality value, is TRUE if the statistics on which the digital values are based provide a bit quality that is greater than the bit quality minimum, otherwise FALSE. This first comparison result is assigned to the respective binary value by the evaluation device. Each binary value represented at the data output of the evaluation device is thus assigned a bit quality value represented in the form of a further binary value at a further output of the evaluation device. Both the binary value and the bit quality value are based on the same or the same digital values.
Eine der Bewertungseinrichtung nachgeschaltete Rahmendetektoreinrichtung führt mittels einer Detektionseinrichtung eine Erkennung einer vorgegebenen Folge von Binärwerten, dem Rahmenbitmuster, in einer von der Bewertungseinrichtung ausgegebenen Folge von Binärwerten, der Bitfolge, durch. Das Rahmenbitmuster ist frei wählbar und kann vom Benutzer definiert werden. Durch das Rahmenbitmuster wird der von der Empfangsvorrichtung zu empfangende logische Übertragungskanal identifiziert .A frame detector device connected downstream of the evaluation device uses a detection device to recognize a predetermined sequence of binary values, the frame bit pattern, in a sequence of binary values, the bit sequence, output by the evaluation device. The frame bit pattern is freely selectable and can be defined by the user. The frame bit pattern is used by the Received logical transmission channel to be identified.
Bei der Erkennung des Rahmenbitmusters in der Bitfolge besteht außerdem die Möglichkeit, daß nur ein Teilbereich des Rahmenbitmusters in der Bitfolge erkannt werden muß, damit das entsprechende Rahmenbitmuster als in der Bitfolge erkannt gilt. Der Grad der Übereinstimmung der Bitfolge mit dem Rahmenbitmuster wird durch den Rahmenerkennungsgenauigkeitswert angegeben und ist vom Benutzer frei wählbar.When recognizing the frame bit pattern in the bit sequence, there is also the possibility that only a partial area of the frame bit pattern has to be recognized in the bit sequence so that the corresponding frame bit pattern is considered to be recognized in the bit sequence. The degree of agreement of the bit sequence with the frame bit pattern is indicated by the frame recognition accuracy value and can be freely selected by the user.
Überdies werden in der Rahmendetektoreinrichtung die den einzelnen Binärwerten der Bitfolge zugeordneten Bitqualitätswerte durch eine beliebige mathematische Operation, vorzugsweise eine Addition, miteinander verknüpft und mit einem zweiten vorgegebenen Wert, dem Rahmenqualitätsminimum, verglichen. Das Ergebnis dieses zweiten Vergleichs wird als Rahmenqualitätswert bezeichnet. Das Rahmenqualitätsminimum ist vom Benutzer wiederum frei wählbar.In addition, in the frame detector device, the bit quality values assigned to the individual binary values of the bit sequence are linked to one another by any mathematical operation, preferably an addition, and compared with a second predetermined value, the frame quality minimum. The result of this second comparison is called the frame quality value. The frame quality minimum is again freely selectable by the user.
Wurde durch die Detektionseinrichtung in einer Bitfolge das Rahmenbitmuster zumindest teilweise erkannt und liegt der Rahmenqualitätswert für das erkannte Rahmenbitmuster über dem Wert des Rahmenqualitätsminimums, so wird die dem Rahmenbitmuster folgende Bitfolge durch eine Steuerungseinrichtung an den Datenausgang der Rahmenerkennungseinrichtung weitergegeben. Wird durch die Detektionseinrichtung in der Bitfolge kein Rahmenbitmuster erkannt oder liegt der Wert des Rahmenqualitätswertes für ein in der Bitfolge erkanntes Rahmenbitmuster unter dem Wert des Rahmenqualitätsminimums, so wird die Weitergabe der Bitfolge an den Datenausgang der Rahmenerkennungseinrichtung durch die Steuerungseinrichtung unterbunden.If the detection device has at least partially recognized the frame bit pattern in a bit sequence and the frame quality value for the detected frame bit pattern lies above the value of the frame quality minimum, the bit sequence following the frame bit pattern is passed on to the data output of the frame detection device by a control device. If no frame bit pattern is recognized by the detection device in the bit sequence or if the value of the frame quality value for a frame bit pattern recognized in the bit sequence is below the value of the frame quality minimum, the transmission of the bit sequence to the data output of the frame detection device is prevented by the control device.
Die Weitergabe der Bitfolge an den Datenausgang der Rahmenerkennungseinrichtung durch die Steuerungseinrichtung erfolgt so lange, bis die Steuerungseinrichtung ein Rücksetzsignal erhält und dadurch die Weitergabe der Bitfolge an den Datenausgang der Rahmendetektoreinrichtung unterbindet. Das Rücksetzsignal wird darüber hinaus an die Detektionseinrichtung weitergegeben, so daß diese ebenfalls zurückgesetzt wird und die Erkennung eines Rahmenbitmusters in der Bitfolge von neuem beginnt.The bit sequence is passed on to the data output of the frame detection device by the control device until the control device receives a reset signal and thereby prevents the bit sequence from being passed on to the data output of the frame detector device. The reset signal will furthermore passed on to the detection device so that it is also reset and the recognition of a frame bit pattern in the bit sequence begins again.
Auf die am Ausgang der Rahmendetektoreinrichtung dargestellte Bitfolge werden in der Berechnungseinrichtung eine oder mehrere mathematische Operationen angewendet. Die bevorzugte Ausführungsform der vorliegenden Erfindung weist innerhalb der Berechnungseinrichtung eine Decodierungseinrichtung auf, die eine mit einem Faltungscode codierte Bitfolge decodiert und an den Ausgang der Berechnungseinrichtung weitergibt. Der Faltungscode basiert hierbei auf Generatorpolynomen, welche die Vorschriften Gi (x) = x6 + x4 + x + 1 und G2 (x) = 1 erfüllen. Dies setzt voraus, daß die Bitfolge aus einer kodierten Folge von Binärwerten besteht. Ist dies nicht der Fall, kann die Decodierung der Bitfolge durch die Decodierungseinrichtung vom Benutzer unterbunden werden, so daß die am Dateneingang der Berechnungseinrichtung vorliegende Bitfolge unverändert an den Datenausgang der Berechnungseinrichtung weitergegeben wird.One or more mathematical operations are applied to the bit sequence shown at the output of the frame detector device in the calculation device. The preferred embodiment of the present invention has a decoding device within the calculation device, which decodes a bit sequence coded with a convolutional code and forwards it to the output of the calculation device. The convolutional code is based on generator polynomials that meet the requirements Gi (x) = x 6 + x 4 + x + 1 and G 2 (x) = 1. This presupposes that the bit sequence consists of an encoded sequence of binary values. If this is not the case, the decoding device can prevent the decoding of the bit sequence by the user, so that the bit sequence present at the data input of the computing device is passed on unchanged to the data output of the computing device.
Die von der Decodierungseinrichtung ausgegebene Bitfolge wird an eine erste Speichereinrichtung weitergegeben und dort gespeichert.The bit sequence output by the decoding device is forwarded to a first storage device and stored there.
Die erfindungsgemäße Empfangsvorrichtung weist außerdem eine Verstärkungseinrichtung auf, die zwischen den ersten Eingang der Empfangsvorrichtung und die Konvertierungseinrichtung geschaltet ist und den Pegel des abgetasteten elektrischen Signals anhebt. Der Verstärkungsfaktor der Verstärkungseinrichtung ist hierbei beliebig wählbar. In der bevorzugten Ausführungsform der vorliegenden Erfindung liegt der Verstärkungsfaktor bei ß=2000. Dies erlaubt beispielsweise einen Einsatz der erfindungsgemäßen Empfangsvorrichtung in direkter Verbindung mit der elektrischen Signalquelle, ohne den zusätzlichen Bedarf von signalverarbeitenden Schaltungselementen.The receiving device according to the invention also has an amplification device which is connected between the first input of the receiving device and the conversion device and raises the level of the sampled electrical signal. The amplification factor of the amplification device can be selected as desired. In the preferred embodiment of the present invention, the gain factor is β = 2000. This allows, for example, the use of the receiving device according to the invention in direct connection with the electrical signal source, without the additional need for signal-processing circuit elements.
Weiterhin weist die erfindungsgemäße Empfangsvorrichtung einen zweiten Eingang auf, über den das extern zur Verfügung gestellte elektrische Signal ebenfalls abgetastet wird und unverstärkt durch eine dritte, Vergleichseinrichtung mit dem Signal einer Referenzpegeleinrichtung verglichen wird. Das Signal der Referenzpegeleinrichtung ist ebenfalls frei wählbar. Dieses dritte Vergleichsergebnis, wird an eine Zählereinrichtung weitergegeben, die jedes Mal, wenn der Signalpegel den Referenzpegel übersteigt inkrementiert wird. Auf diese Weise wird eine Überprüfung der absoluten Signalstärke einer empfangenen Bitfolge durchgeführt, die beispielsweise beim Betrieb der Empfangsvorrichtung in einer Konfiguration, bei der die Signalübertragung per Funk geschieht, Aufschluß über den Abstand der Empfangsvorrichtung vom jeweiligen Sender gibt. Der Wert der Zählereinrichtung, der Signalintensitätswert, wird nach dem Empfang der Bitfolge ebenfalls in der ersten Speichereinrichtung gespeichert.Furthermore, the receiving device according to the invention has a second input, via which the externally made available electrical signal is also sampled and compared unamplified by a third comparison device with the signal of a reference level device. The signal of the reference level device can also be freely selected. This third comparison result is passed on to a counter device, which is incremented each time the signal level exceeds the reference level. In this way, a check of the absolute signal strength of a received bit sequence is carried out, which, for example during operation of the receiving device in a configuration in which the signal is transmitted by radio, provides information about the distance of the receiving device from the respective transmitter. The value of the counter device, the signal intensity value, is also stored in the first memory device after the bit sequence has been received.
Die in der ersten Speichereinrichtung gespeicherte Bitfolge bzw. der Signalintensitätswert werden über eine Schnittstelleneinrichtung vorzugsweise an eine mit der Empfangseinrichtung verbundene Mikroprozessoreinrichtung übertragen. Darüber hinaus empfängt die Schnittstelleneinrichtung von der Mikroprozessoreinrichtung Befehle und Benutzerdefinierte Werte zur Konfiguration bzw. Steuerung der Komponenten der Empfangsvorrichtung. Die Schnittstelleneinrichtung enthält außerdem eine Kontrolleinrichtung die nach dem Empfang einer Bitfolge das Rücksetzsignal an die Detektionseinrichtung bzw. die Steuerungseinrichtung ausgibt. Gleichzeitig löst die Kontrolleinrichtung die Ausgabe eines Interruptsignal am Ausgang der Schnittstelleneinrichtung aus, das kennzeichnend dafür ist, daß die Empfangsvorrichtung eine Bitfolge empfangen hat und den Befehl zur Ausgabe der Bitfolge an die Mikroprozessoreinrichtung erwartet .The bit sequence or the signal intensity value stored in the first storage device are preferably transmitted via an interface device to a microprocessor device connected to the receiving device. In addition, the interface device receives commands and user-defined values for configuration or control of the components of the receiving device from the microprocessor device. The interface device also contains a control device which, after receiving a bit sequence, outputs the reset signal to the detection device or the control device. At the same time, the control device triggers the output of an interrupt signal at the output of the interface device, which is characteristic of the fact that the receiving device has received a bit sequence and awaits the command to output the bit sequence to the microprocessor device.
Sowohl die Verstärkungseinrichtung als auch die Konvertierungseinrichtung sowie die Referenzpegeleinrichtung, die erste Vergleichseinrichtung und die dritte Vergleichseinrichtung sind in der bevorzugten Ausführungsform der vorliegenden Erfindung ein- bzw. ausschaltbar. Dies erlaubt es den Stromverbrauch der Empfangsvorrichtung im Ruhezustand stark zu reduzieren.Both the amplification device and the conversion device as well as the reference level device, the first comparison device and the third comparison device are integrated in the preferred embodiment of the present invention. or can be switched off. This allows the power consumption of the receiving device to be greatly reduced in the idle state.
Die erfindungsgemäße Empfangsvorrichtung zeichnet sich gegenüber dem Stand der Technik durch eine hohe Flexibilität beim Empfang von digitalen Signalen auf unterschiedlichen logischen Übertragungskanälen aus. Beispielsweise kann vom Benutzer zu jedem Zeitpunkt während des Betriebs die Erkennung eines geänderten Rahmenbitmusters eingestellt werden, was gleichbedeutend mit dem Empfang auf einem anderen als dem vorhergehenden logischen Übertragungskanal ist. Das geänderte Rahmenbitmuster kann dabei frei gewählt werden und muß nicht aus einer Liste von vordefinierten Rahmenbitmustern ausgewählt werden.The receiving device according to the invention is distinguished from the prior art by a high degree of flexibility in receiving digital signals on different logical transmission channels. For example, the user can set the detection of a changed frame bit pattern at any time during operation, which is equivalent to reception on a different logical transmission channel than the previous one. The changed frame bit pattern can be chosen freely and does not have to be selected from a list of predefined frame bit patterns.
Die Anzahl der durch ein und dieselbe Empfangsvorrichtung zu empfangenden logischen Übertragungskanäle kann damit ohne jegliche Veränderung der elektronischen Schaltung bzw. ohne das Hinzufügen von Komponenten zu der Empfangsvorrichtung nahezu beliebig erhöht werden. Diese softwarebedingte Multikanalfähigkeit der erfindungsgemäßen Empfangsvorrichtung ist gegenüber dem Stand der Technik von großem Vorteil, da unter Verwendung der erfindungsgemäßen Empfangsvorrichtung besonders günstige und gleichzeitig vielseitige Empfangsgeräte gebaut werden können.The number of logical transmission channels to be received by one and the same receiving device can thus be increased almost arbitrarily without any change in the electronic circuit or without the addition of components to the receiving device. This software-related multichannel capability of the receiving device according to the invention is of great advantage over the prior art, since using the receiving device according to the invention, particularly inexpensive and at the same time versatile receiving devices can be built.
Die während des Betriebes der Empfangsvorrichtung durchgeführte Bestimmung sowohl des absoluten Signalpegels, als auch der Bitqualität erlaubt es, je nach Qualität des empfangenen Signals, sowohl den Verstärkungsfaktor der Verstärkungseinrichtung als auch den Bestimmungsbasiswert dynamisch zu variieren.The determination of both the absolute signal level and the bit quality, which is carried out during operation of the receiving device, makes it possible, depending on the quality of the received signal, to dynamically vary both the amplification factor of the amplification device and the determination base value.
Die erfindungsgemäße Empfangsvorrichtung kann beispielsweise flexibel für die Erfassung von digitalen Signalen mehrerer Meßsensoren abgestimmt werden. Das Auslesen einer Vielzahl von Sensoren kann zum Beispiel in einer zyklisch sich wiederholenden Reihenfolge erfolgen. Die erfindungsgemäße Empfangsvorrichtung stellt außerdem eine besonders platzsparende und kostengünstige Lösung für den Empfang von Daten in vielen digitalen Übertragungskanälen dar, da lediglich eine einzige Empfangsvorrichtung auf den Empfang in allen digitalen Übertragungskanälen angepaßt werden kann. Überdies kann durch die Reduzierung der in einem Empfangsgerät verwendeten Empfangsvorrichtungen eine deutliche Reduzierung des Stromverbrauchs des Empfangsgerätes erreicht werden.The receiving device according to the invention can, for example, be flexibly tuned for the acquisition of digital signals from a plurality of measuring sensors. A large number of sensors can be read out, for example, in a cyclically repeating sequence. The receiving device according to the invention also represents a particularly space-saving and cost-effective solution for receiving data in many digital transmission channels, since only a single receiving device can be adapted to receive in all digital transmission channels. In addition, a significant reduction in the power consumption of the receiving device can be achieved by reducing the receiving devices used in a receiving device.
Eine erfindungsgemäße Empfangsvorrichtung findet beispielsweise Anwendung in einer Vorrichtung zur Erfassung von verschiedenen physikalischen Zustandsdaten von Sportgeräten, wie beispielsweise der Umdrehungsgeschwindigkeit eines Rades bei einem Fahrrad und / oder der Trittfrequenz des Fahrrad ahrers. Darüber hinaus können gleichzeitig auch physiologische Daten des Sportlers, wie zum Beispiel die Pulsfrequenz oder die SauerstoffSättigung des Blutes erfaßt werden. Weitere denkbare Einsatzmöglichkeiten umfassen beispielsweise das Auslesen von Drucksensoren und Atemfrequenz bei mobilen Atemgeräten oder die Schrittfrequenz von LaufSportlern.A receiving device according to the invention is used, for example, in a device for recording various physical state data of sports equipment, such as the speed of rotation of a wheel on a bicycle and / or the cadence of the cyclist. In addition, physiological data of the athlete, such as the pulse rate or the oxygen saturation of the blood, can be recorded at the same time. Other possible applications include reading out pressure sensors and breathing frequency in mobile breathing devices or the step frequency of running athletes.
Ein Einsatz der erfindungsgemäßen Empfangsvorrichtung ist außerdem im medizinischen Bereich denkbar, in dem Patienten zum Teil lange andauernden Untersuchung mit einer Vielzahl von Sensoren unterzogen werden. Ein Beispiel hierfür währe die Aufzeichnung eines langzeit-Elektrokardiogramms, bei dem 4 bis 6 Elektroden kontinuierlich über einen Zeitraum -von bis zu mehreren Tagen ausgelesen werden müssen. Die erfindungsgemäße Empfangsvorrichtung bietet die Möglichkeit, ein besonders kleines, stromsparendes, günstig herzustellendes und insbesondere drahtlos funktionierendes Empfangsgerät für diesen Zweck zur Verfügung zu stellen.Use of the receiving device according to the invention is also conceivable in the medical field in which patients are subjected to long-term examinations with a large number of sensors. An example of this would be the recording of a long-term electrocardiogram, in which 4 to 6 electrodes have to be read out continuously over a period of up to several days. The receiving device according to the invention offers the possibility of providing a particularly small, energy-saving, inexpensive to manufacture and in particular wirelessly functioning receiving device for this purpose.
In einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung weist die Empfangsvorrichtung zusätzlich eine Ausgabeeinheit auf, die eine Ausgabe von digitalen Signalen auf ebenfalls frei programmierbaren digitalen Übertragungskanälen an weitere digitale Empfangsvorrichtungen erlaubt. Eine solche Ausführungsform der vorliegenden Erfindung findet beispielsweise Anwendung in Siche^rungsSystemen, bei denen ein mit verschiedenen Sensoren ausgestattetes Gerät Informationen über die Art und den Zustand des Gerätes an eine erfindungsgemäße digitale Empfangsvorrichtung sendet. Die erfindungsgemäße digitale Empfangsvorrichtung könnte nach dem Empfang und der Verifikation der empfangenen Signale einen Bestätigungscode an das Gerät ausgeben und damit beispielsweise den Zugang erlauben. Beispiele für eine derartige Anwendung der erfindungsgemäßen Empfangsvorrichtung liegen in der Datenverarbeitungstechnik sowie im Gebäudeschutz oder anderen Bereichen, in denen die Zugriffssicherung eine Rolle spielt.In a further preferred embodiment of the present invention, the receiving device additionally has an output unit which allows digital signals to be output on further freely programmable digital transmission channels to further digital receiving devices. Such Embodiment of the present invention is applied, for example, in Siche ^ assurance systems, in which a device equipped with various sensors sends information about the type and the condition of the device according to the invention to a digital reception apparatus. After receiving and verifying the received signals, the digital receiving device according to the invention could output a confirmation code to the device and thus allow access, for example. Examples of such an application of the receiving device according to the invention lie in data processing technology and in building protection or other areas in which access security plays a role.
Da die erfindungsgemäße digitale Empfangsvorrichtung die Überprüfung der Übertragungsqualität der übertragenen digitalen Signale erlaubt, besteht bei der Übertragung von sicherheitsrelevanten Informationen die Möglichkeit, die übertragenen digitalen Signale nur dann an eine nachgeschaltete Mikroprozessoreinrichtung weiterzugeben, wenn gewährleistet ist, daß die Übertragung der digitalen Signale mit besonders hoher Übertragungsqualität erfolgte. Auf diese Weise kann vermieden werden, daß fehlerhafte Informationen, die möglicherweise zu Gefahrensituationen führen könnten, die nachgeschaltete Mikroprozessoreinrichtung erreichen.Since the digital receiving device according to the invention allows the transmission quality of the transmitted digital signals to be checked, there is the possibility in the transmission of security-relevant information that the transmitted digital signals can only be passed on to a downstream microprocessor device if it is ensured that the transmission of the digital signals is particularly high Transmission quality took place. In this way it can be avoided that faulty information, which could possibly lead to dangerous situations, reach the downstream microprocessor device.
Insbesondere für den Einsatz der erfindungsgemäßen Empfangsvorrichtung in einer Umgebung mit physikalischen Übertragungswegen, die besonders störanfällig sind, stellt dies eine Möglichkeit dar, die korrekte Übertragung von digitalen Signalen sicherzustellen. Für eine weitere Sicherung der korrekten Übertragung von digitalen Signalen besteht bei der erfindungsgemäßen Empfangsvorrichtung die Möglichkeit, Fehlerkorrekturberechnungen bzw. Fehlererkennungsberechnungen auf die empfangene Folge von digitalen Signalen anzuwenden.In particular for the use of the receiving device according to the invention in an environment with physical transmission paths that are particularly susceptible to interference, this represents a possibility of ensuring the correct transmission of digital signals. For a further assurance of the correct transmission of digital signals, the receiving device according to the invention has the possibility of applying error correction calculations or error detection calculations to the received sequence of digital signals.
Weitere Merkmale und Vorteile ergeben sich aus der nachfolgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung in Verbindung mit den Ansprüchen und der Zeichnung. Es zeig :Further features and advantages result from the following detailed description of a preferred embodiment of the present invention in conjunction with the claims and the drawing. It shows:
Fig. 1 ein schematisches Schaltbild einer bevorzugten Ausführungsform einer erfindungsgemäßen Empfangsvorrichtung;1 shows a schematic circuit diagram of a preferred embodiment of a receiving device according to the invention;
Fig. 2 ein schematisches Schaltbild der Signalverarbeitungseinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 2 shows a schematic circuit diagram of the signal processing device of the receiving device according to the invention according to FIG. 1;
Fig. 3 ein schematisches Schaltbild der Bewertungseinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 3 shows a schematic circuit diagram of the evaluation device of the receiving device according to the invention according to FIG. 1;
Fig. 4 ein schematisches Schaltbild der Rahmendetektoreinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 4 shows a schematic circuit diagram of the frame detector device of the receiving device according to the invention according to FIG. 1;
Fig. 5 ein schematisches Schaltbild der Berechnungseinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 5 shows a schematic circuit diagram of the calculation device of the receiving device according to the invention according to FIG. 1;
Fig. 6 ein schematisches Schaltbild der Zeitgebereinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 6 shows a schematic circuit diagram of the timer device of the receiving device according to the invention according to FIG. 1;
Fig. 7 ein schematisches Schaltbild der Schnittstelleneinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 1;FIG. 7 shows a schematic circuit diagram of the interface device of the receiving device according to the invention according to FIG. 1;
Fig. 8 eine schematische Darstellung der Struktur eines Informationssegmentes, welches durch eine Empfangsvorrichtung gemäß Fig. 1 empfangen wird; Fig. 9 ein schematisches Schaltbild einer Codierungseinrichtung zur Codierung der digitalen Signale für den Empfang durch eine erfindungsgemäße Empfangsvorrichtung;FIG. 8 shows a schematic representation of the structure of an information segment which is received by a receiving device according to FIG. 1; 9 shows a schematic circuit diagram of a coding device for coding the digital signals for reception by a receiving device according to the invention;
Fig. 10 ein schematisches Schaltbild einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Empfangsvorrichtung;10 shows a schematic circuit diagram of a further preferred embodiment of the receiving device according to the invention;
Fig. 11 ein schematisches Schaltbild einer zweiten Ausgabeeinrichtung der erfindungsgemäßen Empfangsvorrichtung gemäß Fig. 10;FIG. 11 shows a schematic circuit diagram of a second output device of the receiving device according to the invention according to FIG. 10;
Gemäß Fig. 1 und Fig. 2 weist eine erfindungsgemäße Empfangsvorrichtung 1 eingangsseitig eine Signalverarbeitungseinrichtung 10 auf, wobei der erste Eingang 2 der Empfangsvorrichtung mit dem ersten Eingang 101 der Signalverarbeitungseinrichtung verbunden ist und der zweite Eingang 3 der Empfangsvorrichtung mit dem zweiten Eingang 102 der Signalverarbeitungseinrichtung verbunden ist. Ein externes, am ersten Eingang 2 der Empfangsvorrichtung zur Verfügung gestelltes, elektrisches Signal wird somit von der Signalverarbeitungseinrichtung 10 abgetastet. Ein zweites, am zweiten Eingang 3 der Empfangsvorrichtung zur Verfügung gestelltes, elektrisches Signal wird ebenfalls von der Signalverarbeitungseinrichtung 10 abgetastet.1 and 2, a receiving device 1 according to the invention has a signal processing device 10 on the input side, the first input 2 of the receiving device being connected to the first input 101 of the signal processing device and the second input 3 of the receiving device being connected to the second input 102 of the signal processing device is. An external electrical signal made available at the first input 2 of the receiving device is thus sampled by the signal processing device 10. A second electrical signal made available at the second input 3 of the receiving device is also sampled by the signal processing device 10.
Die Signalverarbeitungseinrichtung 10 weist eine Verstärkungseinrichtung 12 auf, die den Pegel des am ersten Eingang 101 der Signalverarbeitungseinrichtung abgetasteten Signals anhebt. Der Verstärkungsfaktor der Verstärkungseinrichtung kann frei gewählt werden und beträgt bevorzugt 200, 500, 1000, 2000, 4000, besonders bevorzugt 2000.The signal processing device 10 has an amplification device 12 which raises the level of the signal sampled at the first input 101 of the signal processing device. The amplification factor of the amplification device can be chosen freely and is preferably 200, 500, 1000, 2000, 4000, particularly preferably 2000.
Die Signalverarbeitungseinrichtung 10 weist weiterhin eine Konvertierungseinrichtung 11 auf, die den Pegel des abgetasteten und verstärkten elektrischen Signals mit einer durch eine Zeitgebereinrichtung 5,0 definierten Abtastrate, oder auch Samplingrate, fortlaufend abtastet und den abgetasteten Pegel in Form eines digitalen Wertes am Datenausgang 105 der Signalverarbeitungseinrichtung 10 dargestellt. Die Auflösung des digitalen Wertes ist dabei abhängig von der verwendeten Konvertierungseinrichtung 11 und beträgt bei der bevorzugten Ausführungsform der erfindungsgemäßen Empfangsvorrichtung 4 Bit. Der digitale Wert des Signalpegels liegt somit in einem Bereich der die Werte 0 bis 15 umfaßt. Die erfindungsgemäße Empfangsvorrichtung kann jedoch auch mit Konvertierungseinrichtungen mit höheren oder niedrigeren Auflösungen arbeiten. Das der Abtastrate zugrunde liegende, durch die Zeitgebereinrichtung 50 erzeugte elektrische Zeittaktsignal wird über den Zeittakteingang 104 der Signalverarbeitungseinrichtung an die Konvertierungseinrichtung 11 weitergegeben. Die Abtastrate für die Konvertierung des elektrischen Signals kann frei gewählt werden und beträgt vorzugsweise 32768Hz.The signal processing device 10 also has a conversion device 11 which measures the level of the sampled and amplified electrical signal with a sampling rate defined by a timer device 5.0, or sampling rate, continuously sampled and the sampled level is shown in the form of a digital value at the data output 105 of the signal processing device 10. The resolution of the digital value depends on the conversion device 11 used and is 4 bits in the preferred embodiment of the receiving device according to the invention. The digital value of the signal level is therefore in a range that includes the values 0 to 15. However, the receiving device according to the invention can also work with conversion devices with higher or lower resolutions. The electrical timing signal underlying the sampling rate and generated by the timing device 50 is passed on to the conversion device 11 via the timing input 104 of the signal processing device. The sampling rate for the conversion of the electrical signal can be chosen freely and is preferably 32768 Hz.
Darüber hinaus weist die Signalverarbeitungseinrichtung 10 eine dritte Vergleichseinrichtung 13 auf, die den Pegel des zweiten extern zur Verfügung gestellten elektrischen Signals abtastet und mit einem Referenzpegel vergleicht. Der Referenzpegel wird durch die Referenzpegeleinrichtung 14 erzeugt und kann ebenfalls frei gewählt werden. Liegt der Pegel des zweiten abgetasteten Signals über dem Referenzpegel, so gibt die dritte Vergleichseinrichtung 13 einen Signalintensitätswert in Form eines logischen WAHR-Wertes aus, welcher am Signalintensitätsausgang 106 der Signalverarbeitungseinrichtung dargestellt wird.In addition, the signal processing device 10 has a third comparison device 13, which samples the level of the second externally provided electrical signal and compares it with a reference level. The reference level is generated by the reference level device 14 and can also be freely selected. If the level of the second sampled signal is above the reference level, the third comparison device 13 outputs a signal intensity value in the form of a logical TRUE value, which is displayed at the signal intensity output 106 of the signal processing device.
Sowohl die Konvertierungseinrichtung 11 als auch die Verstärkungseinrichtung 12, die dritte Vergleichseinrichtung 13 und die Referenzpegeleinrichtung 14 sind mit dem Steuerungseingang 103 der Signalverarbeitungseinrichtung verbunden. Über den Steuerungseingang 103 erhält die Signalverarbeitungseinrichtung 10 Steuerungsbefehle, durch welche die Komponenten der Signalverarbeitungseinrichtung 10 ein- bzw. ausgeschaltet werden.Both the conversion device 11 and the amplification device 12, the third comparison device 13 and the reference level device 14 are connected to the control input 103 connected to the signal processing device. Via the control input 103, the signal processing device 10 receives control commands by means of which the components of the signal processing device 10 are switched on or off.
Außerdem weist die erfindungsgemäße Empfangsvorrichtung 1 eine Zeitgebereinrichtung 50 auf. Der Zeitbasiseingang 501 der Zeitgebereinrichtung steht mit dem Zeitbasiseingang 6 der Empfangsvorrichtung in Verbindung. Auf diese Weise kann ein Zeitgeber 51 der Zeitgebereinrichtung 50 mit einem von außerhalb der Empfangsvorrichtung 1 zur Verfügung gestellten Zeittaktsignal synchronisiert werden. Das von dem Zeitgeber 51 erzeugte Zeittaktsignal wird am Zeittaktausgang 503 der Zeitgebereinrichtung dargestellt. Über den Steuerungseingang 502 der Zeitgebereinrichtung erhält der Zeitgeber 51 Steuerungsbefehle, durch welche die Erzeugung des Zeittaktsignals ein- bzw. ausgeschaltet wird.In addition, the receiving device 1 according to the invention has a timer device 50. The time base input 501 of the timer device is connected to the time base input 6 of the receiving device. In this way, a timer 51 of the timer device 50 can be synchronized with a timing signal provided from outside the receiving device 1. The timing signal generated by the timer 51 is shown at the timing output 503 of the timing device. Via the control input 502 of the timer device, the timer 51 receives control commands by means of which the generation of the clock signal is switched on or off.
Die erfindungsgemäße Empfangsvorrichtung 1 weist weiterhin eine Bewertungseinrichtung 20 auf, deren Dateneingang 201 mit dem Datenausgang 105 der Signalverarbeitungseinrichtung verbunden ist. Die Bewertungseinrichtung 20 weist eine Bestimmungseinrichtung 21 auf, die auf der Basis eines oder mehrerer am Dateneingang 201 der Bewertungseinrichtung dargestellter digitaler Werte einen Binärwert ermittelt. Die Bestimmungseinrichtung 21 ist vorzugsweise für die Ermittlung von Binärwerten aus einer Folge von digitalen Werten, die ein nach dem Verfahren der differenziellen binären Phasenumtastung moduliertes elektrisches Signal darstellen, geeignet. Die erfindungsgemäße Empfangsvorrichtung kann jedoch auch mit Bestimmungseinrichtungen arbeiten, die für die Ermittlung von Binärwerten aus Folgen von digitalen Werten, welche nach anderen Modulationsverfahren, vorzugsweise Phasenmodulationsverfahren, vorzugsweise Verfahren zur differenziellen Antipodalmodulation, modulierte elektrische Signale darstellen, geeignet sind.The receiving device 1 according to the invention also has an evaluation device 20, the data input 201 of which is connected to the data output 105 of the signal processing device. The evaluation device 20 has a determination device 21 which determines a binary value on the basis of one or more digital values displayed at the data input 201 of the evaluation device. The determining device 21 is preferably suitable for determining binary values from a sequence of digital values which represent an electrical signal modulated according to the differential binary phase shift keying method. However, the receiving device according to the invention can also work with determination devices which are preferably used to determine binary values from sequences of digital values which are based on other modulation methods, preferably phase modulation methods Differential antipodal modulation methods that represent modulated electrical signals are suitable.
Die Bestimmungseinrichtung 21 erhält über den Zeittakteingang 202 ebenfalls das von der Zeitgebereinrichtung 50 erzeugte elektrische Zeittaktsignal. Dadurch ist eine synchronisierte Funktion der Konvertierungseinrichtung 11 und der Bestimmungseinrichtung 21 gewährleistet.The determination device 21 also receives the electrical clock signal generated by the timer device 50 via the clock input 202. This guarantees a synchronized function of the conversion device 11 and the determination device 21.
Weiterhin erhält die Bestimmungseinrichtung 21 über den Bestimmungsbasiseingang 208 einen Bestimmungsbasiswert, der die Anzahl der Schwingungen des elektrischen Signals, die der Ermittlung eines Binärwertes zugrunde gelegt werden, angibt. Der Bestimmungsbasiswert kann frei gewählt werden und beträgt vorzugsweise 1, 2, 4 oder 8. In der bevorzugten Ausführungsform der vorliegenden Erfindung werden der Ermittlung von Binärwerten also vorzugsweise 1, 2, 4 oder 8 Schwingungen des digital dargestellten elektrischen Signals zugrunde gelegt.Furthermore, the determination device 21 receives via the determination base input 208 a determination base value which indicates the number of oscillations of the electrical signal which are used as the basis for the determination of a binary value. The determination base value can be chosen freely and is preferably 1, 2, 4 or 8. In the preferred embodiment of the present invention, the determination of binary values is therefore preferably based on 1, 2, 4 or 8 oscillations of the digitally represented electrical signal.
Die Bestimmungseinrichtung 21 gibt die ermittelten Binärwerte an die erste Vergleichseinrichtung 22 weiter. Darüber hinaus gibt die Bestimmungseinrichtung 21 ein zweites Zeittaktsignal an die erste Vergleichseinrichtung 22 weiter. Die Frequenz des zweiten Zeittaktsignals ist gegenüber der Frequenz des Zeittaktsignals der Zeitgebereinrichtung 50 um einen Faktor, der proportional zu dem Bestimmungsbasiswert ist, reduziert. Dieses zweite Zeittaktsignal regelt die Geschwindigkeit der Verarbeitung der von der Bestimmungseinrichtung ermittelten Binärwerte durch die nachfolgenden Komponenten. Auf diese Weise ist eine Veränderung der internen Verarbeitungsgeschwindigkeit der erfindungsgemäßen Empfangsvorrichtung 1 durch eine Variation des Bestimmungsbasiswertes möglich. Die erste Vergleichseinrichtung 22 steht mit dem Dateneingang 201 sowie mit dem, Zeittakteingang 202 der Bewertungseinrichtung in Verbindung. Die erste Vergleichseinrichtung 22 gibt die von der Bestimmungseinrichtung 21 ermittelten Binärwerte sowie das zweite Zeittaktsignal an den Datenausgang 203 der Bewertungseinrichtung bzw. den Zeittaktausgang 204 der Bewertungseinrichtung weiter. Weiterhin faßt die erste Vergleichseinrichtung 22 die einem durch die Bestimmungseinrichtung 21 ermittelten Binärwert zugrunde gelegten digitalen Werte durch eine mathematische Operation zusammen. Das Ergebnis dieser Zusammenfassung wird von der ersten Vergleichseinrichtung 22 mit einem über den Bitqualitätsminimumseingang 207 der Bewertungseinrichtung anliegenden Bitqualitätsminimalwert verglichen. Das Ergebnis dieses Vergleiches wird am Bitqualitätswertsausgang 205 der Bewertungseinrichtung, dem jeweiligen am Datenausgang 203 dargestellten Binärwert zugeordnet, ausgegeben. Der jeweilige Bitqualitätswert kennzeichnet die von der Bewertungseinrichtung 20 ausgegebenen Binärwerte hinsichtlich der Qualität des ihrer Ermittlung zugrunde liegenden elektrischen Signals.The determination device 21 forwards the determined binary values to the first comparison device 22. In addition, the determination device 21 forwards a second clock signal to the first comparison device 22. The frequency of the second clock signal is reduced compared to the frequency of the clock signal of the timer 50 by a factor that is proportional to the determination base value. This second clock signal regulates the speed of the processing of the binary values determined by the determination device by the following components. In this way, it is possible to change the internal processing speed of the receiving device 1 according to the invention by varying the basic determination value. The first comparison device 22 is connected to the data input 201 and to the timing input 202 of the evaluation device. The first comparison device 22 forwards the binary values determined by the determination device 21 and the second clock signal to the data output 203 of the evaluation device or the clock output 204 of the evaluation device. Furthermore, the first comparison device 22 summarizes the digital values on which a binary value determined by the determination device 21 is based by a mathematical operation. The result of this summary is compared by the first comparison device 22 with a bit quality minimum value present via the bit quality minimum input 207 of the evaluation device. The result of this comparison is output at the bit quality value output 205 of the evaluation device, assigned to the respective binary value shown at the data output 203. The respective bit quality value characterizes the binary values output by the evaluation device 20 with regard to the quality of the electrical signal on which its determination is based.
Über den Steuerungseingang 206 der Bewertungseinrichtung erhält die erste Vergleichseinrichtung 22 Steuerungsbefehle, durch welche die Funktion der ersten Vergleichseinrichtung ein- bzw. ausgeschaltet wird.The first comparison device 22 receives control commands via the control input 206 of the evaluation device, by means of which the function of the first comparison device is switched on or off.
Die am Datenausgang 203 der Bewertungseinrichtung ausgegebenen Binärwerte werden an den Dateneingang der Rahmendetektoreinrichtung 30 weitergegeben. Darüber hinaus werden die den Binärwerten zugeordneten am Bitqualitätswertsausgang 205 der Bewertungseinrichtung ausgegebenen Bitqualitätswerte an den Bitqualitätswertseingang 303 der Rahmendetektoreinrichtung weitergegeben. Das am Zeittaktausgang 202 der Bewertungsein- richtung ausgegebene zweite Zeittaktsignal wird an den Zeittakteingang 302 der Rahmendetektoreinrichtung weitergegeben.The binary values output at the data output 203 of the evaluation device are forwarded to the data input of the frame detector device 30. In addition, the bit quality values assigned to the binary values at the bit quality value output 205 of the evaluation device are forwarded to the bit quality value input 303 of the frame detector device. That at timing output 202 of the evaluation input direction output second clock signal is forwarded to the clock input 302 of the frame detector device.
Gemäß Fig. 4 weist die Rahmendetektoreinrichtung 30 eine Detektionseinrichtung 32 sowie eine zweite Vergleichseinrichtung 31 auf. Die Detektionseinrichtung 32 erhält sowohl das am Zeittakteingang 302 anliegende Zeittaktsignal, als auch den bzw. die am Dateneingang 301 anliegenden Binärwerte. Darüber hinaus erhält die Detektionseinrichtung über den Rahmenbitmustereingang4, the frame detector device 30 has a detection device 32 and a second comparison device 31. The detection device 32 receives both the timing signal present at the timing input 302 and the binary value (s) applied to the data input 301. In addition, the detection device receives via the frame bit pattern input
305 ein vorgegebenes Rahmenbitmuster. Die Detektionseinrichtung 31 überprüft eine von der Bewertungseinheit ausgegebenen Folge von Binärwerten, einer sog. Bitfolge, hinsichtlich des Auftretens des vorgegebenen Rahmenbitmusters . Wird in der Bitfolge das vorgegebene Rahmenbitmuster zumindest teilweise erkannt, so gibt die Detektionseinrichtung 32 die Anzahl der übereinstimmenden Binärwerte des Rahmenbitmusters mit der Bitfolge an eine Steuerungseinrichtung 33 weiter.305 a predetermined frame bit pattern. The detection device 31 checks a sequence of binary values, a so-called bit sequence, output by the evaluation unit with regard to the occurrence of the predetermined frame bit pattern. If the predetermined frame bit pattern is at least partially recognized in the bit sequence, the detection device 32 forwards the number of matching binary values of the frame bit pattern with the bit sequence to a control device 33.
Die zweite Vergleichseinrichtung 31 vergleicht die Anzahl der den jeweiligen Binärwerten des erkannten Rahmenbitfolge zugeordneten Bitqualitätswerte, die eine hohe Qualität des jeweiligen Binärwertes kennzeichnen, mit einem am Rahmen- qualitätswertseingang 304 anliegenden Rahmenqualitätswert. Das Ergebnis dieses Vergleiches wird von der zweiten Vergleichseinrichtung in Form eines logischen Wertes an die logische Verknüpfungseinrichtung 34 weitergegeben. Der SteuerungseingangThe second comparison device 31 compares the number of the bit quality values assigned to the respective binary values of the recognized frame bit sequence, which characterize a high quality of the respective binary value, with a frame quality value present at the frame quality value input 304. The result of this comparison is passed on from the second comparison device in the form of a logic value to the logic logic device 34. The control input
306 der Rahmendetektoreinrichtung ist ebenfalls mit der logischen Verknüpfungseinrichtung 34 verbunden.306 of the frame detector device is also connected to the logic combination device 34.
In der bevorzugten Ausführungsform der vorliegenden Erfindung findet in der logischen Verknüpfungseinrichtung eine UND-Ver- knüpfung der anliegenden Signale statt. Es ist jedoch auch jede weitere logische Verknüpfung wie z. B. ODER, Exklusiv ODER oder NICHT durch die logische Verknüpfungseinrichtung denkbar.In the preferred embodiment of the present invention, an AND operation of the applied signals takes place in the logic operation device. However, it is also everyone further logical link such as B. OR, exclusive OR or NOT conceivable by the logical linking device.
Das Ergebnis der logischen Verknüpfung des Rahmenqualitätswertes mit dem ebenfalls logischen Rahmendetektionssteuerungssignal wird an die Steuerungseinrichtung 33 weitergegeben.The result of the logical combination of the frame quality value with the likewise logical frame detection control signal is forwarded to the control device 33.
Die Steuerungseinrichtung 33 vergleicht die Anzahl der Übereinstimmenden Binärwerte des Rahmenbitmusters und der Bitfolge mit einem am Rahmenerkennungsgenauigkeitseingang 311 anliegenden Wert. Liegt die Zahl der Übereinstimmungen über dem Rahmen- erkennungsgenauigkeitswert und liefert die logische Verknüpfungseinheit einen logischen WAHR-Wert, so gibt die Steuerungseinheit einen logischen WAHR-Wert an den Rahmenerkennungs- zustandsausgang 310 der Rahmendetektoreinrichtung aus und stellt eine Verbindung des Dateneingangs 301 der Rahmendetektoreinrichtung mit dem Datenausgang 309 sowie eine Verbindung des Zeittakteingangs 302 der Rahmendetektoreinrichtung mit dem Zeittaktausgang 308 her.The control device 33 compares the number of matching binary values of the frame bit pattern and the bit sequence with a value present at the frame detection accuracy input 311. If the number of matches is above the frame detection accuracy value and the logical combination unit supplies a logical TRUE value, the control unit outputs a logical TRUE value to the frame detection status output 310 of the frame detector device and connects the data input 301 of the frame detector device to the latter Data output 309 and a connection of the clock input 302 of the frame detector device to the clock output 308.
Die Verbindung des Dateneingangs 301 mit dem Datenausgang 309 sowie des Zeittakteingangs 302 mit dem Zeittaktausgang 308 wird solange aufrecht erhalten, bis die Steuerungseinrichtung 33 ein Rücksetzsignal über den Rücksetzsignaleingang 307 der Rahmendetektoreinrichtung erhält. Gleichzeitig mit der Steuerungseinrichtung 33 erhält auch die Detektionseinrichtung 32 ein Rücksetzsignal, so daß die Erkennung des am Rahmenbitmustereingang anliegenden Rahmenbitmusters erneut beginnt.The connection of the data input 301 to the data output 309 and the clock input 302 to the clock output 308 is maintained until the control device 33 receives a reset signal via the reset signal input 307 of the frame detector device. Simultaneously with the control device 33, the detection device 32 also receives a reset signal, so that the recognition of the frame bit pattern present at the frame bit pattern input begins again.
Die Funktion der Rahmendetektoreinrichtung 30 entspricht somit der eines selektiven Schaltelementes, welches ein Rahmenbitmuster in einer Bitfolge zumindest teilweise erkennt und die dem Rahmenbitmuster nachfolgenden Binärwerte sowie das Zeittakt- signal von den Eingängen der Rahmendetektoreinrichtung 301, 302 an die Ausgänge 309, 308 unverändert weitergibt. Diese Weitergabe wird unterbunden, sobald die Rahmendetektoreinrichtung 30 ein von außen zugeführtes Rücksetzsignal erhält.The function of the frame detector device 30 thus corresponds to that of a selective switching element which at least partially recognizes a frame bit pattern in a bit sequence and the binary values following the frame bit pattern and the timing passes signal from the inputs of the frame detector device 301, 302 to the outputs 309, 308 unchanged. This transfer is prevented as soon as the frame detector device 30 receives a reset signal supplied from the outside.
Die am Datenausgang 309 bzw. am Zeittaktausgang 308 der Rahmendetektoreinrichtung ausgegebenen Signale werden an den Dateneingang 401 bzw. den Zeittakteingang 402 der BerechnungseinrichtungThe signals output at the data output 309 or at the clock output 308 of the frame detector device are sent to the data input 401 or the clock input 402 of the calculation device
40 weitergegeben.40 passed.
Die Berechnungseinrichtung 40 weist eine DecodierungseinrichtungThe calculation device 40 has a decoding device
41 auf, welche die Folge von Binärwerten decodiert. In der bevorzugten Ausführungsform der vorliegenden Erfindung findet vorzugsweise eine Decodierung einer Bitfolge, die durch einen Faltungscode codiert ist, statt. Die erfindungsgemäße Empfangsvorrichtung kann jedoch auch mit Decodierungseinrichtungen arbeiten, die eine nach einem Hamming-Code, einen zyklischen Hamming-Code, einen Bose-Chaudhuri-Hocquenghem-Code, einen Reed- Solomon-Code, einem Turbo-Code oder anderen Codierungsverfahren codierte Bitfolge decodiert.41, which decodes the sequence of binary values. In the preferred embodiment of the present invention, a bit sequence, which is coded by a convolutional code, is preferably decoded. However, the receiving device according to the invention can also work with decoding devices which decode a bit sequence coded according to a Hamming code, a cyclic Hamming code, a Bose-Chaudhuri-Hocquenghem code, a Reed-Solomon code, a turbo code or other coding methods ,
Für die Decodierung der Bitfolge durch die Decodierungseinrichtung 41 der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Bitfolge in einen Strom bestehend aus jeweils einem Paar eines Datenbits und einem diesem Datenbit folgenden Codebit kodiert. Es ist jedoch jegliche andere Anordnung von Daten- bzw. Codebits in der Bitfolge möglich.For the decoding of the bit sequence by the decoding device 41 of the preferred embodiment of the present invention, the bit sequence is encoded in a stream consisting of a pair of a data bit and a code bit following this data bit. However, any other arrangement of data or code bits in the bit sequence is possible.
Die Decodierung des Faltungscodes erfolgt vorzugsweise gemäß den Generatorpolynomen Gη (x) = a0 + ax * x + a2 * x4 + a3 * x6 und G2 (x) = 1, wobei ai e {0, 1} gilt und wobei "+" innerhalb der beschriebenen Vorschrift vorzugsweise eine modulo 2 - Addition darstellt. Für die Koeffizienten a0, ax, a2 und a3 gilt gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung, daß a0 = aη = a2 = a3 = 1. Darüber hinaus ist jedoch die Verwendung anderer Generatorpolynome mit entsprechenden Koeffizienten möglich.The convolutional code is preferably decoded in accordance with the generator polynomials G η (x) = a 0 + a x * x + a 2 * x 4 + a 3 * x 6 and G 2 (x) = 1, where ai e {0, 1 } applies and where "+" preferably represents a modulo 2 addition within the described specification. For the coefficients a 0 , a x , a 2 and a 3 applies according to the preferred embodiment of the present invention that a 0 = a η = a 2 = a 3 = 1. In addition, however, the use of other generator polynomials with corresponding coefficients is possible.
Die Berechnungseinrichtung 40 gibt die durch die Decodierungseinrichtung 41 decodierte Bitfolge abhängig von dem Wert des Steuerungssignals, welches am Steuerungseingang 403 der Berechnungseinrichtung anliegt, an den Datenausgang 405 bzw. den Zeittaktausgang 404 weiter. Ist der logische Wert des Steuerungssignals am Steuerungseingang 403 FALSCH, werden die am Dateneingang 401 bzw. am Zeittakteingang 402 anliegenden Signale ohne eine weitere Berechnung durch die Decodierungseinrichtung 41 an den Datenausgang 405 bzw. den Zeittaktausgang 404 weitergegeben. Für einen WAHR-Wert des Steuerungssignals erfolgt die Ausgabe der von der Decodierungseinrichtung decodierten Bitfolge an den Datenausgang 405 bzw. den Zeittaktausgang 404.The calculation device 40 forwards the bit sequence decoded by the decoding device 41, depending on the value of the control signal which is present at the control input 403 of the calculation device, to the data output 405 or the timing output 404. If the logical value of the control signal at the control input 403 is FALSE, the signals present at the data input 401 or at the clock input 402 are forwarded to the data output 405 or the clock output 404 without further calculation by the decoding device 41. For a TRUE value of the control signal, the bit sequence decoded by the decoding device is output to data output 405 or timing output 404.
Die am Datenausgang 405 der Berechnungseinrichtung ausgegebene Bitfolge wird an den Dateneingang 605 der Schnittstelleneinrichtung 60 weitergegeben. Das am Zeittaktausgang 404 der Berechnungseinrichtung ausgegebene Zeittaktsignal wird an den Zeittakteingang 604 der Schnittstelleneinrichtung 60 weitergegeben .The bit sequence output at the data output 405 of the computing device is forwarded to the data input 605 of the interface device 60. The timing signal output at the timing output 404 of the computing device is forwarded to the timing input 604 of the interface device 60.
Die Schnittstelleneinrichtung 60 speichert die durch die Berechnungseinrichtung 40 ausgegebenen Bitfolge in einer ersten Speichereinrichtung 61.The interface device 60 stores the bit sequence output by the calculation device 40 in a first storage device 61.
Die bevorzugte Ausführungsform der erfindungsgemäßen Empfangsvorrichtung 1 weist weiterhin eine erste Ausgabeeinheit 90 auf, welche die Bitfolge am Ausgang der Bewertungseinrichtung 20, am Ausgang der Rahmendetektoreinrichtung 30 und / oder am Ausgang der Berechnungseinrichtung 40 abtastet. Die erste Ausgabeeinrichtung 90 ist mijt dem ersten Ausgang 4 der Empfangsvorrichtung 1 verbunden und gibt die abgetasteten Bitfolgen in einer zyklischen Reihenfolge am ersten Ausgang 4 aus. Die Ausgabeeinrichtung 90 tastet sowohl das ausgegebene Datensignal als auch das ausgegebene Zeittaktsignal der jeweiligen Komponenten ab und gibt beide Signale über den ersten Ausgang 4 aus . Auf diesem Weg ist eine externe Weiterverarbeitung der empfangenen digitalen Signale nach unterschiedlichen Verarbeitungsschritten durch die Empfangsvorrichtung 1 möglich. Dadurch ist es beispielsweise möglich eine Diagnose von Fehlfunktionen der Empfangsvorrichtung 1 durchzuführen. Weiterhin ist auf diesem Weg eine adaptive Anpassung einzelner Parameter der Empfangsvorrichtung wie z. B. des Rahmenqualitätsminimums, des Bitqualitätsminimums und /oder des Rahmenerkennungsgenauigkeitswertes während des Betriebs der Empfangsvorrichtung möglich.The preferred embodiment of the receiving device 1 according to the invention also has a first output unit 90 which contains the bit sequence at the output of the evaluation device 20, at the output of the frame detector device 30 and / or at the output the calculation device 40 samples. The first output device 90 is connected to the first output 4 of the receiving device 1 and outputs the scanned bit sequences in a cyclical order at the first output 4. The output device 90 samples both the output data signal and the output clock signal of the respective components and outputs both signals via the first output 4. In this way, external processing of the received digital signals after different processing steps by the receiving device 1 is possible. This makes it possible, for example, to carry out a diagnosis of malfunctions in the receiving device 1. Furthermore, an adaptive adaptation of individual parameters of the receiving device such as, for. B. the frame quality minimum, the bit quality minimum and / or the frame detection accuracy value possible during the operation of the receiving device.
Die Schnittstelleneinrichtung 60 weist neben der ersten Speichereinrichtung 61 eine zweite Speichereinrichtung 62, eine Zähleinrichtung 64, eine Kontrolleinrichtung 65 sowie eine Schnittstellensteuerungseinrichtung 63 auf. Der Ausgang der Schnittstelleneinrichtung ist mit dem Schnittstellenausgang 5 der Empfangsvorrichtung verbunden und umfaßt einen Interruptkanal 615 und einen Datenein-/-ausgabekanal 614. Der Schnittstellenausgang 5 der Empfangsvorrichtung ist vorzugsweise mit einer Mikroprozessoreinrichtung verbunden.In addition to the first storage device 61, the interface device 60 has a second storage device 62, a counting device 64, a control device 65 and an interface control device 63. The output of the interface device is connected to the interface output 5 of the receiving device and comprises an interrupt channel 615 and a data input / output channel 614. The interface output 5 of the receiving device is preferably connected to a microprocessor device.
Die Zähleinrichtung 64 erhält den von der Signalverarbeitungseinrichtung 10 ausgegebenen logischen Signalintensitätswert über den Signalintensitätseingang 603. Jedes Mal, wenn der Signalintensitätswert WAHR ist, wird die Zähleinrichtung 64 um den Wert 1 inkrementiert und der Wert der Zähleinrichtung 64 nach dem Empfang einer Bitfolge ebenfalls in der Speichereinrichtung 61 gespeichert. Dieser Wert steht in direktem Zusammenhang mit der empfangenen Signalintensität und läßt beispielsweise einen Schluß auf den Abstand der Empfangsvorrichtung vom Sender zu.The counter 64 receives the logical signal intensity value output by the signal processing device 10 via the signal intensity input 603. Each time the signal intensity value is TRUE, the counter 64 is incremented by the value 1 and the value of the counter 64 after receiving a bit sequence also stored in the memory device 61. This value is directly related to the received signal intensity and, for example, allows a conclusion to be drawn about the distance of the receiving device from the transmitter.
Die Schnittstelleneinrichtung 60 gibt die von der Empfangsvorrichtung 1 empfangene Bitfolge sowie den gespeicherten Wert der Zähleinrichtung 64 vorzugsweise an die Mikroprozessoreinrichtung aus. Die Schnittstellensteuerungseinrichtung 63 steuert dabei die Ausgabe der in der Speichereinrichtung 61 gespeicherten Bitfolge über den Datenein-/-ausgabekanal 614 an die nachgeschaltete Mikroprozessoreinrichtung. Weiterhin steuert die Schnittstellensteuerungseinrichtung 63 den Empfang von Steuerungsparametern wie beispielsweise den Wert für das Rahmenqualitätsminimum, den Wert für das Bitqualitätsminimum, das Rahmenbitmuster, den Wert für die Rahmenerkennungsgenauigkeit und / oder den Wert für die Bestimmungsgenauigkeit und speichert diese Werte in der zweiten Speichereinrichtung 62.The interface device 60 preferably outputs the bit sequence received by the receiving device 1 and the stored value of the counting device 64 to the microprocessor device. The interface control device 63 controls the output of the bit sequence stored in the storage device 61 via the data input / output channel 614 to the downstream microprocessor device. Furthermore, the interface control device 63 controls the reception of control parameters such as the value for the frame quality minimum, the value for the bit quality minimum, the frame bit pattern, the value for the frame recognition accuracy and / or the value for the determination accuracy and stores these values in the second storage device 62.
Das von der Rahmendetektoreinrichtung 30 am Rahmenerkennungszu- standsausgang 310 ausgegebene Signal liegt am Rahmenerkennungs- zustandseingang 601 der Schnittstelleneinrichtung 60 an und löst über die Kontrolleinrichtung 65 bei der Schnittstellensteuerungseinrichtung die Ausgabe eines Interruptsignals über den Interruptkanal 615 der Schnittstelleneinrichtung 60 aus. Die Ausgabe dieses Interruptsignals informiert die nachgeschaltete Mikroprozessoreinrichtung darüber, daß eine Bitfolge empfangen und erkannt wurde und daß die Empfangsvorrichtung 1 diese Bitfolge in der ersten Speichervorrichtung 61 zur Ausgabe an die Mikroprozessoreinrichtung bereit hält. Nach der erfolgreichen Übertragung der in der ersten Speichereinrichtung 61 gespeicherten Bitfolge an die nachgeschaltete Mikroprozessoreinrichtung gibt die Schnittstellensteuerungseinrichtung 63 ein Signal an die Kontrolleinrichtung.65 aus. Die Kontrolleinrichtung 65 gibt daraufhin ein Rücksetzsignal an den Rücksetzsignalausgang 602 der Schnittstelleneinrichtung 60 aus, der mit dem Rücksetzsignaleingang 307 der Rahmendetektoreinrichtung 30 verbunden ist. In einer Weiterbildung der erfindungsgemäßen Empfangsvorrichtung wird das Rücksetzsignal außerdem an die Zähleinrichtung 64 weitergegeben um diese auf den Wert 0 zurückzusetzen.The signal output by the frame detector device 30 at the frame detection state output 310 is present at the frame detection state input 601 of the interface device 60 and triggers the output of an interrupt signal via the interrupt channel 615 of the interface device 60 via the control device 65 at the interface control device. The output of this interrupt signal informs the downstream microprocessor device that a bit sequence has been received and recognized and that the receiving device 1 has this bit sequence ready in the first memory device 61 for output to the microprocessor device. After the successful transmission of the bit sequence stored in the first storage device 61 to the downstream microprocessor device, the interface control device 63 outputs a signal to the control device 65. The control device 65 then outputs a reset signal to the reset signal output 602 of the interface device 60, which is connected to the reset signal input 307 of the frame detector device 30. In a development of the receiving device according to the invention, the reset signal is also passed on to the counter 64 in order to reset it to the value 0.
Die in der zweiten Speichereinrichtung 62 gespeicherte Werte stehen über die Ausgänge 606 bis 613 mit den Komponenten der Empfangsvorrichtung in Verbindung. Der Rahmenerkennungsgenauigkeitswert wird über den Rahmenerkennungsgenauigkeitsausgang 606 an den Rahmenerkennungsgenauigkeitseingang 311 der Rahmendetektoreinrichtung 30 weitergegeben. Das vorgegebene Rahmenbitmuster wird über den Rahmenbitmusterausgang 607 an den Rahmenbitmustereingang 305 der Rahmendetektoreinrichtung 30 weitergegeben. Der Bitqualitätsminimalwert wird über den Bitqualitäts- minimu sausgang 608 an den Bitqualitätsminimumseingang 207 der Bewertungseinrichtung 20 weitergegeben. Der Rahmenqualitäts- minimalwert wird über den Rahmenqualitätsminimumsausgang 609 an den Rahmenqualitätsmimumseingang 304 der Rahmendetektoreinrichtung 30 weitergegeben. Der Bestimmungsbasiswert wird über den Bestimmungsbasisausgang 613 an den Bestimmungsbasiseingang 208 der Bewertungseinrichtung 20 ausgegeben. Der Rahmener- kennungssteuerungswert wird über den Rahmenerkennungssteuerungs- ausgang 610 an den Steuerungseingang 306 der Rahmendetektoreinrichtung 30 ausgegeben. Der Decodierungssteuerungswert wird über den Decodierungssteuerungsausgang 611 an den Steuerungseingang 403 der Berechnungseinrichtung 40 weitergegeben. Der Komponentensteuerungswert wird über den Komponentensteuerungsausgang 612 an , den Steuerungseingang 103 der Signalverarbeitungseinrichtung 10 sowie an den Steuerungseingang 602 der Bewertungseinrichtung 20 sowie an den Steuerungseingang 502 der Zeitgebereinrichtung 50 weitergegeben.The values stored in the second memory device 62 are connected to the components of the receiving device via the outputs 606 to 613. The frame detection accuracy value is passed on to the frame detection accuracy input 311 of the frame detector device 30 via the frame detection accuracy output 606. The predetermined frame bit pattern is forwarded via frame bit pattern output 607 to frame bit pattern input 305 of frame detector device 30. The minimum bit quality value is passed on to the minimum bit quality input 207 of the evaluation device 20 via the bit quality minimum output 608. The minimum frame quality value is passed on via the minimum frame quality output 609 to the minimum frame quality input 304 of the frame detector device 30. The determination base value is output via the determination base output 613 to the determination base input 208 of the evaluation device 20. The frame detection control value is output via the frame detection control output 610 to the control input 306 of the frame detector device 30. The decoding control value is passed on to the control input 403 of the calculation device 40 via the decoding control output 611. The Component control value is passed on via the component control output 612 to, the control input 103 of the signal processing device 10 and to the control input 602 of the evaluation device 20 and to the control input 502 of the timer device 50.
Ein von der bevorzugten Ausführungsform der vorliegenden Erfindung empfangene Informationssegment weist gemäß Fig. 8 eine Struktur auf, die aus 5 Teilsegmenten besteht. Ein erstes Teilsegment 701 des Informationssegmentes stellt eine Eingangssequenz dar, die der Erkennung des Informationssegmentanfangs dient. Ein zweites Teilsegment 702 stellt das Rahmenbitmuster des jeweils übertragenen Informationssegmentes dar und kennzeichnet so den logischen Ubertragungskanal, dem dieses Informationssegment zuzuordnen ist. Ein viertes Teilsegment 704 enthalt die zu übertragenden digitalen Informationen des Informationssegmentes. Ein drittes Teilsegment 703 enthalt Informationen über die Lange des vierten Teilsegmentes. Ein fünftes Teilsegment 705 stellt eine Ausgangssequenz dar, die sowohl der Erkennung des Informationssegmentendes, als auch der Rucksetzung der Decodierungseinrichtung 41 in den Grundzustand dient. Für den Fall des Empfangs von uncodierten Signalen kann demnach auf die Verwendung des fünften Teilsegmentes 705 verzichtet werden, ohne daß die Funktion der Empfangsvorrichtung eingeschränkt ist.According to FIG. 8, an information segment received by the preferred embodiment of the present invention has a structure which consists of 5 sub-segments. A first sub-segment 701 of the information segment represents an input sequence which serves to identify the beginning of the information segment. A second sub-segment 702 represents the frame bit pattern of the respectively transmitted information segment and thus identifies the logical transmission channel to which this information segment is to be assigned. A fourth sub-segment 704 contains the digital information of the information segment to be transmitted. A third sub-segment 703 contains information about the length of the fourth sub-segment. A fifth sub-segment 705 represents an output sequence which serves both for the detection of the end of the information segment and for the resetting of the decoding device 41 to the basic state. In the event that uncoded signals are received, the use of the fifth sub-segment 705 can accordingly be dispensed with, without the function of the receiving device being restricted.
Die von der bevorzugten Ausfuhrungsform der vorliegenden Erfindung empfangenen Bitfolgen sind vorzugsweise durch ein Verfahren gemäß Fig. 9 codiert. Für jeden am Eingang einer Codierungseinrichtung 80 anliegenden Binarwert wird dabei von der Codierungseinrichtung 80 ein Paar bestehend aus dem Binärwert selbst und einem Codewert erzeugt, wobei der Codewert am Codewertausgang 803 und der Binärwert am Binärwertausgang 802 dargestellt wird. Die Berechnung des Codewertes erfolgt dabei vorzugsweise durch eine Folge von sechs 1-Bit Schieberegistern 81, wobei jeweils der Wert des ersten, des vierten und des sechsten Registers mit dem Binärwert durch eine modulo 2 Addition 82 verknüpft wird.The bit sequences received by the preferred embodiment of the present invention are preferably encoded by a method according to FIG. 9. For each binary value present at the input of a coding device 80, the coding device 80 generates a pair consisting of the binary value itself and a code value, the code value being shown at the code value output 803 and the binary value at the binary value output 802. The calculation of the code value is preferably carried out by a sequence of six 1-bit shift registers 81, the value of the first, the fourth and the respectively sixth register is linked to the binary value by a modulo 2 addition 82.
Gemäß Fig. 10 weist eine weitere Ausführungsform der erfindungsgemäßen Empfangsvorrichtung 100 eine zweite Ausgabeeinrichtung 91 auf, die von der Schnittstelleneinrichtung 60 ausgegebene Bitfolgen an einen zweiten Ausgang 7 der Empfangseinrichtung ausgibt. Die von der Schnittstelleneinrichtung 60 ausgegebenen Bitfolgen sind dabei entweder von der Mikroprozessoreinrichtung empfangene Bitfolgen, oder aber von der Schnittstelleneinrichtung 60 gespeicherte Bitfolgen. Die Ausgabe der Bitfolgen erfolgt dabei auch unabhängig von der Mikroprozessoreinrichtung, beispielsweise nach Empfang einer zu bestätigenden Bitfolge durch die Empfangsvorrichtung 1.10, a further embodiment of the receiving device 100 according to the invention has a second output device 91 which outputs bit sequences output by the interface device 60 to a second output 7 of the receiving device. The bit sequences output by the interface device 60 are either bit sequences received by the microprocessor device or bit sequences stored by the interface device 60. The bit sequences are also output independently of the microprocessor device, for example after reception of a bit sequence to be confirmed by the receiving device 1.
Die zweite Ausgabeeinrichtung 91 weist eine Codierungseinrichtung 907 auf, welche die am Eingang 905 der zweiten Ausgabeeinrichtung anliegende Bitfolge nach einem oder mehreren der oben genannten Verfahren codiert. Gemäß der weiteren Ausführungsform der erfindungsgemäßen Empfangsvorrichtung wird die Bitfolge nach dem in Fig. 8 beschriebenen Verfahren codiert. Weiterhin weist die zweite Ausgabeeinrichtung 91 eine Modulationseinrichtung 908 auf, welche die Bitfolge nach einem Modulationsverfahren, vorzugsweise einem Phasenmodulationsverfahren, vorzugsweise nach dem Verfahren der differenziellen binären Phasenumtastung moduliert. Zusätzlich weist die zweite Ausgabeeinrichtung eine zweite Verstärkungseinrichtung 909 auf, welche das von der Modulationseinrichtung modulierte Signal verstärkt und an den Ausgang 906 der zweiten Ausgabeeinrichtung weitergibt. The second output device 91 has a coding device 907 which codes the bit sequence present at the input 905 of the second output device according to one or more of the above-mentioned methods. According to the further embodiment of the receiving device according to the invention, the bit sequence is encoded according to the method described in FIG. 8. Furthermore, the second output device 91 has a modulation device 908, which modulates the bit sequence according to a modulation method, preferably a phase modulation method, preferably according to the differential binary phase shift keying method. In addition, the second output device has a second amplification device 909, which amplifies the signal modulated by the modulation device and passes it on to the output 906 of the second output device.

Claims

Patentansprüche claims
Empfangsvorrichtung für elektrische Signale bestehend aus:Receiving device for electrical signals consisting of:
wenigstens einem ersten Eingang (2) zur Abtastung eines extern zur Verfügung gestellten elektrischen Signals,at least one first input (2) for sampling an externally provided electrical signal,
wenigstens einer Konvertierungseinrichtung (11) , welche den Pegel des abgetasteten elektrischen Signals als digitalen Wert darstellt,at least one conversion device (11) which represents the level of the sampled electrical signal as a digital value,
wenigstens einer Bewertungseinrichtung (20) , welche aus diesem digitalen Wert oder einer Folge dieser digitalen Werte einen Binärwert ermittelt,at least one evaluation device (20) which determines a binary value from this digital value or a sequence of these digital values,
wenigstens einer Berechnungseinrichtung (40) , welche auf eine Folge von Binärwerten fallweise Rechenoperationen anwendet ,at least one computing device (40) which occasionally applies computing operations to a sequence of binary values,
wenigstens einer ersten Speichereinrichtung (61) , welche diese Folge von Binärwerten speichert,at least one first storage device (61) which stores this sequence of binary values,
wenigstens einer Schnittstelleneinrichtung (60) , welche die gespeicherte Folge von Binärwerten an eine nachgeschaltete Mikroprozessoreinrichtung überträgt, und welche von der Mikroprozessoreinrichtung einen oder mehrere Steuerungsbefehle zur Steuerung der Schnittstelleneinrichtung (60) empfängt,at least one interface device (60) which transmits the stored sequence of binary values to a downstream microprocessor device and which receives one or more control commands for controlling the interface device (60) from the microprocessor device,
wenigstens einer Zeitgebereinrichtung (50) , welche eine Folge von elektrischen Taktsignalen zur synchronisierten Funktion der Konvertierungseinrichtung (11) sowie der Bewertungseinrichtung (20) erzeugt, gekennzeichnet durchat least one timer device (50) which generates a sequence of electrical clock signals for the synchronized function of the conversion device (11) and the evaluation device (20), marked by
wenigstens eine erste Vergleichseinrichtung (22), welche den oder die digitalen Werte bewertet, vorzugsweise statistisch bewertet, und das Ergebnis dieser Bewertung mit einem ersten vorgegebenen Wert vergleicht, und dieses erste Vergleichsergebnis dem von der Bewertungseinrichtung (20) ermittelten Binärwert zuordnet,at least one first comparison device (22), which evaluates the digital value (s), preferably statistically, and compares the result of this evaluation with a first predetermined value, and assigns this first comparison result to the binary value determined by the evaluation device (20),
wenigstens eine Detektionseinrichtung (32), welche in einer Folge von Binärwerten zumindest einen Teil einer vorgegebenen Folge von Binärwerten erkennt,at least one detection device (32) which detects at least part of a predetermined sequence of binary values in a sequence of binary values,
eine zweite Vergleichseinrichtung (31) , welche die ersten Vergleichsergebnisse, die der zumindest teilweise erkannten Folge von Binärwerten zugeordnet sind, mit einem zweiten vorgegebenen Wert vergleicht,a second comparison device (31) which compares the first comparison results associated with the at least partially recognized sequence of binary values with a second predetermined value,
wenigstens eine Steuerungseinrichtung (33), welche die Weiterverarbeitung einer Folge von Binärwerten durch die Berechnungseinrichtung (40) und / oder die erste Speichereinrichtung (61) und / oder die Schnittstelleneinrichtung (60) fallweise steuert, wenn die Detektionseinrichtung (32) in einer Folge von Binärwerten eine vorgegebene Folge von Binärwerten zumindest teilweise erkennt und die zweite Vergleichseinrichtung für den Vergleich der ersten Vergleichsergebnisse, welche der zumindest teilweise erkannten Folge von Binärwerten zugeordnet sind, mit einem zweiten vorgegebenen Wert ein wahres Ergebnis liefert. at least one control device (33) which occasionally controls the further processing of a sequence of binary values by the calculation device (40) and / or the first storage device (61) and / or the interface device (60) if the detection device (32) in a sequence of Binary values at least partially recognizes a predetermined sequence of binary values and the second comparison device supplies a true result for comparing the first comparison results, which are assigned to the at least partially recognized sequence of binary values, with a second predetermined value.
. Empfangsvorrichtung gemäß Anspruch 1 ,, Receiving device according to claim 1,
gekennzeichnet durchmarked by
wenigstens einen zweiten Eingang (3), dem mindestens eine dritte Vergleichseinrichtung (13) nachgeschaltet ist, welche den absoluten Signalpegel des abgetasteten Signals mit einem dritten vorgegebenen Wert vergleicht.at least one second input (3), which is followed by at least one third comparison device (13) which compares the absolute signal level of the sampled signal with a third predetermined value.
3. Empfangsvorrichtung gemäß Anspruch 1 oder Anspruch 2 ,3. Receiving device according to claim 1 or claim 2,
dadurch gekennzeichnet, daßcharacterized in that
das Ergebnis des Vergleiches des absoluten Signalpegels des abgetasteten Signals mit dem dritten vorgegebenen Wert fallweise in der ersten Speichereinrichtung (61) gespeichert wird.the result of the comparison of the absolute signal level of the sampled signal with the third predetermined value is stored in the first storage device (61) on a case-by-case basis.
4. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 3,4. receiving device according to one or more of claims 1 to 3,
dadurch gekennzeichnet, daßcharacterized in that
zwischen den ersten Eingang (2) und die Konvertierungseinrichtung (11) wenigstens eine Verstärkungseinrichtung (12) geschaltet ist, welche den Pegel des abgetasteten elektrischen Signals anhebt.at least one amplification device (12) is connected between the first input (2) and the conversion device (11), which increases the level of the sampled electrical signal.
5. Empfangsvorrichtung gemäß Anspruch 4,5. receiving device according to claim 4,
dadurch gekennzeichnet, daßcharacterized in that
der Verstärkungsfaktor der Verstärkungseinrichtung (12) variabel ist, vorzugsweise aus einer Gruppe ausgewählt ist, die insbesondere 200, 400, 500, 600, 800, 1000, 1500, 2000, 4000, 5000, 6000, 8000, 10000 enthält.the amplification factor of the amplification device (12) is variable, preferably selected from a group which contains in particular 200, 400, 500, 600, 800, 1000, 1500, 2000, 4000, 5000, 6000, 8000, 10000.
6. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 5,6. receiving device according to one or more of claims 1 to 5,
dadurch gekennzeichnet, daßcharacterized in that
das abgetastete elektrische Signal ein phasenmoduliertes Signal ist, vorzugsweise ein differenziell antipodal moduliertes Signal ist, vorzugsweise ein durch differenzielle binäre Phasenumtastung moduliertes Signal ist.the sampled electrical signal is a phase-modulated signal, preferably a differential antipodal-modulated signal, preferably a signal modulated by differential binary phase shift keying.
7. Empfangsvorrichtung gemäß Anspruch 6,7. receiving device according to claim 6,
■ dadurch gekennzeichnet, daß ■ characterized in that
die Anzahl der für die Ermittlung eines Binärwertes verwendeten Schwingungen des elektrischen Signals variabel ist, vorzugsweise aus einer Gruppe ausgewählt ist, die insbesondere 1, 2, 4, 8, 16, 32, 64 enthält.the number of vibrations of the electrical signal used for determining a binary value is variable, preferably selected from a group which contains in particular 1, 2, 4, 8, 16, 32, 64.
8. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 7,8. receiving device according to one or more of claims 1 to 7,
dadurch gekennzeichnet, daßcharacterized in that
die Anzahl der Binärwerte in einer Folge von Binärwerten variabel ist, vorzugsweise aus einer Gruppe ausgewählt ist, die insbesondere 64, 128, 256, 512, 1024, 2048, 4096 enthält . the number of binary values in a sequence of binary values is variable, preferably selected from a group that contains in particular 64, 128, 256, 512, 1024, 2048, 4096.
. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 8,, Receiving device according to one or more of claims 1 to 8,
dadurch gekennzeichnet, daßcharacterized in that
eine oder mehrere Komponenten fallweise aus- bzw. eingeschaltet sind, vorzugsweise eine oder mehrere aus einer Gruppe ausgewählte Komponenten, die insbesondere die Konvertierungseinrichtung (11) , die Bewertungseinrichtungone or more components are switched on or off on a case-by-case basis, preferably one or more components selected from a group, in particular the conversion device (11), the evaluation device
(20), die Berechnungseinrichtung (40), die Verstärkungseinrichtung (12), die erste Vergleichseinrichtung (22), die dritte Vergleichseinrichtung (13) , eine Referenzpegeleinrichtung (14) , die Steuerungseinrichtung (33) , die Zeitgebereinrichtung (50), eine Bitberechnungseinrichtung(20), the calculation device (40), the amplification device (12), the first comparison device (22), the third comparison device (13), a reference level device (14), the control device (33), the timer device (50), a bit calculation device
(41) enthält aus- bzw. enigeschaltet sind.(41) contains switched on or off.
10. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 9,10. receiving device according to one or more of claims 1 to 9,
gekennzeichnet durchmarked by
eine erste Ausgabeeinrichtung (90), welche einen Binärwert oder einer Folge von Binärwerten nach der Bewertungseinrichtung (20) und / oder der Berechnungseinrichtung (40) und / oder einer Rahmendetektoreinrichtung (30) abtastet und an einem ersten Ausgang (4) ausgibt.a first output device (90) which samples a binary value or a sequence of binary values after the evaluation device (20) and / or the calculation device (40) and / or a frame detector device (30) and outputs it at a first output (4).
11. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 10,11. Receiving device according to one or more of claims 1 to 10,
dadurch gekennzeichnet, daßcharacterized in that
die erste Vergleichseinrichtung (22) mehrere digitale Werte vor dem Vergleich mit dem ersten vorgegebenen Wert durch eine mathematische Operation miteinander verknüpft und das Ergebnis der Verknüpfung mit dem ersten vorgegebenen Wert vergleicht.the first comparison device (22) combines a plurality of digital values with one another by means of a mathematical operation before the comparison with the first predetermined value and compares the result of the linkage with the first predetermined value.
12. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 11,12. Receiving device according to one or more of claims 1 to 11,
dadurch gekennzeichnet, daßcharacterized in that
die zweite Vergleichseinrichtung (31) mehrere der ersten Vergleichsergebnisse, welche der zumindest teilweise erkannten Folge von Binärwerten zugeordneten sind, vor dem Vergleich mit dem zweiten vorgegebenen Wert durch eine mathematische Operation miteinander verknüpft und das Ergebnis der Verknüpfung mit dem zweiten vorgegebenen Wert vergleicht .the second comparison device (31) combines several of the first comparison results, which are assigned to the at least partially recognized sequence of binary values, by a mathematical operation before the comparison with the second specified value and compares the result of the connection with the second specified value.
13. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 12,13. receiving device according to one or more of claims 1 to 12,
dadurch gekennzeichnet, daßcharacterized in that
die Berechnungseinrichtung (40) mindestens eine Decodierungseinrichtung (41) aufweist, welche die Folge von Binärwerten fallweise decodiert.the calculation device (40) has at least one decoding device (41) which decodes the sequence of binary values on a case-by-case basis.
14. Empfangsvorrichtung gemäß Anspruch 13,14. Receiving device according to claim 13,
dadurch gekennzeichnet, daßcharacterized in that
die Decodierungseinrichtung (41) eine Folge von Binärwerten decodiert, die mit einem oder mehreren Codes codiert sind, welche aus einer Gruppe ausgewählt sind, die insbesondere einen Hamming-Code, einen zyklischen Hamming-Code, einen Faltungs-Code, einen Bose-Chaudhuri-Hocquenghem- Code, einen Reed-Solomon-Code, einem Turbo-Code enthält. the decoding device (41) decodes a sequence of binary values which are encoded with one or more codes which are selected from a group which in particular comprises a Hamming code, a cyclic Hamming code, a convolution code, a Bose-Chaudhuri Hocquenghem code, a Reed-Solomon code, a turbo code.
15. Empfangsvorrichtung gemäß Anspruch 14,15. receiving device according to claim 14,
dadurch gekennzeichnet, daßcharacterized in that
die Generatorpolynome des Faltungs-Codes variabel sind, vorzugsweise nach der Vorschrift Gx (x) = a0 + ax , x + a2 * x4 + a3 * x6 und G2 (x) = 1 bestimmt sind, wobei die Koeffizienten a0, a1 , a2 und a3 aus einer Gruppe ausgewählt sind, die 0 und 1 enthält, vorzugsweise durch die Vorschrift a0 the generator polynomials of the convolutional code are variable, preferably according to the rule G x (x) = a 0 + a x , x + a 2 * x 4 + a 3 * x 6 and G 2 (x) = 1, where the coefficients a 0 , a 1 , a 2 and a 3 are selected from a group which contains 0 and 1, preferably by the regulation a 0
1 definiert sind.1 are defined.
16. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 1 bis 15,16. receiving device according to one or more of claims 1 to 15,
dadurch gekennzeichnet, daßcharacterized in that
die Schnittstelleneinrichtung (60) Steuerungsbefehle zur Steuerung der Komponenten und / oder den ersten vorgegebenen Wert und / oder den zweiten vorgegebenen Wert und / oder den dritten vorgegebenen Wert und / oder die vorgegebene Folge von Binärwerten und / oder eine zweite Folge von Binärwerten empfängt, vorzugsweise von der Mikroprozessoreinrichtung empfängt.the interface device (60) receives control commands for controlling the components and / or the first predetermined value and / or the second predetermined value and / or the third predetermined value and / or the predetermined sequence of binary values and / or a second sequence of binary values, preferably received by the microprocessor device.
17. Empfangsvorrichtung gemäß Anspruch 16,17. Receiving device according to claim 16,
dadurch gekennzeichnet, daßcharacterized in that
die Schnittstelleneinrichtung (60) die Komponenten steuert und / oder den ersten vorgegebenen Wert und / oder den zweiten vorgegebenen Wert und / oder den dritten vorgegebenen Wert und /oder die vorgegebene Folge von Binärwerten und / oder die zweite Folge von Binärwerten speichert, vorzugsweise in einer zweiten Speichereinrichtung (62) speichert . the interface device (60) controls the components and / or stores the first predetermined value and / or the second predetermined value and / or the third predetermined value and / or the predetermined sequence of binary values and / or the second sequence of binary values, preferably in one stores second storage device (62).
8. Empfangsvorrichtung gemäß Anspruch 16 oder Anspruch 17,8. receiving device according to claim 16 or claim 17,
dadurch gekennzeichnet, daßcharacterized in that
eine oder mehrere Komponenten aus einer Gruppe ausgewählt sind, die insbesondere die Konvertierungseinrichtung (11), die Bewertungseinrichtung (20), die Berechnungseinrichtungone or more components are selected from a group, in particular the conversion device (11), the evaluation device (20), the calculation device
(40) , die Verstärkungseinrichtung (12) , die erste Vergleichseinrichtung (22) , die zweite Vergleichseinrichtung(40), the amplification device (12), the first comparison device (22), the second comparison device
(31), die dritte Vergleichseinrichtung (13), die Referenzpegeleinrichtung (14), die Rahmendetektoreinrichtung (30), die Steuerungseinrichtung (33), die Zeitgebereinrichtung(31), the third comparison device (13), the reference level device (14), the frame detector device (30), the control device (33), the timer device
(50), die Detektionseinrichtung (32), die Decodierungseinrichtung (41) , die erste Speichereinrichtung (61) , die zweite Speichereinrichtung (62) enthält.(50), the detection device (32), the decoding device (41), the first storage device (61), the second storage device (62).
19. Empfangsvorrichtung gemäß einem oder mehreren der Ansprüche 16 bis 18,19. Receiving device according to one or more of claims 16 to 18,
gekennzeichnet durchmarked by
mindestens eine zweite Ausgabeeinrichtung (91) , welche die zweite Folge von Binärwerten mit der vorgegebenen Folge von Binärwerten verknüpft und das Ergebnis der Verknüpfung an einem zweiten Ausgang (7) ausgibt.at least one second output device (91) which links the second sequence of binary values with the predetermined sequence of binary values and outputs the result of the combination at a second output (7).
20. Empfangsvorrichtung gemäß Anspruch 1920. Receiving device according to claim 19
dadurch gekennzeichnet, daßcharacterized in that
die zweite Ausgabeeinrichtung (91) mindestens eine Codierungseinrichtung (907) aufweist, welche das Ergebnis der Verknüpfung codiert, vorzugsweise mit einem oder mehreren Codes codiert, welche aus einer Gruppe ausgewählt sind, die insbesondere einen Hamming-Code, einen zyklischen Ham- ming-Code, einen Faltungs-Code, einen Bose-Chaudhuri- Hocquenghem-Code, einen Reed-Solomon-Code, einem Turbo- Code enthält.the second output device (91) has at least one coding device (907) which codes the result of the combination, preferably with one or more Coded codes which are selected from a group, in particular a Hamming code, a cyclic Hamming code, a convolution code, a Bose-Chaudhuri-Hocquenghem code, a Reed-Solomon code, a turbo code contains.
21. Empfangsvorrichtung gemäß Anspruch 19 oder Anspruch 2021. Receiving device according to claim 19 or claim 20
dadurch gekennzeichnet, daßcharacterized in that
die zweite Ausgabeeinrichtung (91) mindestens eine Modulationseinrichtung (908) aufweist, welche das Ergebnis der Verknüpfung phasenmoduliert, vorzugsweise differenziell antipodal moduliert, vorzugsweise durch differenzielle binäre Phasenumtastung moduliert. the second output device (91) has at least one modulation device (908) which phase-modulates the result of the linkage, preferably modulates it differentially antipodally, preferably modulates it by differential binary phase shift keying.
PCT/EP2002/007800 2001-07-12 2002-07-12 Digital multi-channel receiver WO2003007485A2 (en)

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DE10133851.1 2001-07-12
DE2001133851 DE10133851A1 (en) 2001-07-12 2001-07-12 Digital multi-channel receiver

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