WO2004036430A1 - 動作周波数可変の情報処理装置 - Google Patents

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WO2004036430A1
WO2004036430A1 PCT/JP2003/012824 JP0312824W WO2004036430A1 WO 2004036430 A1 WO2004036430 A1 WO 2004036430A1 JP 0312824 W JP0312824 W JP 0312824W WO 2004036430 A1 WO2004036430 A1 WO 2004036430A1
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WO
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frequency
information
processing
clock
information processing
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PCT/JP2003/012824
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English (en)
French (fr)
Inventor
Takeshi Shimoyama
Original Assignee
Sony Corporation
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Publication date
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Priority to US10/526,048 priority patent/US7437592B2/en
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Priority to US11/943,092 priority patent/US7793134B2/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures

Definitions

  • Information processing device information storage device, information processing method, and information processing program
  • the present invention relates to a memory device that operates by being supplied with a required synchronous clock, an information processing device such as another device, an information storage device, an information processing method, and an information processing program.
  • the present invention relates to an information processing device, an information storage device, an information processing method, and an information processing program that can realize an optimal signal processing operation even in such cases.
  • Electronic devices such as a computer and a PDA (Personal Digital Assistance) have multiple LSIs (Large-Scale Integrated Circuits) as their system components, and input and output signals of these LSIs. And those that use synchronous clocks for signal processing are widely used. In general, where synchronous operation is performed, the overall operation speed is determined in proportion to the frequency of the signal.
  • the element that performs such synchronous operation is a CPU (Central Processing Unit). ), Memory, and North Bridge.
  • the operating frequency of the device is not always constant but variable.
  • electronic devices such as personal computers, PDAs, and mobile phones have been devised so that only necessary operations are performed according to usage conditions.For example, when operating in standby mode or in sleep mode, the operating frequency is reduced. Low control to reduce power consumption, signal processing during calls and moving images
  • the number of systems that realize high-speed arithmetic processing by increasing the operating frequency during processing has been increasing (for example, refer to Japanese Patent Application Laid-Open No. 2000-16695).
  • the region in which the variable operating frequency is supplied as a clock is usually separated from a fixed frequency portion whose frequency must not be changed.
  • the configuration is such that no adverse effects appear in the region that operates at a fixed frequency even if is changed.
  • the present invention provides an information processing device, an information storage device, and an information storage device that realize optimal signal processing without deteriorating performance even when a variable operating frequency is used. The purpose is to provide a processing method and an information processing program. Disclosure of the invention
  • an information processing apparatus includes: a frequency information calculation unit configured to calculate and process frequency information of a synchronous clock whose frequency is variable; An information processing unit that supplies information as an operation clock and performs information processing at a timing according to a result of the arithmetic processing performed by the frequency information arithmetic unit.
  • frequency information of a synchronous clock whose frequency is variable is input to the frequency information calculation unit, and the frequency information calculation unit performs calculation processing such as addition processing and decoding of frequency information.
  • the information processing section performs the required information processing according to the result of the arithmetic processing.However, the frequency information has already been obtained in the information processing section. Can be.
  • the information storage device of the present invention includes: a frequency information calculation unit for calculating frequency information of a synchronous clock whose frequency is variable; a frequency information calculation unit for supplying the synchronous clock as an operation clock; And an information storage unit that performs an information storage operation using timing according to the result of the arithmetic processing.
  • frequency information of a synchronous clock whose frequency is variable is input to the frequency information calculation unit, and the frequency information calculation unit performs calculation processing such as addition processing and decoding of frequency information. Is performed.
  • the result of the arithmetic processing is used in the information storage device in the information storage processing, and similarly, an optimized processing without wasteful waiting time can be performed.
  • FIG. 1 is a block diagram showing an example of the information processing device of the present invention.
  • FIG. 2 is a time chart for explaining the operation of the memory device.
  • (A) is an operation in the case of a fixed clock
  • (B) is an operation in the case of operating at a fixed timing as it is to a signal of a variable clock frequency.
  • (C) are time charts of the operation when calculating from the frequency information.
  • FIG. 3 is a time chart showing an example of frequency information.
  • FIG. 3 (A) is a time chart in a case where the frequency information indicates the current frequency of the operation peak signal CLKv.
  • (B) is a time chart in which the frequency information indicates the frequency of the next clock prior to the change in the frequency of the operation clock signal CLKv.
  • FIGS. 4A and 4B are tables showing examples of the encoding method of frequency information.
  • (A) is an example in which two bits are used as an index, and
  • (B) is data having a value proportional to the period. This is an example of using.
  • FIG. 5 is a block diagram in the case where a memory controller and an SDRAM are used as an example of the information processing apparatus of the present invention.
  • FIG. 6 is a table showing an example of a correspondence table between SDRAM signals and commands in FIG.
  • FIG. 7 is a block diagram showing an example in which a memory controller and a memory are incorporated in a PDA as an example of the information processing apparatus' of the present invention.
  • FIG. 8 is a flow chart of a case in which an SDRAM performs processing while checking the coincidence of addresses of data of sense amplifiers as an example of the information processing method of the present invention.
  • FIG. 9 is a flowchart showing an example of a subroutine in a case where a waiting time calculation process is performed based on frequency information, as an example of the information processing method of the present invention.
  • FIGS. 10A and 10B are time charts showing an example of another information processing method in an example of the information processing apparatus of the present invention.
  • the memory device of the present embodiment includes a memory 11 composed of an SDRAM (Synchronous Dynamic Random Access Memory), a memory controller 12 for controlling the memory, and frequency information Infq.
  • the main components are an output frequency controller 13.
  • the memory 11 is a synchronous (synchronous) DRAM. If a read start address is input first, data can be continuously output in synchronization with the clock signal CLKv. Data transmission at a relatively high speed.
  • the clock signal CLKv is variable, and for example, the clock frequency such as 10 MHz, 33 MHz, 50 MHz, 100 MHz, and 13 MHz is changed to a use state of the information processing apparatus. It is configured to switch according to the state of an electronic device on which the information processing device is mounted.
  • the variable cook signal CLKv may be the so-called base clock itself, which is an external cook of the system CPU, and is a cook signal generated exclusively for controlling the memory 11. May be.
  • the variable clock signal CLKv is transmitted from the frequency control unit 13 but may be supplied directly from another frequency generation circuit system.
  • the memory 11 and the memory controller 12 may be configured as separate chips, and the memory 11 may be a memory core. It may be provided in the same chip as the controller 12.
  • the memory 11 is supplied with such a variable peak signal CLKv, a control signal Sig from the memory controller 12 and signals (not shown) such as an address, a column address, and data input / output. Wires connect.
  • the memory 11 may be a synchronous DRAM, a normal DRAM, a first page DRAM, an ED0 DRAM (Extended Data Out Dynamic Random Access Memory), or the like.
  • the memory may be an SDRAM (Double Date Rate Synchronous Dynamic Random Access Memory) or a memory such as a DRDRAM (Direct Rambus Dynamic Random Access Memory).
  • the memory 11 is not limited to DRAM, but may be SRAM (Static Random Access Memory), ROM (Read-Onlv Memory), flash memory, etc. There may be.
  • a memory device or an information processing device including a memory may be a microcomputer having a built-in memory unit, another signal processing chip, or the like.
  • the memory controller 12 is a device for outputting a control signal Sig for controlling the operation of the memory 11, and the control signal Sig includes CS (chip select), RAS (row address strobe), and CAS (column address). It is a general term for various signals such as dress strobe, WE (write enable), and CKE, and means a signal group consisting of multiple signals.
  • the memory controller 12 is also supplied with a variable clock signal CLKv to synchronize the output timing of the control signal Sig. Further, in the memory controller 12, frequency information Infq from the frequency control unit 13 is input, and the frequency information Infq includes information on the frequency related to the peak signal CLKv.
  • This frequency information Infq can be information on the current peak signal CLKv, but may be frequency information Infq on the time-axis earlier peak signal CLKv.
  • the frequency information Infq is coded, and an example of the coding will be described later.
  • the frequency information Infq may be the variable clock signal CLKv itself or information obtained by linearly converting the same.
  • arithmetic processing is performed using the input frequency information Infq, and optimal control of the memory 11 reflecting the arithmetic result described later is performed.
  • the frequency control unit 13 performs frequency information Infq. This embodiment is configured so that the variable control signal CLKv is also output from the frequency control unit 13 in the present embodiment.
  • the frequency control unit 13 is configured to be able to change the frequency of the generated peak signal CLKv in response to a command from the CPU or the like.For example, at the time of soft-off, standby, sleep mode, etc. In this case, the operating clock can be reduced to reduce power consumption.
  • This frequency controller 13 is also the same chip as the memory 11 and the memory controller 12. Or a separate chip may be used.
  • FIG. 2 is a time chart for explaining the operation of the memory device according to the present embodiment.
  • FIG. 2 (A) shows a read (read) operation of the memory 11 at a fixed frequency of 100 MHz.
  • FIG. 2 (B) is a diagram showing the operation of the comparative example, and is a diagram showing a process in the case of operating at a fixed timing at a variable frequency as it is, and
  • FIG. 2 (C). ) Is an example of a control method that calculates from frequency information.
  • the signal CLK is a fixed clock signal
  • the signal CLKv is a variable clock signal
  • ⁇ A is an activator operation.
  • "IT indicates the command issuance period for the read operation and" Pama precharge operation, respectively.
  • Tras which is the time from the activate operation to the precharge operation
  • Trcd RAS-CAS delay time
  • Trp discharge time
  • the frequency of the operation clock is fixed to a predetermined frequency
  • the time parameter ⁇ Tras, Trcd, Trp ⁇ of the SDRAM is ⁇ 40 ns, 20 ns, 20 ns ⁇ . If the CAS latency is 2, the RAS activation time is 4 clocks, the RAS—CAS delay time Trcd is 2 clocks, and the precharge time Trp is 2 clocks. It is optimally controlled for operation at a fixed frequency.
  • the RAS activate time Tras starts at the rising edge of the command issuance clock of the first activate operation ("A").
  • the frequency of the first two clocks is half the clock frequency of 50 MHz, so even though the originally required waiting time has passed, it is just
  • the RAS activity time Tras is longer by two clocks of 100 MHz.
  • the RAS activation time Tras of the next activation operation becomes the RAS activation time Tras which is longer by three clocks of 100 MHz.
  • the RAS-CAS delay time Trcd and the precharge time Trp also cause extra waiting time in accordance with the change in the operating clock frequency.
  • the frequency information Infq is sent as data from the frequency control unit 13 to the memory controller 12 as shown in FIG. 1, and the memory controller 12 can calculate the cycle of the clock signal. Therefore, if the timing of issuing the command is delayed, the command is issued from the memory controller 12 to the memory 13 before that, and high-speed processing without waste is realized. This will be described in detail with reference to (C) of FIG. 2.
  • the memory controller 12 performs an activating operation from the frequency control unit 13 (if the frequency information Infq following the completion of the issuance of the command “ ⁇ ” is 50 MHz, Information is received at least one clock before the timing of the issuance of the command for the read operation ("R"). Based on the Infq, the command issuance timing of the next read operation ("R") follows the clock for the issuance operation ("A") command issuance. If the memory device of the present embodiment is not used, as shown in (A) and (B) of FIG. 2, the timing of issuing the command of the read operation R ”) comes one clock apart.
  • the memory controller determines at least the frequency information Infq during the period from the end of issuing the command of the active operation ("A") to the end of issuing the command of the next read operation ("R"). If the required RAS-CAS delay time Trcd, which is the required wait time, is satisfied, a read operation (“R") command may be issued, or a read operation (“R") command may be issued. Assuming that the frequency is 100 MHz, the RAS-CAS delay time Trcd, which is the required wait time, is satisfied based on the frequency information Infq before the issuance of the read operation (“R") command. Read operation) may be issued.
  • the memory controller satisfies the required wait time and activates the activating function A so that the precharge time Trp and the RAS activating time Tras are optimally shortened.
  • the command of ")" and the command of precharge operation (“P") are issued.
  • the second clock is recognized as 50 MHz by the frequency information Infq. And the period is 20 ns Is calculated.
  • the RAS-CAS delay time Trcd is 20 ns in this SDRAM, and is secured if the clock cycle is 20 ns. Therefore, the memory controller 12 controls the issuance of a command for the activating operation ("A") and a command for the next read operation ("R") using a continuous clock. By eliminating extra waiting time, overall speed is increased.
  • the frequency information Infq can be, for example, a data bit indicating the frequency of the variable clock signal CLKv.
  • the frequency information Infq may indicate the current frequency of the operation clock signal CLKv as shown in FIG. 3A, or may be the operation clock signal CLKv as shown in FIG. 3B.
  • the frequency of the next clock may be indexed prior to the change of the frequency.
  • a signal indicating only a frequency change point may be used.
  • the future operation clock signal CLKv is not limited to the next clock, and may be a predetermined number of clocks after a plurality of clocks. The frequency may be indicated.
  • FIG. 4A and FIG. 4B show two types of encoding methods in a table format, the encoding methods are not limited to these methods, and other encoding methods may be used.
  • the encoding method in FIG. 4A is an example in which two bits of data are allocated according to the frequency of the variable peak signal CLKv. In this example, ⁇ 0 0 ⁇ is assigned when the frequency of the clock signal CLKv is 10 MHz, ⁇ 01 ⁇ is assigned when the frequency is 33 MHz, and when the frequency is 50 MHz. Is assigned ⁇ 10 ⁇ , and ⁇ 11 ⁇ is assigned when the frequency is 100 MHz. In this method, if the frequency changes 10 times, Even if the frequency of the clock signal changes from 100 MHz to 100 MHz, the data length remains at 2 bits, and processing can be performed without complicating the decoding process and circuit configuration.
  • the encoding method shown in FIG. 4B is an example in which data is assigned according to the reciprocal of the frequency of the variable peak signal CLKv.
  • the reciprocal of the frequency of the clock signal CLKv corresponds to one clock cycle at each frequency.
  • ⁇ 10 ⁇ is assigned when the frequency of the clock signal CLKv is 10 MHz
  • ⁇ 3 ⁇ is assigned when the frequency is 33 MHz
  • ⁇ 2 ⁇ is assigned when the frequency is 50 MHz.
  • Is assigned, and ⁇ 1 ⁇ is assigned when the frequency is 100 MHz. Since the value represented by the data corresponds to a cycle of one clock, the waiting time can be formed by simple multiplication.
  • the clock periods are 100 ns, 30 ns, 20 ns, and 10 ns. By multiplying this data value by 10 ns, it can be easily calculated.
  • FIG. 5 shows a memory controller 30 and a memory unit 31.
  • the frequency information Infq is input to the memory controller 30 and the operation cut-off signal is output.
  • the optimized operation is performed even when the frequency changes.
  • the memory controller 30 receives the frequency information Infq from the frequency control unit as described above, and issues a command at a predetermined timing.
  • Fig. 6 shows an example of the correspondence table between signals and commands, and the bar symbols are omitted for simplicity.
  • the CS (chip select) signal becomes ⁇ (low level)
  • the corresponding memory unit 31 is selected.
  • Activate operation "A”, lead operation "R”, and precharge operation "' ⁇ ” This command is formed by a combination of RAS (row address strobe), CAS (column address strobe), and WE (write enable).
  • the ACT signal operation command is composed of a combination of the RAS signal at "! Level", the CAS signal at "H '" level, and the WE signal at "H” level.
  • the read (read) operation command is composed of a combination of the CAS signal at the “H” level and the WE signal at the “H” level.
  • the RAS signal is at the “H” level
  • the CAS signal is at the “//” level.
  • the command of write (write) operation is composed of the combination of WE signal "1 / level”, RAS signal is "1 / level”, CAS signal is " ⁇ " level, and WE signal is "1 /" level.
  • the command of the precharge operation is configured by the combination, so that, for example, as described above, when the frequency of the clock signal CLKv changes, as shown in the second clock in FIG.
  • Command for read operation to command for read operation
  • command for read operation In the case of continuous operation, it is only necessary to send a signal so that the RAS signal is shifted to the "L” level and the CAS signal is shifted to the "1" level, and the CAS signal is shifted to the "1" level.
  • the level shift is performed based on the calculation result based on the frequency information Infq from the frequency control unit.
  • the memory unit 31 includes a memory bank 55, a sense amplifier 56 for amplifying the charged charge of each cell, and other peripheral circuits.
  • the memory bank 55 actually stores data, and is composed of a plurality of cells 55a.
  • Each cell 55a is configured as a capacitor, and each cell 55a is set to a charged state or a non-charged state in accordance with data.
  • the data is stored according to the charging state pattern of 55a.
  • the cell 55 a shows an example in which 8 ⁇ 8 cells are provided for one memory link 55, but naturally, the number of cells 55 a is , Other than this It may be a number.
  • a group of cells 55a for each row on the memory punk 55 is particularly called a page 55b.
  • the memory puncturer 55 receives a signal from the row to which the signal was input.
  • the charge of each cell 55a is transferred to the sense amplifier 56 in units of page 55b corresponding to.
  • the numbers (0 to 7) displayed in the vertical and horizontal directions of the memory bank 55 indicate the row indicating the vertical position of each cell 55a of the memory punk 55 and the horizontal position. Each number in the example shown is shown.
  • the sense amplifier 56 When the data of the cell 55a of the page 55b specified by the row selector 53 is transferred, the sense amplifier 56 receives the data, further amplifies the data to a predetermined potential, and reproduces the data. Transfer to the original page 5 5b. At this time, in the state where the electric charge has been accumulated, when a read signal is input from the column selector 57 to read the data of the designated column, the sense amplifier 56 reads the data of the designated column and outputs the data. Output to amplifier 58.
  • the sense amplifier 56 is configured to amplify only the charge of the cell 55a for one page 55b. For this reason, only one page of the refresh process or the read process can be processed, and the refresh signal generated by the self-refresh timing generator or the row selector 53 generates the signal.
  • the read signal is controlled by a CPU (not shown) so that these processes are generated at a timing at which these processes are performed on any of the rows.
  • a plurality of sense amplifiers 56 may be provided for a plurality of pages (rows) so that refresh processing or read processing can be simultaneously performed in parallel.
  • the column address latch 52 When receiving the CAS signal input from the memory controller 30, the column address latch 52 turns on the operating state, and the column address information indicating the position of the cell 55 a on the memory bank 55 is used as the column selector. 5 to 7 ; the column selector 57 outputs the data read signal on the sense up 56 corresponding to the column input from the column address latch 52 to the sense up 56, and reads it to the output amplifier 58. Let out.
  • the output amplifier 58 further doubles the input charge and outputs data to the CPU via the memory controller 30.
  • the memory controller 30 reads data from the cell 55a of the memory bank 55 in response to a command from the CPU. For example, when a command from the CPU causes the memory controller 30 to read data from the cell 55 a in the sixth row and the fourth row of the memory bank 55 of the DRAM. Command to read the data of cell 55a in the fourth column of the row.
  • the control signal generator of the memory controller 30 Upon receiving this command, the control signal generator of the memory controller 30 outputs the RAS signal to the row address latch 51, and then outputs the corresponding address signal to the row address latch 51 and the column address latch 52. Output.
  • the row address latch 51 turns on its operation, and outputs the row information of the subsequently received address information to the row selector 53.
  • the information “the sixth row” is output to the row selector 53.
  • the row selector 53 Based on the row information input from the row address latch 51, the row selector 53 generates a read signal for transferring the charge of the cell 55a of the page 55b corresponding to that row to the sense amplifier 56. Output.
  • the electric charge of the cell 55 a on the page 55 b of the sixth row surrounded by the solid line in the figure on the memory bank 55 is output to the sense amplifier 56.
  • the sense amplifier 56 amplifies the amount of the transferred charges to a predetermined value.
  • the control signal generator outputs the CAS signal to the column address latch 52 and outputs the address signal to the row address latch 51 and the column address latch 52.
  • the column address latch 52 When receiving the CAS signal from the control signal generator, the column address latch 52 turns on its operation, and outputs the column information of the subsequently received address information to the column selector 53. Therefore, in this case, the information “the fourth column” is output to the column selector 57.
  • the column selector 57 outputs a read signal that causes the charge amplified by the sense amplifier 56 corresponding to the column to be transferred to the output amplifier 58 based on the input column information. That is, in this case, the sense amplifier 56 outputs the charge of the cell 55 a in the fourth column surrounded by the solid line in the drawing to the output amplifier 58 based on the read signal.
  • the output amplifier 58 amplifies the amount of the transferred electric charge to a predetermined value required for the transfer, and then outputs the data to the CPU via the memory controller 30. After that, the sense amplifier 56 returns the amplified electric charge of the page 55 b in the sixth row to the original cell 55 a on the memory bank 55. Therefore, the eight cells 55a on page 55b from which the data was read (in this case, the sixth row) have the charge amount returned to the original state (full charge state). .
  • the PDA core unit 60 includes a CPU 61 and a coprocessor 62 for performing a required information processing procedure.
  • the CPU 61 is connected to the bus line 66, and the pass bridge 67 serves as a connection to the low-speed circuit section via the pass line 66, the graphic engine 63 realizes high-speed drawing, and the image.
  • Camera interface for connection to the camera that captures images 65, LCD (Liquid Crystal) that sends and receives signals to the liquid crystal display Display) Controller 64 is connected.
  • the passbridge 67 has a USB (Universal Serial Bus) controller 81, an IZO bus 82 for I / O, a touch panel interface 83, a keyboard (key), a jog dial (JOG), and general-purpose I / O.
  • a circuit such as an interface 84 such as a port (GPI0) light emitting diode (LED) is connected, and a frequency controller 76 that outputs the clock signal CLKv and its frequency information Infq is also connected to the pass bridge 67. I have.
  • the above-mentioned bus line 66 is further configured to connect an embedded memory (eDRAM) 71 as an information storage device and a DRAM controller 72, and further connects an external memory controller 73.
  • the DRAM controller 72 is a circuit unit that sends a control signal to the embedded DRAM 71.
  • the frequency of the clock signal CLKv that is variable from the frequency control unit 76 Information Infq is supplied.
  • the DRAM controller 72 performs arithmetic processing such as decoding using the frequency information Infq, and performs optimal processing of the embedded DRAM 71 even when the frequency of the clock signal CLKv changes.
  • the frequency of the clock signal CLKv changes, an extra wait time is saved by processing according to the frequency information Infq. High-speed processing is possible.
  • the external memory controller 73 can supply the variable frequency information Infq of the peak signal CLKv which can be varied.
  • the external memory controller 73 is a circuit for transmitting a control signal to the ROM 74 and the SDRAM 75 connected via the external memory bus.
  • the external memory controller 73 also uses the frequency information Infq to perform arithmetic processing such as decoding, so that when the frequency of the clock signal CLKv changes, the extra wait time in the R0M 74 and SDRAM 75 is eliminated.
  • a memory system is composed of a controller section 42 composed of these external memory controllers 73 and a memory section 43 composed of a ROM 74 and an SDRAM 75, and realizes high-speed processing in the same manner as the memory system 41 described above. Is done.
  • both the DRAM controller 72 and the external memory controller 73 perform high-speed processing using the frequency information Infq without extra waiting time, but only one of them is used. The speed may be increased by using such frequency information Infq.
  • the memories connected to the external memory controller 73 the ROMs 74 and the SDRAMs 75 are merely examples, and other memories or other signal processing elements may be used.
  • the frequency information Infq supplied to the external memory controller 73 and the DRAM controller 72 may be the same, and different frequency information Infq may be used when different clock signals are used. good.
  • Such an information processing method shows, for example, an example of the operation of hardware of a memory controller. Further, for example, when the information processing apparatus of the present invention is in a format such as a microcomputer, a required medium format is used. It is also possible to read the program supplied in the above into a predetermined controller and execute it.
  • step S21 it is determined in step S21 whether the relevant restriction has already been satisfied.
  • the relevant limit is, for example, a limit depending on the performance of the memory; if the time parameter ⁇ Tras, Trcd, Trp ⁇ of the SDRAM is ⁇ 40ns, 20ns, 20ns ⁇ , the command is issued. It is determined whether the time required for has already elapsed. If the applicable restriction has already been satisfied (YES), the routine returns from the subroutine # 1 to the program routine of FIG.
  • step S21 If the corresponding limit is not already satisfied in step S21 (NO), the procedure proceeds to step S22, and the waiting time register is reset.
  • step S23 for example, a cycle value of the next clock frequency state or a value proportional thereto is added to the register value.
  • frequency information Infq is used for the addition processing.
  • a waiting time register reflecting the frequency state of the next clock is formed.
  • step S24 it is determined whether or not the value of the waiting time register satisfies the waiting time for issuing a command. Is determined.
  • step S24 If the value of the wait time register satisfies the wait time for issuing the command in this step S24 (YES), the process returns from the subroutine # 1 to the program routine of FIG. 8 in the same manner as the above-mentioned step S21. If the value of the wait time register does not satisfy the wait time for issuing the command in step S24 (NO), the process proceeds to step S25 and waits for one clock. After waiting for one clock, the process returns to step S23, and for example, the value of the period of the current frequency state or a value proportional thereto is added to the value of the reproduction register, and the same processing is performed.
  • step S23 the value of the period of the current frequency state or a numerical value proportional thereto is added, and the frequency information Infq is effectively used in the addition processing.
  • FIG. 8 is a diagram showing the flow of the main program in the controller. It is assumed that the controller has received a request from the CPU after the start of the program (step SI 1). Then, in step S12, the next address to be read or written and the current state of the corresponding sense amplifier in the DRAM are examined, and a jump is made to start a different process according to the result. When the data of another address is stored in the sense amplifier in step SI2, the process proceeds to step S13, and the process related to the RAS activating time Tras is performed. The processing relating to the RAS activator time Tras uses the subroutine # 1 shown in FIG. Basically, the subroutine # 1 in FIG. 9 is a time waiting routine. When the time waiting for the required time is completed, the process proceeds to step S14 to issue a precharge command. On the DRAM side, a precharge command is received, and data existing in the sense amplifier is charged into predetermined memory cells.
  • step S15 After issuing the precharge command, the process proceeds to step S15, and the process related to the precharge time Trp is performed.
  • the subroutine # 1 shown in FIG. 9 is also used for the processing related to the precharge time Trp. Similarly, the subroutine # 1 is a time waiting routine. When the time waiting for the required time is completed, the process proceeds to step S16, and issues an activate command. On the DRAM side, the actipate command is received, and the data of each memory cell corresponding to a predetermined address is read out to the sense amplifier and amplified. After issuing this activate command, the process proceeds to step S17, and the process related to the RAS-CAS delay time Trcd is performed.
  • Step S 9 is also used for the processing related to the RAS-CAS delay time Trcd. Since the subroutine 1 is a time waiting routine, the procedure S is performed when the time waiting for the required time is completed. Proceed to 18 to issue a read or write command. On the DRAM side, a read or write command is received, and data of each memory cell at a predetermined address is read from the node of the sense amplifier or written to the node of the sense amplifier. This signal will be read or written. Then, the process proceeds to step S19 to enter a standby state for the next request.
  • step S12 If there is no data in the sense amplifier in step S12, No jarring is required. Therefore, step S13 is skipped, and the issuance of the precharge (step S14) is also omitted. If there is no data in the sense amplifier, the process proceeds from step S12 to step S15, where the processing related to the precharge time Trp and the processing related to the RAS-CAS delay time Trcd wait for the time described earlier. Respectively, using the subroutine # 1 which is the routine of. Eventually, proceeding to step S19 and entering the waiting state for the next request is the same as in step S12 where data of another address is stored in the sense amplifier.
  • step S12 if the address of the data in the sense amplifier matches the row address of the data for the read or write operation in step S12, not only the precharge operation but also the activate operation is performed. No longer required. Therefore, steps S13 to S16 are skipped, and the issuance of the precharge (step S14) and the issuance of the activator (step S16) are also omitted. Therefore, the process proceeds from the step S12 to the step S17, and the processing relating to the RAS-CAS delay time Trcd is advanced using the subroutine # 1 which is a time waiting routine. It is to be noted that the process proceeds to step S19 finally and enters a standby state for the next request, similarly to the case where data of another address is stored in the sense amplifier in step S12. .
  • the address for reading or writing is compared with the address of the data remaining in the sense amplifier, and if they match, the data is used as it is. Therefore, high-speed reading and writing can be realized.
  • the time waiting program shown in Fig. 9 is used to control the timing of command issuance, and the frequency information Infq is used to calculate the time waiting. High-speed processing that is omitted is realized. In other words, while achieving high-speed operation, it can be used during standby or sleep mode. During periods such as when power is turned on, operation can be performed reliably even with a slow clock, and conversely, overall power consumption can be sufficiently reduced. Note that the series of processes described above can be executed by hardware, but can also be executed by software.
  • the controller of the storage element such as the memory is provided with the mechanism for reading the frequency information Infq and adjusting the control. May be supplied to a variable signal processing element or circuit, etc., and by calculating the frequency information of the variable signal, it is more suitable for calculating the necessary waiting time, etc. It may be a circuit for performing simplified information processing.
  • the processing such as the calculation of the waiting time is performed based on the frequency state of the next clock.
  • it may be configured to calculate in advance. That is, as shown in FIG. 1OA, when the frequency information of the (n + 2) th clock (for example, 20 ns) is obtained at the time of the nth clock, the (n + 2) th clock of the (n + 2) th clock is obtained. It can be calculated using frequency information.
  • whether or not to perform the next clock is determined at the time of the immediately preceding clock using the current frequency information.
  • the component that acquires frequency information Infq is described as a frequency control unit.
  • the present invention is not limited to this. You may try to get it.
  • the electronic device on which the present embodiment is mounted is not limited to a PDA or a personal computer, but includes a printer, a facsimile, a peripheral device for a personal computer, a telephone, a television receiver, an image display device, a communication device, and a mobile phone.
  • the frequency information Infq is used for arithmetic processing such as calculation for waiting for time when the clock frequency changes.
  • arithmetic processing such as calculation for waiting for time when the clock frequency changes.

Description

情報処理装置、 情報記憶装置、 情報処理方法、 及び情報処理プログラム
技術分野
明
本発明は所要の同期クロックが供給されて動作するメモリ装置、 その 他のデバイスなどの情報処理装置、 情報記憶装置、 情報処理方法、 及び 情報処理プログラムに関し、 特に同期ク書ロックの周波数が変化した場合 でも最適な信号処理動作を実現し得るための情報処理装置、 情報記憶装 置、 情報処理方法、 及び情報処理プログラムに関する。
背景技術
ノ ーソナノレコンピュータや P D A ( Personal Di gital Ass i stance) な どの電子機器は、 そのシステム構成として複数の L S I ( Large-Scale Integrated Circui t) を内部に配設し、 それら L S Iの信号の入出力や 信号処理に同期クロックを用いているものが広く利用されている。 一般 に同期動作を行う ところは、 その信号の周波数に比例して全体の動作速 度が決まるように構成されており、 このような同期動作を行う素子とし ては、 C P U ( Central Process ing Un i t) やメモリ、 ノースブリ ッジな どが挙げられる。
一方、 常に一定の動作周波数ではなく、 装置の動作周波数を可変とす る例も知られている。 例えば、 パーソナルコンピュータ、 P D A、 携帯 電話機などの電子機器では、 使用状態に応じて必要な動作だけをするよ うに工夫されてきており、 例えば待機時やス リープモー ドの際には、 動 作周波数を低く制御して低消費電力化を図り、 通話時や動画像の信号処 理時には動作周波数を高く して高速な演算処理を実現するシステムも増 加してきている （例えば、特開 2 0 0 0— 1 6 3 9 6 5号公報参照。）。
このような動作周波数を可変とするシステムは、 その可変な動作周波 数がクロックとして供給される領域が、 通常、 周波数を変更してはいけ ない固定周波数の部分とは切り離されており、 動作周波数を変化させた 場合でも固定周波数で動作する領域には悪影響が現れないように構成さ れている。
しかしながら、 上述の可変とされる動作周波数の信号をそのまま同期 信号として用いる情報処理装置では、 高い周波数であっても低い周波数 でも安定した動作が実現されることが求められており、 一般に高い周波 数でも、 すなわち短いクロック間隔でも動作を保証するように設計した 場合で逆に低い周波数で動作させた場合では、 その信号処理の性能は低 下した周波数に比例したものになってしまう。 このような単純な動作速 度の低減によっても低消費電力化が可能ではあるが、 最適化されて制御 されているとは言い難く、 さらなる高性能な制御が求められている。 そこで、 本発明は、 上述の技術的な課題に鑑み、 可変とされる動作周 波数を利用した場合でも性能の低下を招かず最適な信号処理が実現され る情報処理装置、 情報記憶装置、 情報処理方法、 及び情報処理プロダラ ムの提供を目的とする。 発明の開示
上述の技術的な課題を解決するため、 本発明の情報処理装置は、 周波 数が可変とされる同期クロックの周波数情報が演算処理される周波数情 報演算部と、 前記同期ク口ックが動作用のクロックとして供給されると 共に前記周波数情報演算部で演算処理された結果に応じたタイミングで 情報処理を行う情報処理部とを有することを特徴とする。 本発明の情報処理装置によれば、 周波数情報演算部には周波数が可変 とされる同期クロックの周波数情報が入力され、 当該周波数情報演算部 で周波数情報の加算処理やデコードなどの演算処理が行われる。 この演 算処理結果に応じて情報処理部では所要の情報処理が行われるが、 既に 周波数情報が情報処理部では得られており、 無駄な時間待ちなどを省い た最適化した処理を進めることができる。
また、 本発明の情報記憶装置は、 周波数が可変とされる同期クロック の周波数情報が演算処理される周波数情報演算部と、 前記同期クロック が動作用のクロックとして供給されると共に前記周波数情報演算部で演 算処理された結果に応じたタイミングを利用して情報記憶動作を行う情 報記憶部とを有することを特徴とする。
本発明の情報記憶装置によれば、 同様に周波数情報演算部には周波数 が可変とされる同期クロックの周波数情報が入力され、 当該周波数情報 演算部で周波数情報の加算処理やデコードなどの演算処理が行われる。 この演算処理結果は、当該情報記憶装置では、情報記憶処理に用いられ、 同様に、 無駄な時間待ちなどを省いた最適化した処理を進めることがで きる。 図面の簡単な説明
図 1は、 本発明の情報処理装置の一例を示すブロック図である。
図 2は、 メモリ装置の動作を説明するタイムチヤ一トであって、 （A ) は固定クロックの場合の動作、 （B ) は可変なクロック周波数の信号に そのまま固定したタイミングで動作させる場合の動作、 （C ) は周波数 情報から計算する場合の動作のそれぞれタイムチヤ一トである。
図 3は、 周波数情報の例を示すタイムチャートであって、 （A ) は周 波数情報が現在の動作ク口ック信号 CLKvの周波数を示す場合のタイムチ ヤートであり、 （B ) は周波数情報が動作クロ ック信号 CLKvの周波数の 変化に先行して次のクロックの周波数を指標する場合のタイムチヤ一ト である。
図 4 Aと図 4 Bは、 周波数情報のェンコ一ド方法の例を示すテーブル であって、 （A ) は 2ビッ トで指標する例であり、 （B ) は周期に比例 した値のデータを用いる例である。
図 5は、 本発明の情報処理装置の一例として、 メモリ コン トローラと SDRAMを用いた場合のプロック図である。
図 6は、 図 5の SDRAMの信号とコマンドの対応表の一例を示すテープ ルである。
図 7は、 本発明の情報処理装置'の一例として、 PDAにメモリコント口 ーラとメモリを組み込んだ例を示すプロック図である。
図 8は、 本発明の情報処理方法の一例として、 SDRAMにおいてセンス アンプのデータにかかるァドレスの一致を見ながら処理する場合の流れ 図である。
図 9は、 本発明の情報処理方法の一例として、 待ち時間の演算処理を 周波数情報に基づいて行う場合のサブルーチンの一例を示す流れ図であ る。
図 1 0 Aと図 1 0 Bは、 本発明の情報処理装置の一例における他の情 報処理方法の例を示すタイムチャートである。 発明を実施するための最良の形態
本発明の情報処理装置の一例として情報記憶装置であるメモリ装置の 例について図面を参照しながら説明する。本実施の形態のメモリ装置は、 SDRAM ( Synchronous Dynami c Random Access Memory) 力 らなるメモジ 1 1 と、 その制御のためのメモリコントローラ 1 2と、 周波数情報 Infqを 出力する周波数制御部 1 3とを主な構成としている。
メモリ 1 1は、本実施の形態においては、 シンクロナス （同期型） DRAM であり、はじめに読み出し開始ァドレスを入力すれば、ク口ック信号 CLKv に同期してデータを連続的に出力することができ、 比較的に高速なデー タ送出が可能である。 特に、 本実施の形態では、 クロック信号 CLKvは可 変であり、 一例を示せば 1 0MHz、 3 3MHz、 5 0MHz、 1 0 0MHz、 1 3 3 MHzなどのクロック周波数を当該情報処理装置の使用状態や当該 情報処理装置が搭載される電子機器の状態に応じて切り替えるように構 成されている。可変なク口ック信号 CLKvは、 システムの CPUの外部ク口ッ クである所謂ベースクロック自体であっても良く、 当該メモリ 1 1の制 御専用に生成されるク口ック信号であっても良い。 この可変なクロック 信号 CLKvは、 周波数制御部 1 3から送出されるが、 他の周波数発生回路 系から直接供給されるものであっても良い。 なお、 メモリ 1 1の具体的 な構造例については、 後述するが、 メモリ 1 1 とメモリ コントローラ 1 2が別のチップとされる構成であっても良く、 メモリ 1 1はメモリコア とされ、 メモリ コントローラ 1 2と同じチップ内に設けられていても良 い。 メモリ 1 1にはこのような可変なク口ック信号 CLKvが供給されると 共に、 メモリ コントローラ 1 2からの制御信号 Sigや、図示しない口ゥァ ドレス、カラムァドレス、データ入出力などの信号線が接続する。また、 本実施の形態では、メモリ 1 1はシンクロナス DRAMである力 S、通常の DRAM やファース 卜ページ DRAM、 ED0 DRAM (Extended Data Out Dynamic Random Access Memory) などであっても良く、 SDRAMも DDR SDRAM (Double Date Rate Synchronous Dynamic Random Access Memory)であっても良く、 DRDRAM (Direct Rambus Dynamic Random Access Memory) などのメモリ でも良い。 さらに、 メモリ 1 1は DRAMに限らず、 SRAM (Static Random Access Memory) や ROM (Read— Onlv Memory) 、 フラッシュメモリなどで あっても良い。 また、 本明細書においてメモリを含んで構成されるメモ リ装置若しくは情報処理装置としては、 メモリ部を内蔵したマイコンや その他の信号処理チップなどであっても良い。
メモリ コントローラ 1 2はメモリ 1 1の動作を制御するための制御信 号 Sigを出力するためのデバイスであり、 制御信号 Sigは CS (チップセレ タ ト） 、 RAS (ロウアドレスス トローブ） 、 CAS (カラムア ドレスス ト口 ーブ） 、 WE (ライ トイネーブル） 、 CKEなどの各種信号を総称したもので あり、 複数の信号からなる信号群を意味する。 このメモリ コントローラ 1 2にも可変なク口ック信号 CLKvが供給され、制御信号 Sigの出力タイミ ングを同期させるようにしている。 更に、 このメモリコントローラ 1 2 では、 周波数制御部 1 3からの周波数情報 Infqが入力されており、 この 周波数情報 Infqに、ク口ック信号 CLKvに関する周波数の情報が含まれる。 この周波数情報 Infqは現在のク口ック信号 CLKvについての情報とするこ とができるが、 時間軸上先のク口ック信号 CLKvについての周波数情報 Infqであっても良い。一例として周波数情報 Infqはコード化されており、 コード化の例については後述する。 また、 周波数情報 Infqは可変なクロ ック信号 CLKv自体やその線形変換した情報であっても良い。 メモリ コン トローラ 1 2では、入力した周波数情報 Infqを用いて演算処理が行われ、 後述するような演算結果を反映したメモリ 1 1の最適な制御が行われる < 周波数制御部 1 3は周波数情報 Infqを出力する回路部であり、 本実施 の形態では可変なク口ック信号 CLKvも当該周波数制御部 1 3から出力さ れるように構成される。周波数制御部 1 3は CPUなどからのコマンドに応 じて、 発生させるク口ック信号 CLKvの周波数を変えられるように構成さ れており、 例えば、 ソフ トオフ時、 待機時、 スリープモード時などでは 動作クロックを落として電力消費を低下させることが可能となる。 この 周波数制御部 1 3もメモリ 1 1やメモリ コントローラ 1 2と同じチップ とする構成でも良く、 それぞれ別個のチップとしても良い。
図 2は本実施の形態のメモリ装置の動作を説明するタイムチヤ一トで あり、 図 2の （A ) は 1 0 0 MH zの固定した周波数でのメモリ 1 1のリ ード （読み出し） 動作を示す図であり、 図 2の （B ) は比較例の動作を 示す図であって、 可変な周波数にそのまま固定したタイミングで動作さ せる場合の処理を示す図であり、 図 2の （C ) は周波数情報から計算す る制御方法の例である。 図 2の （A ) 〜 （C ) において信号 CLKは固定ク ロック信号であり、 信号 CLKvは可変クロック信号であり、 コマンド ( Command) 信号の部分の中、 〃A "はァクティべート動作、 "ITはリード動 作、 "ΡΊまプリチャージ動作のそれぞれコマンド発行の期間を示す。
SDRAMの制御においては、通常、ァクティベート動作からプリチャージ 動作までの時間である Tras (RASァクティべート時間）、 ァクティべート 動作からリード動作までの時間である Trcd (RAS - CAS遅延時間）、 プリチ ヤージ動作からァクティべ一ト動作までの時間である Trp (プリチヤ一 ジ時間）などのパラメータがあり、コマンド発行には最低でもこれらの時 間だけ待つ必要があり、待たない場合には動作保証されないことになる。
ここで本実施の形態における可変周波数のク口ック信号に応じた動作 を説明する前に、 周波数が変化しない固定周波数の場合について簡単に 説明すると、 動作クロックの周波数が所定の周波数に固定の場合、 その 最適化は比較的に容易なものとなる。 すなわち、 図 2の （A ) に示すよ うに、 1 0 O MH zの固定周波数で動作させる場合には、'当該 SDRAMの時間 ノ ラメータ { Tras, Trcd, Trp}が {40ns， 20ns， 20ns}、 C A Sレイテンシ 一が 2である時では、 RASァクティベート時間 Trasカ 4クロック、RAS— CAS 遅延時間 Trcdが 2クロック、プリチャージ時間 Trpが 2クロックのそれぞ れ待ち時間となり、 この 1 0 O MH zの固定周波数での動作では最適に制 御されている。 ところが、 動作クロックの周波数を可変とした場合に、 そのまま固定 周波数の制御方式を用いたときでは、 1クロックの期間が長くなった低周 波数部分で余分な時間待ちが生じ、 これが全体としては性能の低下をも たらす。 すなわち、 図 2の （B ) に示すように、 最初のァクティべート 動作 （"A") のコマンド発行のクロックの立ち上がりで開始する RASァク ティべート時間 Trasは 4クロック分の期間のままであり、 図 2の （B ) では最初の 2クロックの周波数が 5 0 MH z という半分のク口ック周波数 であるため、 本来必要な待ち時間は過ぎているにも拘わらず、 丁度 1 0 0 MH zの 2クロック分だけ長い RASァタティベート時間 Trasとなってし まう。次のァクティベート動作（"A")の RASァタティベート時間 Trasは、 1 0 0 MH zの 3クロック分だけ長い RASァクティベート時間 Trasとなって しまう。 同様に RAS- CAS遅延時間 Trcd、 プリチャージ時間 Trpも動作ク口 ック周波数の変化に応じて余分な待ち時間が生じてしまう。
そこで、 本実施の形態のメモリ装置では、 動作クロックの周波数が変 化した場合でも、周波数情報 Infqが用いられて的確な演算処理が行われ、 図 2の （C ) に示すように、 その周波数に応じた信号処理が行われる。 すなわち、 メモリコントローラ 1 2には、 図 1に示したように周波数制 御部 1 3から周波数情報 Infqがデータとして送出されており、 このメモ リコントローラ 1 2ではクロック信号の周期を算出できる。 従って、 余 分にコマンド発行のタイミングが待たされる場合には、 その前にメモリ コントローラ 1 2からメモリ 1 3に対してコマンドを発行し、 無駄のな い高速な処理が実現されることになる。 図 2の （C ) を用いて詳しく説 明すると、 メモリ コントローラ 1 2が周波数制御部 1 3からァクティべ 一ト動作（"ΑΊ のコマンド発行終了後に続く周波数情報 Infqとして 5 0 MH zであるとの情報をリ一ド動作（"R") のコマンド発行のタイミングの 少なく とも 1つ前のクロックの部分で受け取つており、 その周波数情報 Infqに基づいてァクティべ一ト動作（"A") のコマンド発行用のクロック に続いて連続的に次のリ一ド動作（"R") のコマンド発行のタイミングが 追従する。 仮に本実施の形態のメモリ装置を用いない場合では、 図 2の ( A )や（B )に示すように、 1クロック分だけ離間してリード動作 R") のコマン ドの発行のタイミングが来ることになるが、 本実施の形態のメ モリ装置では場合、 周波数制御部 1 3からの周波数情報 Infqによってァ タティべー ト動作 （"A") のコマン ド発行と次のリー ド動作 （"R") のコ マンド発行のタイミングを連続的としても必要な動作が確保されること がメモリ コン トローラ 1 2で既に認識されている。 従って、 連続的なコ マン ド発行を行ってメモリ 1 1を最適に制御し、 余分な待ち時間などを 省いて全体的な高速化を図ることがで.きる。
メモリ コン トローラは、 少なく ともァクティべ一ト動作 （"A") のコマン ド発行終了時から次のリ一ド動作（"R") のコマンド発行終了するまでの 期間の周波数情報 Infqに基づいて必要なウェイ ト時間である RAS- CAS遅 延時間 Trcdを満たす場合にリ一ド動作（"R ) のコマンドを発行してもよ レ、。 またはリード動作 （"R") のコマンド発行中の周波数が 100MH zであ ると仮定して、リ一ド動作（"R")のコマンド発行前までの周波数情報 Infq に基づき、必要なウェイ ト時間である RAS- CAS遅延時間 Trcdを満たす場合 にリード動作 ） のコマンドを発行してもよい。
また同様に、 メモリ コン トローラは、 周波数情報 Infqに基づいて、 必要 なウェイ ト時間を満たし、 プリチャージ時間 Trpや RASァクティべ一ト時 間 Trasが最適に短くなるようにァクティべ一ト動作 A") のコマン ドや プリチャージ動作 （"P") のコマン ドの発行を行う。
ここで必要な動作が確保されることがメモリ コン トローラ 1 2で既に 認識される点についてさらに説明すると、 図 2の （C ) では、 2クロッ ク目が周波数情報 Infqによって 5 0 MH z と認識され、 その周期が 2 0 ns であることが計算されることになる。 ここで RAS-CAS遅延時間 Trcdは本 SDRAMでは 2 0 nsであり、クロックの周期が 2 0 nsであれば確保されるこ とが分かる。 従って、 メモリコントローラ 1 2はァクティべート動作 ( "A") のコマンド発行と次のリード動作 （"R") のコマンド発行を連続 クロックとする制御を行い、 この連続的なコマンドの発行によって余分 な待ち時間などを省き、 全体的な高速化が実現される。
次に、 周波数情報 Infqについて図 3及び図 4を参照して更に詳しく説 明する。 周波数情報 Infqは、 一例として可変クロック信号 CLKvの周波数 を指標するデータビッ トとすることができる。 周波数情報 Infqは、 図 3 の （A ) に示すように、 現在の動作クロック信号 CLKvの周波数を示すも のであっても良く、 或いは図 3の （B ) に示すように、 動作クロック信 号 CLKvの周波数の変化に先行して次のクロックの周波数を指標するよう にしても良い。 また、 図示を省略するが、 周波数の変化点だけを指標す る信号であっても良く、 さらに、 未来の動作クロック信号 CLKvとして次 のクロックのものに限定されず、 所定数の複数クロック後の周波数を指 標するようにしても良い。
ク口ックの周波数を指標する方法としては、 周波数情報 Infqとしてコ ード化した情報を用い、 それをデコードして利用することができる。 図 4 Aと図 4 Bには、 2種類のェンコ一ド方法をテーブル形式で示すが、 ェンコ一ド方法はこれらのものに限定されず他の符号化方法を用いても 良い。 図 4 Aのェンコ一ド方法は可変なク口ック信号 CLKvの周波数に合 わせてそれぞれ 2ビッ トのデータを割り当てる例である。 本例では、 ク ロック信号 CLKvの周波数が 1 0 MH zの時に { 0 0 } が割り当てられ、 周 波数が 3 3 MH zの時に { 0 1 } が割り当てられ、 周波数が 5 0 MH zの時 に { 1 0 } が割り当てられ、 周波数が 1 0 0 MH zの時に { 1 1 } が割り 当てられる。 この方式では、 周波数が 1 0倍変化した場合、 例えばクロ ック信号の周波数が 1 0MHz力 ら 1 0 0MHzに変化した場合でも、 デー タ長は 2ビッ トのままであり、 デコードの際の処理や回路構成を複雑化 せずに処理できることになる。
図 4 Bのェンコ一ド方法は可変なク口ック信号 CLKvの周波数の逆数に 合わせたデータを割り当てる例である。 クロック信号 CLKvの周波数の逆 数は各周波数における 1クロック分の周期に対応する。 本例では、 クロ ック信号 CLKvの周波数が 1 0 MHzの時に { 1 0 } が割り当てられ、 周波 数が 3 3 MHzの時に { 3 }が割り当てられ、周波数が 5 0 MHzの時に { 2 } が割り当てられ、 周波数が 1 0 0MHzの時に { 1 } が割り当てられる。 これらのデータは、 データの表す値そのものが 1クロック分の周期に対 応することから、 単純な乗算によって待ち時間などを形成することがで きる。 すなわち、 クロ ック信号 CLKvの周波数が 1 0 MHz、 3 3MHz、 5 0MHz、 1 0 0MHzの時には、 クロック周期は 1 0 0 ns、 3 0 ns、 2 0 ns、 1 0nsであり、 これらは先のデータ値に 1 0 ns分を乗算することで 容易に算出できることになる。
次に、 図 5及ぴ図 6を参照しながら、 本実施の形態のメモリ装置につ いて更に詳しく説明する。 図 5にはメモリコントローラ 3 0とメモリュ ニッ ト 3 1が示されており、 本実施の形態においては、 メモリコント口 ーラ 3 0に周波数情報 Infqが入力されており、 動作ク口ック信号の周波 数が変化した場合においても最適化された動作を行う。
先ず、 メモリコントローラ 3 0は前述の如き周波数制御部からの周波 数情報 Infqが入力されて、 所定のタイミングでコマンドの発行を行う。 図 6は信号とコマンドの対応表の一例であり、 バー記号は簡単のために 省略している。 CS (チップセレク ト） 信号が 〃 （低レベル） となった時 に、 当該メモリユニッ ト 3 1が選択されている状態となる。 前述の如き ァクティべ一ト動作 "A"、 リ一ド動作" R"、 プリチャージ動作' 'Ρ"のそれぞ れコマンドは、 RAS (ロウア ドレスス トローブ） 、 CAS (カラムア ドレス ス トローブ） 、 WE (ライ トイネーブル） の組み合わせによって形成され る。 具体的には、 RAS信号が"! レベル、 CAS信号が" H' 'レベル、 WE信号が 〃H"レベルの組み合わせでァクティべ一ト動作のコマンドが構成され、 RAS信号が" H"レベル、 CAS信号が"じ'レベル、 WE信号が" H"レベルの組み合 わせでリード （読み出し） 動作のコマン ドが構成され、 RAS信号が" H"レ ベル、 CAS信号が"！ /'レベル、 WE信号が" 1/レベルの組み合わせでライ ト（書 き込み）動作のコマンドが構成され、 RAS信号が" 1/レベル、 CAS信号が' 'Η" レベル、 WE信号が" 1 /'レベルの組み合わせでプリチャージ動作のコマンド が構成される。 従って、 例えば前述のように、 クロック信号 CLKvの周波 数が変化する場合において、 図 2の （C ) の第 2番目のクロックのよう に、 ァクティべート動作のためのコマンド発行からリード動作のための コマンド発行を連続的に行う場合では、 RAS信号が"じ'レベル、 CAS信号が レベルであったものを RAS信号が レベル、 CAS信号が "1 レベルにそ れぞれシフトさせるように信号を送出すれば良く、 このレベルシフ トを 周波数制御部からの周波数情報 Infqに基づく演算結果で行うようにして いる。
メモリユニッ ト 3 1は、 メモリバンク 5 5 と、 各セルの充電された電 荷を増幅させるセンスアンプ 5 6や、その他の周辺回路から構成される。 メモリバンク 5 5は、 実際にデータを記憶するものであり、 複数のセル 5 5 aから構成されている。 各セル 5 5 aは、 コンデンサ状の構成とな つており、 データに対応して、 各セル 5 5 aを電荷が充電された状態と する力 、 または、 充電されない状態とすることにより、 各セル 5 5 aの 充電状態のパターンによりデータを記憶するものである。 今の場合、 セ ル 5 5 aは、 1個のメモリ ノくンク 5 5に対して 8 X 8個設けられている 例を示しているが、 当然のことながら、 セル 5 5 aの数は、 これ以外の 数であってもよい。
また、 メモリパンク 5 5上の行毎のセル 5 5 aの集まりは、 特にぺー ジ 5 5 bと呼ばれる。 さらに、 メモリパンク 5 5は、 図示しないリ フレ ッシュ制御回路のリフレッシュタイミング発生器より リフレッシュ信号 が入力されるか、 または、 行セレクタ 5 3より読み出し信号が入力され ると、 信号が入力された行に対応するページ 5 5 b単位で、 各セル 5 5 aの電荷をセンスアンプ 5 6に転送する。 尚、 図 3中、 メモリバンク 5 5の縦横に表示された番号 （0乃至 7 ) は、 メモリパンク 5 5の各セル 5 5 aの垂直方向の位置を示す行、 および、 水平方向の位置を示す例の それぞれの番号を示している。
センスアンプ 5 6は、 行セレクタ 5 3 によ り指定されたページ 5 5 b のセル 5 5 aのデータが転送されてくると、 それを受け取り、 さらに、 所定の電位まで増幅し、再ぴ、元のページ 5 5 bに転送する。 このとき、 電荷が蓄積された状態で、 列セレクタ 5 7より指定された列のデータを 読み出し信号が入力されると、 センスアンプ 5 6は、 指定された列のデ ータを読み出して、 出力アンプ 5 8に出力する。
尚、 図 5、 センスアンプ 5 6は、 1ページ 5 5 b分のセル 5 5 aの電 荷だけしか増幅できない構成となっている。 このため、 リフレッシュ処 理、 または、 読み出し処理のいずれかの 1ページ分の処理だけしか処理 できないので、 セルフリ フレッシュタイミング発生器より発生されるリ フレッシュ信号、 または、 行セレクタ 5 3 よ り発生される読み出し信号 は、 これらの処理が、 いずれかの行に対して実行されるタイミングとな るように発生されるように図示しない C P Uにより制御される。 また、 センスアンプ 5 6は、複数のページ（行） に対して、 リフレツシュ処理、 または、 読み出し処理を同時に並列処理できるよう複数に設けるように しても良い。 列アドレスラッチ 5 2は、 メモリ コントローラ 3 0から入力される C A S信号を受信すると、 動作状態をオンにし、 メモリバンク 5 5上のセ ル 5 5 aの位置を示すァドレスの列の情報を列セレクタ 5 7に出力する ; 列セレクタ 5 7は、 列ァドレスラッチ 5 2より入力された列に対応する センスアップ 5 6上のデータの読み出し信号をセンスアップ 5 6に出力 し、 出力アンプ 5 8に読み出させる。 出力アンプ 5 8は、 入力された電 荷をさらに倍増して、 メモリ コントローラ 3 0を介して C P Uにデータ を出力する。
次に、 C P Uからの指令によりメモリ コントローラ 3 0がメモリバンク 5 5のセル 5 5 aのデータを読み出す動作について説明する。 例えば、 C P Uからの指令により、 メモリ コントローラ 3 0が D R A Mのメモリ バンク 5 5の 6行 4行目のセル 5 5 a のデータを読み出そう とする場合. C P Uは、 メモリ コントローラ 3 0に第 6行第 4列目のセル 5 5 aのデ ータを読み出すように指令する。 メモリコントローラ 3 0の制御信号発 生部は、 この指令を受け取ると、 R A S信号を行アドレスラッチ 5 1に 出力した後、対応するァドレスの信号を行ァドレスラツチ 5 1、および、 列ァドレスラッチ 5 2に出力する。 行ァドレスラッチ 5 1は、 R A S信 号を制御信号発生部より受け取ると、 その動作をオンにし、 続けて受信 されるァドレス情報の行の情報を行セレクタ 5 3に出力する。 従って、 今の場合、 「第 6行目」 という情報が、 行セレクタ 5 3に出力される。 行セレクタ 5 3は、 行ア ドレスラッチ 5 1から入力された行の情報に 基づいて、 その行に対応するページ 5 5 bのセル 5 5 aの電荷をセンス アンプ 5 6に転送させる読み出し信号を出力する。 すると、 今の場合、 メモリバンク 5 5上の図中実線で囲まれた第 6行目のページ 5 5 bのセ ル 5 5 aの電荷が、 センスアンプ 5 6に出力される。 センスアンプ 5 6 は、 転送されてきた電荷の電荷量を所定の値まで増幅させる。 このとき、 制御信号発生部は、 C A S信号を列ア ドレスラッチ 5 2に 出力すると共に、 ア ドレス信号を行ア ドレスラッチ 5 1、 およぴ列アド レスラッチ 5 2に出力する。 列ア ドレスラッチ 5 2は、 C A S信号を制 御信号発生部より受け取ると、 その動作をオンにし、 続けて受信される ア ドレス情報の列の情報を列セレクタ 5 3に出力する。 従って、 今の場 合、 「第 4列目」 という情報が、 列セレクタ 5 7に出力される。
列セレクタ 5 7は、 入力された列の情報に基づいて、 その列に対応す るセンスアンプ 5 6で増幅された電荷を出力アンプ 5 8に転送させる読 み出し信号を出力する。 すなわち、 今の場合、 センスアンプ 5 6は、 こ の読み出し信号に基づいて、 図中実線で囲まれた第 4列目のセル 5 5 a の電荷が、 出力アンプ 5 8に出力される。 出力アンプ 5 8は、 転送され てきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、 メモリ コン トローラ 3 0を介して C P Uにデータを出力する。 尚、 この後、 セ ンスアンプ 5 6は、 増幅した第 6行目のページ 5 5 bの電荷を、 再ぴメ モリバンク 5 5上の元のセル 5 5 aに戻す。 従って、 データの読み出し がなされた （今の場合、 第 6行目） ページ 5 5 b上の 8個のセル 5 5 a は、 充電電荷量が元の状態 （フルチャージ状態） に戻されている。
次に、 図 7を参照しながら、 本発明のメモリ装置を搭載した PDA (Personal Digital Assistance) の例こつレヽて説明する 0 · この PDAfま図 示しない液晶表示部ゃタツチパネルなどに接続される PDAコア部 6 0を 有しており、 この PDAコア部 6 0には、 所要の情報処理手順を進める CPU 6 1やコプロセッサ 6 2が配設されている。 CPU 6 1はバスライン 6 6に 接続されており、 このパスライン 6 6を介して低速な回路部への接続部 となるパスブリ ッジ 6 7、 高速な描画を実現するグラフィックエンジン 6 3、 画像の取り込みを行うカメラとの接続のためのカメラインターフ ヱイス 6 5、 液晶表示部への信号の送受信を行う LCD (Liqui d Crystal Display) コントローラ 6 4などが接続されている。
パスブリ ッジ 6 7には、 USB (Universal Serial Bus) コン トローラ 8 1、 I/O用の IZOバス 8 2、 タツチパネルインターフェイス 8 3、 キー ボード （key) やジョグダイヤル （JOG) 、 汎用 I/Oポート （GPI0) 発光ダ ィォード （LED) などのインターフェイス 8 4などの回路が接続され、 更 にクロック信号 CLKvとその周波数情報 Infqを出力する周波数制御部 7 6 もパスブリ ッジ 6 7に接続されている。
前述のバスライン 6 6には、 更に情報記憶デバイスであるェンべデッ ト DRAM ( eDRAM) 7 1及び DRAMコントローラ 7 2が接続するように構成さ れ、 さらに外部メモリ コン トローラ 7 3も接続する。 DRAMコン トローラ 7 2は、 ェンべデッ ト DRAM 7 1に対する制御信号を送る回路部であり、 特に本実施の形態では、 例えば周波数制御部 7 6から可変とされるクロ ック信号 CLKvの周波数情報 Infqが供給される。 DRAMコン トローラ 7 2は 周波数情報 Infqを用いデコードなどの演算処理を行い、 ク口ック信号 CLKvの周波数が変わったときでもェンべデッ ト DRAM 7 1の最適な処理を 行う。 これらェンべデッ ト DRAM 7 1 と DRAMコントローラ 7 2力 らなるメ モリ システム 4 1では、 クロック信号 CLKvの周波数が変わった際に、 周 波数情報 Infqに応じた処理で余分な待ち時間を省いた高速な処理が可能 である。
また、 メモリ システム 4 1だけではなく、 外部メモリ コン トローラ 7 3についても可変とされるク口ック信号 CLKvの周波数情報 Infqを供給す ることができる。 外部メモリ コン トローラ 7 3 は、 外部メモリバスを介 して接続する ROM 7 4や SDRAM 7 5に対する制御信号を送出する回路であ る。 この外部メモリ コントローラ 7 3でも周波数情報 Infqが用いられて デコードなどの演算処理を行い、 クロック信号 CLKvの周波数が変わった 際に R0M 7 4や SDRAM 7 5での余分な待ち時間を省いた最適な処理を行う , これら外部メモリ コントローラ 7 3からなるコントローラ部 4 2と、 ROM 7 4及び SDRAM 7 5からなるメモリ部 4 3 とでメモリシステムが構成さ れ、前述のメモリシステム 4 1 と同様に高速な処理が実現される。なお、 上述の構成例では、 DRAMコントローラ 7 2と外部メモリコントローラ 7 3の両方が周波数情報 Infqを用いて余分な待ち時間を省いた高速な処理 をするものとしているが、 どちらか一方だけがそのような周波数情報 Infqを用いて高速化を図るものであっても良い。 また、 外部メモリコン トローラ 7 3に接続するメモリ として ROM 7 4や SDRAM 7 5は例示に過ぎ ず他のメモリや他の信号処理素子などであっても良い。 更に、 外部メモ リ コントローラ 7 3 と DRAMコントローラ 7 2にそれぞれ供給される周波 数情報 Infqも同じものであっても良く、 異なるクロック信号を用いる場 合などでは異なる周波数情報 Infqを用いるようにしても良い。
次に、 図 8及び図 9を参照して、 本実施の形態のメモリ装置における 情報処理方法についてその手順を追って説明する。 このような情報処理 方法は、 例えばメモリーコントローラーのハードウェアの動作の一例を 示すものであり、 更には、 例えば、 本発明の情報処理装置がマイコンな どの形式である場合には、 所要の媒体形式で供給したプログラムを所定 のコントローラに読み込んで実行することも可能である。
先ず、主なプログラムの流れである図 8の流れについて説明する前に、 図 9のサブルーチン # 1の流れについて説明する。 サブルーチン # 1が 開始した後では、手順 S 2 1では既に該当する制限を満たしたか否かが判 断される。 該当する制限とは、 例えばそのメモリの性能に依存する制限 である；^、 SDRAMの時間パラメータ {Tras, Trcd, Trp}が {40ns， 20ns, 20ns} であった場合には、 コマンド発行の対象にかかる時間が既に経過したか 否が判断される。 既に該当する制限を満たした場合 （YES) には、 サブル 一チン # 1から図 8のプログラムルーチンに戻る。 手順 S 2 1では既に該当する制限を満たしていない場合 （NO) には、 手 順 S 2 2 に進み待ち時間レジスタがリセッ トされる。この待ち時間レジス タがリセッ トされた後、手順 S 2 3でレジスタの値に例えば次順のク口ッ クの周波数状態の周期の値、 或いはそれに比例した数値を加算する。 こ こで該加算処理に周波数情報 Infqが用いられる。この加算処理によって、 次順のクロックの周波数状態を反映した待ち時間レジスタが形成され、 次の手順 S 2 4で該待ち時間レジスタの値がコマン ド発行のための待ち 時間を満たしたか否かが判断される。この手順 S 2 4で待ち時間レジスタ の値がコマンド発行のための待ち時間を満たした場合 （YES) では、 前述 の手順 S 2 1 と同様にサブルーチン # 1から図 8のプログラムルーチン に戻る。手順 S 2 4で待ち時間レジスタの値がコマンド発行のための待ち 時間を満足していない場合 （NO) では、 手順 S 2 5に進み、 1クロック待 つことになる。 この 1 クロ ックの待機の後、 手順 S 2 3に戻り、 再ぴレ ジスタの値に例えば現在の周波数状態の周期の値、 或いはそれに比例し た数値を加算し、 同様の処理を行う。
このように図 9のサブルーチン # 1の各手順からは制御すべきメモリ の制限である時間パラメータとの比較が行われ、 制限が満たされた状態 では次のク口ックまで待つことなく信号処理が進められることになる。 従って、 余分な待ち時間を省いた高速な処理が可能である。 手順 S 2 3 での処理には、 現在の周波数状態の周期の値、 或いはそれに比例した数 値が加算され、 該加算処理には周波数情報 Infqが有効に用いられる。
図 8はコントローラにおける主なプログラムの流れを示す図であり、 プログラムの開始後、コントローラが CPUからリクエス トを受信したもの とする （手順 S I 1 ) 。 すると、 手順 S 1 2で次に読む又は書くア ドレス と DRAMの該当するセンスアンプの現在の状態が調査され、 その結果に応 じて、 異なる処理を開始するようにジャンプがなされる。 手順 S I 2でセンスアンプに別の口ゥァドレスのデータが入っている 場合では、 手順 S 1 3に進み RASァクティべート時間 Trasに関する処理が 進められる。 この RASァクティべ一ト時間 Trasに関する処理は、先に図 9 で示したサブルーチン # 1が用いられる。 基本的に図 9のサブルーチン # 1は時間待ちのルーチンであり、 所要時間の時間待ちが終了した時点 で手順 S 1 4に進み、プリチャージのコマンドを発行する。 DRAM側では、 プリチャージのコマンドを受け、 センスアンプに存在しているデータを 所定の各メモリセルに充電する。
このプリチャージのコマンドを発行した後、 手順 S 1 5に進み、 プリ チャージ時間 Trpに関する処理が進められる。 このプリチャージ時間 Trp に関する処理にも先に図 9で示したサブルーチン # 1が用いられる。 同 様にサブルーチン # 1は時間待ちのルーチンであり、 所要時間の時間待 ちが終了した時点で手順 S 1 6に進み、 ァクティべ一トのコマンドを発 行する。 DRAM側では、 ァクティペートのコマンドを受け、 所定のァドレ スにかかる各メモリセルのデータをセンスアンプに読み出し増幅する。 このァクティべ一トのコマンドを発行した後、 手順 S 1 7に進み、 RAS-CAS遅延時間 Trcdに関する処理が進められる。 この RAS - CAS遅延時間 Trcdに関する処理にも先に図 9で示したサブルーチン # 1が用いられる, サブルーチン 1は時間待ちのルーチンであることから、 所要時間の時 間待ちが終了した時点で手順 S 1 8に進み、 リード若しくはライ トのコ マンドを発行する。 DRAM側では、 リード若しくはライ トのコマンドを受 け、 所定のァドレスにかかる各メモリセルのデータをセンスアンプのノ 一ドから読み出し或いはセンスアンプのノードに対して書き込みする。 この信号が読み出され或いは書き込まれることになる。 続いて、 手順 S 1 9に進み、 次のリクエス トの待機状態に入る。
手順 S 1 2でセンスアンプにデータが入っていない場合では、 プリチ ヤージ動作が不要となる。 従って、 手順 S 1 3がスキップされ、 プリチ ヤージの発行 （手順 S 1 4 ) も省略される。 センスアンプにデータが入 つていない場合、 手順 S 1 2から手順 S 1 5に進み、 そこからプリチヤ ージ時間 Trpに関する処理と、 RAS - CAS遅延時間 Trcdに関する処理とが先 に説明した時間待ちのルーチンであるサブルーチン # 1を用いてそれぞ れ進められる。 最終的に、 手順 S 1 9に進み、 次のリクエストの待機状 態に入ることは、 手順 S 1 2でセンスアンプに別の口ゥァドレスのデー タが入っている場合と同様である。
最後に、 手順 S 1 2でセンスアンプに入っているデータの口ゥァドレ スと当該リード又はライ トの動作にかかるデータのロウアドレスが一致 する場合、 プリチャージ動作のみならずァクティべ一ト動作も不要とな る。 従って、 手順 S 1 3から手順 S 1 6までがスキップされ、 プリチヤ ージの発行 （手順 S 1 4 ) 及ぴァクティべ一トの発行 （手順 S 1 6 ) も 省略される。 従って、 手順 S 1 2から手順 S 1 7に進み、 RAS- CAS遅延時 間 Trcdに関する処理が時間待ちのルーチンであるサブルーチン # 1を用 いてそれぞれ進められる。 なお、 最終的に手順 S 1 9に進み、 次のリク エス トの待機状態に入ることは、 手順 S 1 2でセンスアンプに別の口ゥ ァ ドレスのデータが入っている場合と同様である。
このように本実施の形態の情報処理装置では、 リード又はライ トにか かるアドレスと、 センスアンプに残っているデータのア ドレスとの比較 が行われ、 一致する場合はそのデータがそのまま利用されることから、 高速な読み出しや書き込みが実現されることになる。 また、 コマン ド発 行のタイミング制御には、 図 9で示した時間待ちプログラムが利用され ることになり、 その時間待ちの計算には周波数情報 Infqが用いられるこ とから、 余分な待ち時間を省いた高速な処理が実現されることになる。 また、 換言すれば、 高速動作を実現しながらも、 待機時やス リープモー ド時などの期間では、 ゆっく り としたクロックでも確実に動作すること になり、 逆に全体として消費電力を十分に抑えることができることにな る。 なお、 上述した一連の処理はハードウェアで実行させることも可能 であるが、 ソフトウェアにより実行させることも可能である。
なお、 上述の実施の形態においては、 主にメモリなどの記憶素子のコ ントローラに周波数情報 Infqを読み取り制御を調整する機構を設けたも のとして説明しているが、 これに限定されず、 他の信号処理素子や回路 などに可変ク口ックが供給される場合であっても良く、 その可変ク口ッ ク信号の周波数情報を演算処理することで、 必要な待ち時間の計算など により最適化された情報処理を行う回路であっても良い。
また、 上述の実施の形態においては、 次のクロックの周波数状態に基 づいて待ち時間の計算などの処理が行われているが、 図 3に示すように 数回先のクロックの周波数情報を既に得ている場合には、 予め演算する ように構成しても良い。 すなわち、 図 1 O Aに示すように、 n番目のク 口ックの時点で n + 2番目のクロックの周波数情報（例えば 2 0 ns) が得 られる場合には、その n + 2番目のクロックの周波数情報を用いて演算可 能である。 また、 上述の図 8、 図 9のフローチャートでは、 次順のクロ ック時の可否を現在の周波数情報を用いて 1つ前のク口ック時に判断す るようにしているが、 これに限らず、 次々順のクロック （n + 2 ) 時の 可否を次順のクロック （n + 1 ) に対する周波数情報を用いて 2つ前の クロック時に予め判断するようにしても良い。 例えば図 1 0 Bに示すよ うに、 T ras = 4 0 nsの場合に、 この期間を満たすか否かの判断を次順の クロック （n + 1 ) に対する周波数情報を用いて 2つ前のクロック時 （n 番目のクロック） に予め判断することも可能である。 また、 次順のクロ ックの可否を次順のクロックに対する周波数情報を用いて予め判断する ようにしても良い。 更には、 （ni -l) ( mは自然数） クロック先のリク エストを予め受信でき、 かつ （m— 1 ) クロック先の周波数情報をも予 め得ることができるような場合には、 数ク口ック前に判断するようにし ても良い。
更に、 上述の実施の形態においては、 周波数情報 Infqを取得する構成 部を周波数制御部として説明したが、 これ限らず、 CPUなどの周波数を変 化させる指令を出す処理部から直接周波数情報 Infqを取得するようにし ても良い。 また、本実施の形態が搭載される電子機器も PDAやパーソナル コンピュータに限定されず、 プリンターやファクシミ リ 、 パソコン用周 辺機器、 電話機、 テレビジョ ン受像機、 画像表示装置、 通信機器、 携帯 電話機、 カメラ、 ラジオ、 オーディオビデオ機器、 扇風機、 冷蔵庫、 へ ァドライヤー、 アイロン、 ポッ ト、 掃除機、 炊飯器、 電磁調理器、 照明 器具、 ゲーム機やラジコンカーなどの玩具、 電動工具、 医療機器、 測定 機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボッ ト、 衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、 家庭用若しくは事業用発電装置、 その他の用途に使用できる種々の電子 機器に搭載可能である。 産業上の利用可能性
本発明の情報処理装置によれば、 ク口ック周波数の変化時に周波数情 報 Infqが時間待ちの計算などの演算処理に用いられる。 このため余分な 待ち時間を省いた極めて高速な処理が実現されることになり、 換言すれ ば、 高速動作を実現しながらも、 待機時やス リープモー ド時などの期間 では逆に消費電力を抑えることができることになる。従って、 PDAやパー ソナルコンピュータに使用した場合では、 高速動作と低消費電力の双方 を実現できることになる。

Claims

it 求 の 範 囲
1 . 周波数が可変とされる同期クロックの周波数情報が演算処理され る周波数情報演算部と、 前記同期ク口ックが動作用のクロックとして供 給されると共に前記周波数情報演算部で演算処理された結果に応じたタ ィミングで情報処理を行う情報処理部とを有することを特徴とする情報 処理装置。
2 . 前記周波数情報演算部における同期クロックの周波数情報につい ての前記演算処理は、 前記同期クロックが供給された状態における情報 処理のタイミングを得るための時間を算出する処理であることを特徴と する請求項 1記載の情報処理装置。
3 . 前記同期クロックの周波数情報は、 現在若しくは時間的に後とな る周波数情報であることを特徴とする請求項 1記載の情報処理装置。
4 . 前記周波数情報の演算処理はコード化された前記周波数情報をデ コードすることで行われることを特徴とする請求項 1記載の情報処理装
5 . 前記周波数情報の演算処理は、 前記周波数情報の周波数に対応し た信号周期を加算処理することで行われることを特徴とする請求項 1記 載の情報処理装置。
6 . 周波数が可変とされる同期クロックの周波数情報が演算処理され る周波数情報演算部と、 前記同期クロックが動作用のクロックとして供 給されると共に前記周波数情報演算部で演算処理された結果に応じたタ ィミングを利用して情報記憶動作を行う情報記憶部とを有する.ことを特 徴とする情報記憶装置。
7 . 前記情報記憶部は、 電荷を蓄積することでデータを格納できる複 数のメモリセルを有し、 前記情報記憶動作は前記メモリセルの一部から 増幅器までの電荷の取出し動作、 前記増幅器についての入出力動作、 及 ぴ前記増幅器から前記メモリセルに対して電荷を蓄積させる動作の少な く とも 1つを含むことを特徴とする請求項 6記載の情報記憶装置。
8 . 前記メモリセルはメモリ本体部に形成され、 前記周波数情報演算 部は、 前記メモリ本体部を制御するメモリ制御部に形成されることを特 徴とする請求項 7記載の情報記憶装置。
9 . 前記周波数情報の演算処理はコード化された前記周波数情報をデ コードすることで行われることを特徴とする請求項 6記載の情報記憶装 1 0 . 前記周波数情報の演算処理は、 前記周波数情報の周波数に対応 した信号周期を加算処理することで行われることを特徴とする請求項 6 記載の情報記憶装置。
1 1 . 周波数が可変とされる同期クロックの周波数情報を発生させる 周波数制御部と、前記周波数情報が演算処理される周波数情報演算部と、 前記同期クロックが動作用のクロックとして供給されると共に前記周波 数情報演算部で演算処理された結果に応じたタイミングを利用して情報 記憶動作を行う情報記憶部とを有することを特徴とする情報記憶装置。
1 2 . 前記周波数制御部は、 中央演算処理装置から指令に基づき同期 クロックの周波数を変化させ、 その同期クロックの現在又は時間的に後 となる周波数についての周波数情報を出力することを特徴とする請求項 1 1記載の情報記憶装置。
1 3 . 周波数が可変とされる同期ク口ックの周波数情報を演算処理す る手順と、 情報処理を行う情報処理部に対して前記同期クロックを動作 用のクロックとして供給すると共に前記演算処理された結果に応じたタ イミングで前記情報処理を進める手順とを有することを特徴とする情報 処理方法。
1 4 . 前記情報処理は、 電荷を蓄積することでデータを格納できる複 数のメモリセルに対する情報記憶動作を含み、 該メモリセルの一部から 増幅器までの電荷の取出し動作、 前記増幅器についての入出力動作、 及 び前記増幅器から前記メモリセルに対して電荷を蓄積させる動作の少な く とも 1つを含むことを特徴とする請求項 1 3記載の情報処理方法。 1 5 . 周波数が可変とされる同期クロックの周波数情報を演算処理す る手順と、 情報処理を行う情報処理部に対して前記同期クロックを動作 用のクロックとして供給すると共に前記演算処理された結果に応じたタ ィミングで前記情報処理を進める手順とを実行することを特徴とする情 報処理プログラム。
1 6 . 前記情報処理は、 電荷を蓄積することでデータを格納できる複 数のメモリセルに対する情報記憶動作を含み、 該メモリセルの一部から 増幅器までの電荷の取出し動作、 前記増幅器についての入出力動作、 及 び前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷の蓄積 動作の少なく とも 1つを含むことを特徴とする請求項 1 3記載の情報処 理プログラム。
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