WO2004049168A1 - メモリモジュール、メモリシステム、及び情報機器 - Google Patents

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WO2004049168A1
WO2004049168A1 PCT/JP2003/015165 JP0315165W WO2004049168A1 WO 2004049168 A1 WO2004049168 A1 WO 2004049168A1 JP 0315165 W JP0315165 W JP 0315165W WO 2004049168 A1 WO2004049168 A1 WO 2004049168A1
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random access
data
access memory
dynamic random
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PCT/JP2003/015165
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Seiji Miura
Kazushige Ayukawa
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Renesas Technology Corp.
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    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate

Definitions

  • the present invention relates to a memory system including a dynamic random access memory (DRAM) and a method for controlling the memory system.
  • DRAM dynamic random access memory
  • a composite semiconductor memory in which a flash memory (32 Mbit capacity) and a static random access memory (SRAM (4 Mbit capacity)) are integrated into a FBGA (Fine pitch 'Ball Grid Array) type package with a stack chip There is.
  • the flash memory and the SRAM share the same address input and data input / output terminals for the input / output electrodes of the FBGA type package.
  • each control terminal is independent (for example, "composite memory (stacked CSP) flash memory + RAM data sheet", model LRS138Q, [online], Corporation, [Search August 21, 2004], Internet URL: http: // w. Sharp, co.jp/products/device/flash/cmlist. ).
  • a system including a flash memory, a cache memory, a controller and a CPU which are treated as a main storage device (for example, see FIG. 1 of Japanese Patent Application Laid-Open No. 07-146.820).
  • semiconductor memories consisting of flash memory, DRAM, and transfer control circuits. (For example, see FIG. 2 of JP-A-2001-5723). Disclosure of the invention
  • the information processing device PRC consists of a central processing unit CPU and an SRAM controller.
  • the memory module MCM consists of NOR type 7 rush memory NOR FLASH and SRAM.
  • the information processing device PRC accesses the memory module MCM through the SRAM interface (SRAM IF) to read and write data.
  • the information processing device PRC After power-on, the information processing device PRC reads the boot data stored in the NOR flash memory NOR FLASH and starts up itself. After that, 'the information processing unit PRC reads application programs from the N0R type flash memory NOR FLASH as necessary, and executes them on the central processing unit CPU.
  • the SRAM functions as a work memory, and stores the results of calculations by the central processing unit CPU.
  • the N0R type flash memory used in mobile phones is an N0R type flash memory using a memory array method called an N0R configuration.
  • the N0R type is an array configuration in which the parasitic resistance of the memory cell array is kept low.
  • One metal bit line contact is provided for every two memory cells connected in parallel to reduce the resistance. Therefore, the read time is about 80 ns, which is almost equal to the read time of the SRAM.
  • Typical large-capacity flash memories include AND flash memories using an AND configuration for memory arrays and NAND flash memories using a NAND configuration. These flash memories provide one bit line contact for 16 to 128 cells, so that a high-density memory array can be realized. Therefore, the area per 1-bit memory cell can be made smaller than that of a NOR flash memory, and the capacity can be increased.
  • the read time until the first data was output was as slow as about 25 ⁇ s to 50 ⁇ s, and the consistency with SRAM could not be obtained.
  • one of the objects of the present invention is to provide a memory system including a ROM and a RAM which has a large storage capacity and can read and write at high speed.
  • An information processing device a flash memory, an SRAM, and a DRAM including a plurality of memory banks mounted on one sealing body, and an electrode for wiring the semiconductor chip to the sealing body; and a sealing body.
  • An electrode is provided for connection between the sealing member and the outside of the sealing member.
  • a memory controller is connected to the SRAM, DRAM and flash memory in order to speed up the read time for the data read request in the flash memory from the information processing device.
  • To transfer data from flash memory to flash memory and to transfer data from flash memory to DRAM or from DRAM to flash memory. After the power is turned on and when a transfer command is issued, it is preferable to control the transfer of at least a part of the data of the flash memory to the SRAM and DRAM by the memory controller. Further, even while the memory controller is performing data transfer between the flash memory and the DRAM, the information processing device accepts read and write access to the DRAM from the information processing device, and reads and writes data at high speed. Control may be performed as follows.
  • the data transfer between the flash memory and the DRAM within the semiconductor device can be performed at the pack ground.
  • the memory controller also performs refresh control of the DRAM when data is transferred from the flash memory to the DRAM after the power is turned on.
  • the DRAM is auto-refreshed.
  • the DRAM enters the self-refresh state.
  • the self-refresh release command is issued from outside the semiconductor device. It is better to control to release the self-refresh state.
  • the automatic refresh from the information processing device may be controlled to stop the automatic refresh by the memory controller.
  • FIG. 1 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 2 is an explanatory diagram showing an example of an address map of the memory system to which the present invention is applied
  • FIG. 3 is a diagram showing an example of an operation when the power of the memory system to which the present invention is applied is turned on
  • FIG. Figure showing an example of the initial settings of the DRAM when the power of the used memory system is turned on.
  • FIG. 5 is a diagram showing an example of the initial setting of the DRAM when the power of the memory module to which the present invention is applied is turned on.
  • FIG. 6 is a diagram showing a flow of a data transfer operation from the FLASH to the SRAM when the power of the memory system to which the present invention is applied is turned on;
  • FIG. 7 is a diagram showing a flow of a data transfer operation from a FLASH to a DRAM when a power supply of a memory system to which the present invention is applied is turned on.
  • FIG. 8 is a flow chart showing the flow of data transfer operation from FLASH to DRAM in the memory system of the present invention.
  • FIG. 9 is a flowchart showing the flow of data transfer operation from DRAM to FLASH of the memory system of the present invention.
  • FIG. 10 is a flowchart showing the flow of data transfer operation from FLASH to SRAM in the memory system of the present invention.
  • Figure 11 Flow of data transfer operation from SRAM to FLASH in the memory system of the present invention Flow chart showing
  • FIG. 12 is a block diagram showing a configuration example of the FLASH shown in FIG. 1,
  • FIG. 13 is a timing chart showing an example of reading data from the FLASH shown in FIG.
  • FIG. 14 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 15 is a block diagram showing one configuration example of the FLASH shown in FIG.
  • FIG. 16 is a timing chart showing an example of reading data from the FLASH shown in FIG.
  • FIG. 17 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 18 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 19 is a block diagram showing one configuration example of the FLASH shown in FIG.
  • FIG. 20 is a timing chart showing an example of reading data from the FLASH shown in FIG.
  • FIG. 21 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 22 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 23 shows an example of an address map of a memory system to which the present invention is applied.
  • FIG. 24 is a configuration diagram of a memory system to which the present invention is applied.
  • FIG. 25 is a diagram showing an example of an implementation of a memory system according to the present invention.
  • FIG. 26 is a diagram showing an example of an implementation of a memory system according to the present invention.
  • FIG. 27 is a diagram showing an example of an implementation of a memory system according to the present invention.
  • FIG. 28 is a diagram showing a modification of the implementation of the memory system according to the present invention.
  • FIG. 29 is a diagram showing an example of the implementation of the memory system according to the present invention.
  • FIG. 30 is a block diagram showing a configuration example of a mobile phone using the memory system according to the present invention.
  • FIG. 31 is a block diagram showing a configuration example of a mobile phone using the memory system according to the present invention.
  • Fig. 32 is a block diagram showing an example of the conventional memory configuration used in mobile phones. You. BEST MODE FOR CARRYING OUT THE INVENTION
  • circuit elements constituting each block are not particularly limited.
  • one semiconductor substrate such as a single-crystal silicon may be formed by an integrated circuit technology such as a known CMOS (phase MOS transistor). Formed on top.
  • CMOS phase MOS transistor
  • FIG. 1 shows a memory system composed of an information processing device CHIP4 (MS) and a memory module band according to a first embodiment of the present invention. Each is described below.
  • the memory module MM is composed of CHIP1 (FLASH), CHIP2 (CTL_L0GIC) and CHIP3 (DRAM).
  • CHIP1 FLASH is a nonvolatile memory.
  • ROM Read Only Memory
  • EEPR0M Electrical Reliable and Programmable ROM
  • Flash Memory etc. can be used for nonvolatile memory.
  • a flash memory will be described as an example.
  • a typical nonvolatile memory used as CHIP1 is a large-capacity flash memory equipped with a NAND interface (NAND IF) and has a large storage capacity of about 128 Mbits.
  • the read time (the time from a read request to the output of data) is relatively slow, from about 25 ⁇ s to 100 s.
  • CHIP3 is a dynamic random access memory and has various types such as EDO (Extended Data Out), SDRAM (Synchronous DRAM), and DDR (Double Data Rate) due to differences in internal configuration and interface. Any DRAM can be used to activate the memory module. In the present embodiment, an SDRAM will be described as an example.
  • a typical SDRAM used as CHIP3 (DRAM) is about 256
  • CHIP2 (CTL-LOGIC) is the data between CHIP1 (FLASH) and SRAM and CHIP3 (DRAM). This is a control circuit for controlling the transfer.
  • SRAM is a static random access memory, and there are various types such as an asynchronous static random access memory and a clock synchronous static random access memory due to differences in the internal configuration interface.
  • Any static random access memory can be used for the memory module ⁇ , but in the present embodiment, an asynchronous static random access memory will be described as an example.
  • the storage capacity of the SRAM used in this embodiment is about 64 kbit, and the read time is about 80 ns.
  • CHIP 1 FLASH
  • CHIP2 CTL-LOGIC
  • DRAM SDRAM interface
  • the information processing device CHIP4 (MS) consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the SRAM controller accesses the SRAM using the SRAM interface (SRAMIF) and reads and writes data.
  • the DRAM controller accesses CHIP 3 (DRAM) via CHIP2 (CTL_L0GIC) through the SDRAM interface (SDRAM IF) to read and write data.
  • CHIPl FLASH is divided into an initial program area and a main data area, although not particularly limited.
  • initial program area immediately after power-on, boot data for starting the information processing device CHIP4 (MS) and automatic transfer area designation data indicating the data area in the main data area to be transferred to SDRAM and refresh Control selection data is stored.
  • MS information processing device
  • automatic transfer area designation data indicating the data area in the main data area to be transferred to SDRAM and refresh Control selection data is stored.
  • CHIP3 (DRAM) is not limited, but is divided into a work area and a copy area.
  • the work area is used as work memory when executing a program, and the copy area is used as memory for copying data from FLASH. Used.
  • the SRAM is not particularly limited, it is divided into a boot area and a buffer area.
  • the boot area is for storing boot data for starting up the information processing device CHIP4 (MS)
  • the buffer area is a CHIPl ( It is used as a buffer memory to transfer data between FLASH) and SRAM.
  • CHIP2 CTL-LOGIC
  • CTL-LOGIC can be accessed from the memory management circuit MU, command 'address generation circuit CMAD, access arbitration circuit ARB, initialization circuit INT, refresh control circuit REF, data buffer BUF, SRAM interface (SRAM IF). It consists of a control register SREG and a control register DREG accessible from the SDRAM interface, a flash control circuit FC0N, an error detection and correction circuit ECC, and an alternative processing circuit REP.
  • CHIP3 (DRAM) is composed of four memory punctures (punctures 0 to 3), and there is no particular limitation.
  • the copy area of CHIP3 (DRAM) is assigned to bank 0 and bank 1 by the memory management circuit. Assignment and work areas can be assigned to Bank 2 and Punk 3.
  • the flash control circuit FC0N When power is supplied to the information processing devices CHIP4 (MS), CHIP3 (DRAM), CHIP2 (CTL_L0GIC) and CHIPl (FLASH), the flash control circuit FC0N reads the data in the initial program area of CHIPl (FLASH) and generates an error. Check for errors in the detection and correction circuit ECC. If there is no error, transfer it directly to SRAM. If there is an error, correct it and transfer it to SRAM. In this way, by automatically transferring the boot data from CHIP1 (FLASH) to SRAM immediately after the power is turned on, the information processing device CHIP4 (MS) can read out the boot data and quickly start itself.
  • the initialization circuit INT performs the initialization sequence of CHIP3 (DRAM).
  • the flash control circuit FC0N reads the automatic transfer area designation data from SRAM, reads the data of the main data area of CHIP 1 (FLASH) in the range indicated by this data in order, and the error detection and correction circuit ECC detects an error. Check if there is. If there is no error, the data is transferred directly to the data buffer BUF. If there is an error, the data is corrected and transferred to the data buffer BUF.
  • Command address generation circuit CMAD reads data held in data buffer BUF. Transfer to CHIP3 (DRAM) in order.
  • the refresh control circuit When data transfer is started, the refresh control circuit issues an auto-refresh command to CHIP3 (DRAM) via the command address generation circuit CMAD to hold the data of CHIP3 (DRAM).
  • the access arbitration circuit writes a transfer completion flag indicating the completion of the data transfer to the control register DREG.
  • the information processing device CHIP4 accesses the control register DREG through the SDRAM interface (SDRAM IF) and reads the transfer completion flag in the control register DREG to know that the data transfer immediately after power-on is completed. it can.
  • the refresh control circuit REF switches from CHIP1 (FLASH) at power-on to CHIP3 (DRAM).
  • CHIP3 DRAM
  • an auto-refresh operation is performed on CHIP3 (DRAM).
  • the refresh control selection data is read from the SRAM.
  • Refresh control When the selected data is high, when an auto-refresh command or a self-refresh command is input from the information processing device CHIP4 (MS) to CHIP2 (CTL_L0GIC), the refresh control circuit REF stops the auto-refresh operation and starts the refresh operation. The data retention by this shifts to control from the information processing device CHIP4 (MS).
  • the refresh control circuit When the refresh control selection data is low, after the data transfer is completed, the refresh control circuit performs a self-refresh operation on CHIP3 (DRAM) and retains the data of CHIP3 (RAM). In the self-refresh state, data can be held with lower power than normal auto-refresh operation.
  • the self-refresh state by the refresh control circuit REF is released when the self-refresh release instruction is input from the information processing device CHIP4 (MS), and at the same time, the data retention by the refresh operation is maintained by the information processing device CHIP4 (MS). Move on to control from (MS).
  • the information processing device CHIP4 (MS) reads this boot data, You can get yourself up and running quickly. Furthermore, while the information processing device CHIP4 (MS) powers up, the data of CHIP 1 (FLASH) is automatically transferred to CHIP3 (DRAM) while the information processing device CHIP4 (MS) starts up. The performance can be improved because the memory module image can be accessed immediately.
  • CHIP1 FLASH
  • CHIP3 CHIP3
  • MS information processing device CHIP4
  • CHIP4 accesses the control register DREG and loads the load instruction and store instruction command. This is done by writing a code.
  • the data in the main data area of CHIP 1 (FLASH) can be transferred to the copy g area of CHIP3 (DRAM) by the load instruction, and the data in the copy area of CHIP3 (DRAM) can be transferred to the main data area of CHIP1 (FLASH) by the store instruction. Can be transferred to
  • the information processing device CHIP4 When the information processing device CHIP4 (MS) writes the load instruction code, load start address, and transfer data size from the SDRAM interface (SDRAM IF) to the control register DREG, the data from the load start address in the CHIPl (FLASH) data The data is transferred to the copy area of SCHIP3 (DRAM) up to the transfer size.
  • the flash control circuit FC0N sequentially performs a read operation on CHIP1 (FLASH). If there is no error in the data read from CHIP1 (FLASH), the data is transferred directly to the transfer data buffer BUF, and if there is an error, it is corrected by the error detection and correction circuit ECC and transferred to the transfer data buffer BUF I do.
  • Command 'Address generation circuit CMAD transfers the data held in the data buffer BUF to CHIP3 (DRAM) in order.
  • the command 'address generation circuit CMAD issues a read command and address from the SDRAM interface (SDRAM IF) to CHIP3 (DRAM) to read data.
  • SDRAM IF SDRAM interface
  • DRAM CHIP3
  • Data read from CHIP3 is transferred to the data buffer BUF.
  • the flash control circuit FC0N reads the data transferred to the data buffer BUF and writes the data to CHIP1 (FLASH).
  • the alternative processing circuit REP checks whether the writing has succeeded, and terminates the processing if successful. When writing fails, writing is performed to a new alternative address prepared in advance in CHIPl (FLASH). When the replacement process is performed, it retains and manages the defective address and the address information indicating which T-dress was replaced for the defective address.
  • the error detection and correction circuit ECC and the alternative processing circuit REP are provided in the control circuit CHIP2 (CTL-LOGIC) .Of course, they are provided in CHIP1 (FLASH) and the FLASH side performs error correction. Data is transferred to the CHIP3 (DRAM) side via the control circuit CHIP2 (CTL_L0GIC), and the data transferred from the CHIP3 (DRAM) side to the CHIPl (FLASH) side is replaced by the CHI PI (FLASH) side. It is good also as composition which performs and writes.
  • CHIPl FLASH
  • SRAM power-on operation sequence
  • CHIP4 information processing device
  • Load instruction can transfer CHIPl (FLASH) data to SRAM buffer area
  • store instruction can transfer SMM buffer area data to CHIPl (FLASH).
  • the flash control circuit FC0N sequentially performs a read operation on CHIP1 (FLASH). If there is no error in the data read from CHIP1 (FLASH), the data is directly transferred to the SRAM buffer area. If there is an error, the data is corrected by the error detection and correction circuit ECC and transferred to the SRAM buffer area.
  • the information processing device CHIP4 uses the SRAM interface (SRAM IF) output to the control register SREG Store command code, store start address, and transfer data size
  • SRAM IF SRAM interface
  • the flash control circuit FC0N reads data from the buffer area of the SDRAM and writes data to CHIP1 (FLASH).
  • the alternative processing circuit REP checks whether the writing is successful, and terminates the processing if the writing is successful. If the write fails, write to the new alternate address provided in advance in CHIPl (FLASH). When the replacement process is performed, the defective address and the address information on which address the replacement process was performed for the defective address are held and managed.
  • boot data and automatic transfer area designation data can be written to the initial program area of the FLASH via the SRAM buffer area in the SRAM IF, and the boot method and data transfer area immediately after power-on can be changed. It can flexibly respond to the demands of mobile devices and can achieve high functionality.
  • CHIP4 When accessing the copy area of the information processing device CHIP4 (MS) power SCHIP3 (DRAM).
  • DRAM power SCHIP3
  • CHIP2 (CTL-LOGIC) reads and writes data from the copy area of CHIP3 (DRAM) according to the input command and address.
  • CHIP 1 Since the data of CHIP 1 (FLASH) is held in the copy area of CHIP 3 (DRAM), the data of CHIP 1 (FLASH) is accessed by accessing CHIP 3 (DRAM) and reading and writing data.
  • the read and write time of the DRAM is equivalent to that of DRAM. Reading from and writing to the CHIP3 (DRAM) work area is performed in the same procedure as accessing the copy area.
  • the information processing device CHIP4 When accessing the SIP SRAM, the information processing device CHIP4 (MS) inputs an address, a read command and a write command to the SRAM through the SDRAM interface. The SRAM then reads and writes data according to these instructions and addresses.
  • the information processing device CHIP4 (MS) The program can be changed to CHIP1 (FLASH) via the area, and the contents of the program can be read and confirmed, so that it can flexibly respond to the requirements of mobile devices.
  • CHIP4 information processing unit CHIP4
  • CHIP4 does not need to be aware of these data transfers. It can access CHIP3 (DRAM) and can respond to higher performance and higher functionality of mobile devices.
  • CHIPl FLASH
  • CHIP3 CHIP3
  • the data transfer between CHIPl (FLASH) and CHIP3 (DRAM) by the load instruction and store instruction can be executed in the background, and the necessary data can be transferred to CHIP3 (DRAM) in advance by the required time.
  • transfer to CHIP1 (FLASH) which can be used for higher performance and higher functionality of mobile devices.
  • the memory module according to the present invention follows the SRAM interface and the SDRAM interface method, and automatically transfers the boot data in the CHIPl (FLASH) to the SRAM immediately after the power is turned on. (MS) can quickly start itself with this boot data. Furthermore, while the information processing device CHIP4 (MS) is starting up, the data of CHIP 1 (FLASH) is automatically transferred to CHIP3 (DRAM), so that the information processing device CHIP4 (MS) starts up. At that point, the memory module MM can be accessed immediately, which can improve performance.
  • DRAM Secure an area in CHIP3 (DRAM) where data in CHIP1 (FLASH) can be copied, and immediately after power-on or in advance from CHIP 1 (FLASH) to CHIP3 (DRAM) by a load instruction
  • FLASH data can be read at the same speed as DRAM.
  • the data can be written to the DRAM once and then written back to the FLASH with a store instruction if necessary, so the data writing speed is equivalent to that of the DRAM.
  • the CHIP1 (FLASH) program can be changed via the SRAM buffer area, and the contents of the program can be read and confirmed, so that it can flexibly respond to the requirements of mobile devices.
  • a large-capacity work area can be secured in addition to the area in which FLASH data can be copied, and this can be used to enhance the functionality of mobile phones.
  • FIG. 2 shows an example of a memory map by the memory management circuit MU.
  • the storage area of the non-volatile memory is S 128 Mbit + 4 Mbit (4 Mbit is an alternative area)
  • the storage area of the DRAM is 256 Mbit
  • the SRAM is 8 kbit
  • a typical memory map will be described using a memory module in which each DREG is an lkbit as an example.
  • the memory management circuit MU uses the control register DREG (lkb), the DRAM work area WK (128Mbit), and the DRAM copy. This shows a memory map in which addresses are converted to one area CP (128 Mbit) and FLASH (128 Mbit).
  • SRAM is divided into a boot area SBoot and a buffer area SBUF.
  • the copy area CP is an area in which FLASH data is transferred and held.
  • the work area WK is an area used as work memory.
  • the copy area CP of puncture 1 (BANK1) includes an initial automatic transfer area CIP.
  • the FLASH main data area FM includes an initial automatic transfer area IP that is automatically transferred to DRAM when the power is turned on! /
  • the main data area FM of FLASH stores programs and data.
  • the reliability of FLASH deteriorates due to repeated rewriting, and the data written at the time of writing becomes different data at the time of reading, and data is rarely written at the time of rewriting.
  • the replacement area FREP is provided to replace the defective initial program area Fboot or the data in the main data area FM with a new area.
  • the size of the substitute area is not particularly limited,
  • the data in the FLASH main data area FM and the alternate area FREP are transferred to the DRAM copy area CP by a load instruction from the SDRAM interface (SDRAM IF).
  • SDRAM IF SDRAM interface
  • the FLASH initial program area FBoot stores the automatic transfer area specification data indicating the range of the initial automatic transfer area IP for automatic transfer from FLASH to DRAM when the power is turned on.
  • the error correction circuit ECC checks whether there is an error. If there is no error, it is directly transferred to the SRAM boot area SBoot. If there is an error, the corrected data is transferred to the SRAM boot area SBoot.
  • SDRAM interface SDRAM IF
  • the control circuit CHIP2 CTL-LOGIC
  • ECC error correction circuit
  • the FLASH data is checked for errors by the error correction circuit ECC, and if there is no error, it is transferred directly to the DRAM copy area CP. If there is an error, the error-corrected data is transferred to the DRAM copy area CP.
  • control circuit CHIP2 (CTL_L0GIC) reads the data in the DRAM copy area and transfers one page of data to the FLASH main data area according to the memory map set by the memory management circuit MU.
  • the alternate processing circuit REP checks whether the writing was successful and terminates the processing if successful. If the writing fails, "If the address is in the alternate area FREP of FLASH, select the address and write the data.
  • DRAM puncture 0 (BANK0) Address
  • FLASH data can be read at the same speed as DRAM.
  • Data can be read from the other banks (bank 1, bank 2, and bank 3) in the same manner.
  • Fig. 3-(a) and Fig. 3-(b) show the initial sequence at power-on of CHIP2 (CTL-LOGIC). First, Fig. 3 (a) will be described.
  • the DRAM After the period T6 (IDLE), the DRAM is in an idle state, and access can be accepted from the SDRAM interface (SDRAMIF) of the information processing device CHIP4 (MS).
  • SDRAMIF SDRAM interface
  • CHIP2 stops the auto-refresh by the refresh control circuit REF thereafter, and the data retention by the refresh operation is not performed by the information processing device. Automatically shift to refresh control from CHIP4 (MS).
  • the refresh control circuit REF sets the DRAM to the self-refresh state by the self-refresh command during the period T6.
  • the data transferred to the DRAM during the period T5 (ALD) can be held at low power.
  • the sequence shown in Fig. 3 (a) is used, and when it is Low, the sequence shown in Fig. 3 (b) is used.
  • an input terminal PSQ dedicated to refresh control selection is provided, for example, when the input terminal PSQ is connected to the power supply terminal, the initial sequence shown in Fig. 3 _ (a) can be selected. If it is connected to, the initial sequence shown in Fig. 3- (b) may be selected.
  • FIG. 4 is a flowchart showing an example of initialization performed on the general-purpose SDRAM during the period T3 (DINT) shown in FIG. '-In this DRAM initialization, perform all bank precharge (STEP1: ABP) for the DRAM, then perform auto-refresh (STEP2: AREF), and finally perform mode register set (STEP3: MRSET).
  • the mode register set shows an example in which the burst length (BL) is set to 4 and the latency (CL) is set to 2.
  • Figure 5 shows an extended mode register EMREG added to a conventional general-purpose SDRAM, which enables a change in the data retention area during self-refresh, a change in the maximum guaranteed temperature, and a change in the drive capacity of the output buffer.
  • 7 is a flowchart illustrating an example of initialization performed during a period T3 (DINT).
  • the path length (BL) is set to 4 and the CAS latency (CL) is set to 2
  • FIG. 6 is a flowchart showing an example of data transfer from the FLSAH to the SMM performed during the period T3 (BLD) in FIG. 3 'after the power is turned on.
  • the control circuit CHIP2 reads the data of the initial program area FBoot from FLASH (STEP1). Check whether there is an error in the read data (STEP2). If there is an error, correct the error (STEP3). If there is no error, transfer it directly to the SRAM boot area SBoot (STEP4).
  • FIG. 7 is a flowchart showing an example of data transfer from the initial automatic transfer area IP of the FLSAH to the initial automatic transfer area CIP of the DRAM performed during the period T5 (ALD) in FIG. 3 after the power is turned on.
  • the control circuit CHIP2 reads data from FLASH (STEP1). Check whether there is an error in the read data (STEP2). If there is an error, correct the error (STEP3). If there is no error, transfer it directly to the data buffer BUF (STEP4).
  • FIG. 8 is a flowchart showing data transfer from F_LASH to DRAM executed by a load instruction.
  • FIG. 9 is a flowchart showing data transfer from DRAM to FLASH executed by a store instruction.
  • CHIP2 When a store command and an address are input from the information processing device CHIP4 (MS), CHIP2 internally performs a procedure for reading data from the DMM according to the store command (STEP1). Before starting the data read from DRAM by the store instruction, is the read, write, refresh, etc. instruction executed from the information processing device CHIP 4 (MS)? Check (STEP2). If these instructions have not been executed, the data read from the DRAM by the store instruction is started (STEP5).
  • the execution of the store instruction is temporarily stopped (STEP3), and the current instruction being executed is checked for completion (STEP4). If not completed, the execution of the scan instruction is stopped (STEP3). If completed, data read from DRAM by store instruction is started, and data read from DRAM is written to data buffer BUF (STEP5).
  • FIG. 10 is a flowchart showing data transfer from FLASH to SRAM executed by a load instruction (SLoad).
  • FIG. 11 is a flowchart showing data transfer from SRAM to FLASH executed by a store instruction.
  • FIG. 12 is a block diagram showing an example of a NAND interface (NAND IF) NAND flash memory used as the CHIP1 (FLASH) shown in FIG. 1 which configures the memory module II.
  • NAND IF NAND interface
  • CHIP1 FLASH
  • I / O-C0NT status register STREG, address register ADREG, control register C0MREG, ready / busy circuit R / B, high voltage generation circuit VL_GEN, row address buffer ROW-BUF, row address decoder ROW-DEC, column It consists of a buffer COL—BUF, a column decoder COL-DEC, a data register DATA—REG, a sense amplifier SENSE-AMP, and a memory array.
  • CHIP1 FLASH
  • NAND flash memory that has been commonly used in the past.
  • Figure 13 shows the data read operation from the NAND flash memory constituting CHIP1. Show the work.
  • the chip enable signal F- / CE goes low and the command latch enable signal F-CLE goes high and the write enable signal F- / WE rises
  • the address latch enable signal F-ALE becomes High
  • the second, third and fourth write enable signals F- / WE rise and the page address is input from the input / output signals F-I00 to F-107. input.
  • One page of data corresponding to the input page address is transferred from the memory array MA to the data register DATA-REG. While data is being transferred from the memory array MA to the data register DATA-REG, the flash memory is busy, and the ready / busy circuit R / B sets the ready / busy signal F-R / B to low. When the data transfer is completed, read enable, the data in the data register DATA-REG is read out in order of 8 bits in synchronization with the fall of the signal F- / RE, and the input / output signals F-I00 to F- Output from 107.
  • FIG. 14 is a diagram showing an example of a configuration in which an AND flash memory equipped with an AND interface AND IF is used for CHIP1 (FLASH) of the present memory module.
  • This memory system can be realized even when an AND type flash memory equipped with an AND interface (AND IF) is used.
  • Figure 15 shows an example of a block diagram of an AND-type flash memory used for CHIP1 in this memory module.
  • CHIP1 (FLASH) of AND type flash memory is composed of control signal buffer C-BUF, command controller C-CTL, multiplexer MUX, data input buffer DI_BUF, input data controller IDC, sector address buffer SA-BUF, X decoder X-DE (: memory array MA (AND TYPE), Y address counter Y-CTF, Y decoder Y-DE sense amplifier circuit Y-GATE / SENS AMP, data register Data Register, data output buffer DO-BUF
  • the operation of CHIP1 is the same as that of an AND flash memory generally used in the past.
  • the memory module of the present embodiment can be configured by this CHIP1 (FLASH).
  • Figure 16 shows the data read operation from the AND FLASH memory that constitutes CHIP1.
  • One page of data corresponding to the input sector address is transferred from the memory array MA to the data register Data Register. While data is being transferred from the memory array MA (AND TY PE) to the data register Data Register, FLASH is busy and F-R / B keeps the ready / busy signal low. When the data transfer is completed, the data in the data register DATA— REG is read out in order of 8 bits in synchronization with the rising edge of the serial clock signal F-SC, and the input / output signals F-I00 to F-10 Output from 7.
  • the memory module according to the present invention follows the SRAM interface and the SDRAM interface method, and automatically transfers boot data in CHIP 1 (FLASH) to the SRAM immediately after power-on, thereby enabling the information processing apparatus CHIP4 (MS) can boot itself quickly with this boot data. Furthermore, when the information processing device CHIP4 (MS) starts up, the data of CHIP 1 (FLASH) is automatically transferred to CHIP3 (DRAM) while the information processing device CHIP4 (MS) is starting up. As a result, it is possible to access the memory module MM immediately, thereby improving the performance.
  • CHIP 1 FLASH
  • 'CHIP3 DRAM
  • load instruction ⁇ store instruction can be executed in the background, so necessary data can be stored without being aware of access from outside the memory module. It can be transferred to CHIP3 (DRAM) or CHIP1 (FLASH) in advance by time, and it can respond to the high performance and high functionality of portable devices.
  • the CHIPl (FLASH) program can be changed via the SRAM buffer area, and the contents of the program can be read and confirmed, so that it can flexibly respond to the requirements of mobile devices.
  • a large-capacity work area can be secured in addition to the area in which FLASH data can be copied, and this can be used to enhance the functionality of mobile phones.
  • FIG. 17 shows a second embodiment to which the present invention is applied.
  • 1 shows an embodiment of a memory system including a memory module MM1 and an information processing device CHIP4 (MS). Each is described below.
  • Memory module ⁇ 1 has CHIPl (FLASH), CHIP2 (CTL-L0GIC1) and CHIP3 (DRA
  • CHIPl FLASH is a non-volatile memory, and is described as a large-capacity flash memory equipped with a NAND interface (NAND IF). CHIPl (FLASH) has a large storage capacity of about 128 Mbits, and the read time (the time from a read request to the output of data) is relatively slow, from about 25 s to 100 ⁇ s.
  • CHIP3 (DRAM1) is a DRAM equipped with an interface for data transfer with CHIP 2 (CTL-L0GIC1) and an interface for data transfer with the information processing device CHIP4 (MS). .
  • the memory module # 1 can use any interface. Can be used.
  • a synchronous DRAM type interface is used.
  • SDRAM IF SDRAM interface
  • the interface for data transfer between CHIP3 (DRAM) and CHIP2 (CTL L0GIC1) is a flash memory interface.
  • the interface of the flash memory includes the so-called AND interface (AND IF) and NAND interface ( NA DIF), and both can be used in the present embodiment.
  • AND IF AND interface
  • NA DIF NAND interface
  • an interface for performing data transfer between CHIP3 (DRAM) and CHIP2 (CTL L0GIC1) is described as a NAND interface.
  • CHIP3 (DRAM1) consists of memory banks (BO, Bl, B2, B3) that hold data, and a control circuit DCTL1 that controls the reading and writing of data to and from this memory punk.
  • the control circuit DCTL 1 is composed of a command decoder CDEC, access arbitration circuit ARB, memory management circuit DMU, initialization circuit INT, refresh control circuit REF, data buffer BUF, control register DREG, mode register MR, extension mode register EMR, FLASH interface circuit Consists of FIF.
  • the CHIPl FLASH
  • the CHIP 3 DRAM1
  • the work area is managed so as to be used as a work memory when executing the program, and the copy area is used as a memory for copying data from FLASH.
  • Memory punctures B0 and B1 of CHIP3 (DRAM1) can be assigned as copy areas and B2 and B3 as work areas. .
  • CHIP2 (CTL—L0GIC1) is composed of SRAM, control register SREG, flash control circuit FC0N, error detection and correction circuit E (X, alternative processing circuit REP, memory management circuit SMU), and CHIP1 (FLASH) and CHIP3 (DRAM1). Controls data transfer with the
  • the SRAM is divided into a boot area and a buffer area, although there is no particular limitation, by the memory management circuit S ⁇ , and the boot area is used to store boot data for starting up the information processing device CHIP4 (MS).
  • Buffer area is CHIP FLA It is managed so that it is used as a buffer memory for transferring data between the SH) and SRAM.
  • the data transfer between CHIP1 (FLASH) and CHIP2 (CTL-L0GIC1) is performed on the NAND interface (NAND IF), and the data transfer between CHIP2 (CTL-LOGIC) and CHIP3 (DRAM) is performed on the SDRAM interface (DRAM). SDRAM IF).
  • Data transfer with the information processing device C HIP4 (MS) is performed by the SRAM interface (SRAM IF).
  • the information processing device CHIP4 (MS) consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the SRAM controller accesses S ⁇ AM of CHIP2 by SRAM interface (SRAM IF) to read and write data.
  • the DRAM controller directly accesses CHIP3 (DRAM) through the SDRAM interface (SDRAM IF) to read and write data.
  • the CHIP3 (DRAM1) is equipped with a plurality of interfaces of the SDRAM interface (S DRAM IF) and the NAND interface (NAND IF).
  • CHIP 3 (DRAM1) are SDRAM interfaces (SDRAM IF) and can be directly connected without any intervening chips, so that data can be read at higher speed.
  • CHIP3 DRAM
  • CHIP2 CTL-L0GIC1
  • NANQ IF NAND interface
  • CHIP1 FLASH
  • CHIP2 CTL-1 L0GIC1
  • CHIP3 DRAM1
  • the flash control circuit FC0N reads the data in the initial program area FBoot of CHIPl (FLASH), and checks whether there is an error in the error detection and correction circuit ECC. If there is no error, transfer the data directly to the boot area SBoot of the SRAM. If there is an error, correct it and transfer it to the boot area of the SRAM.
  • the information processing device CHIP4 (MS) reads the boot data stored in the boot area of the SRAM and starts up itself.
  • the initialization circuit INT sets a desired value to the mode register MR and the extension mode register EMR as an initialization sequence of CHIP3 (DRAM1).
  • the flash control circuit FC0N informs the CHIP3 (DRAM1) via the FLASH interface circuit FIF that transfer to the SRAM boot area has been completed.
  • CHIP3 (DRAM1) instructs the flash control circuit FC0N to transfer data from CHIP1 (FLASH) to CHIP3 (DRAM1) through the FLASH interface FIF.
  • the flash control circuit FC0N reads the data in the main data area of CHIP 1 (FLASH) in order and checks whether there is an error in the error detection circuit ECC. 'If there is no error, transfer it directly to the data buffer BUF. If there is an error, correct it, and transfer it to the data buffer BUF through the FLASH interface circuit FIF.
  • Command' Decoder CDEC is held in the data buffer BUF
  • the transferred data is sequentially transferred to memory bank 0 (B0) assigned to the copy area.
  • the refresh control circuit holds the data transferred to memory bank 0 (B0).
  • '' Refresh operation '' From the information processing device CHIP4 (MS),
  • an AND interface (AND) is connected to CHIP1 (FLASH) of this memory module # 1.
  • CHIP3 DRAM1
  • the memory bank B0, B1, B2, B3
  • the CHIP1 ( FLASH1) Data can be read at high speed.
  • CHIP3 (DRAM1) is equipped with an SDRAM interface (SDRAM IF) and NAND interface (NAND IF)
  • SDRAM interface (SDRAM IF) can be directly connected to the information processing device CHIP4 (MS). Since data can be transferred between the information processing devices CHIP4 (MS) and CHIP3 (DRAM) without using a chip, data can be read at high speed.
  • FIG. 18 shows a third embodiment to which the present invention is applied.
  • 1 shows an embodiment of a memory system including a memory module No. 2 and an information processing device CHIP4 (MS). Each is described below.
  • CHIP4 information processing device
  • the memory module # 2 is composed of CHIP1 (FLASH2), CHIP2 (CTL-L0GIC2), and CHIP3 (DRAM2).
  • CHIP1 FLASH2 is a non-volatile memory, and is not particularly limited, and is a large-capacity flash memory equipped with a NAND interface (NAND IF).
  • CHIP1 (FLASH2) is composed of a nonvolatile memory array that holds data, a control circuit FCTL that controls reading and writing of data from the nonvolatile memory array, an error detection and correction circuit ECC, and an alternative processing circuit REP.
  • the memory array MA has a NAND configuration and an AND configuration, and both configurations are used. be able to.
  • CHIP3 is a DRAM equipped with an interface for performing data transfer with CHIP1 (FLASH2) and an interface for performing data transfer with information processing device CHIP4 (MS).
  • SDRAM IF SDRAM interface
  • the interface for transferring data between CHIP3 (DRAM2) and CHIP1 (FLASH2) is a flash memory interface.
  • the flash memory interface includes an AND interface (AND IF) and a NAND interface (NA ND). IF): Both can be used in the present embodiment.
  • AND IF AND interface
  • NA ND NAND interface
  • IF NAND interface
  • CHIP3 (DRAM2) is composed of a memory bank (B0, B1, B2, B3) that holds data and a control circuit DCTL2 that controls reading and writing of data to and from this memory bank.
  • the control circuit DCTL2 is a command decoder CDEC , access arbitration circuit ARB, memory management circuit DMU, initialization circuit INT, refresh control circuit REF, data buffer BUF, control register DREG, mode register MR, extended mode register EMR, flash Control circuit DFC ON.
  • CHIP1 FLASH2
  • CHIP3 DRAM2
  • the work area is managed so that it is used as a work memory when executing the program, and the copy area is used as a memory for copying data from FLASH.
  • Memory banks B0 and B1 of CHIP3 (DRAM2) can be assigned to the copy area and B2 and B3 can be assigned as the work area. Wear.
  • CHIP2 (CTL_L0GIC2) is composed of SRAM, control register SREG, flash control circuit SFC0N, and memory management circuit SMU, and controls data transfer with CHIP1 (FLASH2).
  • the SRAM is divided into a boot area and a buffer area by the memory management circuit SMU, although there is no particular limitation.
  • the boot area is used to store boot data for starting up the information processing device CHIP4 (MS).
  • the buffer area is managed so as to be used as a buffer memory for transferring data between CHIP1 (FLASH 2) and SRAM.
  • CHIP1 FLASH2
  • CHIP2 CHIP2
  • NAND IF NAND interface
  • MS SRAM interface
  • the information processing device CHIP4 (MS) consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the SRAM controller SRC accesses the SRAM of CHIP 2 (CTL-L0GIC2) through the SRAM interface (SRAM IF) to read and write data.
  • the DRAM controller SDC directly accesses CHIP3 (DRAM2) through the SDRAM interface (SDRAM IF) to read and write data.
  • the CHIP1 (FLASH2) incorporates the error detection and correction circuit ECC and the alternative processing circuit REP, so that error detection and error correction at the time of data reading can be performed at high speed.
  • address substitution processing at the time of data writing can be performed at high speed, so that data transfer can be speeded up.
  • CHIP3 (DRAM2) is equipped with SDRAM interface (SDRAM IF) and NAND interface (NAND IF).
  • SDRAM IF SDRAM interface
  • NAND IF NAND interface
  • the NAND interface can be directly connected to CHIP1 (FLASH2) via (NAND IF).
  • IF can directly connect to the information processing device CHIP4 (MS), so that data can be read at higher speed.
  • CHIP1 FLASH2
  • CHIP2 CHIP2
  • CTL L0GIC2 CHIP2
  • CHIP3 CHIP3
  • the flash control circuit SFC0N reads the data in the initial program area of CHIP1 (FLASH2) and transfers it to the boot area of the SRAM.
  • CHIP1 FLASH2 performs data error detection and error correction at high speed by the built-in error detection and correction circuit ECC when reading data.
  • the information processing device CHIP4 (MS) reads out the boot data stored in the boot area of the SRAM and starts itself.
  • the initialization circuit INT sets a desired value to the mode register MR and the extended mode register EMR as an initialization sequence of CHIP3 (DRAM 2 ).
  • the flash control circuit SC0N informs CHIP3 (DRAM2) via the transfer end signal TC that transfer to the SRAM boot area has been completed.
  • the flash control circuit DFC0N of CHIP3 (DRAM2) reads the data of the main data area of CHIP1 (FLASH2) in order and transfers it to the data buffer BUF.
  • the command decoder CDEC sequentially transfers the data held in the data buffer BUF to memory puncture 0 (B0) assigned to the copy area.
  • the refresh control circuit performs a refresh operation to hold the data transferred to the memory puncture.
  • the access arbitration circuit ARB issues a read instruction from the information processing device C HIP4 (MS). Always prioritize and stop any data transfer between CHIP1 (FLASH2) and CHIP3 (DRAM2) due to a load or store instruction. Then, the command 'decoder CDEC decodes this read command, reads data from memory bank 0 (B0), and outputs it through the SDRAM interface.
  • this memory module can be realized when an AND interface (AND) is used for data transfer between CHIP1 (FLASH2) and CHIP3 (DRAM2) of this memory module MM2.
  • AND AND interface
  • CHIP3 (DRAM2) is equipped with SDRAM interface (SDRAM IF). And NAND interface (NAND IF).
  • the NAND interface can be directly connected to C HIP1 (FLASH2) by (NAND IF). Since the SDRAM interface (SDRAM IF) can be directly connected to the information processing device CHIP4 (MS), data can be read at higher speed.
  • FIG. 19 is a block diagram showing an example of a flash memory ′ used as the CHIP1 (FLASH2) shown in FIG. 18 and constituting the memory module MM2.
  • Control signal buffer CSB Read / program / erase control circuit RPEC, sector address buffer SABUF, X-decoder X-DEC, multi-pretuce circuit MLP, Y key Dress counter YA (: Data input buffer DIBUF, input data control circuit IDC, data output buffer D0BUF, Y decoder Y-DE Y gate circuit Y-GT, data register DT REG, memory array MA.
  • Figure 20 shows the operation of reading data from the flash memory of CHIP1 (FLASH2).
  • the chip enable signal F- / CE goes low and the command latch enable signal F-CLE goes high and the write enable signal F- / WE rises
  • the input / output signals F-10-1 to F-10 Input the instruction code Rcode of the read instruction from 8.
  • the address latch enable signal F-ALE becomes High
  • the address (CA1, CA2, SA1) is input from the input / output signals F-101 to F-108. , SA2).
  • the start address is specified by CA1 and CA2, and the sector address is specified by SA1 and SA2.
  • One sector of data corresponding to the input sector address is transferred from the memory array MA to the data register DTREG. While data is being transferred from the memory array MA to the data register DTREG, the flash memory is busy, and the ready / busy circuit R / B sets the ready / busy signal F-R / B to low. When the data transfer to the data register DTREG is completed, the data in the data register DTREG is read in 16-bit units starting from the input start address in synchronization with the read enable signal F- / RE. Output from 10 1 to F-1016.
  • FIG. 21 shows a fourth embodiment to which the present invention is applied.
  • 1 shows an embodiment of an information processing device including a memory module band 3 and an information processing device CHIP4 (MS). Each is described below.
  • the memory module MM3 is composed of CHIP1 (FLASH3) and CHIP3 (DRAM3).
  • CHIP1 (FLASH3) is a non-volatile memory, and is not particularly limited, and is a large-capacity flash memory equipped with a NAND interface (NAND IF).
  • CHIP1 FLASH3 is a non-volatile memory array MA that holds data, a transfer control circuit FCTL3 that controls data transfer from the non-volatile memory array MA to SRAM, an error detection and correction circuit EC (:, alternative processing circuit REP, SRAM , Control register SREG, memory manager Management circuit It is composed of SMU.
  • the SRAM is divided into a boot area and a buffer area, although there is no particular limitation, by the memory management circuit SMU.
  • the boot area is used to store boot data for starting up the information processing device CHIP4 (MS).
  • the buffer area is managed so as to be used as a buffer memory for transferring data between the nonvolatile memory array MA of the CHIP1 (FLASH3) and the SRAM. '
  • the configuration of the memory array MA mainly includes a NAND configuration and an AND configuration, and either configuration can be used.
  • CHIP3 is a DRAM equipped with an interface for data transfer with CHIP1 (FLASH3) and an interface for data transfer with the information processing device CHIP4 (MS).
  • non-synchronous and quick-synchronous DRAM interfaces There are two types of interfaces for data transfer with the information processing device CHIP4 (MS): non-synchronous and quick-synchronous DRAM interfaces. Can be. In the present embodiment, an explanation will be given by taking an example of a SDRAM interface (SDRAM IF) of a synchronous DRAM which is a clock synchronous type DRAM interface and is typically used.
  • SDRAM IF SDRAM interface
  • the interface for data transfer between CHIP3 (DRAM3) and CHIP1 (FLASH3) is a flash memory interface.
  • the flash memory interface includes AND interface (AND IF) 'and NAND interface ( NA ND IF), and both can be used in the present embodiment.
  • AND IF AND interface
  • NA ND IF NAND interface
  • an interface for performing data transfer between CHIP3 (DRAM3) and CHIP1 (FLASH3) will be described as a NAND interface.
  • the CHIPS (DRAM3) consists of a memory puncture (B0, Bl, B2, B3) that holds data, and a control circuit DCTL3 that controls reading and writing of data to and from this memory bank.
  • the control circuit DCTL3 consists of the following commands: a decoder CDEC, an access arbitration circuit ARB, a memory management circuit DMU, an initialization circuit INT, a refresh control circuit REF, a data buffer BUF, a control register DREG, a mode register MR, and an extended mode register EMR. Flash control circuit DFC Consists of ON.
  • CHIP1 FLASH3 is divided into an initial program area and a main data area, although there is no particular limitation.
  • CHIP3 DRAM3
  • the work area is managed so that it is used as a work memory when executing the program, and the copy area is used as a memory for copying data from CHIP1 (FLASH3). It is also possible to assign memory banks B0 and B1 of CHIP3 (DRAM3) as copy areas and B2 and B3 as work areas.
  • the information processing device CHIP4 (MS) consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the SRAM controller accesses the SRAM of CHIP1 (FLASH3) by SRAM interface (SRAM IF) and reads and writes data.
  • the DRAM controller directly accesses CHIP3 (DRAM3) through the SDRAM interface (SDRAM IF) to read and write data.
  • the CHIP1 (FLASH3) incorporates the SRAM, the error detection and correction circuit ECC, and the alternative processing circuit REP, so that data transfer between the nonvolatile memory array and the SRAM can be performed at high speed.
  • CHIP3 (DRAM3) is equipped with SDRAM interface (SDRAM IF) and NAND interface (NAND IF), and NAND interface can be directly connected to CHIP1 (FL'ASH2) by (NAND IF).
  • SDRAM IF SDRAM interface
  • NAND IF NAND interface
  • the SDRAM IF can be connected directly to the information processing device CHIP4 (MS), so that data can be read at higher speed.
  • CHIP1 FLASH3
  • CHIP3 DRAM3
  • the transfer control circuit FCTL3 reads the data in the initial program area of the nonvolatile memory array MA and transfers the data to the boot area of the SRAM.
  • the built-in error detection and correction circuit ECC performs data error detection and error correction at high speed.
  • the information processing device CHIP4 (MS) reads the boot data stored in the boot area of the SRAM and starts up itself.
  • the initialization circuit INT sets a desired value to the mode register MR and the extension mode register EMR as an initialization sequence of CHIP3 (DRAM3).
  • the built-in address substitution circuit REP checks at high speed whether or not the writing was successful. If the writing is successful, the writing is terminated, and if the writing fails, Select the address in the alternate area FREP of CHIP1 (FLASH3) and write the data.
  • SDRAM 'IF SDRAM interface
  • the access arbitration circuit ARB Always gives priority to the read instruction from the information processing device CHI P4 (MS), and data transfer occurs between CHIP1 (FLASH3) and CHIP3 (DRAM3) by a load instruction or a store instruction. If so, stop this. Then, the command 'decoder CDEC decodes this read command, reads data from memory puncture 0 (B0), and outputs it through the SDRAM interface.
  • the present memory module can be realized even when the AND interface (AND IF) is used for data transfer between CHIP1 (FLASH3) and CHIP3 (DRAM3) of the memory module MM3.
  • AND IF AND interface
  • the CHIP1 (FLASH3) incorporates the SRAM, the error detection and correction circuit ECC, and the alternative processing circuit REP, so that data transfer between the nonvolatile memory array and the SRAM can be performed at high speed.
  • CHIP3 (DRAM3) is equipped with SDRAM interface (SDRAM IF) and NAND interface (NAND IF), and NAND interface can be directly connected to CHIP1 (FLASH3) by (NAND IF).
  • IF can directly connect to the information processing device CHIP4 (MS), so that data can be read at higher speed.
  • FIG. 22 shows a fifth embodiment to which the present invention is applied.
  • 1 shows an embodiment of an information processing device including a memory module MM3 and an information processing device CHIP4 (MS). Each is described below.
  • Memory module customer 3 is composed of CHIP1 (FLASH4) and CHIP3 (DRAM4).
  • CHIP1 (FLASH4) is a non-volatile memory and includes, but is not limited to, a NAND interface. Large-capacity flash memory with face (NAND IF);
  • CHIP1 (FLASH4) consists of a nonvolatile memory array MA that holds data, a transfer control circuit FCTL4, an error detection and correction circuit ECC, and an alternative processing circuit REP.
  • the configuration of the memory array MA mainly includes a NAND configuration and an AND configuration, and either configuration can be used.
  • CHIP3 is a DRAM equipped with an interface for data transfer with CHIP1 (FLASH4) and an interface for data transfer with the information processing device CHIP4 (MS).
  • asynchronous and quick-synchronous DRAM interfaces There are two types of interfaces for data transfer with the information processing device CHIP4 (MS): asynchronous and quick-synchronous DRAM interfaces.
  • the memory module MM4 uses any interface. Can be used. In the present embodiment (in the embodiment, a DRAM interface of a synchronous type is used, and an SDRAM interface (SDRAM IF) of Synchronous DRAM which is typically used will be described as an example.
  • SDRAM IF SDRAM interface
  • the interface for data transfer between CHIP3 (DRAM4) and CHIP1 (FLASH4) is a flash memory interface.
  • the flash memory interface includes AND interface (AND IF) and NAND interface (NA ND). IF), and both can be used in this embodiment.
  • AND IF AND interface
  • NA ND NAND interface
  • IF NAND interface
  • an interface for performing data transfer between CHIP3 (DRAM4) and CHIP1 (FLASH4) will be described as a NAND interface.
  • CHIP3 (DRAM4) is composed of a memory bank (B0, B1, B2, B3) that holds data, and a control circuit DCTL4 that controls reading and writing of data to and from this memory bank.
  • the control circuit DCTL4 includes a command-decoder CDEC, an access arbitration circuit ARB, a memory management circuit DMU, an initialization circuit INT, a refresh control circuit REF, a data buffer BUF, a control register D REG, a mode register MR, and an extended mode register EMR.
  • Flash control circuit DFC0N composed of SRAM.
  • the CHIP1 (FLASH4) is divided into an initial program area and a main data area by, but not limited to, the memory management circuit DMU, and the CHIP3 (DRAM4) Although there is no particular limitation, it is divided into a work area and a copy area, and the work area is managed so that it is used as work memory when executing the program, and the copy area is used as memory for copying data from FLASH. Have been. Memory banks B0 and B1 of CHI.P3 (DRAM4) can be assigned as copy areas and B2 and B3 as work areas.
  • SRAM's are further divided into a boot area and a buffer area.
  • the boot area is for storing boot data for starting up the information processing device CHIP4 (MS), and the buffer area is for CHIP1 (FLASH 4). It is managed so that it is used as a buffer memory for transferring data between the nonvolatile memory array MA and the SRAM.
  • the information processing device CHIP4 (MS) consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the DRAM controller accesses the SRAM of CHIP3 (DRAM4) and the memory bank (B0, B1, B2, B3) through the SDRAM interface (SDRAM IF) to read and write data.
  • the CHIP1 (FLASH4) incorporates the error detection and correction circuit ECC and the substitute processing circuit REP, error detection and error correction at the time of data reading can be performed at high speed.
  • address substitution processing at the time of data writing can be performed at high speed, so that data transfer can be speeded up.
  • CHIP3 (DRAM4) is equipped with SDRAM interface (SDRAM IF) and NAND interface (NAND IF), and NAND interface can be directly connected to CHIP1 (FL ASH4) via (NAND IF).
  • IF can directly connect to the information processing device CHIP4 (MS), so that data can be read out at higher speed. Since the number of chips required to implement this memory system can be reduced, low power and low cost can be achieved.
  • CHIP1 FLASH4
  • CHIP3 DRAM4
  • the flash control circuit DFC0N reads the data in the initial program area of the nonvolatile memory array MA and transfers the data to the boot area of the SRAM.
  • the built-in error detection and correction circuit ECC When reading data from the nonvolatile memory array MA of CHIP1 (FLASH4), the built-in error detection and correction circuit ECC performs high-speed data error detection and linear correction.
  • the information processing device CHIP4 reads out the boot data stored in the SRAM print area via the SDRAM interface (SDRAM IF) and starts up itself.
  • the initialization circuit INT sets a desired value to the mode register MR and the extension mode register EMR as an initialization sequence of CHIP3 (DRAM4).
  • the flash control circuit DFC0N of CHIP3 sequentially reads the data in the main data area of the nonvolatile memory array MA via the transfer control circuit FCTL4 and transfers the data to the data buffer BUF. Command.
  • the decoder CDEC transfers the data held in the data buffer BUF to the memory bank 0 (B0) assigned to the copy area in order.
  • the refresh control circuit REF performs a refresh operation to hold the data transferred to memory bank 0 (B0).
  • the built-in address substitution processing circuit REP checks at a high speed whether or not the writing was successful. If the writing is successful, the writing is terminated, and if the writing fails, Select the address in the alternate area FREP of CHIP1 (FLASH4) and write the data.
  • the access arbitration circuit ARB issues a read instruction from the information processing device CHI P4 (MS). If data transfer occurs between CHIP1 (FLASH4) and CHIP3 (DRAM4) by a load instruction or a store instruction, this is stopped. Then, the command decoder CDEC decodes this read command, reads data from memory bank 0 (B0), and outputs it through the SDRAM interface.
  • this memory module can be realized even when the AND interface (AND IF) is used for data transfer between CHIP1 (FLASH4) and CHIP3 (DRAM4) of the memory module # 4. .
  • the CHIP1 (FLSH4) incorporates the error detection and correction circuit ECC and the alternative processing circuit REP, error detection and error correction at the time of data reading can be performed at high speed.
  • the address substitution process at the time of data writing can be performed at high speed, the speed of data transfer can be increased.
  • CHIP3 (DRAM2) is equipped with SDRAM interface (SDRAM IF) and NAND interface (NAND IF), and NAND interface can be directly connected to CHIP1 (FL AS.H4) via (NAND IF).
  • SDRAM IF can be directly connected to the information processing device CHIP4 (MS), so that data can be read at higher speed. Since the number of chips required to realize this memory system can be reduced, low power and low cost can be achieved.
  • FIG. 23 shows an example of a memory map by the memory management circuit DMU in the present embodiment.
  • the memory management circuit DMU in this embodiment ', but are not limited to, storage area of the nonvolatile memory 12 8 Mbit + 4Mbit (4Mbit alternative
  • a typical memory map will be described using a memory module where each of REG and DREG is Ikbit as an example.
  • the memory management circuit DMU controls the control register DREG (lkb), the DRAM work area WK (128Mbit), the DRAM copy area CP (128Mbit), the control register SREG, The memory map which converted the address of SRAM and FLASH into (128Mbit) is shown.
  • SRAM is divided into a boot area SBoot and a buffer area SBUF.
  • the banks 0 (BANK0) and 1 (BANK1) of the DRAM are mapped to the copy area CP, and the punctures 2 (BANK2) and 3 (BANK3) are mapped to the work area WK.
  • the copy area CP is an area in which FLASH data is transferred and held.
  • Work area WK is an area used as work memory.
  • the copy area CP of the bank 1 (BANK1) includes an initial automatic transfer area CIP.
  • the FLASH is divided into a main data area FM, an initial program area Fboot, and an alternative area FREP.
  • the FLASH main data area FM includes an initial automatic transfer area IP that is automatically transferred to DRAM when the power is turned on.
  • the main data area FM of FLASH stores programs and data.
  • the reliability of FLASH is reduced by repeated rewriting, and the data written at the time of writing becomes different data at the time of reading, and data is rarely written at the time of rewriting.
  • the replacement area FREP is provided to replace the defective initial program area Fboot_main data area FM data with a new area.
  • the size of the substitute area is not particularly limited, It is good to decide so that the reliability guaranteed by FLASH can be secured.
  • the data in the initial program area FBoot of FLASH is transferred to the boot area SBoot of SRAM.
  • the information processing circuit CHIP4 (MS) reads the data in the boot area SBoot of the SRAM via the SDRAM interface (SDRAM IF) and starts up itself. ( Next, the initial automatic transfer area of the FLASH Transferred to CIP.
  • the address in DRAM puncture 0 (BANK0) and the read instruction are input from the SDRAM interface
  • the address in DRAM bank 0 (BANK0) can be selected and the data can be read.
  • FLASH data can be read at the same speed as DRAM.
  • Data can be read from other banks (Bank 1, Punk 2, and Bank 3) in the same manner.
  • DRM bank ⁇ (BANK1)
  • FLASH data can be written at the same speed as DRAM.
  • Data can be written in the other banks (Bank 3, Punk 2, Bank 0) in the same way.
  • SRAM When an address for selecting SRAM and a read command are input from the SDRAM interface, SRAM can be selected and data can be read.
  • SRAM When an address for selecting SRAM and a write command are input from the SDRAM interface, SRAM can be selected and data can be written.
  • SDRAM interface SDRAM IF
  • FIG. 24 shows a sixth embodiment to which the present invention is applied.
  • 1 shows an embodiment of a memory system including a memory module MM5 and an information processing device CHIP4 (MS). Each is described below.
  • the memory module No. 5 is composed of CHIP1 (FLASH4), CHIP2 (DRAM4), and CHIP3 (DRAM4).
  • CHIP1 (FLASH4) is a memory similar to the nonvolatile memory described in FIG. 22 and has a NAND interface (NAND IF).
  • CHIP2 (DRAM4) and CHIP3 (DRAM4) are exactly the same DRAM, and are DRAMs with the master select signal MSL added to the DRAM described in Figure 22.
  • DFC0N is a flash control circuit that controls data transfer with CHIP1 (FLASH4).
  • This memory module # 5 is an embodiment in which two DRAM chips are used in order to increase the storage capacity of the DRAM.
  • CHIP2 (DRAM4) and CHIP3 (DRAM4) and CHIP1 (FLASH4) is performed by NAND interface (NAND IF).
  • CHIP2 (DMM4) and CHIP3 (DRAM Data transfer between 4) and the information processing device CHIP4 (MS) is performed by SDRAM interface (SDRAM MIF).
  • the master selection signal MSL is a signal for selecting whether or not CHIP2 (DRAM4) and CHIP3 (DRAM4) independently access CHI PI (FLASH4).
  • the master select signal MSL is connected to the power supply terminal VDD, and it becomes the master DRAM that accesses CHIP1 (FLASH4) mainly.
  • CHIP3 (DRAM4) the master select signal MSL is connected to the ground terminal VSS (0 V), and the slave DRAM does not mainly access CHIP1 (FLASH4).
  • the flash control circuit DFC0N In ClilP2 (DRAM4) that has become the master DRAM, the flash control circuit DFC0N generates a control signal for data transfer with CHIP1 (FLASH4).
  • CHIP2 (DRAM4) that is the slave DRAM
  • the flash control circuit DFC0N in CHIP2 (DRAM4) does not generate control signals or data for data transfer with CHIP1 (FLASH4), and flashes CHIP2 (DRAM4).
  • Data transfer to T, CHI PI (FLASH4) is performed using the control signal generated by the control circuit DFC0N.
  • the control signals to the flash memory will be in a race condition, and the data transfer between the flash memory and the DRAM will not be successful. It is difficult to increase the storage capacity.
  • the master DRAM and the slave DRAM can be selected, and the storage capacity can be increased by using a plurality of DRAM chips. Can respond.
  • FIG. 25 shows a seventh embodiment of the present invention.
  • Fig. 25 (a) is a top view
  • Figs. 2 and 5 (b) are cross-sectional views along the line AA shown in the top view.
  • the multi-chip module has a board (for example, a printed circuit board made of a glass epoxy board) mounted on a device using a Border Lid array (BGA).
  • BGA Border Lid array
  • CHIPM1 and CHIPM2 are mounted on a PCB. I have.
  • CHIPM1 is a non-volatile memory
  • CHIPM2 is a DRAM.
  • This multi-chip module enables the memory shown in Fig. 21
  • the module MM3 and the memory module MM4 shown in Fig. 22 can be integrated in one sealing body.
  • CHIPM1 and the bonding pad on the base PCB are connected by a bonding wire (PATH2), and CHIPM2 and the bonding pad on the base PCB are connected by a bonding wire (PATH1).
  • CHIPM1 and CHIPM2 are connected by a bonding wire (PATH3).
  • the upper surface of the substrate PCB on which the chips are mounted is resin-molded to protect each chip and connection wiring.
  • metal, ceramic, or resin power (COVER) may be further used. '—
  • a memory module having a small mounting area can be configured. Also, since each chip can be stacked, the wiring length between the chip and the base PCB can be shortened, and the mounting area can be reduced. By unifying the wiring between chips and the wiring between each chip and the board by the bonding wire method, it is possible to manufacture a memory module with a small number of steps.
  • the number of bonding pads on the substrate and the number of bonding wires can be reduced, and the memory module can be manufactured with a small number of processes. If a resin cover is used, a more robust memory module can be configured. When a ceramic-to-metal power par is used, a memory module with excellent heat dissipation and shielding effect in addition to strength can be constructed.
  • FIG. 26 shows an eighth embodiment of the present invention.
  • FIG. 26 (a) is a top view
  • FIG. 26 (b) is a cross-sectional view of a portion taken along line AA ′ shown in the top view.
  • the multi-chip module has a board (for example, a printed circuit board made of a glass epoxy board) mounted on a device by a pole grid array (BGA).
  • BGA pole grid array
  • CHIPM1, CHIPM2, and C3 ⁇ 4IPM3 are mounted on a PCB.
  • CHIPM1 is non-volatile memory
  • CHIP2M is DRAM
  • CHIP3M is a central processing unit CPU and SRAM controller SRC And an information processing device composed of a DRAM controller and SDC, or a control circuit that controls data transfer between CHIP1M and CHIP2M.
  • This multi-chip module can be used as the memory module MM shown in FIG. 1, the memory module MM shown in FIG. 14, the memory module MM1 shown in FIG. 17, the memory module MM2 shown in FIG. 18, the memory system shown in FIG. In Fig. 22, the memory system can be integrated into one encapsulant.
  • CHIPMl and the bonding pad on the base PCB are connected by a bonding wire (PATH2), and CHIPM2 and the bonding pad on the base PCB are connected by a bonding wire (PATH1).
  • CHIPMl and CHIPM2 are connected by a bonding wire (PATH3).
  • a ball grid array is used for mounting and wiring of CHIPM3.
  • the mounting method three chips can be stacked, so that the mounting area can be kept small. Furthermore, bonding between the CHIPM3 and the board is not required, and the number of bonding wires can be reduced, so that the number of assembly steps can be reduced and a more reliable multi-chip module can be realized.
  • FIG. 27 shows a ninth embodiment of the multi-chip module according to the present invention.
  • FIG. 27 (a) is a top view
  • FIG. 27 (b) is a cross-sectional view of a portion taken along line AA ′ shown in the top view.
  • CHIPMl, CHIPM2, CHIPM3, and CHIPM4 are mounted on a substrate (for example, a printed circuit board made of a glass epoxy substrate) mounted on a device by a pole grid array (BGA).
  • CHIPMl is nonvolatile memory
  • CHIPM3 is DRAM.
  • CHIPM2 is a control circuit that controls the data transfer between CHIPMl and CHIPM2, and CHIPM4 is an information processing device composed of a central processing unit CPU, an SRAM controller SRC, and a DRAM controller SDC.
  • the memory system shown in Fig. 1, the memory system module shown in Fig. 14, the memory system shown in Fig. 17 and the memory system shown in Fig. 18 can be integrated in one sealing body.
  • CHIPMl and bonding pad on PCB are connected with bonding wire (PATH2)
  • CHIPM2 and the bonding pad on the base PCB are connected by a bonding wire (PATH4)
  • CHIPM3 and the bonding pad on the base PCB are connected by a bonding wire (PATH1).
  • CHIPM1 and CHIPM3 are connected by a bonding wire (PATH3), and CHIPM2 and CHIPM3 are connected by a bonding wire (# 5).
  • a pole grid array (BGA) is used for mounting and wiring the CHIPM4.
  • BGA pole grid array
  • bare chips are directly mounted on the printed circuit board PCB, so a memory module with a small mounting area can be configured.
  • the wiring length between chips can be shortened.
  • the number of bonding pads on the substrate and the number of bonding wires can be reduced, and the memory module can be manufactured with a small number of steps.
  • bonding between the CHIPM4 and the board is not required, and the number of bonding wirings can be reduced, so that the number of assembly steps can be reduced and a more reliable multi-chip module can be realized.
  • FIG. 28 shows a tenth embodiment of the memory system according to the present invention.
  • FIG. 28 (a) is a top view
  • FIG. 28 (b) is a cross-sectional view of a portion taken along line AA ′ shown in the top view.
  • CHIPM1, CHIPM2, and CHIPM3 are mounted on a substrate (for example, a printed circuit board made of a glass epoxy substrate) mounted on a device by a pole grid array (BGA).
  • CHIPM1 is a nonvolatile memory
  • CHIPM2 and CHIPM3 are DRAMs.
  • CHIPM1 and bonding pad on board PCB are connected by bonding wire (PATH2), and CHIPM2 and bonding pad on board PCB are bonding wire (PATH1). CHIPM3 and the bonding pad on the PCB are connected by bonding wires (PATH 3).
  • a memory module with a small mounting area can be configured.
  • the chips can be arranged close to each other, the wiring length between chips can be shortened.
  • the memory module can be manufactured in a small number of steps by connecting the wiring between each chip and the board in a bonding wire manner.
  • FIG. 29 shows an eleventh embodiment of the memory system according to the present invention.
  • FIG. 29 (a) is a top view
  • FIG. 29 (b) is a cross-sectional view of a portion along the line AA shown in the top view.
  • the memory module according to the present embodiment has a board (for example, a printed circuit board made of a glass epoxy substrate) mounted on a device by a Paul Dalida array (BGA).
  • CHIPM1 is non-volatile memory
  • CHIPM2 and CHIPM3 are DRAM
  • CHIPM4 is an information processing device that consists of a central processing unit CPU, SRAM controller SRC, and DRAM controller SDC.
  • the memory system shown in Fig. 24 can be integrated into one encapsulant.
  • CHIPM1 and the bonding pad on the base PCB are connected by a bonding wire (PATH2).
  • CHIPM2 and the bonding pad on the base PCB are connected by a bonding wire (PATH1). 3) Connected.
  • a ball grid array (BGA) is used for mounting and wiring of CHIPM4.
  • BGA ball grid array
  • the bare chip is directly mounted on the printed circuit board PCB, a memory module having a small mounting area can be configured. Further, since the chips can be arranged close to each other, the wiring length between chips can be shortened. Bonding between the CHIPM4 and the board is unnecessary, reducing the number of bonding wires. The number of assembly steps can be reduced, and a more reliable multi-chip module can be realized.
  • FIG. 30 shows a twelfth embodiment of a mobile phone using the memory module according to the present invention.
  • antenna ANT radio block RF, base band, block BB, audio codec block SP, speaker SK, microphone MK :, processor CPU, liquid crystal display LCD, keyboard KEY and memory module MEM of the present invention Be composed.
  • the sound received through the antenna ANT is amplified by the radio block RF and input to the baseband block BB.
  • the base band block BB converts the analog signal of sound to a digital signal, performs error correction and decoding processing, and outputs it to the audio codec block SP.
  • the audio codec converts the digital signal to an analog signal and outputs it to the speaker SK, the other party's voice can be heard from the speaker.
  • This section describes how to access a website on the Internet from a mobile phone, download music data, play back and listen, and save the downloaded music data at the end.
  • Memory module MEM contains basic programs and application programs
  • Web browser programs stored in FLASH are stored in the same memory module.
  • the processor CPU executes the Web browser program in the DRAM and the Web browser is displayed on the LCD.
  • the music data is received through the antenna ANT, amplified by the radio block RF, and input to the base band block BB.
  • the base band block BB converts music data, which is an analog signal, into a digital signal, and performs error correction and decoding. 'In the end, digitalized music data or memory The data is stored in the DRAM of the MEM, stored, and transferred to the FLASH.
  • the music playback program stored in the FLASH in the memory module MEM is transferred to the DRAM in the same memory module.
  • the processor CPU executes the audio playback program in the DRAM, and the music playback program is displayed on the LCD LCD.
  • the processor CPU executes a music reproduction program, processes the music data stored in the DRAM, and finally from the speaker SK. I hear music.
  • the memory module of the present invention uses a large-capacity DRAM, the Web browser and the music playback program are held in the DRAM, and both programs are simultaneously executed by the CPU. In addition, you can start an e-mail program, and send and receive e-mail programs at the same time. ,
  • the memory module When a power-off instruction is input from the keyboard, the memory module operates only the SRAM, performs minimum data retention, and can reduce power consumption extremely. As described above, by using the memory module according to the present invention, a large amount of mail, music reproduction, application programs, music data, still image data, moving image data, and the like can be stored, and a plurality of programs can be simultaneously executed. it can.
  • FIG. 31 shows a thirteenth embodiment of a mobile phone using the memory system according to the present invention.
  • antenna ANT for mobile phones, antenna ANT, wireless block RF, baseband block BB, audio codec block SP, speaker SK, microphone MK, processor CPU, LCD display LCD, keyboard KEY, and processor CPU and memory module
  • the memory system SL of the present invention in which the MEM is integrated into one sealing body.
  • the number of parts can be reduced, so that the cost can be reduced and the reliability of the mobile phone is improved.
  • the product mounting area can be reduced, and the size of mobile phones can be reduced. Industrial applicability
  • the memory module can be accessed immediately when the portable device starts up, so that the performance of the portable device can be improved.
  • an area in which part of the FLASH data or all data can be copied is secured in the DRAM, and data is transferred from the FLASH to the DRAM in advance. This makes it possible to read and write FLASH data at the same speed as DRAM.
  • this memory module when reading from FALSH, error detection and correction are performed, and at the time of writing, replacement processing is performed for a defective address that was not correctly written. Processing can be performed at high speed and reliability can be maintained.
  • this memory module since this memory module uses a large-capacity DRAM, it can secure a large-capacity work area in addition to the area where FLASH data can be copied, and can respond to the high functionality of mobile phones.
  • auto-refresh is performed inside the memory module by starting the transfer of the initial program from the FLASH to the DRAM after the power is turned on until the auto-refresh command is input from outside the memory module. Cut The replacement can be performed quickly and accurately.
  • the DRAM is placed in the self-refresh state, so that the low power consumption is maintained until an instruction to cancel the self-refresh state is input from outside the memory module. Can hold DRAM data.
  • boot data and automatic transfer area designation data can be written to the initial program area of FLASH through the SRAM interface, which is a general interface, and the boot method immediately after power-on can be changed because the data transfer area can be changed.
  • SRAM interface which is a general interface
  • boot method immediately after power-on can be changed because the data transfer area can be changed.
  • it can flexibly respond to the demands of portable equipment and can achieve high functionality.
  • a system memory module with a small mounting area can be provided by mounting a plurality of semiconductor chips in one sealing body.

Abstract

高速読み出し、書き込みが可能な大記憶容量のROMとRAMを含むメモリシステムを提供する。不揮発性メモリ(CHIP1)、DRAM(CHIP3)、制御回路(CHIP2)、情報処理装置(CHIP4)を含むメモリシステムを構成する。予めFLASHのデータをSRAMおよびDRAMへ転送させて高速化を図る。不揮発性メモリ(FLASH)とDRAM(CHIP3)間のデータ転送は、バックグランドで行えるようにする。これら複数のチップからなるメモリシステムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線されたメモリシステム・モジュールとして構成する。Flashのデータをコピーできる領域をDRAMに確保し、電源投入直後あるいはロード命令により、予めDRAMヘデータを転送しておくことで、DRAMと同程度の速度でFLASHのデータを読み出すことができるため、携帯機器の高性能化、高機能化が図れる。

Description

明 細 書 メモリモジュール、 メモリシステム-、 及び情報機器 技術分野
本発明は、 ダイナミックランダムアクセスメモリ （DRAM) を含むメモリシステ ムおよびメモリシステムの制御方法に関する。 背景技術
従来、 フラッシュメモリ （32M bit容量） とスタティックランダムアクセスメ モリ（SRAM(4M bit容量））とがスタックチップで F B GA (Fine pitch' Ball Grid Array) 型パッケージに一体封止された複合型半導体メモリがある。 フラッシュ メモリと SRAMとは、 F B GA型パッケージの入出力電極に対してアドレス入力端 子とデータ入出力端子が共通化されている。 但し各々の制御端子はそれぞれ独立 とされている (例えば、 "複合メモリ (スタックド CSP) フラッシュメモリ +RAM データシート" 、 形名 LRS138Q、 [online] 、 平成 1 3年 1 2月 1 0日、 シヤー 株式会社、 [平成 1 4 年 8 月 2 1 日 検索] 、 イ ンターネ ッ ト く URL:http://w . sharp, co. jp/products/device/flash/cmlist.
Figure imgf000003_0001
) 。 また、 フラッシュメモリチップと DRAMチップとがリードフレーム型パッケージ に一体封止された複合型半導体メモリもある。 この複合型半導体メモリはフラッ シュメモリと DRAMとはパッケージの入出力電極に対してアドレス入力端子、 デー タ入出力端子、 及び制御端子が共通化されて入出力される （例えば、 特開平 05 — 29 96 1 6号公報の図 1及ぴ図 1 7、 欧州特許出願公開第ひ 56 6 306号 明細書参照。 ） 。
また、 主記憶装置として扱われるフラッシュメモリ とキャッシュメモリとコン トローラと CPUから構成されるシステムもある （例えば、 特開平 07— 146.8 20号公報の図 1参照。 ） 。
また、 フラッシュメモリと DRAMと転送制御回路からなる半導体メモリもあ る （例えば、. 特開 2 0 0 1— 5 7 2 3号公報の図 2参照。 ） 。 発明の開示
.本願発明者等は、 本願に先立って携帯電話及びそれに使用されるフラッシュメ モ' 'リと SRAMとカ 1パッケージに実装されたメモリモジュールとその動作について 検討を行った。 - 図' 3 , 2に示すように現在、 携帯電話には情報処理装置 PRCとメモリモジュール MCMが使用されている。
情報処理装置 PRCは中央演算装置 CPUと SRAMコントローラから構成される。 メモ リモジュール MCMは NOR型 7ラッシュメモリ NOR FLASHと SRAMから構成される。 情 報処理装置 PRCは SRAMインターフェース （SRAM IF) でメモリモジュール MCMにァ クセスを行い、 データの読み出しおよび書き込みを行う。
電源投入後、 情報処理装置 PRCは、 NOR型フラッシュメモリ NOR FLASHに格納さ れているブートデータを読み出し、 自らを立ち上げる。. その後、 '情報処理装置 PRCは N0R型フラッシュメモリ NOR FLASHより必要に応じてアプリケーションプロ グラムを読みだし、 中央演算装置 CPUで実行する。 SRAMはワークメモリとして機 能し、 中央演算装置 CPUでの演算結果などが保存される。
近年、 携帯電話が取り扱うアプリケーション、 データ、 ワークエリアは携帯電 話に付加される機能 （音楽やゲーム等配信等） が増えるにつれて大きくなり、 よ り大きな記憶容量のフラッシュメモリや SRAMが必要と予想される。 さらに最近の 携帯電話は高機能化が目覚しく、 高速かつ大容量メモリのニーズが高まっている。 現在、 携帯電話に用いられている N0R型フラッシュメモリは、 N0R構成と呼ばれ るメモリアレイ方式を用いた N0R型フラッシュメモリである。 N0R型は、 メモリセ ルァレイの寄生抵抗を小さく抑えたァレイ構成であり、 並列接続したメモリセル 2個につき 1個の割合でメタルビット線コンタクトを設けることで低抵抗化を図 つている。 このため、 読み出し時間は約 8 0 n sと SRAMの読み出し時間とほぼ同 等にすることができる。 しかし、 その反面、 セル 2個につき 1個のコンタクトを 設ける必要があるため、 -コンタク ト部のチップ面積に占める割合が高く、 1ビッ トのメモ _リセル当たりの ®積が大きくなり、 大容量化には対応仕切れないとレ う 課題がある。
また、 代表的な大容量フラッシュメ リには、 メモリアレイに AND構成を用い ている AND型フラッシュメモリ と NAND構成を用いている NAND型フラッシュメモリ がある。 これらのフラッシュメモリは、 1 6〜 1 2 8個のセルに対し 1個のビ、 ト線コンタク トを設けるため、 高密度のメモリアレイを実現できる。 したがって、 1ビットのメモリセル当たりの面積を NOR型フラッシュメモリより小さくでき、 大容量化に対応できる。 しかし、 その反面、 最初のデータを出力するまでの読み 出し時間が、 約 2 5 μ sから 5 0 μ s と遅く、 SRAMとの整合性が取れないことが 判明した。
そこで本発明の目的の一つは、 記憶容量が大きくかつ高速読み出し、 書き込み が可能な ROMと RAMを含むメモリシステムを提供することである。
本発明の代表的な手段を示せば以下の通りである。 情報処理装置と、 フラッシ ュメモリと、 SRAMと、 複数のメモリバンクから構成された DRAMを一つの封止体に 実装し、 封止体に半導体チップとの配線を行うための電極と、 封止体と封止体外 部との接続を行うための電極を設ける。
この際に、 情報処理装置からのフラッシュメモリ内のデータの読み出し要求に 対する読み出し時間を高速化するため、 SRAMと DRAMおよびフラッシュメモ-リにメ モリコントローラを接続し、 メモリコントローラによりフラッシュメモリから SRAMへあるいは SRAMからフラッシュメモリへデータ転送を行い、 また、 フラッシ ュメモリから DRAMへ、 あるいは DRAMからフラッシュメモリへのデータ転送を行う。 電源投入後及び転送命令が生じた際には SRAMおよび DRAMへフラッシュメモリのデ ータの少なく とも一部をメモリコントローラにより転送する制御を行うとよい。 また、 前記メモリコント トローラでフラッシュメモリと DRAM間のデータ転送を 行っている間でも、 前記情報処置装置より DRAMへ読出し及ぴ書きこみのアクセス を受付け、 高速にデータの読出し及び書きこみが行われるように制御しても良い。 前記半導体装置内部でフラッシュメモリ と DRAM間のデータ転送はパックグランド で行えるようにすると良い。 さらに、 前記メモリコントローラは、 電源投入後のフラッシュメモリから DRAM へのデータ転送の際に DRAMのリフレッシュ制御もおこなう。 フラッシュメモリ力 ら DRAMへのデータ転送の際には、 DRAMに対してオート · リフレッシュを行い、 デ ータ転送が終了したら、 セルフリフレッシュ状態にし、 その後、 半導体装置外か らのセルフリフレッシュ解除命令でセルフリフ ッシュ状態を解除するように制 御すると良い。 また前記情報処理装置からのオート · リフレッシュによって、 前 記メモリコントローラによるォート · リフレッシュを中止するように制御しても 良い。 図面の簡単な説明
図 1は本発明を適用したメモリシステムの構成図、
図 2は本発明を適用したメモリシステムのアドレスマップの一例を示す説明図、 図 3は本発明を適用したメモリシステムの電源投入時.の動作の一例を示す図、 図 4は本発明を璋用したメモリシステムの電源投入時の DRAMの初期設定の一例 を示す図、
図 5は本発明を適用したメモリモジュールの電源投入時の DRAMの初期設定の一 例を示す図、
図 6は本発明を適用したメモリシステムの電源投入時の FLASHから SRAMへのデ ータ転送動作の流れを示す図、
図 7は本発明を適用したメモリシステムの電源投入時の FLASHから DRAMへのデ ータ転送動作の流れを示す図、
図 8は本発明のメモリシステムの FLASHから DRAMへのデータ転送動作の流れを 示すフローチヤ一ト、
図 9は本発明のメモリモシステムの DRAMから FLASHへのデータ転送動作の流れ を示すフローチヤ一ト、
図 1 0は本発明 メモリモシステムの FLASHから SRAMへのデータ転送動作の流 れを示すフローチヤ一ト、
図 1 1ほ本発明のメモリモシステムの SRAMから FLASHへのデータ転送動作の流 れを示すフローチヤ一ト、
図 1 2は図 1で示される FLASHの一構成例を示すブロック図、
図 1 3は図 1で示される FLASHからのデータ読み出しの一例を示すタイミング チヤ一ト、
図 1 4は本発明を適用したメモリシステムの構成図、
図 1 5は図 1 4で示される FLASHの一構成例を示すプロック図、
図 1 6は図 1 4で示される FLASHからのデータ読み出しの一例を示すタイミン グチヤート、
図 1 7は本発明を適用したメモリシステムの構成図、
図 1 8は本発明を適用したメモリシズテムの構成図、
図 1 9は図 1 8で示される FLASHの一構成例を示すプロック図、
図 2 0は図 1 8で示される FLASHからのデータ読み出しの一例を示すタイミン グチヤート図、
図 2 1は本発明を適用したメモリシステムの構成図、
図 2 2は本発明を適用したメモリシステムの構成図、
図 2 3は本発明を適用したメモリシステムのァドレスマップの一例を示す説明 図 2 4は本発明を適用したメモリシステムの構成図、
図 2 5は本発明によるメモリシステムの実装形態の一例を示す図、
図 2 6は本発明によるメモリシステムの実装形態の一例を示す図、
図 2 7は本発明によるメモリシステムの実装形態の一例を示す図、
図 2 8は本発明によるメモリシステムの実装形態の変形例を示す図、 図 2 9は本発明によるメモリシステムの実装 態の一例を示す図、
図 3 0は本発明によるメモリシステムを利用した携帯電話の構成例を示すプロ ック図 、
図 3 1は本発明によるメモリシステムを利用した携帯電話の構成例を示すブ口 ック図 、
図 3 2は携帯電話に利用されている従来のメモリ構成例を示すブロック図であ る。 発明を実施するための最良の形態
以下、 本発明の実施の形態例につき添付図面を参照しながら詳細'に説明する。 実施の形態例において各プロックを構成する回路素子は、 特に制限されないが、' 公知の CMOS (相楠型 MO Sトランジスタ） 等の集積回路技術によって、 単結晶シ リコンのような 1個の半導体基板上に形成される。
<実施の形態例 1 >
図 1は本発明を適用した第 1の実施の形態例である情報処理装置 CHIP4 (MS) とメモリモジュール匪とから構成されるメモリシステムを示したものである。 以 下におのおのについて説明する。
メモリモジュール MMは CHIP1 (FLASH) と CHIP2 (CTL_L0GIC) と CHIP3 (DRAM) とから構成される。
CHIP1 (FLASH) は不揮発性メモリである。 不揮発性メモリには. ROM (リードオン リーメモリ）、 EEPR0M (エレク トリ力リイレーサブルアンドプログラマブル ROM)、 フラッシュメモリ等を用いることができる。 本実施の形態例—ではフラッシュメモ リを例に説明する。
特に限定しないが、 CHIP1 (FLASH) と.して用いられる典型的な不揮発性メモリ は、 NANDインターフェースを（NAND IF)装備している大容量フラッシュメモリで あり、 約 128Mbitの大きな記憶容量をもち、 読み出し時間 （読み出し要求からデ ータが出力されるまでの時間） は約 2 5 μ sから 1 0 0 sと比較的遅い。
CHIP3 (DRAM) はダイナミックランダムアクセスメモリで内部構成やインター フェースの違レヽ力 ら、 EDO (Extended Data Out) 、 SDRAM (Synchronous DRAM) 、 DDR (Double Data Rate) 等様々な種類がある。 メモリモジュール醒にはいずれ の DRAMでも用いることができる。 本実施の形態例では SDRAMを例に説明する。
特に限定しないが、 CHIP3 (DRAM) として用いられる典型的な SDRAMは約 2 5 6
Mbitの大きな記憶容量をもち、 読み出し時間は約 3 5 nsから 5 5 ns程度である。 CHIP2 (CTL一 LOGIC) は、 CHIP1 (FLASH) と SRAMおよび CHIP3 (DRAM) とのデータ 転送を制御する制御回路である。
SRAMはスタティックランダムアクセスメモリで内部構成ゃィンターフェースの 違いから非同期型スタティックランダムアクセスメモリ、 クロ—ック同期型スタテ ィックランダムアクセスメモリなど様々な種類が'ある。 メモリモジュール丽には いずれのスタティックランダムアクセスメモリでも用い ことができるが、 本実 施の形態例では非同期型スタティックランダムアクセスメモリを例に説明する。 ' 特に艮定しないが、 本実施の形態例で用いられる SRAMの記憶容量は約 64kbi tで、 読み出し時間は約 8 0 n sである。
CHIP 1 (FLASH) と CHIP2 (CTL— LOGIC) 間のデータ転送は NANDインターフエ一 ス （NAND IF) で行われ、 CHIP2 (CTL— LOGIC) と CHIP3 (DRAM) とのデータ転送 は SDRAMインターフェース （SDRAM IF) で行われる。
情報処理装置 CHIP4 (MS) は中央演算装置 CPUと SRAMコントローラ SRCと DRAMコン トローラ SDCとから構成される。 SRAMコントローラは SRAMインタ—フェース （SRA M IF) で SRAMへアクセスを行い、 データの読み書きを行う。 DRAMコントローラ は SDRAMインターフェース （SDRAM IF) で CHIP2 (CTL_L0GIC) を介して CHIP3 (D RAM)へアクセスを行いデータの読み書きを行う。
CHIPl (FLASH)は、 特に限定しないが、 初期プログラム領域、 メインデータ領域 に分かれている。 初期プログラム領域内には、 電源投入直後に、 情報処理装置 CHIP4 (M S ) を立ち上げるためのブートデータと SD R AMへ転送するメインデ ータ領域内のデータ範囲を示す自動転送領域指定データとリフレッシュ制御選択 データが格納されている。
CHIP3 (DRAM) は、' 特に制限はないが、 ワーク領域とコピー領域とに分かれて おり、 ワーク領域はプログラム実行時のワークメモリ として、 コピー領域は FLAS Hからのデータをコピーするためのメモリとして利用される。
SRAMは、 特に制限はないが、 ブート領域とバッファ領域とに分かれており、 ブ ート領域は、 情報処理装置 CHIP4 (MS) を立ち上げるためのブートデータの格納 用として、 バッファ領域は CHIPl (FLASH)と SRAM間のデータ転送を行うためのパッ ファメモリ として利用される。 CHIP2 (CTL— LOGIC) は、 メモリマネージメント回路 MU、 コマンド 'アドレス発 生回路 CMAD、 ァクセス調停回路 ARB、 .初期化回路 INT、 リフレツシュ制御回路 REF、 データバッファ BUF、 SRAMインターフェース （SRAM IF) からアクセスできるコン トロールレジスタ SREGおよび SDRAMィンターフェースからアクセスできるコント ロールレジスタ DREG、 フラッシュ制御回路 FC0N、 エラー検出訂正回路 ECC、 代替 処理回路 REPから構成される。
CHIPl (FLASH)のアドレスと CHIP3 (DRAM)のコピー領域、 SRAMのブート領域およ ぴバッファ領域のアドレスとの対応付けは、 CHIP2 (CTL— LOGIC) のメモリマネ ージメント回路 MUによって決めることができる。 例えば、 一般的に CHIP3 (DRAM) は 4つのメモリパンク （パンク 0〜3 ) から構成されており、 特に限定はしない 力 メモリマネージメント回路で CHIP3 (DRAM)のコピー領域をバンク 0及びバン ク 1に割り当て、 ワーク領域はバンク 2及びパンク 3に割り当てることも可能で める。
以下に本メモリシステムの動作を説明する。
情報処理装置 CHIP4 (MS) 、 CHIP3 (DRAM)、 CHIP2 (CTL_L0GIC)および CHIPl (FLASH) へ電源投入を行うと、 フラッシュ制御回路 FC0Nは、 CHIPl (FLASH)の初期プロダラ ム領域のデータを読み出し、 エラー検出訂正回路 ECCにて、 エラーがあるかどう かをチェックする。 エラーがなければ、 直接 SRAMへ転送し、 エラーがあれば訂正 を行い、 SRAMへ転送する。 このように、 電源投入直後にブートデータを CHIP1 (FLASH)から SRAMに自動転送することにより、 情報処理装置 CHIP4 (MS) はこのブ 一トデータを読み出し、 すばやく自らを立ち上げることができる。
情報処理装置 CHIP4 (MS) が立ち上げを行っている間に、 初期化回路 INTは CHIP3 (DRAM)の初期化シーケンスを行う。 フラッシュ制御回路 FC0Nは自動転送領 域指定データを S R AMより読み出し、 このデータに示されている範囲の CHIP 1 (FLASH)のメインデータ領域のデータを順に読み出し、 エラー検出訂正回路 ECCに てエラーがあるかどうかをチェックする。 エラーがなければ、 直接データパッフ ァ BUFへ転送し、 エラーがあれば訂正を行い、 データバッファ BUFへ転送する。 コ マンド ·ァドレス発生回路 CMADはデータバッファ BUFに保持されているデータを 順に CHIP3 (DRAM)へ転送する。 データ転送が'開始されると、 リ フレッシュ制御回 路 は CHIP3 (DRAM)のデータを保持するためにコマンド ·ァドレス発生回路 CMAD を介して CHIP3 (DRAM)へォートリフレッシュコマンドを発行する。 データ転送が 終了した時点でアクセス調停回路は、 コントロールレジスタ DREGに対してデータ 転送の完了を示す転送完了フラグを書き込む。
情報処理装置 CHIP4 (MS)は SDRAMインターフェース（SDRAM IF)でコントロール レジスタ DREGへアクセスを行い、 コントロールレジスタ DREG内の転送完了フラグ を読み出すことによって、 電源投入直後のデータ転送が完了したことを知ること ができる。
CHIP3 (DRAM) は、 定期的にリフレッシュ動作を行わないとメモリセルに保持 されているデータが失われるという特性を持っため、 リフレッシュ制御回路 REF は、 電源投入時の CHIP1 (FLASH)から CHIP3 (DRAM)へのデータ転送が開始されると、 CHIP3 (DRAM)に対してオートリフレッシュ動作を行う。 さらに、 データ転送が完 了した後、 リフレッシュ制御選択データを SRAMより読み出す。 リフレッシュ制御 選択データが Highの場合は、 情報処理装置 CHIP4 (MS) から CHIP2 (CTL_L0GIC) へォート リフレッシュ命令あるいはセルフリフレッシュ命令が入力すると、 リフ レッシュ制御回路 REFはォートリフレッシュ動作を中止し、 リフレッシュ動作に よるデー'タ保持は情報処理装置 CHIP4 (MS) からの制御に移る。
また、 リフレッシュ制御選択データが Lowの場合は、 データ転送が完了した後、 リ フレッシュ制御回路は CHIP3 (DRAM)に対してセルフリ フレッシュ動作を行い CHIP3 (RAM)のデータを保持する。 セルフリフレッシュ状態では、 通常のオートリ フレッシュ動作より低電力でデータを保持することができる。 リフレッシュ制御 回路 REFによるセルフリフレッシュ状態は、 情報処理装置 CHIP4 (MS) から、 セル フリフレッシュ解除命令が入力されると、 セルフリフレッシュ状態は解除され、 それと同時に、 リフレッシュ動作によるデータ保持は情報処理装置 CHIP4 (MS) からの制御に移る。
このように、 電源投入直後にブートデータを CHIP1 (FLASH)から SRAMに自動転送 することにより、 情報処理装置 CHIP4 (MS) は、 このブートデータを読み出し、 すばやく自らを立ち上げることができる。 さらに、 情報処理装置 CHIP4 (MS) 力 立ち上げを行っている間に'、 CHIP 1 (FLASH) のデータを CHIP3 (DRAM)へ自動転送 することにより、 情報処理装置 CHIP4 (MS)が立ちあがった時点で、 すぐにメモリ モジユール画ヘアクセスすることができるため高性能化が図れる。
電源投入時の動作シーケンスが終了した後の CHIP1 (FLASH)と CHIP3 (DRAM)間の データ転送は、 情報処理装置 CHIP4 (MS)がコントロールレジスタ DREGへアクセス し、 ロード命令やス ト'ァ命令コ ドを書きこむことで行われる。 ロード命令によ り CHIP 1 (FLASH)のメインデータ領域のデータを CHIP3 (DRAM)のコピー g域に転送 でき、 ストァ命令により CHIP3 (DRAM)のコピー領域のデータを CHIPl (FLASH)のメ ィンデータ領域へ転送できる。
情報処理装置 CHIP4 (MS) が SDRAMインターフェース （SDRAM IF) からコント ロールレジスタ DREGへロード命令コードとロード開始ァドレスと転送データサイ ズを書きこむと、 CHIPl (FLASH)のデータの内、 ロード開始アドレスから転送サイ ズ分までのデータ力 SCHIP3 (DRAM)のコピー領域へ転送される。 最初に、 フラッシ ュ制御回路 FC0Nは、 CHIP1 (FLASH)に対して順に読み出し動作を行う。 CHIP1 (FLAS H)から読み出されたデータに誤りが無ければ、 直接、 データを転送データバッフ ァ BUFへ転送し、 誤りがあれば、 エラー検出訂正回路 ECCで訂正し、 転送データパ ッファ BUFへ転送する。 コマンド ' アドレス発生回路 CMADはデータバッファ BUFに 保持されているデータを順に CHIP3 (DRAM)へ転送する。
情報処理装置 CHIP4 (MS) が SDRAMインターフェース （SDRAM IF) からコント ロールレジスタ DREGへロード命令コードとロード開始ァドレスと転送データサイ ズを書きこむと、 CHIP3 (DRAM) のコピー領域のうちス トア開始アドレスから転 送サイズ分までのデータが CHIP 1 (FLASH)へ転送される。
最初に、 コマンド ' アドレス発生回路 CMADは、 SDRAMインターフェース （SDRAM IF) から、 読み出し命令とアドレスを CHIP3 (DRAM)へ発行し、 データを読み出す。
CHIP3 (DRAM)から読み出されたデ'ータは、 データバッファ BUFへ転送される。 フ ラッシュ制御回路 FC0Nは、 データバックァ BUFへ転送されたデータを読出し、 CHIP1 (FLASH)に対して書き込みを行う。 代替処理回路 REPは、 書き込みが成功したかどうかをチェックし、 成'功すれば 処理を終了する。 書き込みが失敗した時には、 CHIPl (FLASH)にあらかじめ用意さ れている代替用の新たなァドレスに対して書き込みを行う。 代替え処理を行った 際は、 不良アドレスと.、 不良アドレスに対して、 どの Tドレスに代替え処理,を行 つたかというアドレス情報を保持し管理する。
なお、 図 1ではエラー検出訂正回路 ECCと代替処理回路 REPは、 制御回路 CHIP2 (CTL— LOGIC) に設けたが、 もちろん CHIP1 (FLASH) に設けて、 FLASH側でエラ 一訂正を行って、 そのデータを制御回路 CHIP2 (CTL_L0GIC) を介して CHIP3 (DRA M)側に転送し、 また、. CHIP3 (DRAM)側から CHIPl (FLASH)側へ転送するデータを CHI PI (FLASH)側で代替処理を行い、 書き込む構成としても良い。
電源投入時の動作シーケンスが終了した後の CHIPl (FLASH)と SRAM間のデータ転 送は、 情報処理装置 CHIP4 (MS)がコントロールレジスタ SREGへアクセスし、 .ロー ド命令ゃス トァ命令コードを書きこむことで行われる。 ロード命令により CHIPl (FLASH)のデータを SRAMのバッファの領域に転送でき、 ス トァ命令により SMMのバッファ領域のデータを CHIPl (FLASH)のへ転送できる。
情報処理装置 CHIP4 (MS)力 SSRAMインターフェース （SRAM IF) からコントロール レジスタ SREGへロード命令コードとロード開始ァドレスと転送データサイズを書 きこむと、 CHIP 1 (FLASH)のロード開始ァドレスから転送データサイズ分のデータ が読み出され、 SRAMのバッファ領域へ転送される。
最初に、 フラッシュ制御回路 FC0Nは、 CHIP1 (FLASH)に対して順に読み出し動作 を行う。 CHIP1 (FLASH)から読み出されたデータに誤りが無ければ、 直接、 データ を SRAMのバッファ領域へ転送し、 誤りがあれば、 エラー検出訂正回路 ECCで訂正 し、 SRAMのバッファ領域へ転送する。
ロード命令による CHIP 1 (FLASH)と SRAM間のデータ転送と同様に、 情報処理装置 CHIP4 (MS)が SRAMインターフェース （SRAM IF) 力 らコントロールレジスタ SREGへ ストァ^令コードとストァ開始ァドレスと転送データサイズを書き込むと、 SRAM のバッファ領域のス トァ開始ァドレスから転送データサイズ分のデータが、 CHIP1 (FLASH)へ書きこまれる。 最初にフラッシュ制御回路 FC0Nは、 SDRAMのバッファ領域のデータを読出し、 CHIP1 (FLASH)に対して書き込みを行う。
代替処理回路 REPは、 書き込みが成功したかどうかをチェックし、 成功すれば 処理を終了する。 書き込みが失敗した時には、 CHIPl (FLASH)にあらかじめ用意さ. れている代替用の新たなアドレスに対して書き込みを行う。 代替え処理を行った 際は、 不良アドレスと、 不良アドレスに対して、 どのアドレスに代替え処理を行 つたかというアドレス情報を保持し管理する。
このように、 SRAM IFで SRAMのバッファ領域を介してブートデータや自動転送 領域指定データを FLASHの初期プログラム領域へ書き込み、 電源投入直後のブー ' ト方法やデータ転送領域を変えることができるため、 携帯機器の要求に応じて柔 軟に対応でき、 高機能化が図れる。
情報処理装置 CHIP4 (MS) 力 SCHIP3 (DRAM).のコピー領域へアクセスする場合は、 SDRAMインターフェースにより CHIP2 (CTL— LOGIC) に対して、 CHIP3 (DRAM)のコ ピー領域を選択するァドレスと読み出し命令や書き込み命令を入力する。 その後 CHIP2 (CTL— LOGIC)は入力されたの命令やアドレスに従って、 CHIP3 (DRAM) のコ ピー領域からデータの読み出しや書きこみを行う。
このように、 CHIP3 (DRAM)のコピー領域に CHIP 1 (FLASH)のデータは保持されて いるため、 CHIP3 (DRAM)へアクセスし、 データの読みだしおよび書き込みを行う ことによって CHIP1 (FLASH) のデータの読み出し及び書きこみ時間は DRAMと同等 となる。 CHIP3 (DRAM)のワーク領域からの読み出しや書き込みも、 コピー領域へ のアクセスと同じ手続きで行われる。
情報処理装置 CHIP4 (MS) 力 S SRAMへアクセスする場合は、 SDRAMインタープヱー スにより SRAMに対して、 アドレスと読み出し命令や書き込み命令を入力する。 そ の後、 SRAMは、 これらの命令やアドレスに従って、 データの読み出しや書きこみ を行う。
これによつて、 情報処理装置 CHIP4 (MS)は電源投入直後に、 CHIP 1 (FLASH)から S RAMへ転送し、 保持されているブートデータを読み出し、 すばやく自らの立ち上 げを行うことができる。 さらに、 情報処理装置 CHIP4 (MS) は SRAMのバッファ領 域を介して CHIP1 (FLASH)へプログラムの変更をしたり、 また、 プログラムの内容' を読み出し、.確認することができるため 携帯機器の要求に合わせて柔軟に対応 することができる。
メモリマネージメント回路 MUで、 CHIP3 (DRAM)のコピー領域をパンク 0及ぴバ ンク 1に割り当て、 ワーク領域は ンク 2及ぴバンク 3に割り当てたとする。 口 ード命令やス トア命令による CHIP 3' (DRAM) のパンク 0アクセスが生じている時、 情報処理装置 CHIP4 (MS)の SDRAMインターフェースから CHIP3 (DRAM) のパンク 3 へのアクセスが生じた場合、 制御回路 CHIP2 (CTL_L0GIC) は、 ロード命令やス ト ァ命令による CHIP3 (DRAM)へのアクセスを一時、 停止し、 情報処理装置 CHIP4 (MS )からのアクセスを優先させる。 この.アクセスが終了したら、 ロード命令やスト ァ命令によるアクセスを再開する。 '
このように、 ロード命令ゃストァ命令による CHIP1 (FLASH)と CHIP3 (DRAM)との 間のデータ転送中であっても、 これらのデータ転送を意識することなく、 情報処 理装置 CHIP4 (MS)から CHIP3 (DRAM)へアクセスでき、 携帯機器の高性能化、 高機能 化に対応できる。
云いかえれば、 ロード命令ゃストァ命令による CHIPl (FLASH)と CHIP3 (DRAM)と の間のデータ転送をパックグランドで実行でき、 必要なデータを^要な時間まで に前もって CHIP3 (DRAM)へ転送したり、 CHIP1 (FLASH)へ転送することができ、 携 帯機器の高性能化、 高機能化に対応することができる。
以上説明した様に、 本発明によるメモリモジュールでは SRAMインターフェース および SDRAMィンターフェース方式を踏襲し、 電源投入直後に CHIPl (FLASH)内の ブートデータを SRAMに自動転送することにより、 情報処理装置 CHIP4' (MS) はこ のブートデータですばやく自らを立 上げることができる。 さらに、 情報処理装 置 CHIP4 (MS) が立ち上げを行っている間に、 CHIP 1 (FLASH) のデータを CHIP3 ( DRAM)へ自動転送することにより、 情報処理装置 CHIP4 (MS)が立ち.あがった時点で、 すぐにメモリモジュール MMへアクセスすることができるため高性能化が図れる。
CHIP1 (FLASH)内のデータをコピーできる領域を CHIP3 (DRAM)内に確保し、 電源 投入直後あるいはロード命令によりあらかじめ CHIP 1 (FLASH)から CHIP3 (DRAM)へ データを転送しておくことで、' DRAMと同程度の速度で FLASHのデータを読み出す ことができる。 FLASHへデータを書く際は、 いったんデータを DRAMに書き込み、 必要に応じてストァ命令により FLASHへ書き戻すことができるため、 データの書 き込み速度も DRAMと同等となる。
メモリモジュール MMの内部^、 FALSHからの読み出し時は、 エラー検出と訂正 を行い、 書きこみ時は、 書きこみが正しく行われなかった不良アドレスに対して 代替処理を行うため、 処理が高速にでき、 かつ信頼性を保つことができる。
SRAMのバッファ領域を介して CHIP1 (FLASH)のプログラムの変更をしたり、 また、 プログラムの内容を読み出し、 確認することができるため、 携帯機器の要求に合 わせて柔軟に対応することができる。
さらに、 大容量の DRAMを用いるため、 FLASHのデータをコピーできる領域のほ かに、 大容量のワーク領域も確保でき、 携帯電話の高機能化に対応できる。
図 2は、 メモリマネージメント回路 MUによるメモリマップの一例を示したもの である。 本実施の形態例では、 特に限定されないが、 不揮発性メモリの記憶領域 力 S 128Mbit + 4Mbit ( 4 Mbitは代替領域） 、 DRAMの記憶領域が 256Mbit、 SRAMが 8 k bit, =ιントロールレジスタ SREGおよび DREGのそれぞれが lkbitであるメモリモ ジュールを例に代表的なメモリマップを説明する。
図 2では、 SDRAMインターフェース （SRAM ' IF) および SRAMインターフェース (SRAM IF) を通じて入力したアドレスを元に、 メモリマネージメント回路 MUが コントロールレジスタ DREG (lkb)、 DRAMのワーク領域 WK ( 128Mbit) 、 DRAMのコピ 一領域 CP ( 128Mbit) 、 FLASHの（128Mbit)にアドレスを変換したメモリマップを 示す。
特に制限はないが、 メモリマップのアドレス空間の下部から、 SRAM、 コント口 ールレジスタ SREG、 DRAMのバンク 0 (BANK0) 、 パンク 1 (BANK1 ) 、 バンク 2 (BA K2) 、 バンク 3 (BANK3) 、 コントロールレジスタ DREGがマッピングされて いる。
SRAMは、 ブート領域 SBootとバッファ領域 SBUFに分かれている。
DRAMのバンク 0 (BANK 0 ) 及びパンク 1 (BANK1) はコピー領域 CPに、 パンク 2 (BANK2) 及ぴバンク 3 (BANK3) 'はワーク領域 WKにマッピングされている。 コ ピー領域 CPは、 FLASHのデータが転送され保持される領域である。 ワーク領域 WK は、 ワークメモリとして利用される領域である。 また、 パンク 1 (BANK1) のコ ピー領域 CPには初期自動転送領域 CIPが含まれている。
FLASHは、 メインデータ領域 FM、 初期プログラム領域 Fbootおよび代替領域 FREP とに分がれている。 また、 FLASHのメインデータ領域 FMには、 電源投入時に DRAM へ自動転送される初期自動転送領域 IPが含まれて！/、る。
FLASHのメインデータ領域 FMには、 プログラムやデータが格納されている。 ま 、 FLASHは書き換えを繰り返すことによって、 信頼性が低下し、 書き込み時に 書いたデータが、 読み出し時には異なるデータとなったり、 書き換え時にデータ が書き込まれなかったりすることが稀にある。 代替領域 FREPはこのように不良と なった初期'プログラム領域 Fbootやメインデータ領域 FMのデータ.を、 新たな領 へ置き換えるために設けられている。 代替領域の大きさは、 特に限定しないが、
FLASHが保証する信頼性が確保できるように決めると良い。
FLASHのメインデータ領域 FMおよび代替領域 FREP内のデータは、 SDRAMインター フェース （SDRAM IF) からのロード命令により、 DRAMのコピー領域 CPへ転送さ れる。
電源投入時の FLASHから DRAMへのデータ転送について説明する。
FLASHの初期プログラム領域 FBootには、 電源投 V時に FLASHから DRAMへ自動転 送する初期自動転送領域 IPの範囲を示す自動転送領域指定データが格納されてい る。
• 電源投入後、 先ず、 FLASHの初期プログラム領域 FBoot内のデータを読み出し、 エラー訂正回路 ECCによってエラーがあるかどうかをチェックし、 エラーがなけ れば 直接、 SRAMのブート領域 SBootへ転送される。 エラーがあれば、 エラーを 訂正されたデータが、 SRAMのブート領域 SBootへ転送ざれる。
次に、 自動転送領域指定データに示されている FLASHの初期自動転送領域 IP内 のデータが DRAMの初期自動転送領域 CIPへ転送される。
ロード命令による FLASHから DRAMへのデータ転送を説明する。 SDRAMインターフヱース （SDRAM IF) 力、らコントロールレジスタ DREGにロード 命令と、 転送開始のアドレスと転送データサイズ （1ページ） が書きこまれる。 そうすると、 制御回路 CHIP2 (CTL一 LOGIC) は FLASHのメインデータ領域 FMのデー タを読出し、 メモリマネージメント回路皿が設定したメモリマップに従い、 DRAM のコピー領域へ 1ページ分のデータを転送する。 iPLASHからデータを読み出す際 は、 FLASHのデータはェラ一訂正回路 ECCによってエラーがあるかどうかをチエツ クされ、 エラーがなければ、 直接、 DRAMのコピー領域 CPへ転送される.。 エラーが あれば、 エラー訂正されたデータが、 DRAMのコピー領域 CPへ転送される。
ス トァ命令による. DRAMから FLASHへのデータ転送を説明する。
SDRAMインターフェース （SDRAM IF) 力、らコントロールレジ タ DREGにストア 命令と転送開始アドレスと転送データサイズ （1ページ） を書きこむ。 そうする と、 制御回路 CHIP2 (CTL_L0GIC) は DRAMのコピー領域のデータを読出し、 メモリ マネージメント回路 MUが設定したメモリマップに従い、 FLASHのメインデータ領 域へ 1ページ分のデータを転送する。 FLASHへデータを書きこむ際、 代替処理回路 REPは、 書き込みが成功したかどう かをチェックし、 成功すれば処理を終了する。 書き込みが失敗し「た時には、 FLAS Hの代替領域 FREP内のァドレスを選択し、 データを書き込む。
次に、 DRAMからのデータの読み出しについて説明する。
SDRAMインターフェース （SDRAM IF) 力、ら、 FLASHのメインデータ領域のデー タが保持されている DRAMのパンク 0 (BANK0) 内のアドレスとリード命令が入力 されると、 DRAMのパンク 0 (BANK0) 内のアドレスを選択し、 データを読み出す ことができる。
つまり、 FLASHのデータを DRAMと同じ速度で読み出すことができる。 他のバン ク （バンク 1、 バンク 2、 バンク 3 ) についても同様にデータを読み出すことが できる。
次に、 DRAMへのデータの書きこみについて説明する。
SDRAMインターフェース （SDRAM IF) 力 ら、 DRAMのバンク 1 (BANK1) 内のァ ドレスと書き込み命令が入力されると、 DRAMのパンク 1 (BANK1) 内のアドレス を選択し、 データを書きこむことができる。 DRAMのバンク 1 ANK1) のデータ は必要に応じてストァ命令によって FLASHへ書き戻すことができるため、 FLASHの データを FLASHのデータを DRAMと同じ速度で書きこむことができる。 他のバンク (パンク 3、 パンク 2、 パンク 0 ) についても同様にデータを書きこむことがで きる。
図 3 - (a)および図 3— ( b )は、 CHIP2 (CTL— LOGIC) の電源投入時の初期シーケ ンスを示す。 まず、 図 3— (a) を説明する。
T1の期間 （P0N) で電源投入を行い'、 T2の期間 （RST) でリセッ トを行う。 リセ ットが解除された次の T3の期間 （BLD) で FLASHの初期プログラム領域 FBootのデ ータを SRAMのブート領域 SBoo^へ転送する。 T4 (DINIT) で DRAMに対して初期化を 行い、 の期間 （ALD) で FLASHの初期自動転送領域 IPのデータを DRAMの初期自動 転送領域 CIPへ転送する。 初期自動転送領域 CIPへの転送が開始されてからリフレ ッシュ制御回路 REFがオート · リフレッシュを行う。 初期自動転送領域 CIPへの転 送が終了した後は、 この転送が'完了したことを示す転送完了フラグをコントロー ルレジスタ DREGに書き込む。 、 T6の期間 （IDLE) 以降は DRAMはアイドル状態とな り、 情報処理装置 CHIP4 (MS)の SDRAMインターフェース （SDRAMIF) からアクセス を受け付けることができる。 T7 (AREF) の期間に情報処理装置 CHIP4 (MS)からォ 一トリフレッシュ命令が入力すると CHIP2はリフレッシュ制御回路 REFによるォー トリフレッシュを、 これ以降中止し、 リフレッシュ動作によるデータ保持は情報 処理装置 CHIP4 (MS)からのリフレッシュ制御に自動的に移る。
このように、 CHIP2 (CTL— LOGIC) 内部からのリフレッシュ制御を気にすること なく、 情報処理装置 CHIP4 (MS)からアクセスすることができる。
図 3— ( b ) では、 T6の期間でリフレッシュ制御回路 REFがセルフリフレツシ ュ命令により DRAMをセルフリフレッシュ状態にする。 セルフリフレッシュ状態に することによって、 T5の期間 （ALD) .で DRAMへ転送したデータを低電力で保持す ることができる。
セルフリフレッシュ状態では、 通常のオート · リフレッシュ動'作より低電力で データを保持することができる。 T8の期間 （SREX) でセルフリ_フレッシュ状態を 解除するため情報処理装置 CHIP4 (MS)からセルフリフレッシュ解除命令が入力さ れると、 セルフリフレッシュ状態が解除され、 T8の期間 （IDLE) 以降では、 DRAM はアイ ドル状態となり、 データ読み出しや書き込みのアクセスを受け付けること ができる。 またリフレッシュ動作によるデータ保持は情報処理装置 CHIP4 (MS)か らの制御に自動的に移る。
Flashの初期プログラム領域 FBoot内のリフレッシュ制御選択データが Highの場 合は図 3— (a) のシーケンスとなり、 Lowの場合は図 3— ( b ) のシーケンスと なる。 また、 リフレッシュ制御選択専用の入力端チ PSQを設けて、 たとえば入力 端子 PSQが電源端子に接続される場合、 図 3 _ (a) の初期シーケンスを選択でき、 また.、 入力端子 PSQが接地端子に接続される場合は図 3— ( b ) の初期シーケン スを選択できるようにしても良い。
図 4は、 図 3に示す T3の期間 （DINT) で、 汎用 SDRAMに対して行う初期化の一 例を示すフローチヤ一トである。'-この DRAMの初期化では、 DRAMに対し全バンクプ リチャージ （STEP1： ABP) を行い、 次に、 オートリフレッシュ （STEP2： AREF) 、 最後にモードレジスタセット （STEP3 :MRSET) を行う。 特に限定はしないが、 モ ードレジスタセッ ト （STEP3 :MRSET) では、 パース ト長 （BL) を 4に、 キャスレ ィテンシ （CL) を 2に設定する例を示している。 ·
図 5は、 従来の汎用 SDRAMに、 拡張モードレジスタ EMREGを追加し、 セルフリフ レッシュ時のデータ保持領域の変更や最大保証温度の変更、 出力バッファのドラ' イブ能力の変更等を可能とした SDRAMに对して、 T3の期間 （DINT) で行う初期化 の一例を示すフローチャートである。
. この DRAMの初期化では、 DRAMに対し全バンクプリチャージ （STEP1 : ABP) を行 い、 次に、 オートリフレッシュ （SfEP2 : AREF) を行う。 そしてモードレジスタセ ット （STEP3 : MRSET) を行い、 最後に拡張モードレジスタセット （STEP4 : EMRSET ) を行う。 特に限定しないが、 モードレジスタセット （STEP3： MRSET) では、 パ 一ス ト長 （BL) を 4に、 キャスレイテンシ (CL) を 2に設定し、 拡張モードレジ スタセット （STEP4： EMRSET) では、 セルフリフレッシュ時の DRAMのデータ保持領 域を全パンクに （Ret=All banks) 、 最大保証温度を 85°Cに（Temp=85°C)、 出力パ ッファのドライブ能力をノーマルに（Drv=Normal)設定する例を示している。
図 6は、 電源投入後の図 3'の T3の期間 （BLD) で行う FLSAHから SMMへのデータ 転送についての一例を示すフローチャートである。 電源投入後、 制御回路 CHIP2 は、 FLASHから初期プログラム領域 FBootのデータを読み出す （STEP1) 。 読み出 したデータにエラーがあるかをチェック （STEP2) し、 エラーがあればエラーを 訂正し （STEP3) 、 エラーがなければ直接、 SRAMのブート領域 SBootへ転送する (STEP4) 。
図 7は、 電源投入後の図 3の T5の期間 （ALD) で行う FLSAHの初期自動転送領域 IPから DRAMの初期自動転送領域 CIPへのデータ転送についての一例を示すフロー チャートである。 電源投入後、 制御回路 CHIP2は、 FLASHからデータを読み出す (STEP1) 。 読み出したデータにエラーがあるかをチェック （STEP2) し、 エラー があればエラーを訂正し （STEP3) 、 エラーがなければ直接、 データバッファ BUF へ転送する （STEP4) 。
データバッファ BUFへ書きこまれたデータを DRAMへ書きこむ際、 DRAMに対して リフレッシュ要求が発生しているかをチェックし （STEP5) 、 リフレッシュ要求 があれば、 リフレッシュ動作を行い （STEP6) 、 その後、 データを DRAMに書きこ む （STEP7) 。 リ フレッシュ要求がなければ、 すぐにデータを DRAMに書きこむ (STEP7) 。 データバッファ BUFの内のデータがすべて DRAMへ書きこまれたかをチ エックし （STEP8) 、 すべて書きこまれていなければ、 STEP5から STEP8を繰り返 す。 次に、 FLASHの初期自動転送領域 IPのデータがすべて DRAMへ書ぎこまれたか をチヱックする （STEP9) 。 すべて書きこまれていなければ STEP1から STEP9を繰 り返す。 FLASHの初期自動転送領域 IPのデータがすべて DRAMへ書きこまれていれ ば、 コントロールレジスタ DREQへ、 このデータ転送が完了したことを示す値を書 きこむ (STEP10) 。
リフレッシュ制御回路 REFは、 図 3の T4の期間 （ALD) での DRAMの初期化後、 DR AMに対してォートリフレッシュ命令を発行し、 情報処理装置 CHIP4 (MS)からォー トリフレッシュ命令やセルフリフレッシュ命令が入力するまで、 DMMのデータ保 持を行う。 図 8は、 ロード命令によって実行される F_LASHから DRAMへのデータ転送を示す フローチャートである。
情報処理装置 CHIP4 (MS)からロード命令とアドレスが CHIP2 (CTL— LOGIC) へ入 力すると （STEP1 ) 、 FLASHから入力ア ドレスに対応したデータを読み出す (STEP2) 。 読み出したデータにエラーがあるかをチェック. (STEP3) し、 エラー があればエラーを訂正し （STEP4) 、 データバッファ BUFへ書きこむ （STEP5) 。 エラーがなければ直接、 データバッファ BUFへ書きこむ （STEP 5 ) 。
データバッフ.ァ BUFへ書きこまれたデータを DRAMへ書きこむ前に 情報処理装置 CHIP4 (MS)から DRAMに対して読出し、 書き込み、 リフレッシュ等の命令が発生し ているかをチェックし （STEP6) 、 命令があれば、 その命令を実行し （STEP7) 、 その後、 DRAMへデータの書きこみを開始する （STEP8) 。 命令がなければ、 すぐ に DRAMへデータの書き込みを開始する （STEP8) 。
次に、 データバッファ BUFから DRAMへデータがすべて書きこまれたかをチヱッ クする （STEP9) 。 データがすべて書きこまれていない場合、 つまり、 まだ書き 込み中の際に、 情報処理装置 CHIP4 (MS)から DRAMに対して読出し、 書き込み、 リ フレッシュ等の命令が発生したかどうかをチェックし （STEP10) '、 これら命令が 発生した場合は、 データバッファ BUFから DRAMへの書き込み動作を一時的に停止 し （STEPll) 、 これら命令を実行する （STEP12) 。 これら命令が終了したかをチ エックし （STEP13) .、 終了していなければ STEPl lと STEP13を繰り返す。 終了して いれば、 データバッファ BUFから DRAMへの書き込み動作を再開する （STEP8) 。 デ ータバッファ BUFから DRAMへデータがすべて書きこまれたら、 コントロールレジ スタ DREGに、 データ転送が終了したことを示す値を書きこむ （STEP14) 。
図 9は、 ストァ命令によって実行される DRAMから FLASHへのデータ転送を示す フローチヤ一トである。
情報^理装置 CHIP4 (MS)からス トア命令とアドレスが入力すると、 CHIP2は、 内 部で、 ス トア命令に従い、 DMMからデータを読み出す手続きを行う （STEP1) 。 ス トア命令による、 DRAMからのデータ読出しを開始する前に、 情報処理装置 CHIP4 (MS)からの読出し、 書き込み、 リフレッシュ等の命令が実行されているか をチヱック （STEP2) する。 これらの命令が実行されていなければ、 ス トア命令 による、 DRAMからのデータ読出しを開始する （STEP5) 。
実行されていれば、 ス トア命令の実行を一時、 停止し （STEP3) 、 現在、 実行 している命令が、 完了したかチェックする （STEP4) 。 完了していなければス ァ命令の実行を停止しておく （STEP3) 。 完了していれば、 ス トア命令による DRA Mからのデ一タ読出しを開始し、 DRAMより読み出したデータをデータバッファ BUF に書き込む （STEP5) 。
ストァ命令により DRAMから読み出したデータのデータバッファ BUFへの書き込 みが終了したかをチェックし （STEP6) する。 書き込みを終了しておらず、 書き 込みが続いている際には、 情報処理装置 CHIP4 (MS)から読出し'； 書き込み、 リフ レッシュ等の命令が発生したかをチェックし （STEP7) 、 これらの命令が発生し た場合、 DRAMからのデータの読出し動作を一時的に停止し （STEP8) 、 前記命令 を実行する （STEP9) 。
前記命令が終了したかをチヱックし （STEP10) 、 終了していなければ STEP8と S TEP10を繰り返し、 終了すれば DRAMからの読み出し動作を再開し、 読み出したデ ータをデータバッファ BUFへ書き込む （STEP5) 。
データバッファ BUFのデータの FLASHへの書き込み （STEP11) の際は、 DRAMから 読み出され、 データバッファ BUFへ転送されたデータを FLASHへ書きこむ。
FLASHへの書き込みが成功したかをチェックし （STEP12) 、 失敗した場合は代 替用の他のアドレスを選択し （STEP13) 、 再度、 FLASHへ書き込み （STEP11) を 行う。 成功した場合は、 ス トア命令によるデータの転送が完了したかをチェック し （STEP11) 、 完了していなければ FLASHへの書き込み （STEP11) を継続し、 完 了していれば、 コントロールレジスタ DREGへデータ転送が終了したことを示す値 を書きこむ （STEP15) 。
図 1 0は、 ロード命令 （SLoad) によって実行される FLASHから SRAMへのデータ 転送を示すフローチヤ一トである。
情報処理装置 CHIP4 (MS)からロード命令とァドレスが CHIP2へ入力すると (STEP1) 、 FLASHから入力アドレスに対応したデータを読み出す （STEP2) 。 読 み出したデータにエラーがあるかをチヱック （STEP3) し、 エラーがあればエラ 一を訂正し （STEP4) 、 SRAMへ書きこむ （STEP5) 。 エラ-一がなければ直接、 SRAM へ書きこむ （STEP5) 。
ロード命令による SRAMへの書き込みが終了したかどうかチェックし （STEP6) 、 終了していなければ、 STEP5と STEP6を繰り返す。 完了すればコントロールレジス タ SREGへ、 データ転送が終了したことを示す値を書きこむ （STEP7) 。
図 1 1は、 ストァ命令によって実行される SRAMから FLASHへのデータ転送を示 すフローチャートである。
情報処理装置 CHIP4 (MS)からストァ命令とァドレスが CHIP2 入力すると （STEP 1) 、 SRAMからデータを読み出し （STEP2 ) 、 FLASHへ書き込む （STEP3) 。 FLASH への書き込みが成功したかをチヱックし （STEP4) 、 失敗した場合は代替用の他 のアドレスを選択し （STEP5) 、 再度、 FLASHへ書き込み （STEP4) を行う。 成功 した場合は、 ス トア命令によるデータの転送が終了したかをチェックし （STEP
6) 、 完了していなければ、 STEP2から STEP6を繰り返す。 終了していれば、 コン トロールレジスタ SREGへデータ転送が終了したことを示す値を書きこむ （STEP
7) 。
図 1 2は、 本メモリモジュール丽を構成する図 1に示した CHIP1 (FLASH)として 用いる NANDインターフェース （NAND IF) NAND型フラッシュメモリの一例を示す ブロック図である。
動作ロジックコントローラ L-C0NT、 制御回路 CTL、 入出力コントロール回路
I/O- C0NT、 ステータスレジスタ STREG、 アドレスレジスタ ADREG、 コントローノレレ ジスタ C0MREG、 レディ · ビジー回路 R/B、 高電圧発生回路 VL_GEN、 ローアドレス ノ ッファ ROW— BUF、 ローアドレスデコーダー ROW- DEC、 カラムバッファ COL— BUF、 カラムデーコーダ COL- DEC、 データレジスタ DATA— REG、 センスアンプ SENSE- AMP、 メモリアレイ退から構成されている。
CHIP1 (FLASH) の動作は、 従来から一般的に使用されている NAND型フラッシュ メモリと同様である。
図 1 3に、 CHIP1を構成する NAND型フラッシュメ^リからのデータ読み出し動 作を示す。 チップィネーブル信号 F-/CEが LOWに、 コマンドラッチイネ一プル信,号 F - CLEが Highになり、 ライ トイネーブル信号 F- /WEが立ち上がった時、 入出力信号 F- I00〜F- 1015より読み出し命令の命令コード Rcodeを入力する。 その後、 ァドレ スラッチィネーブル信号 F - ALEが Highとなり、 2番目と 3番自と 4番目のライ ト ィネーブル信号 F- /WEの立ち上がりで、 入出力信号 F- I00〜F- 107よりページァド レスを入力する。
人力したページァドレスに対応する 1ページ分のデータが、 メモリアレイ MAか らデータレジスタ DATA- REGに転送される。 データがメモリアレイ MAからデータレ ジスタ DATA-REGに転送されている間は、 フラッシュメモリはビジーとなり、 レデ ィ . ビジー回路 R/Bは、 レディ/ビジィ信号 F-R/Bを Lowにする。 データ転送が終了 したら、 リードイネ一ブル.信号 F-/REの立下りに同期して、 データレジスタ DATA 一 REG内のデータが 8ビッ トずつ順に読み出され、 入出力信号 F- I00〜F- 107より 出力される。
図 1 4は、 本メモリモジュール匪の CHIP1 (FLASH)に、 ANDインターフェース AND IF)を装備した AND型フラッシュメモリを用いた場合の構成例を示す図である。 ANDインターフェース （AND IF) を装備した AND型フラッシュメモリを用いた場 合でも本メモリシステムは実現できる。
図 1 5に、 本メモリモジュール内の CHIP1に用いられる AND型フラッシュメモリ のブロック図の一例を示す。
AND型フラッシュメモリの CHIP1 (FLASH)は、 コント口ール信号バッファ C - BUF、 コマンドコントローラ C - CTL、 マルチプレクサ MUX、 データインプッ トバッファ D I_BUF、 インプットデータコントローラ IDC、 セクタアドレスバッファ SA - BUF、 X デコーダ X - DE (：、 メモリアレイ MA (AND TYPE) 、 Yアドレスカウンタ Y-CTF、 Yデコ ーダ Y- DE センスアンプ回路 Y- GATE/SENS AMP、 データレジスタ Data Register、 データアウトプッ トバッファ DO- BUFの各ブロックから構成されている。 CHIP1の 動作は、 従来から一般的に使用されている AND型フラッシュメモリ と同様である。 この CHIP 1 (FLASH)によって本実施の形態例のメモリモジュールが構成できる。 図 1 6に CHIP1を構成する AND型 FLASHメモリからのデータ読み出し動作を示す。 チップィネ一ブル信号 F- /CEが L0W、 コマンドデータィネーブル信号 F- CDEが LOW になり、 ライ トイネーブル信号 F-/WEが立ち上がった時、 入出力信号 F- I00〜F - 10 7より読 出し命令の命令コード Rcodeを入力する。 2番目と 3番目のライ トイネ 一ブル信号 F- /WEの立ち上がりで入出力信号 F- I00〜F- 107よりセクタアドレスを 入力する。
人力したセクタァドレスに対応する 1ページ分のデータが、 メモリアレイ MAか らデータレジスタ Data Registerに転送される。 データがメモリアレイ MA (AND TY PE)からデータレジスタ Data Register に転送されている間は、 FLASHはビジーと なり、 F-R/Bはレディ/ビジィ信号を Lowにする。 データ転送が終了したら、 シリ アルクロック ί言号 F - SCの立ち上がりに同期し、 データレジスタ DATA— REG内のデ ータが 8ビットずつ順に読み出され、 入出力信号 F - I00〜F- 10 7より出力される。 以上説明した様に、 本発明によるメモリモジュールでは SRAMィンタ フェース およぴ SDRAMィンターフヱース方式を踏襲し、 電源投入直後に CHIP 1 (FLASH)内の ブートデータを SRAMに自動転送することにより、 情報処理装置 CHIP4 (MS) はこ のブートデータですばやく自らを立ち上げることができる。 さらに、 情報処理装 置 CHIP4 (MS) が立ち上げを行っている間に、 CHIP 1 (FLASH) のデータを CHIP3 (DRAM)へ自動転送することにより、 情報処理装置 CHIP4 (MS)が立ちあがった時点 で、 すぐにメモリモジュール MMヘアクセスすることができるため高性能化が図れ る。
ロード命令ゃストァ命令による CHIP 1 (FLASH)と' CHIP3 (DRAM)との間のデータ転 送をバックグランドで実行できるため、 メモリモジュール外部からのアクセスを 意識することなく、 必要なデータを必要な時間までに前もって CHIP3 (DRAM)へ転 送したり、 CHIP1 (FLASH)へ転送することができ、 携帯機器の高性能化、 高機能化 に対応することができる。
· CHIPl (FLASH)内のデータをコピーできる領域を CHIP3 (DRAM)内に確,保し、 電源 投入直後ある''いは口一ド命令によりあらかじめ CHIP1 (FLASH)から CHIP3 (DRAM)へ データを転送しておくことで、 DRAMと同程度の速度で FLASHのデータを読み出す ことができる。 FLASHへデータを書く際は、 いったんデータを DRAMに書き込み、 必要に応じてス トァ命令により FLASHへ書き戻すことができるため、 データの書 き込み速度も DRAMと同等となる。
メモリモジュール丽の内部で、 FALSHからの読み出し時は、 エラー検出と訂正 を行い、 書きこみ時は、 書きこみが正しく行われなかった不良アドレスに対して 代替処理を行うため、 処理が高速にでき、 かつ信頼性を保つことができる。
SRAMのパッファ領域を介して CHIPl (FLASH)のプログラムの変更をしたり、 また、 プログラムの内容を読み出し、 確認することができるため、 携帯機器の要求に合 わせて柔軟に対応することができる。
さらに、 大容量の DRAMを用いるため、 FLASHのデータをコピーできる領域のほ かに、 大容量のワーク領域も確保でき、 携帯電話の高機能化に対応できる。
く実施の形態例 2 >
図 1 7は本発明を適用した第 2の実施形態である。 メモリモジュール MM 1と情 報処理装置 CHIP4 (MS)とから構成されるメモリシステムの実施形態を示したもの である。 以下におのおのについて説明する。
メモリモジュール丽 1は CHIPl (FLASH) と CHIP2 (CTL一 L0GIC1) と CHIP3 (DRA
Ml) とから構成される。
CHIPl (FLASH) は、 不揮発性メモリであり、 特に限定しないが、 NANDインター フェースを（NAND IF)装備している大容量フラッシュメモリとして説明を行う。 CHIPl (FLASH)は約 128Mbitの大きな記憶容量をもち、 読み出し時間 （読み出し要 求からデータが出力されるまでの時間） は約 2 5 sから 1 0 0 μ sと比較的遅 い。
CHIP3 (DRAM1) は、 CHIP 2 (CTL—L0GIC1) とのデータ転送を行うためのイン ターフェースと情報処理装置 CHIP4 (MS)とのデータ転送を行うためのィンターフ エースを装備している DRAMである。
情報処理装置 CHIP4 (MS)とのデータ転送を行うためのインターフェースは、 非 同期型おょぴク口ック同期型の DRAMィンターフェースがあり、 メモリモジュール 丽1にはいずれのィンターフェースでも用いることができる。 本実施の形態例で はク口ック同期型の DRAMィンターフェースで、 典型的に用いられている Synchron ous DRAMの SDRAMインターフェース （SDRAM IF) を例に説明する。
CHIP3 (DRAM) と CHIP2 (CTL L0GIC1) とのデータ転送を行うためのインターフ エースは、 フラッシュメモリインターフェースであり、 フラッシュメモリのイン ターフェースには、 いわゆる、 ANDインターフェース （AND IF) と NANDインター フェース （NA DIF) があり、 本実施の形態例ではどちらも用いることができる。 本実施の形態例では CHIP3 (DRAM) と CHIP2 (CTL L0GIC1) とのデータ転送を行う ためのィンターフェースは NANDィンターフェースとしてとして説明する。
次に CHIP3 (DRAM1) の構成を説明する。 CHIP3 (DRAM)は、 データを保持するメ モリバンク （BO, Bl, B2, B3) と、 このメモリパンクへのデータの読み出し、 書 き込みを制御する制御回路 DCTL1から構成される-。 制御回路 DCTL 1は、 コマン ド .デコーダ CDEC、 アクセス調停回路 ARB、 メモリマネージメント回路 DMU、 初期 化回路 INT、 リフレッシュ制御回路 REF、 データバッファ BUF、 コントロールレジ スタ DREG、 モードレジスタ MR、 拡張モードレジスタ EMR、 FLASHインターフェース 回路 FIFから構成される。
メモリマネージメント回路 DMUによって、 CHIPl (FLASH)は、 特に限定しないが、 初期プログラム領域とメインデータ領域とに分けられており、 CHIP 3 (DRAM1) は、 特に制限はないが、 ワーク領域とコピー領域とに分かれており、 ワーク領域 はプログラム実行時のワークメモリ として、 コピー領域は FLASHからのデータを コピーするためのメモリとして利用される様に管理されている。 CHIP3 (DRAM1) のメモリパンク B0と B1をコピー領域に B2と B3をワーク領域として割り当てること もできる。 .
CHIP2 (CTL— L0GIC1) は、 SRAM、 コントロールレジスタ SREG、 フラッシュ制御 回路 FC0N、 エラー検出訂正回路 E(X、 代替処理回路 REP、 メモリマネージメント回 路 SMUから構成され、 CHIP1 (FLASH) と CHIP3 (DRAM1) とのデータ転送を制御す る。
メモリマネージメント回路 S丽によって、 SRAMは、 特に制限はないが、 ブート 領域とバッファ領域とに分けられており、 ブート領域は、 情報処理装置 CHIP4 (M S) を立ち上げるためのブートデータの格納用として、 バッファ領域は CHIP FLA SH)と SRAM間のデータ転送を行うためのバッファメモリとして利用されるように 管理されている。
また、 CHIP1 (FLASH) と CHIP2 (CTL— L0GIC1) 間のデータ転送は NANDインター 7ヱース （NAND IF) で行われ、 CHIP2 (CTL— LOGIC) と CHIP3 (DRAM) とのデー タ転送は SDRAMインターフヱース （SDRAM IF) で行われる。 また、 情報処理装置 C HIP4 (MS) とのデータ転送は SRAM インターフェース （SRAM IF) で行われる。 情報処理装置 CHIP4 (MS) は中央演算装置 CPUと SRAMコントローラ SRCと DRAMコ ントローラ SDCとから構成される。 SRAMコントローラは SRAMインターフェース （S RAM IF) で CHIP2の S^AMへアクセスを行い、 データの読み書きを行う。 DRAMコン トローラは SDRAMインターァヱース （SDRAM IF) で CHIP3 (DRAM)へ直接アクセス を行いデータの読み書きを行う。
このように、 本実施の形態例では、 CHIP3 (DRAM1)は SDRAMインターフヱース （S DRAM IF) と NANDインターフェース（NAND IF)の複数のインターフェースを装備 することによ.り,情報処理装置 CHIP4 (MS) と CHIP3 (DRAM1)は SDRAMインターフヱー ス （SDRAM IF) で、 間にチップを介することなくダイレクトに接続できるので、 より高速にデータの読み出しを行うことができる。
さらに、 CHIP3 (DRAM)と CHIP2 (CTL— L0GIC1) との間は NANDインターフェース (NANQ IF) で接続されており、 接続配線数が少なくなり、 低コスト化が可能と なる。
次に、 本実施め形態例の動作を説明する。
電源が投入されると、 CHIP1 (FLASH)、 CHIP2 (CTL一 L0GIC1) およぴ CHIP3 (DRAM 1)は、 それぞれ自らを初期状態に設定する。
次に、 フラッシュ制御回路 FC0Nは、 CHIPl (FLASH)の初期プログラム領域 FBoot のデータを読み出し、 エラー検出訂正回路 ECCにて、 エラーがあるかどうかをチ エックする。 エラーが.なければ、 直接 SRAMのブート領域 SBootへ転送し、 エラー があれば訂正を行い、 SRAMのブー'ト領域へ転送する。
情報処理装置 CHIP4 (MS)は、 SRAMのブート領域へ格納されたブートデータを読 み出して、 自らの立ち上げを行う。 また、 初期化回路 INTは、 CHIP3 (DRAM1)の初期化シーケンスとして、 モードレ ジスタ MR、 拡張モードレジスタ EMRへ所望の値を設定する。
情報処理装置 CHIP4 '(MS)が自らの立ち上げを行っている間、 フラッシュ制御回 路 FC0Nが、 FLASHインターフェース回路 FIFを通じて CHIP3 (DRAM1) へ SRAMのブー ト領域への転送が終了したことを伝えると、 CHIP3 (DRAM1)は、 FLASHインターフ エース FIFを通じて、 フラッシュ制御回路 FC0Nへ CHIP 1 (FLASH) から CHIP3 (DRAM 1)へのデータ転送を指示する。 その後、 フラッシュ制御回路 FC0Nは CHIP 1 (FLASH) のメインデータ領域のデータを順に読み出し、 エラー検出回路 ECCにてエラーが あるかどうかをチヱックする。'エラーがなければ、 直接デ^"タバッファ BUFへ転 送し、 エラーがあれば訂正を行い、 FLASHインター'フヱース回路 FIFを通じて、 デ ータバッファ BUFへ転送する。 コマンド 'デコーダー CDECはデータバッファ BUFに 保持されているデータを順にコピー領域に割り当てられているメモリバンク 0 ( B0) へ転送する。 データ転送が開始されると、 リフレッシュ制御回路はメモリバ ンク 0 (B0) へ転送されたデータを保持するため、 リフレッシュ動作を行う。 ' 情報処理装置 CHIP4 (MS) より、 SRAMインターフェース (SRRAM IF) 力 ら、 CH
IP2 (CTL_L0GIC1)のコントロールレジスタ SREGへロード命令が書き込まれると、 C HIP1 (FLASH) のメインデータ領域のデータが、 SRAMのバッファ領域へ転送され る。 また、 ス トア命令がコントロールレジスタ SREGへ書き込まれると、 SRAMのパ ッファ領域のデータが CHIP1 (FLASH) のメインデータ領域へ転送される。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRRAM IF) から、
CHIP3 (DRAM)のコントロールレジスタ DREGへロード命令が書き込まれると、 CHIP1 (FLASH) のメインデータ領域のデータが、 CHIP2を経由し、 CHIP3 (DRAM1) のコ ピー領域へ転送される。 またストァ命令がコントロールレジスタ DREGへ書き込ま れると、 CHIP3 (DRAM1) のコピー領域のデータ力 CHIP2を経由して CHIP1 (FLAS H) 'のメインデータ領域へ書き込まれる。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRRAM IF) で、 CH IP3 (DRAM) のメモリバンク 0 (B0) に保持されている CHIP1 (FLASH)データの読 み出し命令とァド.レスを入力すると、 アクセス調停回路 ARBは、 情報処理装置 CHI P4 (MS) からの読み出し命令を常に優先させ、 ロード命令やストア命令によって、 CHIP 1と CHIP3との間にデータ転送が発生していれば、 これを停止する。 その後、 コマンド 'デコーダー CDECは、 この読み出し命令を解読し、 メモリバンク 0 (B0 ) からデータを読み出し、 SDRAMインターフェースを通じて出力する。
また、 本メモリモジュール丽1の CHIP1 (FLASH)に、 AND インターフェース（AND
IF)を、 CHIP 3 (DRAM1)と CHIP2 (CTL_L0GIC 1 )とのデ ~タ転送に AND インターフ エース （AND) を用いた場合においてもの本メモリシステムを実現できるのは言 うまでもない。
この様に、 アクセス調停回路 ARBとコマンド 'デーコーダ一 CDECを CHIP3 (DRAM 1 ) の中に糸且み込むことにより、 メモリバンク （B0， Bl, B2， B3) へのアクセス がすばやく行え、 CHIP1 (FLASH1) データを高速に読み出すことができる。 さら に、 CHIP3 (DRAM1) は SDRAMインターフェース （SDRAM IF) と NANDインターフエ ース （NAND IF) を装備しているため、 SDRAMインターフェース （SDRAM IF) は 直接、 情報処理装置 CHIP4 (MS)へ接続でき、 情報処理装置 CHIP4 (MS)と CHIP3 (DRA M) との間に、 チップを介さずにデータ転送が行えるため、 高速にデータを読み 出すことができる。
<実施の形態例 3 >
図 1 8は本発明を適用した第 3の実施形態である。 メモリモジュール丽 2と情 報処理装置 CHIP4 (MS)とから構成されるメモリシステムの実施形態を示したもの である。 以下におのおのについて説明する。
メモリモジュール丽 2は CHIP1 ( FLASH2 ) と CHIP2 ( CTL— L0GIC2 ) と CHIP3 (DRAM2) とから構成される。
CHIP1 (FLASH2) は、 不揮発性メモリであり、 特に限定しないが、 NANDインタ 一フェースを（NAND IF).装備している大容量フラッシュメモリである。
CHIP1 (FLASH2) は、 データを保持する不揮発性メモリアレイ 、 不揮発性メ モリアレイからのデータの読み出しおよび書き込みを制御する制御回路 FCTL、 ェ ラ一検出訂正回路 ECC、 代替処理回路 REPから構成される。
メモリアレイ MAの構成には、 NAND構成と AND構成があり、 双方の構成を用いる ことができる。
CHIP3 (DRAM2) は、 CHIP1 (FLASH2) とデータ転送を行うためのインターフヱ ースと情報処理装置 CHIP4 (MS)とのデータ転送を行うためのィンターフェースを 装備している DRAMである。
情報処理装置 CHIP4 (MS)とのデータ転送を行うためのインターフェースは、 非 同期型おょぴク口ック同期型の DRAMィンターフェースがあり、 メモリモジュール 丽 2にはいずれのィンターフェースでも用いることができる。 本実施の形態例で はク口ック同期型の DRAMィンターフェースで、 典型的に用いられている Synchron ous DRAMの SDRAMインターフェース （SDRAM IF) を例に説明する。
CHIP3 (DRAM2) と CHIP1 (FLASH2) とのデータ転送を行うためのインターフエ ースは、 フラッシュメモリインターフェースであり、 フラッシュメモリのインタ 一フェースには、 ANDインターフェース （AND IF) と NANDインターフェース （NA ND IF) があり： 本実施の形態例ではどちらも用いることができる。 本実施の形 態例では、 CHIP3 (DRAM) と CHIP1 (FLASH2) とのデータ転送を行うためのインタ 一フェースは NANDィンターフェースとして説明を行う.。
次に CHIP3 (DRAM2) の構成を説明する。 CHIP3 (DRAM2)は、 データを保持するメ モリバンク （B0， Bl, B2, B3) と、 このメモリバンクへのデータの読み出し、 書 き込みを'制御する制御回路 DCTL 2から構成される。 制御回路 DCTL2は、 コマン ド .デコーダ CDEC、 アクセス調停回路 ARB、 メモリマネージメント回路 DMU、 初期 化回路 INT、 リフレッシュ制御回路 REF、 データバッファ BUF、 コントロールレジ スタ DREG、 モードレジスタ MR、 拡張モードレジスタ EMR、 フラッシュ制御回路 DFC ONから構成される。
メモリマネージメント回路 DMUによって、 CHIP1 (FLASH2)は、 特に限定しないが、 初期プログラム領域とメインデータ領域とに分けられており、 CHIP3 (DRAM2) は、 特に制限はないが、 ワーク領域とコピー領域とに分かれており、 ワーク領域はプ ログラム実行時のワークメモリとして、 コピー領域は FLASHからのデータをコピ 一するためのメモリとして利用される様に管理されている。 CHIP3 (DRAM2) のメ モリバンク B0と B1をコピー領域に B2と B3をワーク領域として割り当てることもで きる。
CHIP2 (CTL_L0GIC2) は、 SRAM、 コントロールレジスタ SREG、 フラッシュ制御 回路 SFC0N、 メモリマネージメント回路 SMUから構成され、 CHIP1 (FLASH2) との データ転送を制御する。
メモリマネージメント回路 SMUによって、 SRAMは、 特に制限はないが、 ブート 領域とバッファ領域とに分けられており、.ブート領域は、 情報処理装置 CHIP4 (MS ) を立ち上げるためのブートデータの格納用として _、 バッファ領域は CHIP1 (FLASH 2 )と SRAM間のデータ転送を行うためのバッファメモリとして利用さ れるように管理されている。
また、 CHIP1 (FLASH2) と CHIP2 (CTL— L0GIC2) 間のデータ転送は NANDインタ 一フェース （NAND IF) で行われ、 情報処理装置 CHIP4 (MS) とのデータ転送は S RAMインターフェース （SRAM IF) で行われる。
情報処理装置 CHIP4 (MS) は中央演算装置 CPUと SRAMコントロー SRCと DRAMコ ントローラ SDCとから構成される。 SRAMコントローラ SRCは SRAMインターフェース (SRAM IF) で CHIP2 (CTL一 L0GIC2) の SRAMへアクセスを行い、 データの読み書 きを行う。 DRAMコントローラ SDCは SDRAMインターフェース （SDRAM IF) で CHIP3 (DRAM2)へ直接アクセスを行いデータの読み書きを行う。
このように、 本実施の形態例では、 CHIP1 (FLASH2) は、 エラー検出訂正回路 E CC、 代替処理回路 REPを内臓するため、 データ読み出し時のエラー検出とエラー 訂正を高速で行うことができ、 また、 データ書き込み時のアドレス代替処理も高 速に行うことができるので、 データ転送の高速化が図れる。
さらに、 CHIP3 (DRAM2)は、 SDRAMインターフェース （SDRAM IF) と NANDインタ 一フェース （NAND IF) を装備し、 NANDインターフェースは （NAND IF) で直接 CHIP1 (FLASH2)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理装置 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことが できる。
次に、 本実施の形態例の動作を説明する。
電源が投入されると、 CHIP1 (FLASH2)、 CHIP2 (CTL L0GIC2) および CHIP3 (DRA M2)は、 それぞれ自らを初期状態に設定する。
次に、 フラッシュ制御回路 SFC0Nは、 CHIP1 (FLASH2)の初期プログラム領域のデ ータを読み出し SRAMのブート領域へ転送する。
CHIP1 (FLASH2) は、 データの読み出し時には、 内蔵されたエラー検出訂正回 路 ECCによって高速に、 データのエラー検出とエラー訂正が行われる。
情報処理装置 CHIP4 (MS)は、 SRAMのブート領域へ格納されたブートデータを読 み出して、 '自らの立ち上げを行う。
また、 初期化回路 INTは、 CHIP3 (DRAM2)の初期化シーケンスとして、 モードレ ジスタ MR、 拡張モードレジスタ EMRへ所望の値を設定する。 - 情報処理装置 CHIP4 (MS)が自らの≤ち上げを行っている間、 フラッシュ制御回 路 SC0Nが、 転送終了信号 TCを通じて CHIP3 (DRAM2) へ SRAMのブート領域への転送 が終了したことを伝える。 その後、 CHIP3 (DRAM2)のフラッシュ制御回路 DFC0Nは CHIP 1 (FLASH2)のメインデータ領域のデータを順に読み出し、 データバッファ BUFへ転送する。 コマンド ·デコーダー CDECはデータバッファ BUFに保持されてい るデータを順にコピー領域に割り当てられているメモリパンク 0 (B0) へ転送す る。 データ転送が開始されると、 リフレッシュ制御回路はメモリパンクに転送さ れたデータを保持するため、 リフレッシュ動作を行う。
情報処理装置 CHIP4 (MS) より、 SRAMインターフェース （SRRAM IF) から、 CH IP2 (CTL— L0GIC2)のコントロールレジスタ SREGへロード命令が書き込まれると、 C HIP1 (FLASH2) のメインデータ領域のデータが、 SRAMのバッファ領域へ転送され る。 また、 ス トア命令がコントロールレジスタ SREGへ書き込まれると、 SRAMのパ ッファ領域のデータが CHIP1 (FLASH2) のメインデータ領域へ転送される。 CHIP1 (FLASH2) への、 データの書き込み時には、 内蔵されたアドレス代替処理回路 RE Pによって、 高速に、 書き込みが成功したかどうかがチェックされ、 成功すれば 書き込みを終了し、 書き込みが失敗した時には、 FLASHの代替領域 FREP内のアド レスを選択し、 データを書き込む。
ノ I"青報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRRAM IF) から、 CHIP3 (DRAM)のコントロールレジスタ DREGへロード命令が書き込まれると、 CHIP1 (FLASH2) のメインデータ領域のデータが、 直接、 GHIP3 (DRAM2) のコピー領域 へ転送される。 またストァ命令がコントロールレジスタ DREGへ書き込まれると、 CHIP3 (DRAM2) のコピー領域のデータが直接、 CHIP1 (FLASH2) のメインデータ 領域へ書き込まれる。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRRAM IF) で、 CH
IP3 (DRAM2) のメモリバンク 0 (B0) に保持されている CHIP1 (FLASH2)データの 読み出し命令とアドレスを入力すると、 アクセス調停回路 ARBは、 情報処理装置 C HIP4 (MS) からの読み出し命令を常に優先させ、 ロード命令やス トア命令によつ て、 CHIP1 (FLASH2) と CHIP3 (DRAM2) との間にデータ転送が発生していれば、 これを停止する。 その後、 コマンド 'デコーダー CDECは、 この読み出し命令を解 読し、 メモリバンク 0 (B0) からデータを読み出し、 SDRAMインターフェースを 通じて出力する。
また、 本メモリモジュール MM2の CHIP1 (FLASH2)と CHIP3 (DRAM2)とのデータ転送 に AND インターフェース （AND) を用いた場合においてもの本メモリモジュール を実現できるのは言うまでもない。
このように、 本実施の形態 では、 CHIPl (FLSH2)- は、 エラー検出訂正回路 EC 代替処理回路 REPを内臓するため、 データ読み出し時のエラー検出とエラー訂 正を高速で行うことができ、 また、 データ書き込み時のアドレス代替処理も高速 に行うことができるので、 データ転送の高速化が図れる。
さらに、 CHIP3 (DRAM2)は、 SDRAMィンターフェース （SDRAM IF). と NANDィンタ 一フェース （NAND IF) を装備し、 NANDインターフェースは （NAND IF) で直接 C HIP1 (FLASH2)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理装置 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことが できる。
図 1 9は、 本メモリモジュール MM2を構成する図 1 8に示した CHIPl (FLASH2)と して用いるフラッシ メモリ'の一例を示すプロック図である。
コントロール信号バッファ CSB、 リード/プログラム/消去制御回路 RPEC、 セク ターア ドレスバッファ SABUF、 Xデコーダー X-DEC、 マルチプレタス回路 MLP、 Yァ ドレスカウンタ YA (：、 データ入力バッファ DIBUF、 入力データ 御回路 IDC、 デー タ出力バッファ D0BUF、 Yデコーダー Y- DE Yゲート回路 Y- GT、 デ タレジスタ DT REG、 メモリアレイ MAから構成されている。 .
図 2 0に、 CHIP1 (FLASH2) のフラッシュメモリからのデータ読み出し動作を 示す。 チップィネーブル信号 F-/CEが LOWに、 コマンドラッチィネーブル信号 F - CL Eが Highになり、 ライ トイネーブル信号 F- /WEが立ち上がった時、 入出力信号 F - 10 1〜F- 10 8より読み出し命令の命令コード Rcodeを入力する。 その後、 アドレス ラッチイネ一ブル信号 F- ALEが Highとなり、 ライ トイネ一ブル信号 F- /WEの立ち上 がりエッジで、 入出力信号 F- 10 1〜F- 10 8よりアドレス （CA1、 CA2、 SA1、 SA2) を入力する。 CA1と CA2によりスタートアドレスが指定され、 SA1と SA2によりセク タアドレスが指定される。
入力したセクターァドレスに対応する 1セクタ分のデータがメモリアレイ MAか らデータレジスタ DTREGに転送される。 データがメモリアレイ MAからデータレジ スタ DTREGに転送されている間は、 フラッシュメモリはビジーとなり、 レディ ' ビジー回路 R/Bは、 レディ/ビジィ信号 F - R/Bを Lowにする。 データレジスタ DTREG へのデータ転送が終了したら、 リードィネーブル信号 F-/REに同期して、 データ レジスタ DTREG内のデータが、 入力したスタートァドレスから順に 16ビットずつ 読み出され、 入出力信号 F - 10 1〜F - 101 6より出力される。
ぐ実施の形態例 4 >
図 2 1は本発明を適用した第 4の実施形態である。 メモリモジュール匪 3と情 報処理装置 CHIP4 (MS)とから構成される情報処理装置の実施形態を示したもので ある。 以下におのおのについて説明する。
メモリモジュール MM3は CHIP1 (FLASH3) と CHIP3 (DRAM3) とから構成される。 CHIP1 (FLASH3) は、 不揮発性メモリであり、 特に限定しないが、 NANDインター フェースを（NAND IF)装備している大容量フラッシュメモリである。
CHIP1 (FLASH3) は、 データを保持する不揮発性メモリアレイ MA、 不揮発性メ モリアレイ MAから SRAMへのデータ転送を制御する転送制御回路 FCTL3、 エラー検 出訂正回路 EC (：、 代替処理回路 REP、 SRAM, コントロールレジスタ SREG、 メモリマ ネージメント回路 SMUから構成される。
メモリマネージメント回路 SMUによって、 SRAMは、 特に制限はないが、 ブート 領域とバッファ領域とに分けられており、 ブート領域は、 情報処理装置 CHIP4 (M S) を立ち上げるためのブートデータの格納用として、 バッファ領域は CHIP1 (FLA SH3)の不揮発性メモリアレイ MAと SRAM間のデータ転送を行うためのバッファメモ リとして利用されるように管理されている。 '
メモリアレイ MAの構成には、 主に NAND構成と AND構成があり、 どちらの構成も 用いることができる。
CHIP3 (DRAM3) は、 CHIP1 (FLASH3) とデータ転送を行うためのインターフエ ースと情報処理装置 CHIP4 (MS)とのデータ転送を行うための ンターフェースを 装備している DRAMである。
情報処理装置 CHIP4 (MS)とのデータ転送を行うためのィンターフェースは、 非 同期型およびク口ック同期型の DRAMインターフェースがあり、 メモリモジュール 匿 2にはいずれのィンターフェースでも用いることができる。 本実施の形態例で はクロック同期型の DRAMインターフェースで、 典型的に用いられている Synchron ous DRAMの SDRAMインターフェース （SDRAM IF) を例に説明する。
CHIP3 (DRAM3) と CHIP 1 (FLASH3) とのデータ転送を行うためのインターフエ ースは、 フラッシュメモリインターフェースであり、 フラッシュメモリのインタ 一フェースには、 ANDインターフェース （AND IF) 'と NANDインターフェース （NA ND IF) があり、 本実施の形態例ではどちらも用いることができる。 本実施の形 態例では、 CHIP3 (DRAM3) と CHIP 1 (FLASH3) とのデータ転送を行うためのイン ターフェースは NANDィンターフェースとして説明を行う。
次に CHIP3 (DRAM 3 ) の構成を説明する。 CHIPS (DRAM3)は、 データを保持する メモリパンク （B0， Bl， B2， B3) と、 このメモリバン へのデータの読み出し、 書き込みを制御する制御回路 DCTL3から構成される。 制御回路 DCTL3は、'コマン ド .デコーダ CDEC、 アクセス調停回路 ARB、 メモリマネージメント回路 DMU、 初期 化回路 INT、 リ フレッシュ制御回路 REF、 データバッファ BUF、 コントロールレジ スタ DREG、 モードレジスタ MR、 拡張モードレジスタ EMR、 フラッシュ制御回路 DFC ONから構成される。
メモリマネージメント回路 DMUによって、 CHIP1 (FLASH3)は、 特に限定しないが、 初期プログラム領域とメインデータ領域とに分けられており、 CHIP3 (DRAM3) は、 特に制限はないが、 ワーク領域とコピー領域とに分かれており、 ワーク領域はプ ログラム実行時のワークメモリとして、 コピー領域は CHIP1 (FLASH3) からのデ ータをコピーするためのメモリとして利用される様に管理されている。 CHIP3 (DRAM3) のメモリバンク B0と B1をコピー領域に B2と B3をワーク領域として割り 当てることもできる。
情報処理装置 CHIP4 (MS) は中央演算装置 CPUと SRAMコントローラ SRCと DRAMコ ントローラ SDCとから構成される。 SRAMコントローラは SRAMインターフェース （S RAM IF) で CHIP1 (FLASH3) の SRAMへアクセスを行い、 データの読み書きを行う。 DRAMコントローラは SDRAMインターフェース （SDRAM IF) で CHIP3 (DRAM3)へ直接 アクセスを行いデ タの読み書きを行う。
このように、 本実施の形態例では、 CHIP1 (FLASH3)は SRAM、 エラー検出訂正回 路 ECC、 代替処理回路 REPを内臓するため、 不揮発性メモリアレイと SRAM間のデー タ転送を高速に行える。
CHIP3 (DRAM3)は、 SDRAMインターフェース （SDRAM IF) と NANDインターフエ一 ス （NAND IF) を装備し、 NANDインターフヱースは （NAND IF) で直接 CHIP1 (FL ' ASH2)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理 装置 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことができる。
さらに、 本メモリシステムを実現するためチップ数を削減できるため、 低電力 ィ匕、 低コスト化が可能となる。
次に、 本実施の形態例の動作を説明する。
電源が投入されると、 CHIP1 (FLASH3)および CHIP3 (DRAM3)は、 それぞれ自らを 初期状態に設定する。
次に、 転送制御回路 FCTL3は、 不揮発性メモリアレイ MAの初期プログラム領域 のデータを読み出し SRAMのブート領域へ転送する。
CHIP1 (FLASH3) の不揮発性メモリアレイ MAからのデータの読み出し時には、 内蔵されたエラー検出訂正回路 ECCによって高速に、 データのエラー検出とエラ 一訂正が行われる。
情報処理装置 CHIP4 (MS)は、 SRAMのブート領域へ格納されたブートデータを読 み出して、 自らの立ち上げを行う。
また、 初期化回路 INTは、 CHIP3 (DRAM3)の初期化シーケンスとして、 モードレ ジスタ MR、 拡張モードレジスタ EMRへ所望の値を設定する。
情報処理装置 CHIP4 (MS)が自らの立ち上げを行っている間、 転送制御回路 FCTL3 力 転送終了信号 TCを通じて SRAMのブート領域への転送が終了したことを伝える。 その後、 CHIP3 (DRAM3)のフラッシュ制御回路 DFC0Nは、 転送制御回路 FCTL3を介し て不揮発性メモリアレイ MAのメインデータ領域のデータを順に読み出し、 データ バッファ BUFへ転送する。 コマンド 'デコーダー CDECはデータバッファ BUFに保持 されているデータを順にコピー領域に割り当てられているメモリバンク 0 (B0) へ転送する。 データ転送が開始されると、 リフレッシュ制御回路はメモリパンク に転送されたデータを保持するため、 リフレッシュ動作を行う。
情報処理装置 CHIP4 (MS) より、 SRAMインターフェース （SRRAM IF) から、 CH
IP1 (FLASH3)のコントロールレジスタ SREGへロード命令が書き込まれると、 不揮 発性メモリアレイ MAに保持されているメインデータ領域のデータが、 SRAMのパッ ファ領域へ転送される。 また、 ス トア命令がコントロールレジスタ SREGへ書き込 まれると、 SRAMのバッファ領域のデータが不揮発性メモリアレイ MAのメインデー タ領域へ転送される。
不揮発性メモリアレイ MAへの、 データの書き込み時には、 内蔵されたアドレス 代替処理回路 REPによって、 高速に、 書き込みが成功したかどうかがチヱックさ れ、 成功すれば書き込みを終了し、 書き込みが失敗した時には、 CHIP1 (FLASH3) の代替領域 FREP内のァドレスを選択し、 データを書き込む。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRAM ' IF) 力 ら、 C
HIP3 (DRAM)のコントロールレジスタ DREGへロード命令が書き込まれると、 CHIP1 (FLASH3) のメインデータ領域のデータが、 直接、 CHIP3 (DRAM3) のコピー領域 へ転送される。 またストァ命令がコントロールレジスタ DREGへ書き込まれると、 CHIP3 (DRAM3) のコピー領域のデータが直接、 CHIP1 (FLASH3) のメインデータ 領域へ書き込まれる。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRAM IF) で、 CHI P3 (DRAM3) のメモリパンク 0 (B0) に保持されている CHIP1 (FLASH3)データの読 み出し命令とアドレスを入力すると、 アクセス調停回路 ARBは： 情報処理装置 CHI P4 (MS) からの読み出し命令を常に優先させ、 ロード命令やス トア命令によって、 CHIP1 (FLASH3) と CHIP3 (DRAM3) との間にデータ転送が発生していれば、 これ を停止する。 その後、 コマンド 'デコーダー CDECは、 この読み出し命令を解読し、 メモリパンク 0 (B0) からデータを読み出し、 SDRAMインターフェースを通じて 出力する。
また、 本メモリモジュール MM3の CHIP1 (FLASH3)と CHIP3 (DRAM3)とのデータ転送 に ANDインターフェース （AND IF) を用いた場合においても、 本メモリモジユー ルを実現できるのは言うまでも い。
このように、 本実施の形態例では、 CHIP1 (FLASH3)は SRAM、 エラー検出訂正回 路 ECC、 代替処理回路 REPを内臓するため、 不揮発性メモリアレイと SRAM間のデー タ転送を高速に行える。
CHIP3 (DRAM3)は、 SDRAMインターフェース （SDRAM IF) と NANDインターフエ一 ス （NAND IF) を装備し、 NANDインターフェースは （NAND IF) で直接 CHIP1 (FL ASH3)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理 装置 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことができる。
さらに、 本メモリシステムを実現するためのチップ数を削減できるため、 低電 力化、 低コス ト化が可能となる。
<実施の形態例 5〉
図 2 2は本発明を適用した第 5の実施形態である。 メモリモジュール MM3と情 報処理装置 CHIP4 (MS)とから構成される情報処理装置の実施形態を示したもので ある。 以下におのおのについて説明する。
メモリモジュール顧 3は CHIP1 (FLASH4) と CHIP3 (DRAM4) とから構成される。 CHIP1 (FLASH4) は、 不揮発性メモリであり、 特に限定しないが、 NANDインター フェースを（NAND IF)装備している大容量フラッシュメモリ；^ある。
CHIP1 (FLASH4) は、 データを保持する不揮発性メモリアレイ MA、 転送制御回 路 FCTL4、 エラー検出訂正回路 ECC、 代替処理回路 REPから構成される。
メモリアレイ MAの構成には、 主に NAND構成と AND構成があり、 どちらの構成も 用いることができる。
CHIP3 (DRAM4) は CHIP1 (FLASH4) とデータ転送を行うためのインターフエ ースと情報処理装置 CHIP4 (MS)とのデータ転送を行うためのィンターフェースを 装備している DRAMである。
情報処理装置 CHIP4 (MS)とのデータ転送を行うためのィンターフェースは、 非 同期型およびク口ック同期型の DRAMィンターフェースがあり、'メモリモジュール MM4にはいずれのィンターフェースでも用いることができる。 本実施 (^形態例で はク口ック同期型の DRAMィンターフェースで、 典型的に用いられている Synchron ous DRAMの SDRAMインターフェース （SDRAM IF) を例に説明する。
CHIP3 (DRAM4) と CHIP1 (FLASH4) とのデータ転送を行うためのインターフエ ースは、 フラッシュメモリインターフェースであり、 フラッシュメモリのィンタ 一フェースには、 ANDインターフェース （AND IF) と NANDインターフェース （NA ND IF) があり、 本実施の形態例ではどちらも用いることができる。 本実施の形 態例では、 CHIP3 (DRAM4) と CHIP1 (FLASH4) とのデータ転送を行うためのイン ターフェースは NANDィンターフェースとして説明を行う。
次に CHIP3 (DRAM4) の構成を説明する。 CHIP3 (DRAM4)は、 データを保持するメ モリバンク （B0， Bl, B2， B3) と、 このメモリバンクへのデータの読み出し、 書 き込みを制御する制御回路 DCTL4から構成される。 制御回路 DCTL4は、 コマンド - デコーダ CDEC、 アクセス調停回路 ARB、 メモリマネージメント回路 DMU、 初期化回 路 INT、 リフレッシュ制御回路 REF、 データバッファ BUF、 コンドロールレジスタ D REG、 モードレジスタ MR、 拡張モードレジスタ EMR、 フラッシュ制御回路 DFC0N、 S RAMから構成される。
メモリマネージメント回路 DMUによって、 CHIP1 (FLASH4)は、 特に限定しないが、 初期プログラム領域とメインデータ領域とに分けられており、 CHIP3 (DRAM4) は、 特に制限はないが、 ワーク領域とコピー領域とに分かれており、 ワーク領域はプ ログラム実行時のワークメモリとして、 コピー領域は FLASHからのデータをコピ 一するためのメモリとして利用される様に管理されている。 CHI.P3 (DRAM4) の メモリバンク B0と B1をコピー領域に B2と B3をワーク領域として割り当てることも できる。
さらに、 SRAM'はブート領域とバッファ領域とに分けられており、 ブート領域は、 情報処理装置 CHIP4 (MS) を立ち上げるためのブートデータの格納用として、 バ ッファ領域は CHIP1 (FLASH 4 )の不揮発性メモリアレイ MAと SRAM間のデータ転送を 行うためのバッファメモリとして利用されるように管理されている。
情報処理装置 CHIP4 (MS) は中央演算装置 CPUと SRAMコントローラ SRCと DRAMコ ントローラ SDCとから構成される。 DRAMコントローラは SDRAMインターフェース (SDRAM IF) で CHIP3 (DRAM4)の SRAMおよびメモリバンク （B0， Bl， B2， B3) へ アクセスを行いデータの.読み書きを行う。
このように、 本実施の形態例では、 CHIP1 (FLASH4) は、 エラー検出訂正回路 E CC、 代替処理回路 REPを内臓するため、 データ読み出し時のエラー検出とエラー 訂正を高速で行うことができ、 また、 データ書き込み時のアドレス代替処理も高 速に行うことができるので、 データ転送の高速化が図れる。
CHIP3 (DRAM4)は、 SDRAMインターフェース （SDRAM IF) と NANDインターフエ一 ス （NAND IF) を装備し、 NANDインターフヱースは （NAND IF) で直接 CHIP1 (FL ASH4)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理 装鬓 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことができる。 本メモリシステムを実現するためのチップ数を削減できるため、 低電力化、 低 コスト化が可能となる。
さらに、 SDRAMインターフェースのみで、 本メモリシステムは動作するため、 ' 情報処理装置 CHIP4 (MS) との接続端子を少なくでき、 更なる低電力化、 低コス ト化が可能である。
次に、 本実施の形態例の動作を説明する。
電源が投入されると、 CHIP1 (FLASH4)および CHIP3 (DRAM4)は、 それぞれ自らを 4 初期状態に設定する。
次に、 フラッシュ制御回路 DFC0Nは、 不揮発性メモリアレイ MAの初期プロダラ ム領域のデータを読み出し SRAMのブート領域へ転送する。
CHIP1 (FLASH4) の不揮発性メ^リアレイ MAからのデータの読み出し時には、 内蔵されたエラー検出訂正回路 ECCによって高速に、 データのエラー検出と ラ 一訂正が行われる。
情報処理装置 CHIP4 (MS)は、 SDRAMインターフェース （SDRAM IF) で SRAMのプ 一ト領域へ格納されたブートデータを読み出して、 自らの立ち上げを行う。
また、 初期化回路 INTは、 CHIP3 (DRAM4)の初期化シーケンスとして、 モードレ ジスタ MR、 拡張モードレジスタ EMRへ所望の値を設定する。
次に、 CHIP3 (DRAM4)のフラッシュ制御回路 DFC0Nは、 転送制御回路 FCTL4を介し て不揮発性メモリアレイ MAのメインデータ領域のデータを順に読み出し、 データ ノ ッファ BUFへ転送する。 コマンド .デコーダー CDECはデータバッファ BUFに保持 されているデータを順にコピー領域に割り当てられているメモリバンク 0 (B0) へ転送する。 データ転送が開始されると、 リフレッシュ制御回路 REFはメモリバ ンク 0 (B0) に転送されたデータを保持するため、 リフレッシュ動作を行う。 情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRAM IF) から、 C HIP 1 (FLASH4)のコントロールレジスタ SREGへロード命令が書き込まれると、 不 揮発性メ'モリアレイ MAに保持されているメインデータ領域のデータが、 SRAMのバ ッファ領域へ転送される。 また、 ス トア命令がコントロールレジスタ SREGへ書き 込まれると、 SRAMのバッファ領域のデータが不揮発性メモリアレイ MAのメインデ ータ領域へ転送される。
不揮発性メモリアレイ MAへの、 データの書き込み時には、 内蔵されたアドレス 代替処理回路 REPによって、 高速に、 書き込みが成功したかどうかがチェックさ れ、 成功すれば書き込みを終了し、 書き込みが失敗した時には、 CHIP1 (FLASH4) の代替領域 FREP内のァドレスを選択し、 データを書き込む。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRAM IF) 力 ら、 C HIP3 (DRAM4)のコントロールレジスタ DREGへ7ロード命令が書き込まれると、 CHIP1 (FLASH4) のメインデータ領域のデータが CHIP3 (DRAM4) のコピー領域へ転送さ れる。 またス トア命令がコントロールレジスタ DREGへ書き込まれると、 CHIP3 (D RAM4) のコピー領域のデータが直接、 CHIP1 (FLASH4) のメインデータ領域へ書 き込まれる。
情報処理装置 CHIP4 (MS) より、 SDRAMインターフェース （SDRAM IF) で、 CHI
P3 (DRAM4) のメモリバンク 0 (B0) に保持されている CHIP1 (FLASH4)データの読 み出し命令とアドレスを入力すると、 アクセス調停回路 ARBは、 情報処理装置 CHI P4 (MS) からの読み出し命令を常に優先させ、 ロード命令やス トア命令によって、 CHIP1 (FLASH4) と CHIP3 (DRAM4) との間にデータ転送が発生していれば、 これ を停止す 。 その後、 コマンド .デコーダー CDECは、 この読み出し命令を解読し、 メモリバンク 0 (B0) からデータを読み出し、 SDRAMインターフェースを通じて 出力する。
また、 本メモリモジュール丽 4の CHIP1 (FLASH4)と CHIP3 (DRAM4)とのデータ転送 に ANDインターフェース （AND IF) を用いた場合においても、 本メモリモジユー ルを実現できるのは言うまでもない。 .
このように、 本実施の形態例では、 CHIP1 (FLSH4) は、 エラー検出訂正回路 EC C、 代替処理回路 REPを内臓するため、 データ読み出し時のエラー検出とエラー訂 正を高速で行うことができ、 また、 データ書き込み時のアドレス代替処理も高速 に行うことができるので、 データ転送の高速化が図れる。
CHIP3 (DRAM2)は、 SDRAMインターフェース （SDRAM IF) と NANDインターフエ一 ス （NAND IF) を装備し、 NANDインターフヱースは （NAND IF) で直接 CHIP1 (FL AS.H4)へ接続でき、 また、 SDRAMインターフェース （SDRAM IF) は直接、 情報処理 装置 CHIP4 (MS)へ接続できるため、 より高速にデータを読み出すことができる。 本メモリシステム 実現するためのチップ数を削減できるため、 低電力化、 低 コス ト化が可能となる。
さらに、 SDRAMインターフェースのみで、 本メモリシステムは動作するため、 情報処理装置 CHIP4 (MS) との接続端子を少なくでき、 更なる低電力化、 低コス ト化が可能である。 図 2 3は、 本実施例での、 メモリマネージメント回路 DMUによるメモリマップ の一例を示したものである。 本実施の形態例では'、 特に限定されないが、 不揮発 メモリの記憶領域が 128Mbit + 4Mbit (4Mbitは代替 |1域） 、 DRAMの記憶領域が 256 Mbit, SRAMが 8 k bit、 コントロールレジスタ S— REGおよび DREGのそれぞれが; Ikbit であるメモリモジュールを例に代表的なメモリマップを説明する。
SDRAMインターフェース （SDRAM IF) から入力したア ドレスを元に、 メモリマ ネージメント回路 DMUは、 コントロールレジスタ DREG (lkb)、 DRAMのワーク領域 WK (128Mbit) 、 DRAMのコピー領域 CP (128Mbit) 、 コントロールレジスタ SREG、 SR AM、 FLASHの（128Mbit)への.ァドレスを変換したメモリマップを示す。
特に制限はないが、 メモリマップのアドレス空間の下部から、 SRAM、 コント口 ールレジスタ SREG、 DRAMのバンク 0 (BANK0) 、 パンク 1 (BANK1) 、 パンク 2 (BANK2) 、 パンク 3 (BA K3) 、 コントロールレジスタ DREGがマッピングされて いる。
SRAMは、 ブート領域 SBootとバッファ領域 SBUFに分かれている。
DRAMのバンク 0 (BANK0) 及びバンク 1 (BANK1) はコピー領域 CPに、 パンク 2 (BANK2) 及ぴバンク 3 (BANK3) はワーク領域 WKにマッピングされている。 コピ 一領域 CPは、 FLASHのデータが転送され保持される領域である。 ワーク領域 WKは、 ワークメモリとして利用される領域である。 また、 バンク 1 (BANK1) のコピー 領域 CPには初期自動転送領域 CIPが含まれている。
FLASHは、 メインデータ領域 FM、 初期プログラム領域 Fbootおよび代替領域 FREP とに分かれている。 また、 FLASHのメインデータ領域 FMには、 電源投入時に DRAM へ自動転送される初期自動転送領域 IPが含まれている。
FLASHのメインデータ領域 FMには、 プログラムやデータが格納されている。 ま た、 FLASHは書き換えを繰り返すことによって、 信頼性が低下し、 書き込み時に 書いたデータが、 読み出し時には異なるデータとなったりく 書き換え時にデータ が書き込まれなかったりすることが稀にある。 代替領域 FREPはこのよう.に不良と なった初期プロダラム領域 Fbootゃメィンデ^タ領域 FMのデータを、 新たな領域 へ置き換えるために設けられている。 代替領域の大きさは、 特に限定しないが、 FLASHが保証する信頼性が確保できるように決めると良い。
電源投入後、 先ず、 FLASHの初期ブログラム領域 FBoot内のデータは SRAMのブー ト領域 SBootへ転送される。 情報処理回路 CHIP4 (MS)は、 SDRAMインターフェース (SDRAM IF) で SRAMのブート領域 SBootのデータを読み出し、 自らを立ち上げる ( 次に、 FLASHの初期自動転送領域 IPのデータは DRAMの初期自動転送領域 CIPへ転 送される。
ロード命令 （Load) による FLASHから DRAMへのデータ転送を説明する。
SDRAMインターフェース （SDRAM IF) から、 コントロニルレジスタ DREGにロー ド命令が書きこまれると、 メモリマネージメント回路 MUが設定したメモリマップ に従い、 FLASHのメインデータ領域のデータ力 SDRAMのコピー領域へ転送される。 ス トア命令 （Store) による DRAMから FLASHへのデータ転送を説明する。
SDRAMインターフェース （SDRAM IF) から、 コントロールレジスタ DREGにス ト ァ命令が書きこまれると、 メモリマネージメント回路 MUが設定したメモリマップ に従い、 DRAMのコピー領域のデータ力 SFLASHのメインデータ領域へ転送される。 次に、 DRAMからのデータの読み出しについて説明する。
SDRAMインターフェースから DRAMのパンク 0 (BANK0) 内のアドレスと リード命 令が入力されると、 DRAMのバンク 0 (BANK0) 内のアドレスを選択し、 データを 読み出すことができる。 つまり、 FLASHのデータを DRAMと同じ速度で読み出すこ とができる。 他のバンク （バンク 1、 パンク 2、 バンク 3 ) についても同様にデ ータを読み出すことができる。
次に、 DRAMへのデータの書きこみについて説明する。
SDRAMインターフェースから DRAMのバンク 1 (BA皿 1) 内のアドレスと書き込 み命令が入力されると、 DR Mのバンク Γ (BANK1) 内のアドレスを選択し、 デー タを書きこむことができる。 つまり、 FLASHのデータを DRAMと同じ速度で書きこ むことができる。 他のバンク （バンク 3、 パンク 2、 バンク 0 ) についても同様 にデータを書きこむことができる。
ロード命令 （SLoad). による FLASHから SRAMへのデータ転送を説明する。
SDRAMインターフェース （SDRAM IF) から、 コントロールレジスタ SREGにロー ド命令 （SLoad) が書きこまれると、 メモリマネージ ント回路 DMUが設定したメ. モリマップに従い、 FLASHのデータが SMMのバ ファ領域へ転送される。
ス トア命令 （SStore) による SRAMから FLASHへのデータ転送を説明する。
SDRAMインターフェース （SDRAM IF) から、 コントロールレジスタ SREGにス ト ァ命令が書きこまれると、 メモリマネージメント回路 DMUが設定したメモリマツ プに従い、 SRAMのバッファ領域のデータ力 SFLASHへ転送される。
次に、 SRAMからのデータの読み出しについて説明する。
SDRAMィンターフェースから、 SRAMを選択するァドレスとリード命令が入力され ると、 SRAMを選択し、 データを読み出すことができる。
次に、 SRAMへのデータの書きこみについて説明する。.
SDRAMィンターフェースから SRAMを選択するァドレスと書き込み命令が入力さ れると、 SRAMを選択し、 データを書き込むことができる。
このように、 すべてのデータ転送は、 SDRAMインターフェース （SDRAM IF) に よって行われる。
く実施の形態例 6 >
図 2 4は本発明を適用した第 6の実施形態である。 メモリモジュール MM 5と情 報処理装置 CHIP4 (MS)とから構成されるメモリシステムの実施形態を示したもの である。 以下におのおのについて説明する。
メモリモジュール丽 5は CHIP1 (FLASH4) と CHIP2 (DRAM4) 、 CHIP3 (DRAM4) と から構成される。 CHIP1 (FLASH4) は、 図 2 2で説明した不揮発性メモリと同様 のメモリであり、 NANDインターフェースを（NAND IF)装備している。
CHIP2 (DRAM4)と CHIP3 (DRAM4)は、 まったく同じ DRAMであり、 図 2 2で説明 'した DRAMに、 マスター選択信号 MSLを付加した DRAMである。 DFC0Nは CHIP1 (FLASH4) とのデータ転送を制御するフラッシュ制御回路である。
本メモリモジ ール丽 5は DRAMの記憶容量を増やす目的で DRAMを 2チップ用い ている実施例である。
CHIP2 (DRAM4)およぴ CHIP3 (DRAM4)と CHIP1 (FLASH4)との間のデータ転送は NAND インターフェース （NAND IF) で行われ。 また、 CHIP2 (DMM4)および CHIP3 (DRAM 4)と情報処理装置 CHIP4 (MS)との間のデータ転送は SDRAMィンターフヱース （SDRA M IF) で行われる。
マスター選択信号 MSLは、 CHIP2 (DRAM4) および CHIP3 (DRAM4)が、 主体的に CHI PI (FLASH4)へアクセスを行うのかどうかを選択する信号である。
CHIP2 (DRAM4) ではマスター選択信号 MSLを電源端子 VDDに接続し、 主体的に CH IP1 (FLASH4) へアクセスするマスター DRAMとなる。 CHIP3 (DRAM4) ではマスタ 一選択信号 MSLを接地端子 VSS ( 0 V) に接続し、 主体的に CHIP1 (FLASH4) へは主 体的にアクセスしないスレーブ DRAMとなる。
マスター DRAMとなった ClilP2 (DRAM4)では、 フラッシュ制御回路 DFC0Nが CHIP1 (FLASH4) とのデータ転送のために制御信号を発生する。
スレーブ DRAMとなつた CHIP2 (DRAM4) で'は、 CHIP2 (DRAM4)内のフラッシュ制御 回路 DFC0Nは CHIP1 (FLASH4) とのデータ転送のために制御信号やデータを発生せ ず、 CHIP2 (DRAM4)のフラッシュ制御回路 DFC0Nが発生する制御信号を用い T、 CHI PI (FLASH4) とのデータ転送を行う。
フラッシュメモリへ主体的にアクセスするマスター DRAMが複数あると、 フラッ シュメモリへの制御信号が競合状態となり、 フラッシュメモリと DRAMとの間のデ ータ転送がうまくいかず、 複数の DRAMチップを用て記憶容量を増大することが困 難となる。 本実施の形態によれば、 マスター選択信号 MSLを設けることによって、 マスター DRAMとスレープ DRAMを選択でき、 複数の DRAMチップを用いて記憶容量を 増大することができるため、 携帯機器の要求に柔軟に対応できる。
<実施の形態例 7 >
図 2 5は本発明における第 7の実施の形態例を示したものである。 図 2 5 ( a ) は上面図であり、 図 2, 5 ( b ) は上面図に示した A— A， 線に沿った部分 の断面図である。
本実施の形態のマルチチップ ·モジュールは、 ボールダリッドアレイ（BGA)に よって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ポ ード） PCB上に、 CHIPM1、 CHIPM2が搭載されている。 CHIPM1は不揮発性メモリで、 CHIPM2は DRAMである。 本マルチチップ 'モジュールにより、 図 2 1で示すメモリ モジュール MM3および、 図 2 2で示すメモリモジュール MM4を 1つの封止体に集積 できる。
CHIPM1と基盤 PCB上のボンディングパットはボンディ グワイヤ（PATH2)で接続 され、 CHIPM2と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH1)で 接続されている。 CHIPM1と CHIPM2はボンディングワイヤ（PATH3)で接続される。 チップの搭載'された基盤 PCBの上面は樹脂モールドが行われて各チップと接続 配線を保護する。 なお、 さらにその上から金属、 セラミック、 あるいは樹脂の力 パー（COVER)を使用しても良い。'—
本実施の形態例ではプリント回路ポード PCB上にベアチップを直接搭載するた め、 実装面積の小さなメモリモジュールを構成することができる。 また、 各チッ プを積層することができるため、 チップと基盤 PCB間の配線長を短くすることが で-き、 実装面積を小さくすることができる。 チップ間の配線及び各チップと基盤 間の配線をボンディングワイャ方式で統一することによって少ない工程数で 'メモ リモジュールを製造することができる。
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のポ ンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモ リモジュールを製造することができる。 樹脂のカバーを使用した場合には、 より 強靭なメモリモジュールを構成することができる。 セラミックゃ金属の力パーを 使用した場合には、 強度のほか、 放熱性やシールド効果に優れたメモリモジユー ルを構成することができる。
<実施の形態例 8 >
図 2 6は本発明における第 8の実施の形態例を示したものである。 図 2 6 ( a ) は上面図であり、 図 2 6 ( b ) は上面図に示した A— A ' 線に沿った部分 の断面'図である。
本実施の形態のマルチチップ ·モジュールは、 ポールグリッドアレイ（BGA)に よって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボ ード） PCB上に、 CHIPM1、 CHIPM2、 C¾IPM3が搭載されている。 CHIPM1は不揮発性メ モリ、 CHIP2Mは DRAMである。 CHIP3Mは、 中央演算装置 CPUと SRAMコントローラ SRC と DRAMコントローラ SDCとから構成される情報処理装置、 あるいは CHIP1Mと CHIP2 Mのデータ転送を制御する制御回路である。
本マルチチップ .モジュールにより、 図 1で示すメモリモジュール MM、 図 1 4 で示すメモリモジュール MM、 図 1 7で示すメモリモジュール MM1、 図 1 8で示す メモリモジュール MM2、 図 2 1で示すメモリシステム、 図 2 2でメモリシスを 1 つの封止体に集積できる。
CHIPMlと基盤 PCB上のボンディングパットはボンディングワイヤ（PATH2)で接続 され、 CHIPM2と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH1)で 接続されている。 CHIPMlと CHIPM2はボンディ.ングワイヤ（PATH3)で接続される。 また、 CHIPM3の実装おょぴ配線にボールグリッドアレイが用いられている。
本実装方法では 3チップを積層することができるので実装面積を小さく保つこ とができる。 さらに、 CHIPM3と基盤間とのボンディングは不要となりボンディン グ配線の本数を削減することができるため組み立て工数を削減できる上、 より信 賴性の高いマルチチップモジュールが実現できる。
<実施の形態例 9 >
図 2 7は本発明に係るマルチチップ .モジュールの第 9の実施の形態例を示し たものである。 図 2 7 ( a ) は上面図であり、 図 2 7 ( b ) は上面図に示した A —A ' 線に沿った部分の断面図である。
本実施の形態のメモリモジュールは、 ポールグリッドアレイ（BGA)によって装 置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ポード） PCB 上に、 CHIPMl, CHIPM2、 CHIPM3、 CHIPM4が搭載されている。 CHIPMlは不揮発性メ モリ、 CHIPM3は DRAMである。 CHIPM2は CHIPMlと CHIPM2のデータ転送を制御する制 御回路であり、 CHIPM4は中央演算装置 CPUと SRAMコントローラ SRCと DRAMコントロ ーラ SDCとから構成される情報処理装置である。
本実装方法では、 図 1で示すメモリシステム、 図 1 4で示すメモリシステムモ ジュール、 図 1 7で示すメモリシステムおよび図 1 8で示すメモリシステムを 1 つの封止体に集積できる。
CHIPMlと基盤 PCB上のポンディングパットはポンデイングワイヤ（PATH2)で接続 され、 CHIPM2と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH4)で 接続され、 CHIPM3と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH 1)で接続されている。
CHIPM1と CHIPM3はボンディングワイヤ（PATH3)で接続され、 CHIPM2と CHIPM3は ボンディングワイヤ（ΡΑΊΉ5)で接続される。
CHIPM4の実装および配線にポールグリッドアレイ （BGA) が用いられている。 本実装方法ではプリント回路ポード PCB上にベアチップを直接搭載するため、 実装面積の小さなメモリモジュールを構成することができる。 また、 各チップを 近接して配置することができるため、 チップ間配線長を短くすることができる。. チップ間をボンディングワイヤで直接配線することによって基盤上のボンディ' ングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジ ユールを製造することができる。
さらに、 CHIPM4と基盤間とのボンディングは不要となりポンディング配線の本 数を削減することができるため組み立て工数を削減できる上、 より信頼性の高い マルチチップモジュールが実現できる。
ぐ実施の形態例 1 0〉
図 2 8は本発明に係るメモリシステムの第 1 0の実施の形態例を示したもので ある。 図 2 8 ( a ) は上面図であり、 図 2 8 ( b ) は上面図に示した A— A ' 線 に沿った部分の断面図であ ¾。
本実施の形態のメモリモジュールは、 ポールグリッドアレイ（BGA)によって装 置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ポード） PCB 上に、 CHIPM1、 CHIPM2、 CHIPM3が搭載されている。 CHIPM1は不揮発性メモリ、 CH IPM2およぴ CHIPM3は DRAMである。 チップ間の配線及び各チップと基盤間の配線を ボンディングワイヤ方式で統一することによって少ない工程数でメモリモジユー ルを製造することができる。
本実装方法では、 図 2 4で示すモジュール MM5を 1つの封止体に集積できる。
CHIPM1と ¾盤 PCB上のポンディングパットはポンデイングワイヤ（PATH2)で接続 され、 CHIPM2と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH1)で 接続され、 CHIPM3と基盤 PCB上のポンディングパットはボンディングワイヤ（PATH 3)で接続されている。
本実施の形態例ではプリント回路ボード PCB上にベアチップを直接搭載するた め、 -実装面積の小さなメモリモジュールを構成することができる。
また、 各チップを近接して配置することができるため、 チップ間配線長を短く することができる。
各チップと基盤間の配線をボンデイングワイャ方式で銃一する とによって少 ない工程数でメモリモジュールを製造することができる。
<実施の形態例 1 1 >
図 2 9は本発明に係るメモリシステムの第 1 1の実施の形態例を示したもので ある。 図 2 9 ( a ) は上面図であり、 図 2 9 ( b ) は上面図に示した A— A， 線 に沿った部分の断面図である。
本実施の形態のメモリモジュールは、 ポールダリッドアレイ（BGA)によって装 置に実装する基盤（例えばガラスェポキシ基板でできたプリント回路ポード） PCB 上に、 CHIPM1、 CHIPM2、 CHIPM3、 CHIPM4が搭載されている。 CHIPM1は不揮発性メ モリ、 CHIPM2および CHIPM3は DRAMである。 CHIPM4は中央演算装置 CPUと SRAMコン トローラ SRCと DRAMコントローラ SDCとから構成される情報処理装置である。
本マルチチップ ·モジュールでは、 図 2 4で示すメモリシステムを 1つの封止 体に集積できる。
CHIPM1と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH2)で接続 され、 CHIPM2と基盤 PCB上のボンディングパットはボンディングワイヤ（PATH1)で 接続され、 CHIPM3と基盤 PCB上のボンディングパットはポンデイングワイヤ（PATH 3)で接続されている。
CHIPM4の実装および配線にボールグリッドアレイ （BGA) が用いられている。 本実施の形態例ではプリント回路ボード PCB上にベアチップを直接搭載するた め 実装面積の小さなメモリモジュールを構成することができる。 また、 各チッ プを近接して配置することができるため、 チップ間配線長を短くすることができ る。 CHIPM4と基盤間とのボンディングは不要となりボンディング配線の本数を削 減することができるため組み立て工数を削減できる上、 より信頼性の高いマルチ チップモジュールが実現できる。
<実施の形態例 1 2 >
図 3 0に、 本発明に係るメモリモジュールを利用した携帯電話機の第 1 2の実 施の形態例を示す。 携帯電話は、 アンテナ ANT、 無線ブロック RF、 ベースパンド、 ブロック BB、 音声コーデックブロック SPく スピーカー SK、 マイクロホン MK：、 プロ セッサ CPU、 液晶表示部 LCD、 キーボード KEYおよぴ本発明のメモリモジュール MEM で構成される。
通話時の動作を説明する。
アンテナ ANTを通って受信された音声は無線ブロック RFで増幅され、 ベースバ ンドブロック BBへ入力される。 ベースパンドブロック BBでは、 音^のアナログ信 号をデジタル信号に変換し、 エラー訂正と復号処理おこない、 音声コーデックブ 口ック SPへ出力する。 音声コーデックブ口ックがデジタル信号をァ'ナログ信号に 変換しスピーカー SKに出力すると、 スピーカーから相手の声が聞こえる。
携帯電話機から、 インターネッ トのホームページにアクセスし、 音楽データを ダウンロードし、 再生して聞き、 最後にダウンロードした音楽データを保存する という一連の作業を行うときの動作を説明する。
メモリモジュール MEMには、 基本プログラム、 アプリケーショ ンプログラム
(メール、 Webブラウザ、 音楽再生、 ゲームなど） が格納されている。
キーボードより、 Webブラウザの起動を指示すると、 メモリモジュール MEM内の
FLASHに格納されている Webブラゥザのプログラムが、 同じメモリモジュール内の
DRAMへと転送される。 DRAMへの転送が終了するとプロセッサ CPUは DRAM内の Webブ ラウザのプログラムを実行し、 液晶表示 LCDに Webブラウザが表示される。 所望の ホームページにアクセスし、 気に入った音楽データのダウンロードをキーポード KEYより指示すると、 音楽データは、 アンテナ ANTを通って受信され、 無線ブロッ ク RFで増幅され、ベースパンドブロック BBへ入力される。 ベースパンドブロック BBでは、 アナログ信号である音楽データをデジタル信号に変換し、 エラー訂正と 復号処理おこなう。 '最終的に、 デジタル信号化された音楽デーたはメモリモジュ ール MEMの DRAMへー且、 格納され、 FLASHへと転送される。
次に、 キーボード KEYより、 音楽再生プログラムの起動を指示すると モリモ ジュール MEM内の FLASHに格納されてレ、る音楽再生プログラムが、 同じメモリモジ ール内の DRAMへと転送される。 DRAMへの転送が終了するとプロセッサ CPUは DRA M内の音声再生プログラムを実行し、 液晶表示 LCDに音楽再生プログラムが表示さ れる。
キーボード KEYより、 DRAMへダウンロードした音楽データを聞くための指示を 行うと、 プロセッサ CPUは音楽再生プログラムを実行し、 DRAMに保持している音 楽データを処理し、 ； ¾終的にスピーカー SKから音楽が聞こてくる。
このとき、 本発明のメモリモジュールは大容量の DRAMを用いているため、 Web ブラゥザと音楽再生プログラムは DRAMに保持されており、 どちらのプログラムも CPUによって同時に実行されている。 さらに、 電子メールプログラムを起動し、 電子メールプログラム、 メールの送受信も同時にできる。 ，
Webのブラゥザを停止した場合でも、 メモリモジュール内の DRAMには保持して いるため、 再起動時はすぐに起動することができる。
キーボードより電源遮断の指示が入力されると、 メモリモジュールは、 SRAMの み動作させ、 最低限の'データ時保持を行い、 消費電力を極端に小さくできる。 このように、 本発明に係るメモリモジュールを用いることにより、 大量のメー ル、 音楽再生、 アプリケ-シヨンプログラムや音楽データ、 静止画像データ、 動 画データなどを格納でき、 さらに複数のプログラムを同時に実行できる。
く実施の形態例 1 3 >
図 3 1に、 本発明に係るメモリシステムを利用した携帯電話機の第 1 3の実施 の形態例を示す。 携帯電話は、 アンテナ ANT、 無線フ'ロック RF、 ベースバンドブ ロック BB、 音声コーデックブロック SP、 スピーカー SK、 マイクロホン MK、 プロセ ッサ CPU、 液晶表示部 LCD、 キーボード KEYおよび、 プロセッサ CPUとメモリ'モジュ ール MEMを 1つの封止体に集積した本発明のメモリ.システム SLで構成される。 本発明のメモリシステム SLでを用いることによって、 部品点数を削減できるた め、 低コス ト化ができ、 携帯電話の信頼性が向上する、 携帯電話機を 成する部 品の実装面積を小さくでき、 携帯電話小型化ができる。 産業上の利用可能性
以上説明したように本発明によって得られる効果は以下の通りである。
第 1に、 電源投入時にブートプログラムを FLASHから SRAMへ自動転送すること ' で、 携帯機器は、 SMMのブートプログァムを読み出し、 すばやくが立ちあがるこ とができる。
第 2に、 電源投入時に必要なプログラムを FLASHから DRAMへ自動転送すること で、 携帯機器が立ちあがった時点ですぐに本メモリモジュ一ルヘアクセスするこ とができるため携帯機器の高性能化が図れる。
第 3に、 本発明に係るメモリシステムを適用したメモリモジュールでは FLASH の一部のデータ、 あるいは全データをコピーできる領域を DRAM内に確保し、 あら かじめ FLASHから DRAMへデータを転送しておくことで、 DRAMと同等の速度で FLASH のデータ読み出しや書きこみができる。
第 4に、 本メモリモジュールの内部で、 FALSHからの読み出し時は、 エラー検 出と訂正を行い、 書きこみ時は、 書きこみが正しく行われなかった不良アドレス に対して代替処理を行うため、 処理が高速にでき、 かつ信頼性を保つことができ る。
第 5に、 本メモリモジュールでは大容量の DRAMを用いるため、 FLASHのデータ をコピーできる領域のほかに、 大容量のワーク領域も確保でき、 携帯電話の高機 能化に対応できる。
第 6に、 本メモリモジュール内部でのロード命令ゃストァ命令による FLASH - D RAM間のデータ転送中であっても'、 これらのデータ転送を意識することなくメモ リモジュール外部から DRAMへアクセスでき、 携帯機器の高性能化、 高機能化に対 応できる。
第 7に、 メモリモジュール内部でオートリフレッシュは、.電源投 後の FLASH から DRAMへの初期プログラムの転送開始からメモリモジュールの外部から、 ォー トリフレッシュ命令が入力されるまで行うことによって、 リフレッシュ制御の切 り替えを速やかに正確におこなうことができる。
また、 電源投入後の FLASHから DRAMへの初期プログラムの転送が終了した後に、 D RAMをセルフリフレッシュ状態にすることで、 メモリモジュール外部よりセルフ リフレッシュ状態を解除する命令が入力されるまで、 低電力で DRAMのデータを保 持することができる。
第 8に、 一般的なィンターフェースである SRAMィンターフェースを通じてブー トデータや自動転送領域指定データを FLASHの初期プログラム領域へ書き込み、 電源投入直後のブート方法ゃデータ転送領域を変えることができるため、 携帯機 器の要求に応じて柔軟に対応でき、 高機能化が図れる。
第 9に、 複数の半導体チップを一つの封止体 実装することによつて実装面積 の小さなシステムメモリ 'モジュールを提供できる。

Claims

請 求 の 範 囲
1 . 不揮発性メモリ と、 ダイナミックランダムアクセスメモリと、 スタティック ランダムアクセスメモリと、 前記不揮発性メモリと前記ダイナミックランダムァ クセスメモリ及び前記スタティックランダムアクセスメモリとの間でアクセスを 行う制御回路を含むメモリモジュールであって、
前記メモリモジュールの外部からダイナミックランダムアクセスメモリへァク セスするためのダイナミックランダムアクセスメモリインターフェースと、 スタ ティックランダムアクセスメモリへアクセスするためのスタティックランダムァ クセスィンターフェースを有することを特徴とするメモリモジュール。
2 . 請求の範囲第 1項において、
電源投入直後、 前記不揮発性メモリの所定のァドレス領域のデータをスタ. ィ ックランダムアクセスメモリへ転送することを特徴とするメモリモジュール。
3 . 請求の範囲第 1項において、
電源投入直後、 前記不揮発性メモリの所定のァドレス領域のデータをダイナミ ックランダムアクセスメモリへ転送することを特徴とするメモリモジュール。
4 . 請求の範囲第 1項において、
前記不揮発性メモリと前記ダイナミックランダムアクセスメモリとの間のデー タ転送は、 前記ダイナミックランダムアクセスメモリインターフェースからの命 令によって行われることを特徴とするメモリモジュール。
5 . 請求の範囲第 1項において、
前記不揮発性メモリと前記スタティックランダムアクセスメモリとの間のデー タ転送は、 前記スタティックランダムアクセスメモリイ-ンターフェースからの命 令によって行われることを特徴とするメモリモジュール。 '
6 . 請求の範囲第 1項において、 '
前記不揮発性メモリから前記スタティックランダムアクセスメモリおよびダイ ナミックランダムアクセスメモリへのデータ転送は、 エラー訂正されたデータを 転送することを特徴とするメモリモジュール。
7 . 請求の範囲第 1項において、
前記スタティックランダムアクセスメモリおょぴダイナミックランダムァクセ スメモリから前記不揮発性メモリへのデータ-転送は、 ァドレス代替処理が行われ ることを特徴とするメモリモジュール。
5 8 . 請求の範囲第 1項において、
前記不揮発性メモリには、 ブートプログラムを保持することを特徴とするメモ リモジユーノレ。
9 . 請求の範囲第 1項において、
前記不揮発性メモリから前記ダイナミックランダムアクセスメ.モリ'.へ動作電源0 が投入された初期に転送きれるデータの範囲を示す転送範囲データが、 前記不揮 発性メモリに保持されていることを特徴とするメモリモジュール。
1 0 . 請求の範囲第 1項に'おいて、
前記不揮発性メモリと前記ダイナミックランダムアクセスメモリは同程度のメ モリ容量であり、 前記スタティックランダムアクセスメモリは不揮発性メモリの5 1/1000以下のメモリ容量であることを特徴とするメモリモジュール。
1 1 . 請求の範囲第 3項において、
前記不揮発性メモリの所定のァドレス領域の範囲を示す
転送範囲データを前記不揮発性メモリが保持することを特徴とするメモリモジュ 一ノレ。
0 1 2 . 請求の範囲第 1項において、
前記メモリモジュール内部で前記ダイナミックランダムアクセスメモリのデー ― タ保持動作を行うことを特徴とするメモリモジュール。
1 3 . 請求の範囲第 1 1項において、
前記メモリモジュールの外部より前記ダイナミックランダムアクセスメモリへ5 のデータ保持動作が行われた場合は、 メモリモジュール内部での前記ダイナミツ クランダムアクセスメモリのデータ保持動作を中止することを特徴とするメモリ モジュール o
1 4 . 請求の範囲第 1項において、 前記メモリモジュールの外部よりのアクセスが第 1優先、 前記メモリモジユー ル内部でのダイナミックランダムアクセスメモリのデータ保持動作を第 2優先、 前記不揮発性メモリとスタティックランダムアクセスメモリおょぴダイナミック ランダムアクセスメモリとの間のデータ転送を第.3優先とするメモリモジュール。
1 5. 請求の範囲第 1項において、
前記ダイナミックランダムアクセスメモリはクロック同期型 DRAMであり、 前記メモリモジュール外部からの前記不揮発性メモリおよぴ前記 イナミツクラ ンダムアクセスメモリへのアクセスはクロック同期型 DRAMのィンターフェ一 スであることを特徴とするメモリモジュール。
16. 請求の範囲第 1項において、
前記不揮発性メモリは N AND型フラッシュメモリであり、 前記ダイナミック ランダムアクセスメモリはク口ック同期型 DRAMであることを特徴とするメモ リモシユール。
1 7. 請求の範囲第 1項において、
前記不揮発性メモリは AND型フラッシュメモリ' あり、 前記ダイナミツクラ ンダムアクセスメモリはクロック同期型 DRAMであることを特徴とするメモリ モンュ · ~"ノレ 0
18. 請求の範囲第 1項において、
前記不揮発性メモリは、 エラー検出とエラー訂正おょぴァドレス代替処理を行 うことを特徴とするメモリモジュール。
1 9. 請求の範囲第 18項において、
前記不揮発性メモリのメモリアレイの構成は N AND構成であることを特徴と するメモリモジュール。
20. 請求の範囲第 18項において、
前記不揮発性メモリのメモリアレイの構成は AND構成であることを特徴とす るメモリモジュール。 ' -
21. 請求の範囲第 1項において、
前記ダイナミックランダムアクセスメモリは、 複数のメモリインターフェース を装備することを特徴とするメモリモジュール。
2 2 . 請求の範囲第 2 1項において、
前記ダイナミックランダムアクセスメモリが装備している複数のメモリインタ 一フェースは、 少なく とも 2種類以上の異なるメモリに対するメモリインターフ エースであることを特徴とするメモリモジュール。
2 3 . 請求の範囲第 2 1項において、 '
前記ダイナミックランダムアクセスメモリが装備しているメモリインターフエ ースは、 前記ダイナミックランダムアクセスメモリインターフェースと前記不揮 発性メモリィンターフェースであることを特徴とするメモリモジュール。
2 4 . 請求の範囲第 1項において、
前記ダイナミックランダムアクセスメモリは、 前記メモリモジュール外部から のアクセスを処理するための制御回路と、 前記不揮発性メモリへ主体的にァクセ スを行うための制御回路を装備するダイナミックランダムアクセスメモリである ことを特徴とするメモリモジュール。
2 5 . 請求の範囲第 1項において、
前記ダイナミックランダムアクセスメモリは、 前記不揮発性メモリに対して、 主体的にアクセスを行う制御回路と、 従属的にアクセスを処理する回路とを装備 することを特徴とするメモリモジュール。
2 6 . 請求の範囲'第 2 5項において、 '
前記ダイナミックランダムアクセスメモリは、 前記不揮発性メモリへ主体的に メモリアクセスを行うカ あるいは従属的にメモリアクセスを処理するかを選択 できることを特徴とするメモリモジュール。
2 7 . 請求の範囲第 1項において、
前記； ^揮発性メモリはスタティックランダムアクセスメモリとエラー検出訂正 回路とアドレス代替処理回路を装備していることを特徴とするメモリモジュール。
2 8 . 請求の範囲第 1項において、
前記不揮発性メモリは、 複数のメモリインターフェースを装備することを特徴 とするメモリモジュール。
2 9 . 請求の範囲第 2 8項において、
前記不揮発性メモリが装備している複数のメモリインターフェースは、 少なく とも 2種類以上の異なるメモリに対するメモリインターフヱースであることを特 徴とするメモリモジュール。
3 0 . 請求の範囲第 2 9項において、
前記不揮発性メモリが装備しているメモリインターフェースは、 前記不揮発性 メモリインターフェースであり、 前記スタティックランダムアクセスメモリイン ターフェースであることを特徴とするメモリモジュール。 ·
3 1 . 不揮発性メモリと、 ダイナミックランダムアクセスメモリと、 スタティッ クランダムアクセスメモリと、 前記不揮発性メモリと前記ダイナミックランダム アクセスメモリ及ぴ前記スタティックランダムアクセスメモリとの間でアクセス を行う制御回路を含むメモリモジュールと情報処理装置とを有し、 前記情報処理 装置はスタティックメモリインターフェースを介して、 前記メモリモジュール内 のスタティックランダムアクセスメモリとのデータ転送を行い、 ダイナミツクラ ンダムアクセスメモリィンターフェースを介して前記メモリモジユーノレ内のダイ ナミックランダムアクセスメモリとのデータ転送を行うこと特徴とするメモリシ ステム。
3 2 . 請求の範囲第 3 1項において、
'電源投入直後の初期化期間においては前記情報処理装置は S R AMィンターフ エースを介して、 前記メモリモジュール内のスタティックランダムアクセスメモ リのブート領域からブートプログラムを読み出すことを特徴とするメモリシステ ム。
3 3 . 請求の範囲第 3 1項において、
通常期間においては前記情報処理装置はダイナミックランダムアクセスメモリ インターフェースを介して、 前記メモリモジュール内のダイナミックランダムァ クセスメモリにアクセスし、 スタティックランダムアクセスメモリインターフエ ースを介して前記メモリモジュール内のスタティックランダムアクセスメモリの バッファ領域へアクセスすることを特徴とするメモリシステム。
3 4 . 請求の範囲第 3 1項において、
前記情報処理装置はダイナミックランダムアクセスメモリインターフェースを 介して、 前記メモリモジュール内のダイナミックランダムアクセスメモリと不揮 発性メモリとの間のデータ転送を指示し、
スタテ 'ィックランダムアクセスメモリインターフェースを介して前記メモリモ ジュール内のスタティ ックランダムアクセスメモリのバッファ領域と不揮発性メ モリとの間のデータ転送を指示することを特徴とするメモリシステム。
3 5 . 請求の範囲第 3 1項において、
前記情報処理装置から.前記メモリモジュールへの読み出し、 書き込み、 リフレ ッシュ等の命令が前記メモリモジユーで実行されていない期間で、 ダイナミック ランダムアクセスメモリ と不揮発性メモリ との間のデータ転送が行われ、 スタテ ィックランダムアクセスメモリと不揮発性メモリとの間のデータ転送が行われる ことを特徴とするメモリシステム。
3 6 . 請求の範囲第 1項において、
前記不揮発性メモリは第 1半導体チップに、 前記制御回路はスタティックラン ダムアクセスメモリを含み第 2半導体チップに、 前記ダイナミックランダムァク セスメモリは第 3半導体チップに、 それぞれ形成され、 かつ前記第 1〜第 3の半 導体チップは回路基板上に搭載されて封止されたマルチチップメモリモジュール であることを特徴とするメモリシステム。
3 7 . 請求の範囲第 1項において、
前記不揮発性メモリは第 1半導体チップに、 前記制御回路はスタティックラン ダムアクセスメモリを含み第 2半導体チップに、 前記ダイナミックランダムァク セスメモリは複数のメモリインターフェースを装備したダイナミックランダムァ クセスメモリであって、 第 3半導体チップに、 それぞれ形成され、 かつ前記第 1 〜第 3の半導体チップは回路基板上に搭載されて封止されたマルチチップメモリ モジュールであることを特徴とするメモリシステム。
3 8 . 請求の範囲第 1項において、
前記不揮発性メモリは複数メモリインターフェースを装備した不揮発性メモリ であって、 第 1半導体チップに、 前記ダイナミックランダムアクセスメモリは複 数のメモリインターフェースを装備したダイナミックランダムアクセスメモリで あって、 第 2半導体チップに、 それぞれ形成され、 かつ前記第 1 2の半導体 チップは回路基板上に搭載されて封止されたマルチチップメモリモジュールであ ることを特徴とするメモリシステム。
3 9 . 請求の範囲第 3 1 ϊ頁において、
前記不揮発性メモリは第 1半導体チップに、 前記制御回路はスタティックラン ダムアクセスメモリを含み、 第 2半導体チップに、 前記ダイナミツクラ.ンダムァ クセスメモリは第 3半導体チップに、 前記情報処理装置は第 4半導体チップに、 それぞれ形成され、 かつ前記第 1〜第 4の半導体チップは回路基板上に搭載され て封止されたマルチチップメモリモジュールであることを特徴とするメモリシス テム。
4 0 . 請求の範囲第 3 1項において、
前記不揮発性メモリは第 1半導体チップに、 前記制御回路はスタティックラン ダムアクセスメモリを含み第 2半導体チップに、 前記ダイナミックランダムァク セスメモリは複数のメモリインターフェースを装備したダイナミックランダムァ クセスメモリであって、 第 3半導体チップに、 前記情報処理装置は第 4半導体チ ップに、 それぞれ形成され、 かつ前記第 1〜第 4の半導体チップは回路基板上に 搭載されて封止されたマルチチップメモリモジュールであることを特徴とするメ モリシステム。
4 1 . 請求の範囲第 3 1項において、
前記不揮発性メモ-リは複数メモリインターフヱースを装備した不揮発性メモリ であって、 第 1半導体チップに、 前記ダイナミックランダムアクセスメモリは複 数のメモリインターフェースを装備したダイナミックランダムアクセスメモリで あって、 第 2半導体チップに、 情報処理装置は第 3半導体チップに、 それぞれ形 成され、 かつ前記第 1〜第 3の半導体チップは回路基板上に搭載されて封止され たマルチチップメモリモジュールであることを特徴とするメモリシステム。
4 2 . 不揮発性メモリ と、 ダイナミックランダムアクセスメモリと、 スタティッ クランダムァクセ メモリと、 前記不揮発性メモリと前記ダイナミックランダム アクセスメモリおょぴ前記スタティックランダムアクセスメモリとの間でァクセ スを行う制御回路を含むメモリモジュールであって、'前記メモリモジュールの外 部から前記ダイナミックランダムアクセスメモリおよび前記スタティックランダ ムァグセスメモリへアクセスするためのダイナミックランダムアクセスメモリイ ンターフェースを装備することを特徴とするメモリシステム。
4 3 . 請求の範囲第 4 2項において、
電源投入直後、 前記不揮発性メモリの所定のァドレス領域のデータを前記スタ ティックランダムアクセスメモリへ転送することを特徴とするメモリシステム。
4 4 . 請求の範囲第 4 2項において、
電源 S入直後、 前記不揮発性メモリの所定のァドレス領域のデータを前記ダイ ナミックランダムアクセスメモリへ転送することを特徴とするメモリシステム。
4 5 . 請求の範囲第 4 2項において、
前記不揮発性メモリと前記ダイナミックランダムアクセスメモリおよび前記ス タティックランダムアクセスメモリとの間のデータ転送は、 前記ダイナミツクラ ンダムアクセスメモリインターフェースからの命令によって行われることを特徴 とするメモリシステム。
4 6 . 請求の範囲第 4 2項において、
前記不揮発性メモリから前記スタティックランダムアクセスメモリおよぴ前記 ダイナミックランダムアクセスメモリへのデータ転送は、 エラー訂正されたデー タを転送することを特徴とするメモリシステム。
4 7 . 請求の範囲第 4 2項において、
前記スタティックランダムアクセスメモリおよび前記ダイナミックランダムァ クセスメモリから前記不揮発性メモリへのデータ転送は、 ァドレス代替処理が行 われることを特徴と-するメモリシステム。
4 8 . 請求の範囲第 4 2項において、
前記不揮発性メモリには、 ブートプログラムを保持することを特徴とするメモ リシステム。
4 9 . 請求の範囲第 4 2項において、
前記不揮発性メモリから前記ダイナミックランダムアクセスメモリへ動作電源 が投入された初期に転送されるデータの範囲を示す転送範囲データが、 前記不揮 発性メモリに保持されていることを特徴とするメモリシステム。
5 0 . 請求の範囲第 4 2項において、
前記不揮発性メモリと前記ダイナミックランダムアクセスメモリは同程度のメ モリ 量であり、 前記スタティックランダムアクセスメモリは不揮発性メモリの ιΛοοο以下のメモリ容量であることを特徴とするメモリシステム。
5 1 .. 請求の範囲第 4 4項において、
前記不揮発性メモリの所定のァドレス領域の範囲を示す転送範囲データを前記
' 不揮発性メモリが保持することを特徴とするメモリシステム。
5 2 . 請求の範囲第 4 2項において、
前記メモリモジュール内部で前記ダイナミックランダムアクセスメモリのデー タ保持動作を行うことを特徴とするメモリシステム。
5 3 . 請求の範囲第 5 1項において、
前記メモリモジュールの外部より前記ダイナミックランダムアクセスメモリへ のデータ保持動作が行われた場合は、 前記メモリモジュール内部でのダイナミッ クランダムアクセスメモリのデータ保持動作を中止することを特徴とするメモリ システム。
5 4 . 請求の範囲第 4 2項において、
前記メモリモジュールの外部よりのアクセスが第 1優先、 前記メモリモジユー ル内部でのダイナミックランダムアクセスメモリのデータ保持動作を第 2優先、 前記不揮発性メモリと前記スタティックランダムアクセスメモリおよび前記ダイ ナミックランダムアクセスメモリとの間のデータ転送を^ 3優先とするメモリシ ステム。
5 5 . 請求の範囲第 4 2項において、
前記ダイナミックランダムアクセスメモリはクロック同期型 D R AMであり、 前記メモリモジュール外部からの前記不揮発性メモリおよび前記ダイナミツクラ ンダムアクセスメモリへのアクセスはク口ック同期型 DRAMのィンターフェ一 スであることを特徴とするメモリシステム。
56. 請求の範囲第 42項において、
前記木揮発性メモリは NAND型フラッシュメモリであり、 前記ダイナミック ランダムアクセスメモリはクロック同期型 DRAMであることを特徴とするメモ リシステム。 -
57. 請求の範囲第 42項において、
前記不揮発性メモリは AND型フラッシュ モリであり、 前記ダイナミックラ ンダムアクセスメモリはクロック同期型 DRAMであることを特徴とするメモリ システム。 .
58. 請求の範囲第 42項において、
前記不揮発性メモリは、 エラー検出とエラー訂正おょぴァドレスィ 替処理を行 うことを特徴とするメモリシステム。
59. 請求の範囲第 58項において、
前記不揮発性メモリのメモリアレイの構成は N AND構成であることを特徴と するメモリシステム。
60. 請求の範囲第 58項において、
前記不揮発性メモリのメモリアレイの構成は AND構成であることを特徴とす るメモリシステム。
61. 請求の範囲第 42項において、
前記ダイナミックランダムアクセスメモリは、 複数のメモリインターフェース を装備することを特徴とするメモリシステム。
62. 請求の範囲第 61項において、
前記ダイナミックランダムアクセスメモリが装備している複数のメモリインタ 一フェースは、 少なく とも 2種類以上の異なるメモリに対するメモリインターフ —エースであることを特徴とするメモリシステム。
63. 請求の範囲第 61項において、
前記ダイナミックランダムアクセスメモリが装備しているメモリインターフェ ースは、 前記ダイナミックランダムアクセスメモリインターフェースと前記不揮 発性メモリインターフェースであることを特徴とするメモリシステム。
6 4 , 請求の範囲第 4 2項において、
前記ダイナミックランダムアクセスメモリは、 前記メモリモジュール外部から のアクセスを処理するための制御回路と、 前記不揮発性メモリへ主体的にァクセ スを行うための制御回路を装備するダイナミックランダムアクセスメモリである ことを特徴とするメモリシステム。
6 5 . 請求の範囲第 4 2項において、
前記ダイナミック ンダムアクセスメモリは、 前記不揮発性メモリに対して、 主体的にアクセスを行う制御回路と、 従属的にアクセスを処理する回路とを装備 することを特徴とするメモリシステム。.
6 6 . 請求の範囲第 6 5項において、
前記ダイナミックランダムアクセスメモリは、 前記不揮発性メモリへ主体的に メモリアクセスを行う力 あるいは従属的にメモリアクセスを処理するかを選択 できることを特徴とするメモリシステム。
6 7 . 請求の範囲第 4 2項において、
前記不揮発性メモリはスタティックランダムアクセスメモリ とエラー検出訂正 回路とアドレス代替処理回路を装備していることを特徴とするメモリシステム。 6 8 . 不揮発性メモリ と、 ダイナミックランダムアクセスメモリと、 スタティッ クランダムアクセスメモリと、 前記不揮発性メモリと前記ダイナミックランダム アクセスメモリまたは前記スタティックランダムアクセスメモリとの間でァクセ スを行う制御回路を含むメモリモジュールと情報処理装置とを有し、 前記情報処 理装置はダイナミックメモリインターフェースを介して、 前記メモリモジュール 内のスタティックランダムアクセスメモリおよびダイナミックランダムアクセス メモリとのデータ転送を行うこと特徴とするメモリシステム。 .
6 9 . 請求の範囲第 6 8項において、
電源投入直後の初期化期間においては前記情報処理装置は S R AMィンターフ エーズを介して、 前記メモリモジュール内のスタティックランダムアクセスメモ リのブート領域からブートプログラムを読み出すことを特徴とするメモリシステ ム。
7 0 . 請求の範囲第 6 8項において、
通常期間においては前記情報処理装置はダイナミックランダムアクセスメモリ インターフェースを介して、 前記メモリモジュール内のダイナミックランダムァ クセスメモリにアクセスし、 スタティッ夕ランダムアクセスメモリインターフエ ースを介して前記メモリモジュール内のスタティックランダムアクセスメモリの バッファ領域へアクセスすることを特徴とするメモリシステ 。
7 1 . 請求の範囲第 6 8項において、
前記情報処理装置はダイナミックランダムアクセスメモリインターフェースを 介して、 前記メモリモジュール内のダイナミックランダムアクセスメモリと不揮 発性メモリとの間のデータ転送を指示し、
スタティックランダムアクセスメモリインターフェースを介して前記メモリモ ジュール内のスタティックランダムアクセスメモリのバッファ領域と不揮発性メ モリとの間のデータ転送を指 ¾ ^することを特徴とするメモリシステム。
7 2 . 請求の範囲第 6 8項において、
前記情報処理装置から前記メモリモジュールへの読み出し、 書き込み、 リフレ ッシュ等の命令が前記メモリモジユーで実行されていない期間で、 前記ダイナミ ックランダムアクセスメモリと前記不揮発性メモリとの間のデータ転送が行われ、 前記スタティックランダムアクセスメモリと前記不揮発性メモリとの間のデータ 転送が行われることを特徴とするメモリシステム。
7 3 . 請求の範囲第 4 2項において、
前記不揮発性メモリは第 1半導体チップに、 前記ダイナミックランダ Λァクセ スメモリは前記制御回路とスタティックランダムアクセスメモリを含むダイナミ ックランダムアクセスメモリであって第 2半導体チップに、 それぞれ形成され、 かつ前記第 1〜第 2の半導体チップは回路基板上に搭載されて封止されたマルチ チップメモリモジュールであることを特徴とするメモリシステム。
7 4 . 請求の範囲第 6 8項において、 前記不揮発性メモリは第 1半導体チップに、 前記ダイナミックランダムァクセ スメモリは前記制御回路とスタティックランダムアクセスメモリを含むダイナミ ックランダムアクセスメモリであって第 2半導体チップに、 前記情報処理装置は 第 3半導体チップに、 それぞれ形成され、 かつ前記第 1〜第 3の半導体チップは 回路基板上に搭載されて封止されたマルチチップメモリモジュールであることを 特徴とするメモリシステム。
7 5 . 情報処理装置と記憶装置と出力装置から構成される情報機器であって、 前 記記憶装置は、 請求の範囲第 1項に記載のメモリシステムであることを特徴とす る情報機器。
7 6 . 情報処理装置と記憶装置と出力装置から構成される情報機器であって、 前 記情報処理装 ¾と記憶装置は、 請求の範囲第 3 1項記載のメモリシステムである ことを特徴とする情報機器。
7—7-. 情報処理装置と記憶装置と出力装置から構成される情報機器であって、 前 記記憶装置は、 請求の範囲第 4 2項記載のメモリシステムであることを特徴とす る情報機器。
7 8 . 情報処理装置と記憶装置と出力装置から構成される情報機器であって、 前 記情報処理装置と記憶装置は、 請求の範囲第 6 8項記載のメモリシステムである ことを特徴とする情報機器。
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