WO2004049411A1 - 半導体基板の製造方法及び電界効果型タランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents

半導体基板の製造方法及び電界効果型タランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ Download PDF

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Description

明細書 半導体基板の製造方法及び電界効果型トランジスタの製造方法
並びに半導体基板及び電界効果型トランジスタ 技術分野 本発明は、.高速 M O S F E T等に用いられる半導体基板と電界効果型トランジ スタ並びに歪み S i 層等を形成するために好適な S i G e層の形成方法及びこれ を用いた歪み S i 層の形成方法と電界効果型トランジスタの製造方法に関する。 背景技術 近年、 S i (シリコン） ゥエーハ上に S i G e (シリコン - ゲルマニウム） 層 を介してェピタキシャル成長した歪み S i 層をチャネル領域に用いた高速の MO S F E T、 M O D F E T、 H E M Tが提案されている。 この歪み S ί — F Ε Τで は、 S i に比べて格子定数の大きい S i G eにより S i 層に引っ張リ歪みが生じ、 そのため S i のバンド構造が変化して縮退が解けてキャリア移動度が高まる。 し たがって、 この歪み S i 層をチャネル領域として用いることによリ通常の 1 . 5 〜 8倍程度の高速化が可能になるものである。 また、 プロセスとして C Z法によ る通常の S ί 基板を基板として使用でき、 従来の C M O S工程で高速 CMO Sを 実現可能にするものである。 しかしながら、 F Ε丁のチャネル領域として要望される上記歪み S ί 層をェピ タキシャル成長するには、 S i 基板上に良質な S i G e層をェピタキシャル成長 する必要があるが、 S ί と S i G eとの格子定数の違いから、 転位等により結晶 性に問題があった。 このために、 従来、 以下のような種々の提案が行われていた。 例えば、 S i G eの G e組成比を一定の緩い傾斜で変化させたバッファ層を用 いる方法、 G e (ゲルマニウム） 組成比をステップ状 （階段状） に変化させたバ ッファ層を用いる方法、 G e組成比を超格子状に変化させたバッファ層を用いる 方法及び S i のオフカツ トゥエーハを用いて G e組成比を一定の傾斜で変化させ たバッファ層を用いる方法等が提案されている （特許文献 1 ~ 4等） 。 以下に、 文献を列挙する。
特許文献 1 ： 米国特許第 5 , 442, 205号明細書
特許文献 2 ： 米国特許第 5, 221 , 41 3号明細書
特許文献 3 ： 国際公開第 98/00857号パンフレツ ト
特許文献 4 ： 特開平 6- 252046号公報 しかしながら、 上記従来の技術では、 以下のような課題が残されている。
すなわち、 上記従来の技術を用いて成膜された S i G eの結晶性は、 貫通転位 密度がデバイスとして要望されるレベルには及ばない悪い状態であった。 また、 実際にデバイスを作製する際に不良原因となる表面ラフネスについても転位密度 が低い状態で良好なものを得ることが困難であった。 この表面ラフネスは、 内部 の転位のために生じた凹凸が表面にまで影響を及ぼしたものである。
例えば、 G e組成比を傾斜させたバッファ層を用いる場合では、 貫通転位密度 を比較的低くすることができるが、 表面ラフネスが悪化してしまう不都合があり、 逆に G e組成比を階段状にしたバッファ層を用いる場合では、 表面ラフネスを比 較的少なくすることができるが、 貫通転位密度が多くなつてしまう不都合があつ た。 また、 オフカツ トゥエーハを用いる場合では、 転位が成膜方向ではなく横に 抜け易くなるが、 まだ十分な低転位化を図ることができていない。
また、 S i G e層やその上に成膜した S i 層等にデバイスを製造する工程では、 種々の熱処理が施されるが、 その際、 S i G e層や S ί 層の表面や界面にラフネ スの悪化が生じてしまう不都合があった。
発明の開示 本発明は、 前述の課題に鑑みてなされたもので、 貫通転位密度が低く、 表面ラ フネスも小さいと共に、 デバイス製造工程等の熱処理時における表面や界面のラ フネスの悪化を防ぐことができる半導体基板と電界効果型トランジスタ並びに S i G e層の形成方法及びこれを用いた歪み S i 層の形成方法と電界効果型トラン ジスタの製造方法を提供することを目的とする。 本発明の半導体基板の製造方法は、 S i 基板上に S i G e層を形成した半導体 基板の製造方法であって、
前記 S i 基板上に、 下地材料の G e組成比から G e組成比を漸次増加させた S i G eの傾斜組成層をェピタキシャル成長する工程と、 前記傾斜組成層の最終的 な G e組成比で傾斜組成層上に S i G eの一定組成層をェピタキシャル成長する 工程とを複数回繰リ返して、 G e組成比が成膜方向に傾斜をもって階段状に変化 する S i G e層を成膜する工程と、
前記 S i G e層を形成する途中又は形成後に前記ェピタキシャル成長の温度を 越える温度で熱処理を施す熱処理工程と、
前記 S i G e層形成後に前記熱処理で生じた表面の凹凸を研磨によリ除去する 研磨工程とを有することにより上記課題を解決した。
また、 本発明の S i G e層の形成工程において、
前記傾斜組成層及び前記一定組成層をェピタキシャル成長する工程を、 2から 7回までの回数で繰り返す手段や、
前記傾斜組成層及び前記一定組成層をェピタキシャル成長する工程を、 3又は 4回繰り返す手段を採用することもできる。
本発明において、 前記研磨工程後に前記 S i G e層上に直接又は他の S i G e 層を介して歪み S i 層をェピタキシャル成長することが望ましい。
本発明の電界効果型トランジスタの製造方法は、 S i G e層上にェピタキシャ ル成長された歪み S ί 層にチャネル領域が形成される電界効果型トランジスタの 製造方法であって、
上記の半導体基板の製造方法によリ作製された半導体基板の前記歪み S i 層に 前記チャネル領域を形成することによリ上記課題を解決した。
本発明の半導体基板は、 S i 基板上に、 下地材料の G e組成比から G e組成比 が漸次増加する S ί G eの傾斜組成層と該傾斜組成層の上面の G e組成比で傾斜 組成層上に配された S i G eの一定組成層とを交互に複数層積層状態にして構成 されている S i G eバッファ層を備えた半導体基板であって、
上記のいずれか記載の半導体基板の製造方法により作製されたことによリ上記 課題を解決した。
本発明の半導体基板において、
前記 S i G eバッファ層は、 前記傾斜組成層と前記一定組成層との 2層を一対 としてこれを 2から 7対まで積層状態にして構成されている手段や、
前記 S i G eバッファ層は、 前記傾斜組成層と前記一定組成層との 2層を一対 としてこれを 3又は 4対積層状態にして構成されている手段を採用することもで きる。
また、 本発明の半導体基板において、
前記 S i G eバッファ層は、 前記 S i 基板側から前記傾斜組成層及び前記一定 組成層の厚さが漸次薄く設定されていることができる。
また、 3 1 基板上に3 ! 6 6層を介して歪み S i 層が形成された半導体基板で あって、
上記の半導体基板の製造方法によリ作製されることが可能である。
本発明の電界効果型トランジスタは、 S i G e層上にェピタキシャル成長され た歪み S i 層にチャネル領域が形成される電界効果型トランジスタであって、 上記の電界効果型トランジスタの製造方法によリ作製されたことにより上記課 題を解決した。 本発明者らは、 S i G eの成膜技術について研究を行ってきた結果、 S ί G e 層を成膜する際に、 成膜中に発生する結晶中の転位は、 膜組成との関係で以下の ような傾向を有するという知見を得た。
( 1 ) 組成一定層中においては、 転位が { 1 1 1 ί 面に沿って、 膜表面に向 かって進展 貫通する。 ( 2 ) 組成の異なる組成一定層の積層界面では、 多くの転位が発生する。
( 3 ) 組成の異なる組成一定層の積層界面では、 横方向 （成膜方向に直交する方 向 ： < 1 1 0 >方向） に転位が進展しやすいが、 { 1 1 1 } 面に沿つ て膜表面に向かって進展 貫通する転位も多く存在する。
( 4 ) 組成傾斜層中においては、 転位が （ 1 1 1 } 面よりも低い、 緩やかな 角度で、 膜表面に向かって進展ノ貫通する。 したがって、 G e組成比を単純な階段状にして成膜すると、 急峻な組成変化と なる界面で多くの転位が高密度に生じると共に、 この転位が、 成膜方向に直交す る方向 ： く 1 1 0 >方向に進展する転位と、 〖 1 1 1 } 面に沿って、 膜表面に向かって進展ノ貫通する転位とになると考えられる。 また、 G e組成比 を単純な傾斜状にして成膜すると、 転位は 〖 1 1 1 } 面よりも低い、 緩やか な角度で、 膜表面に向かって進展するが、 組成変化の急峻な界面が無いことから、 転位を効率的に成膜方向に直交する方向 ： < 1 1 0 >方向に向ける効力が 小さく、 結果として、 膜表面に到達する転位が多いと考えられる。 これらに対し、 本発明の S i G e層の形成方法では、 下地材料 （成長する際の 下地が S i 基板の場合は S i 、 又は一定組成層の場合は S i G e ) の G e組成比 から G e組成比を漸次増加させた S i G eの傾斜組成層をェピタキシャル成長す る工程と、 傾斜組成層の最終的な G e組成比で傾斜組成層上に S i G eの一定組 成層をェピタキシャル成長する工程とを複数回繰り返し、 また本発明の半導体基 板では、 傾斜組成層と一定組成層とを交互に複数層積層状態にして構成されてい る S i G eバッファ層を備えているので、 傾斜組成層と一定組成層とが交互に複 数段形成されて G e組成比が傾斜階段状の層となり、 転位密度が小さくかつ表面 ラフネスが小さい S i G e層を形成することができる。
すなわち、 界面において転位が横方向に走り易くなリ、 貫通転位が生じ難くな る。 また、 界面での組成変化が小さいので、 界面での転位発生が抑制され、 傾斜 組成層の層内で転位が均等に発生して、 表面ラフネスの悪化を抑制することがで きる。 本発明の半導体基板は、 前記 S i G eバッファ層が、 前記傾斜組成層と前記一 定組成層との 2層を一対としてこれを 2から 7対まで積層状態にして構成されて いることが好ましい。
また、 本発明の S i G e層の形成方法は、 前記傾斜組成層及び前記一定組成層 をェピタキシャル成長する工程を、 2から 7回までの回数で繰り返すことが好ま しい。 すなわち、 1 回の傾斜組成層及び一定組成層の形成を 1 ステップとすると、 後述するように、 ステップ数を増やしていく と貫通転位密度が低下するステツプ 数があり、 傾斜組成層及び一定組成層を 2から 7ステップまでのステップで繰り 返し形成した場合、 貫通転位密度を 1 ス亍ップの半分以下に低下させることがで きるためである。 本発明の半導体基板は、 前記 i G eバッファ層が、 前記傾斜組成層と前記一 定組成層との 2層を一対としてこれを 3又は 4対積層状態にして構成されている ことが好ましい。
また、 本発明の S i G e層の形成方法は、 前記傾斜組成層及び前記一定組成層 をェピタキシャル成長する工程を、 3又は 4回繰り返すことが好ましい。 すなわ ち、 後述するように、 表面ラフネスが最も低下する最適なステップ数があ y、 傾 斜組成層及び一定組成層 3又は 4ステップ繰り返し形成した場合、 最も表面ラ フネスを低下させることができるためである。 本発明の半導体基板は、 前記 ί G eバッファ層が、 前記 S i 基板側から前記 傾斜組成層及び前記一定組成層の厚さが漸次薄く設定することも効果的である。 また、 本発明の S i G e層の形成方法は、 前記傾斜組成層及び前記一定組成層 をェピタキシャル成長する工程において、 それぞれ繰り返す毎に傾斜組成層及び 一定組成層の厚さを漸次薄くすることも効果的である。 すなわち、 転位は G e組 成比が高いほど発生し易くなるので、 同一厚さで成膜を繰り返した場合、 上層ほ ど転位が多く発生してしまうのに対し、 本発明のように、 繰り返す毎に傾斜組成 層及び一定組成層の厚さを漸次薄くすることにより、 各層でより転位を均等に発 生させることができる。 本発明の半導体基板は、 S ί 基板上に S i G e層が形成された半導体基板であ つて、 上記本発明の S i G e層の形成方法により前記 S i G e層が形成されてい ることを特徴とする。 すなわち、 この半導体基板では、 上記本発明の S i G e層 の形成方法により S i G e層が形成されているため、 転位密度が小さくかつ表面 ラフネスが小さい良質な S i G e層が得られ、 例えば歪み S i 層を S i G e層上 に形成するための基板として好適である。 本発明の半導体基板は、 上記本発明の半導体基板の前記 S i G eバッファ層上 に直接又は他の S i G e層を介して配された歪み S i 層を備えていることを特徴 とする。
また、 本発明の歪み S i 層の形成方法は、 S i基板上に S i G e層を介して歪 み i 層を形成する方法であって、 前記 S i基板上に、 上記本発明の S i G e層 の形成方法により S i G eバッファ層をェピタキシャル成長する工程と、 該 S i G eバッファ層上に直接又は他の S i G e層を介して歪み S ί 層をェピタキシャ ル成長する工程とを有することを特徴とする。
また、 本発明の半導体基板は、 S i 基板上に S i G e層を介して歪み S i 層が 形成された半導体基板であって、 上記本発明の歪み S i 層の形成方法により前記 歪み S i 層が形成されていることを特徴とする。 上記半導体基板では、 上記本発明の半導体基板の S i G eバッファ層上に直接 又は他の S i G e層を介して配された歪み S ί 層を備え、 また上記歪み S ί 層の 形成方法では、 上記本発明の S i G e層の形成方法によリエピタキシャル成長し た S ί G eバッファ層上に直接又は他の S i G e層を介して歪み S i 層をェピタ キシャル成長し、 また上記半導体基板では、 上記本発明の歪み S i 層の形成方法 によリ歪み S i 層が形成されているので、 表面状態が良好な S i G e層上に S i 層を成膜でき、 良質な歪み S ί 層を形成することができる。 例えば歪み S ί 層を チャネル領域とする M O S F E T等を用いた集積回路用の基板として好適である。 これらの半導体基板の製造方法及び半導体基板では、 S i G e層をェピタキシ ャル成長により形成する途中又は形成後にェピタキシャル成長の温度を越える温 度で熱処理を施し、 S i G e層形成後に熱処理で生じた表面の凹凸を研磨により 除去するので、 基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラ フネスの悪化を予め発生させ表面ラフネスの悪化により生じた回凸を研磨除去し て表面が平坦化されることになる。 したがって、 この基板にデバイス製造工程等 で熱処理を施しても、 表面や界面のラフネスの悪化が再び発生するを防ぐことが できる。 本発明の半導体基板の製造方法及び半導体基板では、 研磨工程後に S i G e層 上に直接又は他の S i G e層を介して歪み S ί 層がェピタキシャル成長されるの で、 表面状態が良好な S i G e層上に S ί 層が成膜され、 良質な歪み S i 層を有 することができる。 本発明の電界効果型トランジスタは、 S i G e層上にェピタキシャル成長され た歪み S i 層にチャネル領域が形成される電界効果型トランジスタであって 上 記本発明の半導体基板の前記歪み S i 層に前記チャネル領域が形成されているこ とを特徴とする。
また、 本発明の電界効果型トランジスタの製造方法は、 S i G e層上にェピタ キシャル成長された歪み S i 層にチャネル領域が形成される電界効果型トランジ スタの製造方法であって、 上記本発明の歪み S i 層の形成方法により前記歪み S i 層を形成することを特徴とする。
また、 本発明の電界効果型トランジスタは、 S i G e層上にェピタキシャル成 長された歪み S i 層にチャネル領域が形成される電界効果型トランジスタであつ て、 上記本発明の歪み S i 層の形成方法により前記歪み S i 層が形成されている ことを特徴とする。 これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、 上記本発明の半導体基板の前記歪み S i 層にチャネル領域が形成され、 又は上記 本発明の歪み S i 層の形成方法により、 チャネル領域が形成される歪み S i 層が 形成されるので、 良質な歪み S ί 層により高特性な電界効果型トランジスタを高 歩留まりで得ることができる。
また、 これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方 法では、 上記本発明の半導体基板又は上記本発明の半導体基板の製造方法によリ 作製された半導体基板の前記歪み S i 層にチャネル領域を有するので、 デバイス 製造時に熱処理が施されても表面状態が良好な S i G e層上に良質な歪み S i 層 が得られ、 高特性な電界効果型トランジスタを高歩留まりで得ることができる。 図面の簡単な説明 図 1 は、 本発明に係る第 1実施形態における半導体ゥエーハを示す断面図であ る。
図 2は、 本発明に係る第 1実施形態における歪み S i 層を備えた半導体基板の 膜厚に対する G e組成比を示すグラフである。
図 3は、 本発明に係る第 1実施形態におけるス亍ップ傾斜層の膜厚に対しする G e組成比を示すグラフである。
図 4は、 本発明に係る第 1実施形態におけるス亍ップ傾斜層を示す断面図であ る。
図 5 A , 図 5 B , 5 Cは、 本発明に係る一実施形態における熱処理と研磨と歪 み i 層形成とを工程順に示す断面図である。
図 6は、 本発明に係る一実施形態における M O S F E Tを示す概略的な断面図 である。
図 7は、 本発明に係る第 2実施形態におけるステツプ傾斜層の膜厚に対しする G e組成比を示すグラフである。
図 8は、 本発明に係る第 2実施形態におけるス亍ップ傾斜層を示す断面図であ る。
図 9は、 本発明に係る実施例及び比較例における製造フ口一チャー トを示す図 である。
発明を実施するための最良の形態 以下、 本発明に係る半導体基板および製造方法の第 1実施形態を、 図面に基づ いて説明する。 図 1 は、 本発明の半導体ゥェ一ハ （半導体基板〉 W O及び歪み S i 層を備えた 半導体ゥエ一ハ （半導体基板） Wの断面構造を示すものである。
本実施形態の半導体ゥ： Lーハの構造をその製造プロセスと合わせて説明すると、 まず、 図 1 に示すように、 C Z法で引上成長して作製された S i 基板 1上に、 G e組成比 Xが 0から y (例えば y = 0. 3 ) まで成膜方向に傾斜をもって階段状 に変化する S i ，- XG e のステップ傾斜層 （S i G eバッファ層） 2を減圧 C V D法によリエピタキシャル成長する。 なお、 上記減圧 C V D法による成膜は、 キ ャリアガスとして H 2を用い、 ソースガスとして S i H 4及び G e H 4を用いている。 次に、 図 2に示すように、 ステツプ傾斜層 （第 1 の S i G e層） 2上に G e組 成比が一定である S ί - yG e yの緩和層 （第 2の S ί G e層） 3をェピタキシャ ル成長して半導体ゥ： L ハ W Oを作製する。 これらの第 1 の S i G e層 2及び第 2の S i G e層 3は、 歪み S i 層を成膜するための S i G eバッファ層として機 能する。
さらに、 図 2に示すように、 G e組成比 Z (本実施形態では z == y ) で S ί ， - ,G e zの緩和層 3上に S i をェピタキシャル成長して歪み S ί 層 4を形成するこ とにより、 本実施形態の歪み S i 層を備えた半導体ゥ： cーハ Wが作製される。 な お、 各層の膜厚は、 例えば、 ステップ傾斜層 2が 1 . 5 < m、 緩和層 3が 0. 7 〜 0. 8〃 m、 歪み S i 層 4が 1 5〜 2 2 n mである。 上記ステップ傾斜層 2の成膜は、 図 3および図 4に示すように、 下地材料の G e組成比から G e組成比を所定値まで漸次増加させた S i G eの傾斜組成層 2 a をェピタキシャル成長する工程と、 傾斜組成層 2 aの最終的な G e組成比で傾斜 組成層 2 a上に S i G eの一定組成層 2 bをェピタキシャル成長する工程とを複 数回繰り返して行われる。 例えば、 本実施形態では、 傾斜組成層 2 a及び一定組成層 2 bのェピタキシャ ル成長工程を 4回繰リ返し行ってステツプ傾斜層 2を形成する。 すなわち、 1 回 の傾斜組成層 2 a及ぴ一定組成層 2 bのェピタキシャル成長工程を 1 ステップと すると、 まず最初のス亍ップとして第 1の傾斜組成層 2 aを S i 基板 1上に、 G e組成比を 0から 0. 0 7 5まで漸次増加させて成長し、 その上に G e組成比が 0. 0 7 5の第 1 の一定組成層 2 bを形成する。 次に、 第 2のステップとして、 G e組成比 0. 0 7 5の第 1 の一定組成層 2 b上に第 2の傾斜組成層 2 aを、 G e組成比を 0. 0 7 5から 0. 1 5まで漸次増加させて成長し、 その上に G e組 成比が 0. 1 5の第 2の一定組成層 2 bを形成する。 そして、 第 3のステップとして、 G e組成比 0. 1 5の第 2の一定組成層 2 b 上に第 3の傾斜組成層 2 aを、 G e組成比を 0. 1 5から 0. 2 2 5まで漸次増 加させて成長し、 その上に G e組成比が 0. 2 2 5の第 3の一定組成層 2 bを形 成する。 さらに、 最後のステップとして、 G e組成比 0. 2 2 5の第 3の一定組 成層 2 b上に第 4の傾斜組成層 2 aを、 6 6組成比を 0. 2 2 5から 0. 3まで 漸次増加させて成長し、 その上に G e組成比が 0. 3の第 4の一定組成層 2 bを 形成する。 なお、 各傾斜組成層 2 a及び各一定組成層 2 bの膜厚は、 いずれも同 じに設定されている。 上記傾斜組成層 2 a及び一定組成層 2 bのェピタキシャル成長工程を、 4回 (ステップ数 4 ) 繰り返して行ったのは、 貫通転位密度及び表面ラフネスの両方 を低くすることができるからである。 すなわち、 このェピタキシャル成長工程を 繰り返した場合のステツプ数と成膜表面の貫通転位密度との関係は、 実験結果に よリ、 貫通転位密度ではステツプ数 2から 7の間でステツプ数 1の半分以下にな る。 また、 ステップ数と表面ラフネスとの関係は、 実験結果により、 ステップ数 3又は 4でほぼ最小となる。 傾斜組成層 2 a及び一定組成層 2 bのェピタキシャ ル成長工程は、 ステップ数 1 の場合に比べて複数ステツプ数の場合に貫通転位密 度も表面ラフネスも低くなるが、 いずれも極小部分を有する傾向をもっておリ、 ステップ数を 4に設定すれば、 貫通転位密度及び表面ラフネスの両方を効果的に 低くすることができる。 そして、 これらの第 1の S i G e層 2及び第 2の S i G e層 3の形成途中又は 形成後に、 図 5 Aに示すように、 熱処理を施し、 予め S i G e層に表面ラフネス の悪化を発生させておく。 この熱処理条件は、 例えば 8 0 0°C〜 1 1 0 0°Cとい つた温度で S i G e層のェピタキシャル成長の温度を越える温度と 1分〜 2 0 0 分といった熱処理時間に設定される。 なお、 本実施形態では、 第 2の S i G e層 3の成膜途中で、 一旦ソースガスの供給を停止して成膜を止め、 この状態で 1 0 0 0°Cまで昇温した状態で 1 0分のァニールを行う。 このァニール処理後に、 第 2の S i G e層 3の成膜温度まで降温し、 ソースガスを再び供給して残りの成膜 を行う。 次に、 熱処理によつて表面に表面ラフネスの悪化による凹凸が発生した第 2の S i G e層 3の表面を、 図 5 Bに示すように、 CM P (Ghemical Mechanical Pol ishing)等によリ研磨し、 平坦化して表面ラフネスの悪化によリ生じた凹凸を除去 する。
なお、 上記第 1 の S i G e層 2及び第 2の S i G e層 3の膜厚は、 例えばそれ ぞれ 1 . 5 / m及び 0. 7 5〃 mとしている。
さらに、 研磨された第 2の S i G e層 3上に、 図 5 Cに示すように、 S ί 層を ェピタキシャル成長して歪み S ί 層 4を形成し、 半導体ゥ： Lーハ Wを製作する。 本実施形態の半導体ゥエーハ W0及び歪み S i 層を備える半導体ゥ： E—ハ Wで は、 下地材料 （成長する際の下地が S ί 基板 1 の場合は S ί 、 又は一定組成層 2 bの場合は S i G e ) の G e組成比から G e組成比を漸次増加させた S i G eの 傾斜組成層 2 aをェピタキシャル成長する工程と、 傾斜組成層 2 aの最終的な G e組成比で傾斜組成層 2 a上に S i G eの一定組成層 2 bをェピタキシャル成長 する工程とを複数回繰り返すので、 傾斜組成層 2 aと一定組成層 2 bとが交互に 複数段形成されて G e組成比が傾斜階段状の層となリ、 上述したように転位密度 が少なくかつ表面ラフネスが少ない S i G e層を形成することができる。
すなわち、 本実施形態では、 上記成膜方法により、 格子緩和に必要な転位を均 等に発生させると共に、 転位をできるだけ横方向に走らせて表面上に貫通して出 ないように S i G e層を成膜することができるので、 このように良好な表面状態 を得ることができる。 さらに、 本実施形態では、 第 2の S i G e層 3をェピタキシャル成長によリ形 成する途中又は形成後に該ェピタキシャル成長の温度を越える温度で熱処理を施 し、 第 2の S i G e層 3形成後に熱処理で生じた表面の凹凸を研磨によリ除去す るので、 基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネス の悪化を予め発生させているため、 デバイス製造工程等で熱処理を施した際に、 表面や界面のラフネスの悪化が再び発生するを防ぐことができる。 なお、 最上位置の一定組成層 2 bと第 2の S i G e層 3とを同一の組成とする、 および または、 これらの最上位置の一定組成層 2 bと第 2の S i G e層 3とを 連続して形成することも可能である。 この場合、 上記の熱処理および C M P処理 を、 最上位置の一定組成層 2 b形成後におこなうこともできる。 さらに、 上記の 熱処理および C M P処理を、 最上位置の一定組成層 2 b形成前におこなうこと、 つまリ、 最上位置の傾斜組成層 2 a形成後におこなうことも可能である。
また、 上記の熱処理および C M P処理は、 第 1の S i G e層 2および第 2の S i G e層 3の形成途中の任意工程でおこなうことが可能であり、 また、 この熱処 理および または C M Pを、 異なる工程において複数回おこなうことも可能であ る。 次に、 本発明に係る上記実施形態の半導体基板を用いた電界効果型トランジス タ （M O S F E丁） を、 その製造プロセスと合わせて図面に基づいて説明する。 図 6は、 本発明の電界効果型トランジスタの概略的な構造を示すものであって、 この電界効果型トランジスタを製造するには、 上記の製造工程で作製した歪み S i 層を備えた半導体ゥ X—ハ W表面の歪み S ί 層 4上に S i O 2のゲート酸化膜 5 及びゲートポリシリコン膜 6を順次堆積する。 そして、 チャネル領域となる部分 上のゲートポリシリコン膜 6上にゲート電極 （図示略） をパターニングして形成 する。 次に、 ゲート酸化膜 5もバタ一ニングしてゲー卜電極下以外の部分を除去する。 さらに、 ゲート電極をマスケに用いたイオン注入によリ、 歪み S i 層 4及び第 2 の S i G e層 3に n型あるいは p型のソース領域 S及びドレイン領域 Dを自己整 合的に形成する。 この後、 ソース領域 S及びドレイン領域 D上にソース電極及び ドレイン電極 （図示略） をそれぞれ形成して、 歪み S ί 層 4がチャネル領域とな る η型あるいは ρ型 M O S F Ε Τが製造される。 このように作製された M O S F Ε Τでは、 上記製法で作製された歪み S i 層を 備えた半導体ゥ： c—ハ W上の歪み S ί 層 4にチャネル領域が形成されるので、 デ バイス製造時において熱処理が加わっても表面や界面のラフネスの悪化が発生せ ず、 良質な歪み S i 層 4により動作特性に優れた M O S F E Tを高歩留まりで得 ることができる。 例えば、 上記ゲート酸化膜 5を形成する際、 熱酸化膜を形成す るために半導体ゥ X—ハ Wが加熱されるが、 半導体ゥ： cーハ Wが予め事前熱履歴 をおつておリ、 熱酸化膜形成時において S i G e層や歪み S i 層に表面や界面の ラフネスの悪化が発生しない。 以下、 本発明に係る半導体基板および製造方法の第 2実施形態を、 図面に基づ いて説明する。 第 2実施形態と第 1実施形態との異なる点は、 第 1実施形態におけるステップ 傾斜層 （第 1 の S ί G e層） 2では、 傾斜組成層 2 a及び一定組成層 2 bの膜厚 がそれぞれ同一に設定されているのに対し、 第 2実施形態では、 図 7および図 8 に示すように、 ステツプ傾斜層 （第 1 の S i G e層） 1 2では、 傾斜組成層 1 2 a及び一定組成層 1 2 bをェピタキシャル成長する工程において、 それぞれ繰り 返す毎に傾斜組成層 1 2 a及び一定組成層 1 2 bの厚さを漸次薄く してステツプ 傾斜層 1 2を形成している点である。 すなわち、 本実施形態では、 傾斜組成層 1 2 a及び一定組成層 1 2 bのェピタ キシャル成長工程において、 第 1 の傾斜組成層 1 2 a及び第 1 の一定組成層 1 2 bを成長した後に、 第 1の傾斜組成層 1 2 a及び第 1の一定組成層 1 2 bより薄 く第 2の傾斜組成層 1 2 a及び第 2の一定組成層 1 2 bを成長する。 さらに、 同 様にして第 2の傾斜組成層 1 2 a及び第 2の一定組成層 1 2 bより薄く第 3の傾 斜組成層 1 2 a及び第 2の一定組成層 1 2 bを成長し、 最後に第 3の傾斜組成層 1 2 a及び第 3の一定組成層 1 2 bより薄く第 4の傾斜組成層 1 2 a及び第 4の 一定組成層 1 2 bを成長してステップ傾斜層 1 2を形成する。 すなわち、 第 1 の傾斜組成層 1 2 a及び第 1の一定組成層 1 2 bを I 第 2の 傾斜組成層 1 2 a及び第 2の一定組成層 1 2 bを I 2、 第 3の傾斜組成層 1 2 a及 び第 3の一定組成層 1 2 bを I 3、 第 4の傾斜組成層 1 2 a及び第 4の一定組成層 1 2 bを I 4とすると、 I，> I 2 > I 3 > I となるように積層する。
なお、 転位が生じる限界膜厚は G e組成比によって変わるが、 上記各層は、 こ の限界膜厚よリは厚く設定され、 格子緩和に必要な転位を各層で均等に生じるよ うにしている。
また、 各傾斜組成層 1 2 aにおける G e組成比の傾斜は、 それぞれ同じになる ように設定されている。 前述したように、 転位は G e組成比が高いほど発生し易くなるので、 第 1実施 形態のように同一厚さで成膜を繰り返した場合、 上層ほど転位が多く発生してし まうのに対し、 本実施形態のように、 繰リ返す毎に傾斜組成層 1 2 a及び一定組 成層 1 2 bの厚さを漸次薄くすることにより、 各層でより転位を均等に発生させ ることができる。 なお、 本発明の技術範囲は上記実施の形態に限定されるものではなく、 本発明 の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。 例えば、 上記各実施形態の半導体ゥ； cーハ Wの歪み S i 層 4上に、 さらに S i G e層を備えた半導体基板も本発明に含まれる。
上記各実施形態では、 傾斜組成層及び一定組成層のェピタキシャル成長工程を 繰り返す回数を 4回 （ステップ数 4 ) としたが、 他の回数に設定しても良い。 な お、 前述したように、 貫通転位密度及び表面ラフネスの両方を効果的に低下させ る回数は、 4回であるが、 2から 7回の回数に設定すれば、 貫通転位密度をステ ップ数 1の半分以下にすることができ、 3又は 4回に設定すれば、 表面ラフネス を最も小さくすることができる。 例えば、 上記の実施形態では、 S i G e層の熱処理を第 2の S i G e層 3の形 成途中で行ったが、 第 1 の S i G e層 2， 1 2の形成途中や第 2の S i G e層 3 の形成後に熱処理を行っても構わない。 また、 この熱処理を複数回おこなうこと も可能である。
また、 上記実施形態の歪み S i 層を備えた半導体ゥ Iーハ Wの歪み S i 層上に、 さらに S i G e層を備えた半導体ゥエーハも本発明に含まれる。 また、 第 2の S i G e層上に直接歪み S i 層を成膜したが、 第 2の S i G e層上にさらに他の S i G e層を成膜し、 該 S i G e層を介して歪み S i 層をェピタキシャル成長して も構わない。 また、 上記実施形態では、 M O S F E T用の基板として S i G e層を有する半 導体基板を作製したが、 他の用途に適用する基板としても構わない。 例えば、 本 発明の S i G e層の形成方法及び半導体基板を太陽電池用の基板に適用してもよ い。 すなわち、 上述した各実施形態のいずれかのシリコン基板上に最表面で 1 0 0 o/o G eとなるように G e組成比を漸次増加させた傾斜組成層の S i G e層を成 膜し、 さらにこの上に G a A s (ガリウムヒ素） を成膜することで、 太陽電池用 基板を作製してもよい。 この場合、 低転位密度で高特性の太陽電池用基板が得ら れる。 ぐ実施例 >
次に、 本発明に係る半導体基板を実際に作製した際の T E M像の観察結果を説 明する。 まず、 比較のために従来技術、 すなわち G e組成比を直線的に増加させて S i G e層を成膜する従来技術 （A ) 及び G e組成比を階段状に増加させて S i G e 層を成膜する従来技術 （B ) によって作製し、 その比較ゥェ一ハの断面 T E M像 を観察した。 従来技術 （A ) では、 断面 T E M像において転位が比較的ランダムに形成され ていることが観測され、 G e組成比一定の上層にはほとんど転位が見られないこ とから、 転位が横 （ゥ： E—八のエッジ） 方向に延びる機構が働いていると考えら れるが、 表面を H F / C r 2 O 3ノ純水を混合したエッチヤント液により、 エッチ ングした後の表面観察では、 表面に貫通した転位と考えられるエッチピッ 卜が多 数発生していることが観測された。 一方、 従来技術 （B ) では、 組成を変化させた場所に転位が集中して発生して いることが観測され、 また、 その転位の密度が断面 T E M像及びエッチピッ トの 観察結果からも非常に高いことがわかった。 この場合も、 転位が横方向へ延びる 機構が働いているものと考えられるが、 元々の転位の核形成密度も非常に多いた め、 表面方向へ延びる転位等も多数発生し、 貫通転位密度が高くなつてしまって いるものと考えられる。 これに対して上記実施形態により作製した本発明の半導体ゥ： cーハ、 すなわち、 G e組成比を傾斜階段状に増加させて S i G e層を成膜したものでは、 傾斜組成 層で転位が均一に発生し、 比較的整った形状をして横方向に抜けている様子が観 測された。 これは、 転位が横方向へ延びる機構及び表面方向へ延びる転位等が働 いているものと考えられるが、 表面方向へ延びる転位が、 組成傾斜途中で組成を 一定にした界面の効果で、 横方向へと誘導されたためと考えられる。
このように、 本発明の製法で作製された半導体ゥェ一ハでは、 従来技術に比べ て転位が界面に集中せず、 均一に発生していることが T E M像から観察すること ができた。 次に、 上記実施形態に基づいて熱処理をした場合の表面や界面のラフネスの悪 化を、 図面に基づいて具体的に説明する。 上記実施形態に基づいて、 第 2の S i G e層 3の成膜途中でァニール温度 1 0 0 0 °Cかつァニール時間 1 0分の熱処理を行った場合であって、 熱処理後に残り の第 2の S ί G e層 3を成膜した。 また、 熱処理を行わなかった場合についても 同様に、 比較例としてこれらを比較した。 本実施例では、 比較例と比べて表面ラフネスが R M S (Root Mean Squa re. )で 3 O O n mから 6 . 4 0 n mと大きくなつていることがわかった。 すなわち、 上記 ァニール処理によリ S i G e層が十分に熱履歴をおつたことがわかる。 したがつ て、 この第 2の S i G e層表面の凹凸を上述した研磨工程で除去しておく ことに よリ、 デバイス製造工程における熱処理時に表面や界面のラフネスの悪化が発生 することを防ぐことができる。 実際、 この第 2の S i G e層表面の四凸を上述し た研磨工程で除去したところ、 表面ラフネスは R M Sで 0 . 6 0 となった。 この研磨後のサンプルに対し、 ァニール温度 1 0 0 0 °Cかつァニール時間 1 0分 の熱処理を行ったところ、 表面ラフネスが悪化することはなかった。 次に、 上記実施例とは別に、 ァニール処理を行った実施例とァニール処理を行 わない比較例とを作製し、 両方に対して A FM (原子間力顕微鏡） 測定 （実空間 での粗さ） を行つ 。 まず、 いずれも直径 2 0 0 mmの S i 基板 1 を用い、 枚葉式減圧型ェピタキシ ャル成膜装置によって、 キャリア水素に S i 1"14及ぴ6 6 1"14を混ぜ、 圧力 （ 5 0 0 0〜 1 5 0 0 0 P a ) 及び温度 6 8 0 ~ 8 5 0°Cの範囲で成膜を行った。 これ ら実施例及び比較例の作製フローチヤ一トを、 図 9に示す。
ァニール処理及ぴ研磨処理前に、 第 1の S i G e層 2、 第 2の S i G e層 3及 び歪み S i 層 1 0を、 それぞれ 1 . 5 m、 1 . 5 m及び 2 0 n m成膜した。 なお、 第 2の S i G e層 2の G e組成比は、 0. 3 0とした。 次に、 研磨前のァニール処理を、 横型熱処理炉により、 窒素ガスフロー中、 1 1 0 0 °C 3 0分で実施した。
また、 ァニール処理後の研磨処理 （C M P処理） は、 研磨代を 0. 5 j« mとし、 この研磨処理後に一般的な S C 1洗浄を実施した。
次に、 S C 1洗浄後、 第 2の S i G e層 3を当初と同じ成膜条件で、 0. 2 m再成膜し、 さらに歪み S ί 層 4を、 2 0 n m成膜した。
最後に、 デバイス製造工程中熱処理の模試として、 本実施例及び比較例の熱耐 性を比較するために、 横型熱処理炉を用い、 窒素ガスフロー中、 1 1 0 0°C 3 0 分の熱処理をさらに実施した。 上記のように作製した本実施例及び比較例について、 A F Mによる測定と表面 粗さ計による測定とを行った。 なお、 比較のため、 研磨前及びデバイス熱処理の 模試の前後においてそれぞれ測定を行った。
なお、 A F M測定は、 走査領域 20 m口で行うと共に、 表面粗さ計での測定 は、 走査線長さ 1 mm、 カッ トオフ長 0. 1 mm、 測定ステップ 0. 2〃 mで行 つた。 これらの測定の結果は、 以下の通りである。
<粗さ測定 ： 1 > (本実施例及び比較例 ： 研磨前ゥェ一ハ）
R M S ： 4. 8 4 n m
P— V値 ： 4 3. 9 7 n m
ぐ粗さ測定 ： 2- 1> (本実施例 ： 研磨後再成膜直後ゥエーハ）
R M S ： 0. 6 8 n m
P— V値 ： 6. 6 9 n m
<粗さ測定 ： 2- 2> (比較例 ： 研磨後再成膜直後ゥ Iーハ）
R S ： 1 . 9 1 n m
P— V値 ： 1 9. 0 2 n m
<粗さ測定 ： 3 - 1> (本実施例 ： 熱処理模試後ゥ X—ハ）
RM S : 0. 9 5 n m
P— V値： 1 0. 3 6 n m
<粗さ測定 ： 3 - 2> (比較例 ： 熱処理模試後ゥエーハ）
R M S ： 2. 2 7 n m
P— V値： 1 9. 5 7 n m 上記結果から、 本実施例は比較例に比べて、 熱処理模試後における RM Sの変 化が非常に少なく、 良好な表面状態であることが分かる。
すなわち、 本実施例では、 熱履歴によるマイクロラフネスめ悪化を比較例より 大幅に改善することが示されている。 歪み S i においては、 マイクロラフネスは 正孔の移動度劣化に強く影響することが知られており、 歪み S i ゥ； ι:ーハによる P型トランジスタの製造 （CMO Sの製造に不可欠） において、 本発明は画期的 改善となることがわかる。 産業上の利用可能性 本発明によれば、 以下の効果を奏する。
本発明の半導体基板によれば、 傾斜組成層と一定組成層とを交互に複数層積層 状態にして構成されている S に G eバッファ層を備え、 また本発明の S i G e層 の形成方法によれば、 傾斜組成層をェピタキシャル成長する工程と一定組成層を ェピタキシャル成長する工程とを複数回繰リ返して、 G e組成比が成膜方向に傾 斜をもって階段状に変化する S i G e層を成膜するので、 界面での集中的な転位 発生を抑制し、 さらに転位を横方向に走らせて表面上に貫通して出ないようにす ることができる。
したがって、 格子緩和に必要な転位を均等に発生させて表面ラフネスを低減さ せると共に、 転位をできるだけ横方向に走らせて貫通転位を低減させて成膜を施 すことができ、 貫通転位密度及び表面ラフネスの小さい良質な結晶性を得ること ができる。 また、 本発明の歪み S ί 層を備えた半導体基板によれば、 上記本発明の半導体 基板の S i G eバッファ層上に直接又は他の S i G e層を介して配された歪み S i 層を備え、 また本発明の歪み S i 層の形成方法によれば、 上記本発明の S i G e層の形成方法によリェピタキシャル成長した S i G eバッファ層上に直接又は 他の S i G e層を介して歪み S ί 層をェピタキシャル成長するので、 表面状態が 良好な S i G e層上に S i 層を成膜でき、 良質な歪み S i 層を形成することがで さる。 本発明の半導体基板及び半導体基板の製造方法によれば、 S i G e層をェピタ キシャル成長により形成する途中又は形成後に該ェピタキシャル成長の温度を越 える温度で熱処理を施し、 S i G e層形成後に熱処理で生じた表面の凹凸を研磨 により除去するので、 事前熱履歴による表面の凹凸が研磨除去されたこの基板に デバイス製造工程等で熱処理を施しても、 表面や界面のラフネスが再び悪化する ことを防ぐことができる。 . さらに、 本発明の電界効果型ドランジスタ及びその製造方法によれば、 上記本 発明の半導体基板又は上記本発明の半導体基板の製造方法によリ作製された半導 体基板の前記歪み S i 層にチャネル領域を有するので、 デバイス製造時に熱処理 が施されても表面状態が良好な S i G e層上に良質な歪み S i 層が得られ、 高特 性な MO S F E Tを高歩留まりで得ることができる。

Claims

請求の範囲
1 . S ί 基板上に S ί G e層を形成した半導体基板の製造方法であって、 前記 S ί 基板上に、 下地材料の G e組成比から G e組成比を漸次増加させた S i G eの傾斜組成層をェピタキシャル成長する工程と、 前記傾斜組成層の最終的 な G e組成比で傾斜組成層上に S i G eの一定組成層をェピタキシャル成長する 工程とを複数回繰り返して、 G e組成比が成膜方向に傾斜をもって階段状に変化 する S i G e層を成膜する工程と、
前記 S i G e層を形成する途中又は形成後に前記ェピタキシャル成長の温度を 越える温度で熱処理を施す熱処理工程と、
前記 S i G e層形成後に前記熱処理で生じた表面の凹凸を研磨によリ除去する 研磨工程とを有することを特徴とする半導体基板の製造方法。
2 . 請求項 1 に記載の S i G e層の形成工程において、
前記傾斜組成層及び前記一定組成層をェピタキシャル成長する工程を、 2から 7回までの回数で繰り返すことを特徴とする半導体基板の製造方法。
3 . 請求項 1 に記載の S i G e層の形成工程において、
前記傾斜組成層及び前記一定組成層をェピタキシャル成長する工程を、 3又は 4回繰り返すことを特徴とする半導体基板の製造方法。
4 . 請求項 1記載の半導体基板の製造方法において、
前記研磨工程後に前記 S i G e層上に直接又は他の S i G e層を介して歪み S i 層をェピタキシャル成長することを特徴とする半導体基板の製造方法。
5 . S i G e層上にェピタキシャル成長された歪み S i 層にチャネル領域が形 成される電界効果型トランジスタの製造方法であって、
請求項 4に記載の半導体基板の製造方法によリ作製された半導体基板の前記歪 み S i 層に前記チャネル領域を形成することを特徴とする電界効果型トランジス タの製造方法。
6 . S i 基板上に、 下地材料の G e組成比から G e組成比が漸次増加する S i G eの傾斜組成層と該傾斜組成層の上面の G e組成比で傾斜組成層上に配された S i G eの一定組成層とを交互に複数層積層状態にして構成されている S i G e バッファ層を備えた半導体基板であって、
請求項 1記載の半導体基板の製造方法によリ作製されたことを特徴とする半導 体基板。
7 . 請求項 6に記載の半導体基板において、
前記 i G eバッファ層は、 前記傾斜組成層と前記一定組成層との 2層を一対 としてこれを 2から 7対まで積層状態にして構成されていることを特徴とする半 導体基板。
8 . 請求項 6に記載の半導体基板において、
前記 S i G eバッファ層は、 前記傾斜組成層と前記一定組成層との 2層を一対 としてこれを 3又は 4対積層状態にして構成されていることき特徴とする半導体 基板。
9 . 請求項 6に記載の半導体基板において、
前記 S i G eバッファ層は、 前記 S i 基板側から前記傾斜組成層及び前記一定 組成層の厚さが漸次薄く設定されていることを特徴とする半導体基板。
1 0 . S i 基板上に S i G e層を介して歪み S i 層が形成された半導体基板であ つて、
請求項 4に記載の半導体基板の製造方法によリ作製されたことを特徴とする半 導体基板。
1 1 . S i G e層上にェピタキシャル成長された歪み S i 層にチャネル領域が形 成される電界効果型トランジスタであって、
請求項 5に記載の電界効果型トランジスタの製造方法によリ作製されたことを 特徴とする電界効果型トランジスタ。
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