WO2004070609A1 - 論理演算回路、論理演算装置および論理演算方法 - Google Patents

論理演算回路、論理演算装置および論理演算方法 Download PDF

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WO2004070609A1
WO2004070609A1 PCT/JP2004/001021 JP2004001021W WO2004070609A1 WO 2004070609 A1 WO2004070609 A1 WO 2004070609A1 JP 2004001021 W JP2004001021 W JP 2004001021W WO 2004070609 A1 WO2004070609 A1 WO 2004070609A1
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logical
logical operation
nonvolatile
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PCT/JP2004/001021
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English (en)
French (fr)
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Michitaka Kameyama
Takahiro Hanyu
Hiromitsu Kimura
Yoshikazu Fujimori
Takashi Nakamura
Hidemi Takasu
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Rohm Co., Ltd.
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    • G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm

Definitions

  • the present invention relates to a logical operation circuit, a logical operation device, and a logical operation method, and particularly to a logical operation circuit, a logical operation device, and a logical operation method using a nonvolatile storage element such as a ferroelectric capacitor.
  • a non-volatile memory is known as a circuit using a ferroelectric capacitor.
  • a strong dielectric capacitor By using a strong dielectric capacitor, a nonvolatile memory that can be rewritten at a low voltage can be realized (for example, see FIG. 3 of Japanese Patent No. 2674775).
  • a conventional circuit could store data but could not perform a logical operation on the data. Disclosure of the invention
  • the present invention solves such a problem of a circuit using a conventional ferroelectric capacitor, and performs data storage and data logical operation using a nonvolatile storage element such as a ferroelectric capacitor. It is an object of the present invention to provide a logical operation circuit, a logical operation device, and a logical operation method that can be performed. It is another object of the present invention to provide a logical operation circuit, a logical operation device, and a logical operation method capable of performing a highly reliable and high-speed operation operation.
  • the logical operation circuit maintains the polarization state corresponding to the first data to be operated.
  • a storage ferroelectric capacitor having first and second terminals; and a storage ferroelectric capacitor having a polarization state corresponding to a first data to be operated.
  • a load ferroelectric capacitor having a polarization state substantially complementary to the polarization state, wherein the third terminal is connected to the first terminal of the storage ferroelectric capacitor; and And a fourth ferroelectric capacitor having a first terminal connected to a predetermined reference potential and a second terminal connected to a second terminal of the storage ferroelectric capacitor.
  • a logical operation circuit is a non-volatile memory element that holds a non-volatile state corresponding to first data to be processed s, which is binary data, and includes a non-volatile memory having first and second terminals.
  • the second data which is binary data
  • a calculation result output section that outputs as calculation result data Z.
  • the calculation result data z is a binary data corresponding to two complementary reference potentials c and c. When "c", it is constructed to satisfy the following equation.
  • a logical operation circuit includes: a nonvolatile storage element that holds a nonvolatile state corresponding to first data to be operated; and a state change rate that differs depending on the first data to be operated.
  • a nonvolatile load element connected to the nonvolatile storage element at the coupling node, and providing the second operation data to the nonvolatile storage element.
  • a logical operation method is a logical operation method for performing a logical operation on first and second data to be processed with respect to a predetermined logical operator, and holds a nonvolatile state corresponding to the first data to be processed.
  • a non-volatile memory element having first and second terminals, and a non-volatile load element holding a non-volatile state having a state change rate that differs according to the first data to be operated;
  • a non-volatile load element comprising: a third terminal connected to the first terminal of the nonvolatile storage element at the coupling node; a fourth terminal; and a non-volatile load element having: The nonvolatile storage element and the nonvolatile load element obtained by connecting the fourth terminal of the nonvolatile storage element to a predetermined reference potential and applying the second operation data to the second terminal of the nonvolatile storage element Based on the state variation of the square, and a, and reading Sutetsu flop for performing a logic operation.
  • FIG. 1 is a circuit diagram showing a logical operation circuit 1 according to one embodiment of the present invention.
  • FIG. 2 is an example of a timing chart showing the operation of the logical operation circuit 1.
  • FIGS. 3A and 3B are circuit diagrams for explaining the data write operation (W ⁇ ) and the standby state (Standbby) of the logical operation circuit 1, respectively.
  • 4A and 4B are a hysteresis diagram and a state transition diagram for explaining the data write operation of the logical operation device 1, respectively.
  • 5A to 5C are circuit diagrams for explaining the data read operation (RO) of the logical operation device 1.
  • FIG. 8A and 8B are an equivalent circuit and a symbol diagram of the logical operation device 1, respectively.
  • FIG. 9 is a circuit diagram showing a logical operation circuit 21 according to another embodiment of the present invention.
  • FIG. 10 is a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data write operation.
  • FIG. 12 is a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data read operation.
  • FIG. 14 is another example of a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data read operation.
  • FIGS. 15A, 15B, and 15C show the initialization operation (I ni t.), The operation operation ( ⁇ p.), And the restoration operation (R es.) In the example of FIG. 14, respectively.
  • 3 is a drawing showing a polarization state of a ferroelectric capacitor Cs and a ferroelectric capacitor Cs.
  • FIG. 16A is a circuit diagram showing a logical operation circuit 31 according to still another embodiment of the present invention.
  • FIG. 16B is a drawing in which the logical operation circuit 31 is represented by a symbol.
  • FIG. 17 is an example of a timing chart showing the operation of the logical operation circuit 31.
  • Figure 18A, Figure 18B, and Figure 18C show the logic operation circuit 31 data writing, respectively.
  • FIG. 4 is a circuit diagram for explaining a write operation (W ⁇ ), an initialization operation (R ⁇ , Init.) In a data read operation, and an arithmetic operation (RO, Op.) In a data read operation.
  • FIGS. 19A and 19B are circuit diagrams for explaining the restoring operation (RO, Res.) And the standby state (Standbby) in the data read operation of the logical operation circuit 31.
  • FIG. 20 is a block diagram showing an associative memory (Content Addressable Memory) 41 which is a logical operation device using the logical operation circuit 31.
  • associative memory Content Addressable Memory
  • FIG. 21 is a circuit diagram in the case where the word circuit 46 is realized by using logical operation circuits 53, 55,... Similar to the logical operation circuit 31.
  • FIG. 22A is a circuit diagram of a CAM cell (Content Addressable Memory Cell) 51 having a pair of logical operation circuits 53 and 55 as constituent elements.
  • FIG. 22B is a drawing showing the CAM cell 51 as a logic circuit.
  • FIG. 23 is a timing chart showing the operation of the CAM cell 51.
  • FIG. 24 is a block diagram showing an associative memory 61 which is a logical operation device using the above-described logical operation circuit 31. ,
  • FIG. 25 is a circuit diagram in the case where the word circuit 66 is realized by using logical operation circuits 73, 75,... Similar to the logical operation circuit 31.
  • FIG. 26A is a circuit diagram of a CAM cell 71 including a pair of logical operation circuits 73 and 75 as components.
  • FIG. 26B is a drawing expressing the CAM cell 71 as a logic circuit.
  • FIG. 27 is a timing chart showing the operation of the CAM cell 71.
  • FIG. 28A is a circuit diagram showing a logical operation circuit 81 according to still another embodiment of the present invention.
  • FIG. 28B is a symbol diagram of the logical operation circuit 81.
  • FIG. 29 is an example of a timing chart showing the operation of the logical operation circuit 81.
  • FIGS. 30A and 30B are circuit diagrams for explaining the reset operation (Reset) and the data write operation (W ⁇ ) of the logical operation circuit 81, respectively.
  • FIGS. 31A and 3IB are circuit diagrams for explaining the data read operation (R ⁇ ) of the logical operation circuit 81.
  • FIG. 32 is a block diagram illustrating an example of a pipeline logic operation device using a plurality of logic operation circuits.
  • FIG. 33 is an example of a timing chart showing the operation of the pipeline logical operation device 91.
  • FIG. 34 is a block diagram showing a configuration in a case where the pipeline logic operation device shown in FIG. 32 is embodied as a full adder.
  • FIG. 35 is an equivalent circuit diagram in which the full adder 101 is represented by a logic circuit.
  • FIG. 36 is a block diagram showing an example of a pipelined multiplier using a plurality of full adders 101 shown in FIG. 34 as element operation devices.
  • FIG. 37 is a block diagram showing a configuration of the addition unit 119. As shown in FIG. 37
  • FIG. 38 is a block diagram illustrating an example of a configuration of a series-parallel pipeline multiplier using the logical operation circuit 81 illustrated in FIG. 28A.
  • FIG. 39 is a drawing for explaining the operation of the pipeline multiplier 141.
  • FIG. 40 is a block diagram showing a configuration of the second level operation unit 141 b of the pipeline multiplier 141. As shown in FIG.
  • FIG. 41 is a logic circuit diagram showing the configuration of the second level operation unit 14 1 b.
  • FIG. 42A is a circuit diagram illustrating an example of a nonvolatile load element using a paraelectric capacitor.
  • FIG. 42B is a hysteresis diagram for explaining the data read operation of the logical operation circuit 31 when the load element 121 is used as the nonvolatile load element.
  • FIG. 44A is a circuit diagram showing another example of a nonvolatile load element using a paraelectric capacitor.
  • FIG. 44B is a hysteresis diagram for explaining the data read operation of the logical operation circuit 31 when the load element 131 is used as the nonvolatile load element.
  • FIG. 44A is a circuit diagram showing another example of a nonvolatile load element using a paraelectric capacitor.
  • FIG. 44B is a hysteresis diagram for explaining the data read operation of the logical operation circuit 31 when the load element 131 is used as the nonvolatile load element.
  • FIG. 46A is a circuit diagram illustrating an example of a nonvolatile memory element using a paraelectric capacitor.
  • FIG. 46B is a diagram for explaining a data read operation of the logical operation circuit 31 when the storage element 151 is used as a nonvolatile storage element.
  • FIG. 48A is a circuit diagram showing another example of a nonvolatile memory element using a paraelectric capacitor.
  • FIG. 48B is a diagram for explaining a data read operation of the logical operation circuit 31 when the storage element 161 is used as the nonvolatile storage element.
  • FIG. 1 is a circuit diagram showing a logical operation circuit 1 according to one embodiment of the present invention.
  • the logical operation circuit 1 is a ferroelectric storage capacitor (non-volatile storage element). It has a capacitor Cs, a ferroelectric capacitor Cs as a load ferroelectric capacitor (non-volatile load element), a transistor MP as an output transistor (calculation result output unit), and transistors Ml, M2, and Mw. .
  • the ferroelectric capacitors Cs and Cs have substantially the same hysteresis characteristics and are configured to exhibit complementary remanent polarization states.
  • Each of the transistors MP, Ml, M2, and Mw is an N-channel MOS FET (metal-oxide-semiconductor field-effect transistor).
  • the first terminal 3 of the ferroelectric capacitor Cs is connected to the third terminal 7 of the ferroelectric capacitor Cs, at the coupling node 11, and the second terminal 5 is connected to the bit line BL1. Have been.
  • the fourth terminal 9 of the ferroelectric capacitor Cs' is connected to the bit line BL2.
  • the coupling node 11 is connected to the gate terminal of the transistor MP.
  • the coupling node 11 is also connected to the bit line BLw via the transistor Mw.
  • a write control line WL is connected to a good terminal of the transistor Mw.
  • the coupling node 11 is connected to bit lines BL1 and BL2 via transistors Ml and M2, respectively.
  • the gate terminals of the transistors Ml and M2 are both connected to a read control line RL.
  • the input signal Z1 is given to the input terminal of the transistor MP. Assume that the output signal of the transistor MP is Z 2.
  • the third operand data y1 is applied to the bit line BLw
  • the fourth operand data y2 is applied to the bit lines BL1 and BL2.
  • a reference potential c corresponding to a predetermined logical operator is applied to bit lines BL1 and BL2
  • the second operation data X is applied to bit line BL1.
  • FIG. 2 is an example of a timing chart showing the operation of the logical operation circuit 1.
  • 3A and 3B are circuit diagrams for explaining the data write operation (WO) and the standby state (Standby) of the logical operation circuit 1, respectively.
  • Figures 4A and 4B show logical operations, respectively.
  • FIG. 3 includes a hysteresis diagram and a state transition diagram for explaining a data write operation of the device 1.
  • FIGS. 5A to 5C are circuit diagrams for explaining the data read operation (RO) of the logical operation device 1.
  • 8A and 8B are an equivalent circuit and a symbol diagram of the logical operation device 1, respectively.
  • the control lines WL and RL respectively have "1" (that is, the power supply potential Vdd as the second reference potential) and "0" (that is, The ground potential GND which is the first reference potential is applied.
  • the bit line BLw is supplied with the third data to be processed, y1, and the bit lines BL1, BL2 are supplied with the fourth data to be processed, y2.
  • the remanent polarization state s' of the ferroelectric capacitor Cs is a remanent polarization state opposite to the remanent polarization state s of the ferroelectric capacitor Cs (a polarization state having a complementary relationship).
  • the data write operation (WO) is followed by the data read operation (RO).
  • the data read operation (RO) is performed in the order of an initialization operation (Init.), An operation operation (Op.), And a restoration operation (Res.).
  • bit lines BL 1 As shown in FIG. 2, in the initialization operation (Init.), "0" and “1” are given to the control lines WL and RL, respectively. Also, bit lines BL 1,
  • BL 2 is provided with a reference potential c corresponding to a predetermined logical operator.
  • the coupling node 11 is connected to the reference potential c corresponding to the predetermined logical operator without changing the remanent polarization states s and s ′ of the ferroelectric capacitors C s and C s. Can be pre-charged.
  • the logical operation circuit 1 can store data in the ferroelectric capacitor Cs in a non-volatile manner and perform a logical operation using the data write operation (WO) and the data read operation (R (). it can.
  • the logical operation circuit 1 is represented by an equivalent logical circuit, it is as shown in FIG. 8A.
  • 13 is a logical operation unit utilizing a data write operation (WO)
  • 15 is a logical operation unit utilizing a data read operation (RR).
  • the logical operation circuit 1 is represented by a symbol, it is as shown in FIG. 8B.
  • the logic operation circuit 1 uses the ferroelectric capacitor Cs' having the same hysteresis characteristics as the storage ferroelectric capacitor Cs as a load element. Also, the remanent polarization state of the load ferroelectric capacitor Cs, such that the remanent polarization state of the load ferroelectric capacitor Cs, is opposite to that of the storage ferroelectric capacitor Cs. Is actively changing.
  • both the ferroelectric capacitor Cs and the ferroelectric capacitor Cs ′ are configured so as not to cause polarization inversion in the operation.
  • the hysteresis characteristics of the ferroelectric capacitor Cs and the ferroelectric capacitor Cs' may be distorted by the arithmetic operation.
  • a ferroelectric capacitor Cs and a ferroelectric capacitor Cs The voltage is applied.
  • FIG. 9 is a circuit diagram showing a logical operation circuit 21 according to another embodiment of the present invention.
  • the logical operation circuit 21 has a configuration in which transistors M3 and M4 are added to the logical operation circuit 1 described above.
  • the input terminal of the transistor MP is connected to the ground potential GND which is the first reference potential via the transistor M3.
  • the output terminal of the transistor MP is connected to the output line ML.
  • the output line ML is connected to a power supply potential Vdd, which is a second reference potential, via a transistor M4.
  • the gate terminals of the transistors M3 and M4 are connected to the preset line PRE.
  • FIG. 10 is a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data write operation. With reference to FIG. 10, an operation in the case of performing a write logical operation using the logical operation circuit 21 will be described. In the case of a write logical operation, a data write operation (WO) and a data read operation (RO) are executed in this order as shown in FIG.
  • WO data write operation
  • RO data read operation
  • the initialization operation determines the logical operator in the next write operation (W ⁇ p.).
  • the coupling node 11 is pre-set to the reference potential c corresponding to the predetermined logical operator without changing the remanent polarization states s and s of the ferroelectric capacitor Cs and the ferroelectric capacitor Cs. Can be charged.
  • FIGS. 11A and 11C are an equivalent circuit and a symbol diagram of the logical operation circuit 21 in the example of FIG. 10, respectively.
  • FIG. 12 is a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data read operation.
  • FIGS. 12A and 12B an operation in the case of performing a read logical operation using the logical operation circuit 21 will be described.
  • a read logical operation as shown in FIG. 12, a data write operation (WO) is performed followed by a data read operation (RO).
  • WO data write operation
  • RO data read operation
  • the initialization operation (Init.) And the operation operation (Op.) are performed in this order.
  • "0" and "1" are given to the control lines WL and RL, respectively.
  • a reference potential c is applied to the bit lines BL1 and BL2.
  • the coupling node 11 is pre-set to the reference potential c corresponding to the predetermined logical operator without changing the residual polarization states s and s of the ferroelectric capacitor Cs and the ferroelectric capacitor Cs. Can be charged.
  • FIG. 14 is also a timing chart when the logical operation circuit 21 is used as a circuit that performs a logical operation using a data read operation. This is the same as the example of FIG. 12 in that the read logical operation is performed using the logical operation circuit 21. However, the example of FIG. 14 differs from the example of FIG. 12 in that the restoration operation (R es.) Is performed at the end of the data read operation (RO).
  • R es. the restoration operation
  • FIGS. 15A, 15B, and 15C show the strengths of the initialization operation (Init.), The operation operation (Op.), And the restoration operation (Res.) In the example of FIG. 14, respectively.
  • 3 is a drawing showing the polarization state of a dielectric capacitor Cs and a ferroelectric capacitor Cs'.
  • the polarization state of the ferroelectric capacitor Cs will be described with reference to FIGS. 15A, 15B, and 15C, focusing on the ferroelectric capacitor Cs.
  • the ferroelectric capacitor Cs which exhibited the polarization state (remanent polarization state) indicated by P2 in the initialization operation (Init.) Shown in FIG. ) Causes the polarization state shown by P5.
  • FIG. 16A is a circuit diagram showing a logical operation circuit 31 according to still another embodiment of the present invention.
  • the logical operation circuit 31 has the same circuit configuration as the above-described logical operation circuit 1 shown in FIG.
  • the logical operation circuit 31 in the data write operation (WO), / y is given to the bit line B Lw as the third operand data y1, and y is the bit as the fourth operand data y2. Provided on lines BL 1 and BL 2. Therefore, the logical operation circuit 31 is represented by a symbol as shown in FIG. 16B.
  • FIG. 18A, FIG. 18B, FIG. 18C, FIG. 19A, and FIG. 19B respectively show the initial state in the data write operation (WO) and the data read operation of the logical operation circuit 31.
  • Operation (RO, Init.), Arithmetic operation (R ⁇ ⁇ ⁇ ⁇ , Op.) In data read operation, restoration operation (RO, Res.) In data read operation, and standby state (Standby). It is a circuit diagram.
  • FIG. 20 is a block diagram showing an associative memory (Content Addressable Memory) 41 which is a logical operation device using the above-described logical operation circuit 31.
  • the associative memory 41 is configured to function as a match search device, and includes a search word holding unit 43, a word circuit array unit 45, a write driving unit 47, and an output circuit unit 49.
  • the search word holding unit 43 holds a search word X to be searched.
  • the lead circuit array section 45 includes a plurality of word circuits 46,.
  • the write drive unit 47 performs an operation of writing a plurality of reference codes Bi to the read circuit array unit 45.
  • the output circuit section 49 performs a predetermined process based on the output of the word circuit array section 45.
  • FIG. 21 is a circuit diagram in the case where the word circuit 46 is realized by using the same logical operation circuits 53, 55,... As the logical operation circuit 31.
  • FIG. 22A is a circuit diagram of a CAM cell (Content Addressable Memory Cell) 51 having a pair of logical operation circuits 53 and 55 as constituent elements. One CAM cell 51 performs a 1-bit match determination process.
  • FIG. 23 is a timing chart showing the operation of the CAM cell 51.
  • a data read operation (R0) is performed following a data write operation (WO).
  • the first column (left end) of FIG. 23 shows the data write operation (WO) to the CAM cell 51, and the second column (second from left) shows the word circuit of the next row.
  • the bit lines BLj2a, BLj2b, BLjlb in the logical operation circuit 53 constituting the CAM cell 51 shown in FIG. 22A correspond to the bit lines BL1, BL2, BLw in the logical operation circuit 31 shown in FIG.
  • the bit lines BLjla, BLjlb, BLj2a in the logical operation circuit 55 constituting the CAM cell 51 correspond to the bit lines in the logical operation circuit 31: 61 ⁇ 1,.
  • FIG. 22B is a drawing showing the CAM cell 51 as a logic circuit.
  • both transistors 54 and 56 are turned on, and when x31 and bi31 are the same, one of transistors 54 and 56 is turned off. Further, the transistor 54 and the transistor 56 constituting the CAM cell 51 are connected in series.
  • the output potential of the CAM cell 51 becomes "0" when x31 and bi31 are different, and becomes "1" when x31 and bi31 are the same. I understand. That is, the CAM cell 51 can be considered as a circuit that calculates x31 EXNOR bi31 (negation of exclusive OR of 31 and 13131).
  • the other CAM cells constituting the read circuit 46 have the same configuration as the CAM cell 51, and the outputs of these CAM cells are all connected in parallel.
  • FIG. 24 is a block diagram showing an associative memory (Content Addressable Memory) 61 which is a logical operation device using the above-described logical operation circuit 31.
  • the associative memory 61 is configured to function as a size comparison device, and includes a search word holding unit 63, a word circuit arrangement unit 65, a write driving unit 67, and an output circuit unit 69.
  • the search word holding unit 63 holds a search word X to be searched.
  • the word circuit array section 65 includes a plurality of word circuits 66,. Write driver
  • Reference numeral 67 performs an operation of writing a plurality of reference words Bi into the word circuit arrangement section 65.
  • the output circuit section 69 performs a predetermined process based on the output of the word circuit array section 65.
  • FIG. 25 is a circuit diagram in a case where the lead circuit 66 is realized by using the same logic operation circuits 73, 75,... As the logic operation circuit 31.
  • Figure 26A shows a pair of logic operation circuits
  • FIG. 9 is a circuit diagram of a CAM senor (Content Addressable Memory Cell) 71 having components 73 and 75 as constituent elements.
  • FIG. 27 is a timing chart showing the operation of the CAM cell 71.
  • a data read operation R #
  • WO data write operation
  • the first column (left end) in FIG. 27 shows the data write operation (WO) to the CAM cell 71, and the second column (second from the left) shows the read circuit of the next row.
  • Indicates that the data written to the CAM cells in the same column constituting the data is transmitted via the bit lines B Ljc0a, B Ljc0b, B Ljcla, B Ljclb, and B Ljw.
  • bit lines BL jcOa, BL jcOb, and B Ljw in the logical operation circuit 73 of the CAM cell 71 shown in FIG. 26A correspond to the bit lines BL 1, BL 2, and B Lw in the logical operation circuit 31 shown in FIG.
  • bit lines B Ljcla, B Ljclb, and B Ljw in the logical operation circuit 55 of the CAM cell 51 correspond to the bit lines BL 1, BL 2, and B Lw in the logical operation circuit 31.
  • the logical operation circuit 73 and the logical operation circuit 75 of the CAM cell 71 can execute the following logical operation, respectively. I understand.
  • FIG. 26B is a diagram expressing the CAM cell 71 as a logic circuit.
  • the transistor 74 of the logical operation circuit 73 becomes ⁇ N
  • the transistor 76 of the logical operation circuit 75 turns on. .
  • the other CAM cells forming the word circuit 66 have the same configuration as the CAM cell 71 except for the lowest CAM cell (right end in the drawing).
  • the lowest CAM cell is composed of only a logical operation circuit corresponding to the logical operation circuit 73 of the CAM cell 71.
  • the word circuit 66 determines that the bit value of at least one target bit xm of each bit xj constituting the search word X is the bit value of the bit bim of the corresponding reference word Bi. If the bit value of each bit xk that is larger than the value and that is higher than the bit of interest xm of the bits xj that make up the search word X is equal to the bit value of each bit bik of the corresponding reference code Bi, respectively. It can be seen that the search code X is configured to generate a comparison judgment output that the reference code B is larger than the reference code B.
  • FIG. 28A is a circuit diagram showing a logical operation circuit 81 according to still another embodiment of the present invention.
  • the logical operation circuit 81 is an example of a logical operation circuit used in a logical operation device that performs pipeline processing.
  • the logic operation circuit 81 includes a storage ferroelectric capacitor Cs and a load ferroelectric capacitor Cs connected at the coupling node 11, and a transistor MP having a gate terminal connected to the coupling node 11. It is similar to the logic operation circuit 21 shown in FIG. 9 in that it includes transistors Mw, M3, and M4.
  • the logical operation circuit 21 is different from the logical operation circuit 21 in that transistors M5, M6, M7, and M8 are provided instead of the transistors M1 and M2, and an inverter 83 is also provided.
  • the third node data y 1 is given to the coupling node 11 through the transistor Mw, and the fourth terminal 9 of the ferroelectric capacitor Cs is connected to the fourth terminal 9 through the transistor M 6. It is configured to provide operation data y2.
  • the fourth terminal 9 of the ferroelectric capacitor Cs is connected to the second terminal 5 of the ferroelectric capacitor Cs via a transistor M5.
  • the fourth operation data y2 is supplied to the second terminal 5 of the ferroelectric capacitor Cs via the transistors M5 and M6.
  • the gate terminals of the transistors Mw and M5 are both connected to the clock line / CLK2, and the gate terminal of the transistor M6 is connected to the clock line / CLK1.
  • FIG. 28B is a symbol diagram of the logical operation circuit 81.
  • FIG. 29 shows the logic operation circuit 81 is an example of a timing chart showing the operation of FIG. 30A and FIG. 3OB are circuit diagrams for explaining the reset operation (Reset) and the data write operation (WO) of the logical operation circuit 81, respectively.
  • FIGS. 31A and 3IB are circuit diagrams for explaining the data read operation (RO) of the logical operation circuit 81.
  • an operation of one cycle is executed in the order of a reset operation (Reset), a data write operation (WO), and a data read operation (RO).
  • Reset reset operation
  • WO data write operation
  • RO data read operation
  • the remanent polarization state s of the ferroelectric capacitor Cs and the remanent polarization state s of the ferroelectric capacitor Cs are updated in the data write operation (WO). That is, by the data write operation (WO), the operation of the following equation is performed, and the operation result is stored.
  • the new remanent polarization state s 'of the ferroelectric capacitor Cs' is expressed by the following equation.
  • this operation allows the coupling node 11 to correspond to a predetermined logical operator without changing the remanent polarization states s and s of the ferroelectric capacitor Cs and the ferroelectric capacitor C s.
  • the ON and OFF of the transistor MP can be expressed by the following equation.
  • the logical operation circuit 81 shown in FIG. 28 eventually performs the operation of the following expression.
  • FIG. 32 is a block diagram showing an example of a pipeline logical operation device using a plurality of logical operation circuits.
  • the pipeline logical operation device 91 shown in FIG. 32 is a device that divides a series of logical operations into a plurality of stages and performs a pipeline process for sequentially and sequentially executing the logical operations.
  • the logical operation is configured to be divided into three stages.
  • Three-stage operation units 97 are connected in series.
  • each of the stage calculation units 93, 95, and 97 is realized as a functional pass-gate network (FPGN) using a large number of the above-described logic operation circuits 81.
  • FPGN functional pass-gate network
  • the first stage operation unit 93 and the third stage operation unit 97 both operate based on the signals on the clock lines CLK1 and CLK2, and the second stage operation unit 95 operates on the clock lines CLK1 and CLK3. It is configured to operate based on the signal. ⁇
  • FIG. 33 is an example of a timing chart showing the operation of the pipeline logical operation device 91.
  • the signal on the clock line CLK3 is a signal obtained by delaying the signal on the clock line CLK2 by 1/2 cycle. Therefore, the arithmetic operation proceeds in sequence from the first stage (Stag1), the second stage (Stag2), and the third stage (Stag3) with a delay of 1/2 cycle.
  • Stag1 the first stage
  • Stag2 the second stage
  • Stag3 the third stage
  • FIG. 34 is a block diagram showing a configuration when the pipeline logic operation device shown in FIG. 32 is embodied as a full adder.
  • the full adder 101 shown in FIG. 34 is a full adder (Pipelined Signed-digit full adder) that performs addition of signed binary numbers by pipeline processing.
  • the full adder 101 divides the addition of a signed binary number into four stages and sequentially and sequentially executes the divided stages.
  • the fourth stage operation unit 101d is connected in series.
  • the first to fourth stage operation units 101 a to l 01 d are respectively It is realized as a functional pass-gate network (FPGN) using the logical operation circuit 81 described above as a functional pass-gate (FP).
  • FPGN functional pass-gate network
  • the first stage operation unit 101a and the third stage operation unit 101c both operate based on the signals of the clock lines CLK1 and CLK2, and the second stage operation unit 101b and the fourth stage operation unit 101c d is configured to operate based on the signals of the clock lines CLK1 and CLK3.
  • FIG. 35 is an equivalent circuit diagram in which the full adder 101 is represented by a logic circuit.
  • the first stage operation unit 101a of the full adder 101 uses two logical operation circuits 81 to perform an augend (ai + , ai ") which is a signed binary number. and addition number (bi +, br) 2 amino binary number corresponding to (ai + oR a ⁇ ) and (bi + ⁇ _R bD calculated and stored.
  • the second stage operation unit 101b also takes in ki and the first carry information hi stored in the previous stage and stores them using two logical operation circuits 81.
  • the third stage operation unit 101c uses the other pair of logic operation circuits 81 connected in parallel to generate the first addition result 1 i stored in the previous stage and the first digit from the previous bit.
  • the third stage operation unit 101c also calculates 2 based on ki stored in the previous stage, the first addition result 1i and the first carry information hi-1 from the previous bit.
  • the approximately right half of the logical operation device 101 shown in FIG. 35 corresponds to the addition result calculation unit, and the approximately left half corresponds to the carry information calculation unit.
  • FIG. 36 is a block diagram showing an example of a pipelined multiplier using a plurality of full adders 101 shown in FIG. 34 as element operation devices.
  • a multiplier 111 shown in FIG. 36 is a device that performs a pipeline multiplication process in which multiplication is divided into a plurality of levels and sequentially and sequentially executed. In this example, it is assumed that the multiplier 1 1 1 is configured to perform a 54 ⁇ 54 4 bit binary multiplication.
  • the multiplier 111 includes a partial product generating unit 112 and an adding unit 117.
  • the partial product generation unit 112 includes a Booth encoder 113 and a partial product generator 115, and generates a signed partial product corresponding to the partial product of the multiplicand and the multiplier. That is, the partial product generation unit 112 first uses the second-order Booth's algorithm (second-order Booth's algorithm) based on the 54-bit multiplicand X and the multiplier y to obtain the approximate 1Z2 Generate 27 partial products corresponding to the number of. Approximately one-half of these partial products, or even 13 even-numbered partial products, are inverted (that is, all configuration bits are inverted). Inversion The expressed partial products are represented by PP2, / PP4, ⁇ / PP26, and the non-inverted partial products are represented by ⁇ 1, ⁇ 3,- ⁇ ⁇ P27.
  • the partial product generation unit 112 generates one signed partial product for a pair of adjacent partial products. That is, partial products PP 1 and ZPP 2,? Generate signed partial products SDPP1, SDPP2,..., SDPP13 from P3, P4, " ⁇ , P25 and / P26, respectively.
  • the signed partial product S DPP 14 is generated using only the last partial product PP 27. Further, a signed partial product SDP P15 having a signed binary number (0, 1) as a component to be added to the least significant bit of each signed partial product SDPP1 to SDPP14 is generated. In this way, 15 signed partial products SDPP1 to SDPP15 corresponding to approximately 1 Z4 of the number of bits of the multiplier y are generated.
  • the adder 17 includes a first-level calculator 117a, a second-level calculator 117b, and a second-level calculator 117b for executing the first-level, second-level, third-level, and fourth-level addition, respectively. A third level operation unit 117c and a fourth level operation unit 117d are provided. The adder 17 sequentially performs addition at each level using the Wallace-tree method based on the signed partial products SDPP 1 to SDPP 15 generated in the partial product generator 112, Get the result of the multiplication.
  • Each of the level operation units 1 17 a to 1 17 d includes one or more addition units 1 19 (SDA: Signed-digit adder).
  • FIG. 37 is a block diagram showing the configuration of the addition unit 1 19.
  • Each addition unit 1 19 is a parallel connection of full adders 10 1 in a number corresponding to the number of bits of the signed partial product generated in the partial product generation unit 1 12, and the sign of the number of bits Outputs a binary number as the addition result.
  • the number of bits of the addition unit 119 is substantially the same as the number of bits of the product of the multiplicand X and the multiplier y.
  • the first-level operation unit 1 17a receives signed partial products SDP P 15 and SDP P 1 to SDP P 13 using seven addition units 11 9 arranged in parallel. By performing the addition in parallel, the seven first-level addition results corresponding to substantially half of the number of signed partial products generated in the partial product generator 1 1 2 can be obtained. Calculate and store.
  • the signed partial products SDPP 15 and SDPP 1 are added at the addition unit 1 19 located at the leftmost of the first level operation unit 1 17 a, and the second unit from the left is added.
  • the signed partial products SDP P 2 and SDP P 3 are added in the addition unit 1 19, and the signed partial products SDPP 12 and SDP P are added in the rightmost addition unit 1 19 (not shown). 1 and 3 are added.
  • the second-level operation unit 1 17 b performs the addition using the addition result of the previous level as an input by using the four addition units 1 19 arranged in parallel, thereby substantially reducing the previous level. Calculate and store the 1 Z 2 number of second level addition results.
  • the leftmost addition unit 1 19 of the second level operation unit 1 17 b is the addition unit 1 1 1 leftmost of the first level operation unit 1 17 a. 9 and the two first-level addition results calculated in the second addition unit 1 19 from the left are added to obtain one second-level addition result.
  • the second and third (not shown) addition units 1 19 from the left of the second level operation unit 1 17 b perform the same addition.
  • the addition unit 1 19 (not shown) arranged at the rightmost position of the second level operation unit 1 17 b is connected to the addition unit 1 1 1 arranged at the rightmost position of the first level operation unit 1 17 a. 9 (not shown), and adds the one first-level addition result calculated and the signed partial product SDP P14. In this manner, four second-level addition results are obtained.
  • the third level operation unit 117c uses two addition units 119 arranged in parallel to perform addition using the four addition results calculated at the previous level as inputs.
  • the result of addition of two third levels corresponding to substantially half the number of the previous level is calculated and stored.
  • the fourth level operation unit 1 17 d which is the final level operation unit, performs addition using two addition results calculated at the previous level as inputs using one addition unit 1 19. , Calculating an addition result of one final level, and storing the calculated addition result of the final level as a signed binary number corresponding to the product of the multiplicand and the multiplier.
  • the partial product generation unit 112 uses the second-order Booth algorithm (second-order Booth's algorithm) to calculate 27 multiplicands X and y.
  • Partial product PP Generates ⁇ ⁇ PP27 and 15 signed partial products SDP based on the generated 27 partial products
  • FIG. 38 is a block diagram showing an example of a configuration of a series-parallel type pipeline multiplier using the logical operation circuit 81 shown in FIG. 28A.
  • the pipeline multiplier 14 1 divides the multiplication of the 4-bit multiplicand s by the 4-bit multiplier b into four bits, that is, four levels, and sequentially executes the multiplication. It is configured.
  • the first to fourth level operation units 141 a to 141 d force S and the first to fourth level operations are performed.
  • the second level operation unit 141b includes an AND circuit 142 as an element partial product generation unit and a serial type pipeline full adder 144 as an element operation device.
  • st enclosed in a square is a symbol indicating a storage unit
  • + enclosed in a circle is a symbol indicating a full adder.
  • the second and third level calculation units 141c and 141d have the same configuration.
  • the first-level operation unit 141a does not have a full-powered arithmetic unit. .
  • FIG. 39 is a drawing for explaining the operation of the pipeline multiplier 141.
  • the operations at the first to fourth levels are shown in order from left to right in the figure.
  • the progress of steps is shown from top to bottom in the figure.
  • V surrounded by a circle is a symbol indicating the AND circuit 144.
  • broken lines with arrows connecting symbols indicating adjacent full adders within the same level from top to bottom indicate the flow of carry.
  • the operation of the second-level operation unit 141b of the pipeline multiplier 141 that is, the operation of the second level is represented by the second IJ from the left in FIG. Therefore, the operation of the second-level operation unit 141b in the third step (third cycle), for example, is the third operation from the top in the second column from the left in FIG. You.
  • the operation in the third step of the second level operation unit 141b of the pipeline multiplier 141 will be described. .
  • the logical product of the operation target multiplicand bit s1 that is the current operation target at the two levels and the bit bl corresponding to the second level among the four bits forming the multiplier b is calculated, and then calculated.
  • the above logical product, the partial product at the previous level, the first level, and the second level of the bit sO before the operand multiplicand bit s1 The sum of the three binary numbers of the carry, is calculated using the pipeline full adder 144.
  • the result calculated in the pipeline full adder 144 is sent to the next level, the third level, as a partial product of the operation target multiplicand bit s1 at the second level.
  • the carry generated during this addition is stored as a carry in the second level of the multiplicand bit s1 to be operated on.
  • the first-level operation unit 141a calculates a logical product, which is a partial product of elements, but does not perform a calorie calculation.
  • FIG. 40 is a block diagram showing a configuration of the second level operation unit 141 b of the pipeline multiplier 141.
  • FIG. 41 is a logical circuit diagram illustrating the configuration of the second level operation unit 141 b.
  • a large number of small horizontally long rectangles each represent a storage unit.
  • the second-level operation unit 144b is configured to divide the second-level logical operation into four stages and sequentially and sequentially execute them.
  • each FP surrounded by a square represents the logical operation circuit 81 (Functional Pass Gate) shown in FIG. 28A.
  • the first-stage operation unit 144a performs an operation of taking in one of the bits constituting the multiplicand s, which is the current operation target, and storing it as the operation target multiplicand bit sj.
  • the second stage operation unit 1405b calculates the logical product of the operation target multiplicand bit sj stored in the previous stage and the bit bl corresponding to the second level among the bits constituting the multiplier b. Using the product circuit 142, it calculates and stores the elemental multiplicand bit sj at the second level as an elemental multiplicand bit sj, and also takes in and stores the multiplicand bit sj to be calculated stored in the first stage. Action
  • the third and fourth stage calculation units 1450c and 1450d calculate the partial product at the second level, the partial product Pj at the first level, and the partial product Pj calculated at the previous stage. Calculates the sum of the three binary numbers of the carry C l, at the second level for the bit before the operand multiplicand bit sj and the partial product P j + 1 of the operand multiplicand bit sj at the second level. The operation of storing the new carry generated during this addition as the carry at the second level for the multiplicand bit s j to be operated is performed using the pipeline full adder 144. .
  • the third and fourth stage operation units 1450c and 1450d further take in the multiplicand bit sj to be operated stored in the second stage, and generate the next level for the third level. An operation of storing the multiplicand bit s j + 1 to be operated is performed.
  • the configuration of the third and fourth level operation units 141c and 141d is the same as the configuration of the second level operation unit b described above. However, as described above, the first level operation unit 141 a does not include a logical operation circuit for full addition.
  • the pipeline full adder 144 shown in FIG. 40 can be considered as a logical operation device that performs the operations of the first and second addition stages corresponding to the above-described third and fourth stages.
  • the pipeline full adder 144 includes the first and second addition stage operation units for performing the operations of the first and second addition stages.
  • the first and second adder stage operation units constituting the pipeline full adder 144 are based on the third and fourth level operation units 144c and 145d shown in FIG. , Except for the logical operation circuit 81 (Functional Pass Gate). That is, the first addition stage operation unit uses a pair of logical operation circuits 81 connected in parallel to the binary numbers corresponding to the exclusive OR of the binary numbers corresponding to the augend and the addend, An operation of calculating and storing the result as the first addition result is performed, and an operation of storing the carry output in the second addition stage executed immediately before is performed.
  • the second addition stage operation unit is a binary number corresponding to an exclusive OR of the first addition result calculated in the first addition stage and the binary number corresponding to the carry stored in the first addition stage.
  • the present invention is not limited to this.
  • the present invention can be applied to a case where the transistor MP is a P-channel MOS FET.
  • the operation result output section is based on the logical change of the first and second data to be processed based on the state change amount of both the nonvolatile storage element and the nonvolatile load element obtained by providing the second data to be processed. Any device that outputs a calculation result may be used.
  • the nonvolatile storage element and the nonvolatile load element has been described as an example.
  • the nonvolatile storage element and / or the nonvolatile load element according to the present invention are described. Is not limited to ferroelectric capacitors.
  • an element having hysteresis characteristics is considered as a nonvolatile element.
  • an element using a paraelectric capacitor can be used as the nonvolatile memory element and / or the nonvolatile load element. This will be described later.
  • the nonvolatile memory element and the Z or nonvolatile load element are not limited to elements using a capacitor.
  • an element using a resistor can be used as the nonvolatile memory element and / or the nonvolatile load element.
  • both ends of the resistor serve as the first and second terminals.
  • both ends of the resistor serve as the third and fourth terminals.
  • the resistance value may be different depending on the first data to be operated.
  • an element using a transistor can be used as the nonvolatile memory element and / or the nonvolatile load element.
  • an element using an FET field effect transistor
  • a pair of input / output terminals (a drain terminal and a source terminal) of the FET serve as the first and second terminals.
  • a pair of input / output terminals (a drain terminal and a source terminal) of the FET are the third and fourth terminals.
  • the gate terminal of the FET may be configured to apply an appropriate bias voltage according to the first data to be operated.
  • nonvolatile memory element or the nonvolatile load element an element in which the above-described capacitor, resistor, and transistor are appropriately combined can be used.
  • FIG. 42A is a circuit diagram illustrating an example of a nonvolatile load element using a paraelectric capacitor.
  • the load element 121 shown in FIG. 42A is used, for example, in the logic operation circuit 31 shown in FIG. 16 in place of the ferroelectric capacitor Cs' for load, and two paraelectric capacitors C 1 , C 2 switch (transfer gate) 125, and storage device 123.
  • the two paraelectric capacitors C 1 and C 2 are connected in parallel via a switch 125 to form a composite capacitor.
  • One end of the combining capacitor is connected to the gate terminal of the transistor MP via the coupling node 11 and the other end is connected to the bit line BL 2 ′.
  • the storage device 123 nonvolatilely stores data corresponding to the first operation data s.
  • the switch 125 is turned on and off in accordance with the data stored in the storage device 123.
  • 6 is a drawing showing an equivalent circuit of the load element 121 during operation (RO).
  • 4 is a drawing showing an equivalent circuit of the load element 121 during a data read operation (RO).
  • FIG. 42B is a hysteresis diagram for explaining the data read operation of the logical operation circuit 31 when the load element 121 is used as the nonvolatile load element.
  • the reference potential c 0. From this figure, by changing the capacitance of the load element 121 in correspondence with the first data s to be operated, the same effect as when the ferroelectric capacitor C s is used as the nonvolatile load element is obtained. You can see that.
  • FIG. 44A is a circuit diagram showing another example of a nonvolatile load element using a paraelectric capacitor.
  • the load element 13 1 shown in FIG. 44A is used, for example, in the logic operation circuit 31 shown in FIG. 16 in place of the load ferroelectric capacitor C s, and one paraelectric capacitor C s. 3. Equipped with storage device 1 3 3 and load power supply 1 3 5.
  • the storage device 133 stores the data corresponding to the first operation data s in a nonvolatile manner.
  • the load power supply 135 is a DC power supply, and is configured so that its polarity is inverted according to the data stored in the storage device 133.
  • 3 is a drawing showing an equivalent circuit of a load element 131 during a data read operation (RO). In this case, the polarity of the load power supply 135 is such that the other end of the paraelectric capacitor C3 is at a positive potential with respect to the bit line BL2.
  • 7 is a drawing showing an equivalent circuit of the load element 13 1 at the time of data read operation (RO) in the case (1).
  • the polarity of the load power supply 135 is such that the other end of the paraelectric capacitor C3 is at a negative potential with respect to the bit line BL2.
  • FIG. 44B is a hysteresis diagram for explaining the data read operation of the logical operation circuit 31 when the load element 13 1 is used as the nonvolatile load element.
  • the reference potential c 0.
  • the ferroelectric capacitor Cs as a nonvolatile load element is obtained. It can be seen that there is the same effect as the case of using.
  • FIG. 46A is a circuit diagram illustrating an example of a nonvolatile memory element using a paraelectric capacitor.
  • the storage element 15 1 shown in FIG. 46A is used, for example, in the logic operation circuit 31 shown in FIG. 16 in place of the ferroelectric capacitor Cs for storage, and two paraelectric capacitors C 1, C 2, a switch (transfer gate) 1 55, and a storage device 1 53.
  • the two paraelectric capacitors C 1 and C 2 are connected in parallel via a switch 155 to form a composite capacitor.
  • One end of the combining capacitor is connected to the bit line B L 1, and the other end is connected to the gate terminal of the transistor MP via the coupling node 11.
  • the storage device 153 nonvolatilely stores data corresponding to the first operation data s.
  • the switch 155 is turned ON and OFF according to the data stored in the storage device 153.
  • 26 is a drawing showing an equivalent circuit of the storage element 151 during a read operation (RO).
  • 4 is a drawing showing an equivalent circuit of the storage element 15 1 during a data read operation (RO).
  • FIG. 46B shows the theory when the storage element 151 is used as the nonvolatile storage element.
  • 3 is a diagram for explaining a data read operation of the logical operation circuit 31.
  • the reference potential c 0. From this figure, by changing the capacity of the storage element 151 in correspondence with the first data s to be operated, the same effect as when the ferroelectric capacitor Cs is used as the nonvolatile storage element is obtained. You can see that there is.
  • FIG. 48A is a circuit diagram showing another example of a nonvolatile memory element using a paraelectric capacitor.
  • the storage element 16 1 shown in FIG. 48A is used, for example, in the logical operation circuit 31 shown in FIG. 16 in place of the ferroelectric capacitor C s for storage, and one paraelectric capacitor C s. 3. Equipped with storage device 163 and power supply 165 for storage.
  • the storage device 163 stores data corresponding to the first operation data s in a nonvolatile manner.
  • the storage power supply 165 is a DC power supply, and is configured so that its polarity is inverted according to data stored in the storage device 163.
  • 26 is a drawing showing an equivalent circuit of the storage element 161 during a data read operation (RO).
  • the polarity of the storage power supply 165 is such that the other end of the paraelectric capacitor C3 has a negative potential with respect to the bit line B Lw.
  • 5 is a drawing showing an equivalent circuit of the storage element 16 1 at the time of data read operation (RO).
  • the polarity of the storage power supply 165 is such that the other end of the paraelectric capacitor C3 has a positive potential with respect to the bit line B Lw.
  • FIG. 48B is a drawing for explaining the data read operation of the logical operation circuit 31 when the storage element 161 is used as the nonvolatile storage element.
  • the reference potential c 0. From this figure, by changing the potential of the other end of the storage element 16 1 (the end of the bit line B Lw side) in accordance with the first data to be operated on s, a ferroelectric capacitor is used as a nonvolatile storage element. It can be seen that the same effect is obtained as when Cs is used.
  • a strong dielectric capacitor can be used for one of the nonvolatile load element and the nonvolatile storage element, and an element using a paraelectric capacitor can be used for the other.
  • an element using a paraelectric capacitor can be used for both the nonvolatile load element and the nonvolatile storage element.
  • either one of the above-described load element 12 1 or load element 13 1 is used as a nonvolatile load element, and either one of the storage element 15 1 or the storage element 16 1 is used as a nonvolatile storage element. It can be used.
  • a logical operation circuit is a storage ferroelectric capacitor for maintaining a polarization state corresponding to a first data to be operated, comprising: a storage ferroelectric capacitor having first and second terminals; A load ferroelectric capacitor that retains a polarization state corresponding to the first data to be operated and having a polarization state that is substantially complementary to the polarization state of the storage ferroelectric capacitor, the storage ferroelectric capacitor comprising: A third terminal connected to the first terminal of the dielectric capacitor, a fourth terminal, and a load ferroelectric capacitor having: a fourth terminal of the load ferroelectric capacitor; The first terminal of the storage ferroelectric capacitor and the load are obtained by applying a second operation data to the second terminal of the storage ferroelectric capacitor while being connected to the reference potential.
  • An operation result output unit that outputs a logical operation result of the first and second operated data for a predetermined logical operator based on a potential of a connection node with the terminal of No. 3; And a calculation result output unit to be connected.
  • the storage ferroelectric capacitor storing the first data to be operated
  • a ferroelectric load core storing data having a complementary relationship with the data to be operated on
  • a predetermined reference potential is applied to one end of one synthetic ferroelectric capacitor obtained by connecting a capacitor and a capacitor in series at the coupling node, and the second operand data is applied to the other end, a potential appearing at the coupling node Is read out as a logical operation result of the first and second data to be operated on a predetermined logical operator.
  • a logical operation can be performed using the data read operation from the synthetic ferroelectric capacitor. That is, data storage and data logical operation can be realized by one logical operation circuit.
  • the potential of the coupling node during data reading corresponds to the logical operation result.
  • the predetermined reference potential is configured to be selectable from two or more different reference potentials corresponding to two or more different logical operators.
  • a configuration in which the reference potential is connected to the fourth terminal of the load ferroelectric capacitor and the coupling node is precharged to the predetermined reference potential before the second data to be operated is provided, thereby determining the reference potential. It is characterized by having been done.
  • the third node can be provided with the data to be operated, and the second node of the storage ferroelectric capacitor and the fourth terminal of the load ferroelectric capacitor are connected to the coupling node.
  • Is configured to be able to add the fourth operand data, and the polarization states of the storage ferroelectric capacitor and the load ferroelectric capacitor corresponding to the first operand data are the third and the given A fourth operation data; and a storage ferroelectric core before the third and fourth operation data are added. And a polarization state of the load ferroelectric capacitor and the load ferroelectric capacitor.
  • the first operand data and the first operand data determined by the third and fourth operand data respectively applied to the coupling node and both ends of the composite ferroelectric capacitor at the time of data writing are the data It is written to the composite ferroelectric capacitor in the write operation.
  • a logical operation can be performed using a data write operation to the composite ferroelectric capacitor.
  • a logical operation circuit is a non-volatile memory element that holds a non-volatile state corresponding to first data to be processed s, which is binary data, and includes a non-volatile memory having first and second terminals.
  • the second data which is binary data
  • Is obtained by adding the operand data X of The logical operation results of the first and second operated data s and X for a predetermined logical operator corresponding to the reference potential are expressed as binary data based on the state of both the nonvolatile memory element and the nonvolatile load element.
  • a logical operation circuit comprising: an operation result output unit that outputs the operation result data as a certain operation result data z; the operation result data z is binary data corresponding to two complementary reference potentials c And Z c, which is characterized by substantially satisfying the following equation.
  • the nonvolatile storage element storing the first operand data s and the nonvolatile load element storing the inverted data / s of the first operand data s are connected in series at the coupling node. While maintaining one end of one synthesized non-volatile element obtained as described above at one arbitrary reference potential c selected from two reference potentials having a complementary relationship, The state of the combined non-volatile element when the second node X is applied to the other end after precharging the combined node to the reference potential c is read out as operation result data z that substantially satisfies the following equation: I have.
  • a logical operation can be performed using a data read operation from the composite nonvolatile element. That is, data storage and data logical operation can be realized by one logical operation circuit.
  • the nonvolatile state of the nonvolatile load element by configuring the nonvolatile state of the nonvolatile load element to have a complementary relationship with the nonvolatile state of the nonvolatile storage element, the state of the combined nonvolatile element at the time of data reading corresponds to the logical operation result. And make a big difference. Therefore, data reading with a large margin becomes possible. That is, it is possible to realize a logical operation circuit capable of performing a highly reliable and high-speed operation operation.
  • the first operation data s is obtained by adding the third operation data y1, which is binary data, to the connection node and the second terminal of the nonvolatile storage element. And a new non-volatile state of the non-volatile storage element obtained by adding the fourth operation data y2, which is binary data, to the fourth terminal of the non-volatile load element.
  • the first operand data before adding the third and fourth operand data is sb
  • the first operand data is configured to substantially satisfy the following expression.
  • a logical operation circuit includes a nonvolatile storage element that retains a nonvolatile state corresponding to first data to be processed, and a nonvolatile load that retains a nonvolatile state having a state change rate that differs depending on the first data to be processed.
  • a nonvolatile load element connected to the nonvolatile storage element at the coupling node; and the nonvolatile storage element and the nonvolatile storage element obtained by providing the nonvolatile storage element with the second operation data.
  • an operation result output unit that outputs a logical operation result of the first and second operated data for the predetermined logical operator based on the state change amounts of both the load elements.
  • a logical operation method is a logical operation method for performing a logical operation on first and second data to be processed with respect to a predetermined logical operator, and holds a nonvolatile state corresponding to the first data to be processed.
  • a non-volatile memory element having first and second terminals, and a non-volatile load element holding a non-volatile state having a state change rate that differs according to the first data to be operated;
  • a non-volatile load element comprising: a third terminal connected to the first terminal of the nonvolatile storage element at the coupling node; a fourth terminal; and a non-volatile load element having: And a non-volatile load obtained by connecting a fourth terminal of the non-volatile storage element to a predetermined reference potential and applying second operation data to a second terminal of the non-volatile storage element.
  • Based on the state variation of the child both, characterized in that and a readout scan Tetsupu for performing a logic operation.
  • the nonvolatile storage element storing the first data to be operated and the nonvolatile memory element having the state change rate different depending on the first data to be operated are provided.
  • the state of the combined nonvolatile element when the second data to be processed is added to the nonvolatile storage element that constitutes one combined nonvolatile element obtained by connecting the nonvolatile load element holding the static state at the coupling node
  • the amount of change is read as a logical operation result of the first and second operated data for a predetermined logical operator.
  • a logical operation is performed using a data read operation from the combined nonvolatile element. It can be carried out. That is, storage of data and logical operation of data can be realized by one logical operation circuit.
  • the state of the combined nonvolatile element at the time of data reading corresponds to the logical operation result. It can be very different. Therefore, data reading with a large margin becomes possible. That is, it is possible to realize a logical operation circuit capable of performing a highly reliable and high-speed operation operation.
  • the predetermined logical operator is a method of assigning one reference potential selected from two or more different reference potentials corresponding to two or more different logical operators to the second operand data.
  • the configuration is such that it is determined by applying the value to the nonvolatile load element prior to the determination.
  • the predetermined reference potential is configured to be selectable from two or more different reference potentials corresponding to two or more different logical operators
  • the reading step includes: Applying a potential to the fourth terminal of the nonvolatile load element and the coupling node; and applying a predetermined reference potential to the coupling node while maintaining the application of the predetermined reference potential to the fourth terminal of the nonvolatile load element. Stopping, and in that state, applying the second data to be processed to the second terminal of the nonvolatile memory element.
  • a plurality of types of logical operations can be performed using one logical operation circuit by a simple operation of selecting a predetermined reference potential in a data read operation. It can be executed.
  • the nonvolatile storage element and the nonvolatile load element are configured so that the third and fourth data to be operated can be given to the nonvolatile memory element and the nonvolatile load element.
  • the non-volatile state of the volatile storage element and the nonvolatile load element is based on the given third and fourth operand data and the nonvolatile memory element before the third and fourth operand data are given.
  • the writing step includes providing the third operand data to the coupling node and applying the third operation data to the second terminal of the nonvolatile memory element and the fourth terminal of the nonvolatile load element.
  • the fourth data to be operated By providing the fourth data to be operated, the third and fourth data to be provided, the nonvolatile storage element and the nonvolatile memory before the third and fourth data to be provided are provided.
  • a new nonvolatile state of the nonvolatile memory element and the nonvolatile load element corresponding to the first data to be operated is determined based on the nonvolatile state of the load element.
  • the logical operation circuit according to the present invention or the logical operation method according to the present invention if the old first processed data stored in the combined non-volatile element before writing data is ⁇ , the combined non-volatile data is used when writing data. New first operand data determined by the third and fourth operand data applied to the element is written to the combined nonvolatile element in the data write operation.
  • a logical operation can be performed using a data write operation to the composite nonvolatile element.
  • the operation result output unit includes: a control terminal connected to the coupling node; and an output terminal that outputs an output signal corresponding to a control signal input to the control terminal.
  • the output transistor is turned off, and if the potential is higher than the second reference potential than the threshold voltage. In this case, the output transistor turns on. Therefore, by appropriately setting the threshold voltage of the output transistor, a logical operation result can be obtained as an output signal of the output transistor.
  • the logical operation device is configured such that any one of the above logical operation circuits is arranged in series and / or in parallel to perform a desired logical operation.
  • the area required for wiring is smaller than that of a conventional device in which a storage unit is separately provided. And the circuit area can be considerably reduced. Therefore, it is possible to greatly increase the degree of integration of the device and to suppress power consumption.
  • the storage is non-volatile, no power is required to maintain the storage. As a result, power consumption during operation can be kept low and little power is consumed during standby. Also, a backup power supply for power shutdown is not required. Further, when an element including a ferroelectric capacitor is used as the nonvolatile memory element, the speed of the write operation can be increased.
  • a logical operation device that can perform highly reliable, high-power, and high-speed operation can be realized.
  • a logical operation device includes a search mode holding unit that holds a search word to be searched, and a code circuit that holds a reference word to be referenced and that determines whether the reference word matches the search mode. And a mode circuit configured to arrange any one of the logical operation circuits in parallel and / or in series to perform the holding of the reference code and the determination of the coincidence.
  • the conventional match search apparatus is realized.
  • the circuit area, including the area required for wiring, can be considerably reduced. For this reason, the degree of integration of the device can be greatly increased and the power consumption can be suppressed.
  • the storage is non-volatile, no power is required to maintain the storage. As a result, power consumption during operation can be kept low and little power is consumed during standby. Also, a backup power supply for power shutdown is not required. Further, when an element including a ferroelectric capacitor is used as the nonvolatile memory element, the speed of the write operation can be increased. Furthermore, by using a large number of logical operation circuits capable of reading data with a large margin, it is possible to realize a highly reliable match search device capable of performing a higher-speed operation.
  • the word circuit uses a pair of logical operation circuits connected in series for each of the bits forming the reference word and the bit value of the reference mode and the bit of the search mode corresponding to the reference mode. Calculate the logical value corresponding to the exclusive OR with the value, and connect all the outputs of each pair of logical operation circuits in parallel to correspond to the negation of the exclusive OR calculated for each bit A logical value corresponding to the logical product of all the logical values to be calculated, and a logical value corresponding to the calculated logical product is used as a match determination output of the corresponding code circuit.
  • a logical operation device retains a search mode holding unit that holds a search mode to be searched, a reference mode that is a reference mode, and performs a magnitude comparison judgment between the reference mode and the search mode.
  • a word circuit configured to arrange any one of the logical operation circuits described above in parallel and / or in series to hold a reference code and to perform a magnitude comparison judgment.
  • the conventional size is reduced.
  • the circuit area, including the area required for wiring, can be considerably reduced as compared with the comparison device. For this reason, the degree of integration of the device can be greatly increased and the power consumption can be suppressed.
  • the storage is non-volatile, no power is required to maintain the storage. As a result, power consumption during operation can be kept low and little power is consumed during standby. Also, a backup power supply for power shutdown is not required. Furthermore, an element including a ferroelectric capacitor is used as a nonvolatile memory element. If so, the writing operation can be speeded up.
  • the word circuit uses a plurality of logical operation circuits to determine the bit value of at least one bit of interest out of the bits constituting the search mode by using the bit value of the corresponding reference word. If the bit value of each bit that is larger than the bit value of the bit and is higher than the bit of interest among the bits that make up the search word is equal to the bit value of each bit of the corresponding reference word, the search is performed. It is configured to generate a comparison judgment output that the word is larger than the reference mode.
  • a size comparison device that can operate at high speed can be easily configured.
  • a logical operation device is a logical operation device that performs addition of two or more binary numbers, and is configured to perform the addition by arranging any one of the logical operation circuits in series and / or in parallel. It is characterized by.
  • the adder by configuring the adder by combining a number of the above-described logical operation circuits in which the logical operation unit and the storage unit are shared by one circuit, the circuit including the area required for wiring can be reduced compared to the conventional adder.
  • the area can be considerably reduced.
  • the integration degree of the device can be greatly increased, and the power consumption can be suppressed.
  • the storage since the storage is non-volatile, no power is required to maintain the storage. For this reason, the power consumption during the addition operation can be suppressed low, and almost no power is consumed during standby. Also, a backup power supply for power shutdown is not required. Further, when an element including a ferroelectric capacitor is used as the nonvolatile memory element, the writing operation can be sped up.
  • the logical operation includes addition of the addend and the addition number
  • the logical operation device includes an addition result calculation unit that calculates an addition result of the addend and the addition number
  • a carry information calculation unit that calculates carry information in the
  • the addition result calculation unit uses a plurality of logical operation circuits based on the augend, the addend, and the carry information from the previous bit.
  • the addition result is calculated, and the calculated addition result is used as an output of the addition result calculation unit.
  • the carry information calculation unit uses a plurality of logical operation circuits to calculate the addition target, the addition target, and the Based on carry information from a bit, carry information at the bit is calculated, and the calculated carry information is output as the carry information calculation unit.
  • a logical operation device is a logical operation device that divides a logical operation into a plurality of stages and sequentially and sequentially executes the logical operations, wherein any one of the logical operation circuits is arranged in series or in parallel. The logic operation is performed.
  • the area required for wiring can be reduced as compared with the conventional pipeline logical operation device.
  • the circuit area can be considerably reduced. For this reason, the degree of integration of the device can be greatly increased and the power consumption can be suppressed.
  • the storage is non-volatile, no power is required to maintain the storage. As a result, power consumption during operation can be kept low and little power is consumed during standby. Also, a backup power supply for power shutdown is not required. Further, when an element including a ferroelectric capacitor is used as the nonvolatile memory element, the speed of the write operation can be increased.
  • a logical operation device can be realized.
  • the logical operation includes addition of the augend and the addend, both of which are signed binary numbers.
  • a first stage operation unit that performs an operation of a first stage including an operation of calculating and storing two corresponding binary numbers, and the two binary numbers using a pair of logic operation circuits connected in parallel The operation of calculating and storing one binary number corresponding to the exclusive OR of the two as the first addition result, and the operation of calculating based on the addition number and the addition number using a logical operation circuit.
  • the first addition result The operation of calculating and storing one binary number corresponding to the exclusive OR of the first carry information from the previous bit with the first carry information as the second addition result, and using the logical operation circuit to Calculating the second carry information of the relevant bit based on the addition information and the first carry information from the previous bit, and storing the second carry information.
  • the second addition result and the second carry information from the previous bit are used as the addition result of the logical operation device based on the second carry information.
  • a fourth stage operation unit that performs an operation of a fourth stage including an operation of calculating and storing a signed binary number, following an operation of the third stage.
  • the logical operation device is a logical operation device that divides multiplication of two binary numbers into a plurality of levels and sequentially executes the divided multiplications, and corresponds to a partial product of a multiplicand and a multiplier.
  • a partial product generation unit that generates a signed-digit partial product to be executed, and a plurality of the above-described logical operation units are prepared as element operation units.
  • the element arithmetic units are arranged in a plurality of stages corresponding to each level, and the sign corresponding to the product of the multiplicand and the multiplier is obtained by sequentially executing addition at each stage with a signed partial product and / or the result of addition at the preceding stage as an input. And an adder for obtaining a binary number.
  • a pipelined multiplier using signed binary number addition can be realized. Can be configured. Therefore, a pipeline multiplier that can operate with high integration, low power consumption, high reliability, and high speed operation can be easily configured.
  • the partial product generating unit generates, based on the multiplicand and the multiplier, approximately 1 Z 4 signed partial products of the number of bits of the multiplier
  • the adding unit includes a plurality of elements. It is configured so that one or more addition units configured to enable addition of two signed partial products by connecting arithmetic units in parallel are provided in each level operation unit that performs each level operation. ing.
  • the first level operation unit that performs the first level operation is generated by the partial product generation unit by performing addition using a plurality of addition units arranged in parallel and inputting a signed partial product as an input. An operation of calculating and storing the addition result of the first level substantially equal to 1/2 of the total number of signed partial products is executed.
  • Each intermediate-level operation unit that performs an intermediate-level operation uses a plurality of addition units arranged in parallel to perform addition using the addition result of the previous level as an input. Executes the operation of calculating and storing the addition result of half of the intermediate levels.
  • the final level operation unit that performs the operation of the final level calculates the result of addition of one final level by performing the addition using the addition result of the previous level as input using one addition unit, An operation of storing the calculated addition result of the final level as a signed binary number corresponding to the product of the multiplicand and the multiplier is executed. Therefore, by repeating the operation of generating signed partial products of approximately 1/4 of the number of bits of the multiplier and halving the generated signed partial products at each level, the multiplicand and the multiplier are calculated with a small number of levels. And the data corresponding to the product of As a result, signed binary numbers with high integration, low power consumption, high reliability and high-speed operation are possible. It is possible to easily configure a pipeline multiplier capable of performing multiplication using the addition of.
  • the logical operation includes addition of three binary numbers of an augend, an addend, and a carry from a lower bit, and the logical operation devices are connected in parallel.
  • the operation of calculating and storing the binary number corresponding to the exclusive OR of the binary numbers corresponding to two of the three binary numbers as the first addition result using the pair of logical operation circuits The first addition stage operation unit that performs the operation of the first addition stage including the first addition result and the remaining one of the three binary numbers using another pair of logic operation circuits connected in parallel.
  • the binary number corresponding to the binary number corresponding to the exclusive OR with the binary number is calculated and stored as the second addition result corresponding to the binary number, and the second addition result is added by the logical operation device.
  • the operation to output as a result and the three 2 An operation of outputting a carry in addition of three binary numbers based on the number; a second addition stage operation unit that performs the operation of the second addition stage including the operation following the operation of the first addition stage. It is characterized by having.
  • the pipeline full adder can be obtained by dividing and arranging two pairs of logical operation circuits for calculating the addition result and a plurality of logical operation circuits for calculating the carry into two stage operation units. (Pipelined Full Adder). For this reason, a pipeline full adder that can operate with high integration, low power consumption, high reliability, and high speed operation can be easily configured.
  • a logical operation device is a logical operation device that divides multiplication of two binary numbers into a plurality of levels and sequentially executes the divided multiplications, and generates a partial product of a multiplicand and a multiplier.
  • a plurality of the above-described logical operation devices are prepared as element operation devices, and the element operation devices are arranged in a plurality of stages corresponding to each level, and the partial product and the result of the addition in the zo or the preceding stage are sequentially input and input. And an adder that obtains an operation result by executing addition at each stage.
  • a pipeline multiplier (Pipelined Multiplier) can be configured by arranging the above-described pipeline full adder as an element arithmetic unit in a plurality of stages corresponding to each level of multiplication. For this reason, a pipeline multiplier that can operate with high integration, low power consumption, high reliability, and high speed operation can be easily configured.
  • the plurality of levels are at least as many levels as the number of bits of the multiplier, and the partial product generation unit performs an operation at each level.
  • the addition unit is configured by a partial product generation unit, and the addition unit is configured by element calculation devices respectively arranged in each level calculation unit that performs calculations at least after the second level.
  • each level operation unit that performs the operation at least after the second level includes an operation of storing one bit that is the current operation target among the bits forming the multiplicand as the operation target multiplicand bit
  • the logical product of the multiplicand bit to be operated and the bit corresponding to the level among the bits constituting the multiplier is calculated by:
  • a serial-parallel pipeline multiplier can be constructed by sequentially giving each bit value of the multiplicand from the previous level operation unit with a predetermined delay. For this reason, a series-parallel pipeline multiplier that can operate with high integration, low power consumption, high reliability, and high speed operation can be easily configured.
  • state change rate refers to a degree of a state change of the nonvolatile storage element and the nonvolatile load element caused by providing the second data to be operated.
  • binary (binary signal) Negation of "A” (inverted signal) Is represented by “ZA”.

Abstract

不揮発性記憶素子を用いて、データの記憶、および、高信頼性かつ高速なデータの論理演算が可能な論理演算回路等を提供する。負荷用の強誘電体コンデンサＣs'の残留分極状態ｓ'が記憶用の強誘電体コンデンサＣsの残留分極状態ｓと反対になるよう、強誘電体コンデンサＣs'の残留分極状態を積極的に変更する。演算動作において基準電位ｃ＝０とした場合、残留分極状態ｓ（第１の被演算データ）＝０の強誘電体コンデンサＣsに第２の被演算データｘ＝１を付与しても強誘電体コンデンサＣsは分極反転を起こさない。ｓ＝０、ｘ＝１以外の組み合わせでも強誘電体コンデンサＣsは分極反転を起こさない。また、ｓ＝０の強誘電体コンデンサＣsにｘ＝１を付与したとき結合ノードが示す電位ＶA＝ＶA(0)と、ｓ＝１の強誘電体コンデンサＣsにｘ＝１を付与したとき結合ノードが示す電位ＶA＝ＶA(1)との差が大きい。

Description

明細書 論理演算回路、 論理演算装置および論理演算方法 関連出願の参照
'日本国特許出願 2 0 0 3年第 2 9 1 6 5号 （2 0 0 3年 2月 6日出願） の明細 書、 請求の範囲、 図面および要約を含む全開示内容は、 これら全開示内容を参照 することによって本出願に合体される。 技術分野
この発明は論理演算回路、 論理演算装置および論理演算方法に関し、 とくに、 強誘電体コンデンサなどの不揮発性記憶素子を用いた論理演算回路、 論理演算装 置および論理演算方法に関する。 背景技術
強誘電体コンデンサを用いた回路として不揮発性メモリが知られている。 強誘 電体コンデンサを用いることで、 低電圧にて書き換え可能な不揮発性メモリを実 現することができる （たとえば、 特許第 2 6 7 4 7 7 5号の第 3図参照。 ） 。 しかしながら、 従来のこのような回路では、 データを記憶することはできても データの論理演算を行うことはできなかった。 発明の開示
この発明は、 このような従来の強誘電体コンデンサを用いた回路の問題点を解 消し、 強誘電体コンデンサなどの不揮発性記憶素子を用いて、 データの記憶およ びデータの論理演算を行うことができる論理演算回路、 論理演算装置および論理 演算方法を提供することを目的とする。 さらに、 信頼性が高くかつ高速な演算動 作を行うことのできる論理演算回路、 論理演算装置および論理演算方法を提供す ることを目的とする。
この発明による論理演算回路は、 第 1の被演算データに対応する分極状態を保 持する記憶用強誘電体コンデンサであって、 第 1および第 2の端子を有する記憶 用強誘電体コンデンサと、 第 1の被演算データに対応する分極状態であって記憶 用強誘電体コンデンサの分極状態と実質的に相補的関係を有する分極状態を保持 する負荷用強誘電体コンデンサであって、 記憶用強誘電体コンデンサの第 1の端 子に接続される第 3の端子と、 第 4の端子と、 を有する負荷用強誘電体コンデン サと、 負荷用強誘電体コンデンサの第 4の端子を所定の基準電位に接続するとと もに記憶用強誘電体コンデンサの第 2の端子に第 2の被演算データを付与するこ とにより得られる、 記憶用強誘電体コンデンサの第 1の端子と負荷用強誘電体コ ンデンサの第 3の端子との結合ノードの電位に基づいて、 所定の論理演算子につ いての第 1および第 2の被演算データの論理演算結果を出力する演算結果出力部 であって、 結合ノードに接続される演算結果出力部と、 を備えている。
この発明による論理演算回路は、 2値データである第 1の被演算データ sに対 応する不揮発的状態を保持する不揮発性記憶素子であって、 第 1および第 2の端 子を有する不揮発性記憶素子と、 第 1の被演算データ sの反転データ/ sに対応 する不揮発的状態を保持する不揮発性負荷素子であって、 不揮発性記憶素子の第 1の端子に接続される第 3の端子と、 第 4の端子と、 を有する不揮発性負荷素子 と、 不揮発性負荷素子の第 4の端子を、 相補的関係にある 2つの基準電位から選 択された任意の 1つの基準電位に維持したまま、 不揮発性記憶素子の第 1の端子 と不揮発性負荷素子の第 3の端子との結合ノードを基準電位にプリチャージした あと不揮発性記憶素子の第 2の端子に 2値データである第 2の被演算データ Xを 付与することにより得られる不揮発性記憶素子および不揮発性負荷素子双方の状 態に基づいて基準電位に対応する所定の論理演算子についての第 1および第 2の 被演算データ Sおよび Xの論理演算結果を 2値データである演算結果データ Zと して出力する演算結果出力部と、 を備えた論理演算回路であって、 演算結果デー タ zは、 相補的関係にある 2つの基準電位に対応する 2値データを cおよび " c としたとき、 実質的に次式を満足するよう構成されている。
z = / c AND x AND / s O R c AND ( x O R / s )
この発明による論理演算回路は、 第 1の被演算データに対応する不揮発的状態 を保持する不揮発性記憶素子と、 第 1の被演算データによって異なる状態変化率 の不揮発的状態を保持する不揮発性負荷素子であって、 結合ノードにおいて不揮 発性記憶素子に接続される不揮発性負荷素子と、 不揮発性記憶素子に第 2の被演 算データを付与することにより得られる当該不揮発性記憶素子および不揮発性負 荷素子双方の状態変化量に基づいて、 所定の論理演算子についての第 1および第 2の被演算データの論理演算結果を出力する演算結果出力部と、 を備えている。 この発明による論理演算方法は、 所定の論理演算子についての第 1および第 2 の被演算データの論理演算を行う論理演算方法であって、 第 1の被演算データに 対応する不揮発的状態を保持する不揮発性記憶素子であって、 第 1および第 2の 端子を有する不揮発性記憶素子と、 第 1の被演算データによって異なる状態変化 率の不揮発的状態を保持する不揮発性負荷素子であって、 結合ノードにおいて不 揮発性記憶素子の第 1の端子に接続される第 3の端子と、 第 4の端子と、 を有す る不揮発性負荷素子と、 を用意する書き込みステップと、 不揮発性負荷素子の第 4の端子を所定の基準電位に接続するとともに不揮発性記憶素子の第 2の端子に 第 2の被演算データを付与することにより得られる当該不揮発性記憶素子および 不揮発性負荷素子双方の状態変化量に基づいて、 論理演算を行う読み出しステツ プと、 を備えている。
本発明の特徴は、 上記のように広く示すことができるが、 その構成ゃ內容は、 目的および特徴とともに、 図面を考慮に入れた上で、 以下の開示によりさらに明 らかになるであろう。 図面の簡単な説明
図 1は、 この発明の一実施形態による論理演算回路 1を示す回路図である。 図 2は、 論理演算回路 1の動作を示すタイミングチャートの一例である。 図 3 A、 図 3 Bは、それぞれ、論理演算回路 1のデータ書き込み動作（W〇） 、 待機状態 （S t a n d b y ) を説明するための回路図である。
図 4 A、 図 4 Bは、 それぞれ、 論理演算装置 1のデータ書き込み動作を説明す るためのヒステリシス図、 状態遷移図である。
図 5 A〜図 5 Cは、 論理演算装置 1のデータ読み出し動作 （R O) 説明するた めの回路図である。 図 6A、 図 6 Bは、 それぞれ、 論理演算子に対応する基準電位 c = 0の場合に おける論理演算装置 1のデータ読み出し動作を説明するためのヒステリシス図、 真理値表である。
図 7A、 図 7Bは、 それぞれ、 論理演算子に対応する基準電位 c== lの場合に おける論理演算装置 1のデータ読み出し動作を説明するためのヒステリシス図、 真理値表である。
図 8 A、図 8 Bは、それぞれ、論理演算装置 1の等価回路、 シンボル図である。 図 9は、この発明の他の実施形態による論理演算回路 21を表す回路図である。 図 1 0は、 論理演算回路 2 1を、 データ書き込み動作を利用して論理演算を行 う回路として用いる場合のタイミングチャートである。
図 1 1 A、 図 1 1 Cは、 それぞれ、 図 10の例で、 s初期化動作において s = 1とした場合における論理演算回路 2 1の等価回路、 シンボル図である。 図 1 1 B、 図 1 1 Dは、 それぞれ、 s初期化動作において s = 0とした場合における論 理演算回路 2 1の等価回路、 シンボル図である。
図 1 2は、 論理演算回路 21を、 データ読み出し動作を利用して論理演算を行 う回路として用いる場合のタイミングチヤ一トである。
図 1 3A、 図 1 3 Cは、 それぞれ、 図 1 2の例において、 基準電位 c = 0とし た場合における論理演算回路 21の等価回路、 シンボル図である。 図 1 3 B、 図 1 3 Dは、 それぞれ、 図 1 2の例において、 基準電位 c = 1とした場合における 論理演算回路 2 1の等価回路、 シンボル図である。
図 14は、 論理演算回路 2 1を、 データ読み出し動作を利用して論理演算を行 う回路として用いる場合のタイミングチヤ一トの、 もう一つの例である。
図 1 5A、 図 1 5 B、 図 1 5 Cは、 それぞれ、 図 14の例における初期化動作 (I n i t. ) 、 演算動作 （〇p. ) 、 復元動作 （R e s . ) の際の強誘電体コ ンデンサ C sおよび強誘電体コンデンサ C s，の分極状態を示す図面である。
図 1 6 Aは、 この発明のさらに他の実施形態による論理演算回路 3 1を表す回 路図である。 図 1 6 Bは、 論理演算回路 3 1をシンボルで表した図面である。 図 1 7は、 論理演算回路 3 1の動作を示すタイミングチャートの一例である。 図 1 8A、 図 1 8 B、 図 1 8 Cは、 それぞれ、 論理演算回路 3 1のデータ書き 込み動作（W〇）、データ読み出し動作における初期化動作（R〇， I n i t . )、 データ読み出し動作における演算動作 （RO, Op. ) を説明するための回路図 である。
図 1 9A、 図 1 9 Bは、 それぞれ、 論理演算回路 3 1のデータ読み出し動作に おける復元動作 （RO， Re s . ) 、 待機状態 （S t a n d b y) を説明するた めの回路図である
図 20は、 論理演算回路 31を利用した論理演算装置である連想メモリ （Cont ent Addressable Memory) 4 1を示すブロック図である。
図 21は、 ワード回路 46を、 論理演算回路 31と同様の論理演算回路 53, 55， …を用いて実現した場合の回路図である。
図 22 Aは一対の論理演算回路 53， 55を構成要素とする CAMセル （Cont ent Addressable Memory Cell) 5 1の回路図である。 図 22 Bは、 CAMセル 5 1を論理回路として表現した図面である。
図 23は、 CAMセル 5 1の動作を示すタイミングチヤ一トである。
図 24は、 上述の論理演算回路 3 1を利用した論理演算装置である連想メモリ 6 1を示すブロック図である。 ,
図 25は、 ワード回路 66を、 論理演算回路 3 1と同様の論理演算回路 73， 75, …を用いて実現した場合の回路図である。
図 26 Aは一対の論理演算回路 73, 75を構成要素とする CAMセル 7 1の 回路図である。 図 26 Bは、 CAMセル 7 1を論理回路として表現した図面であ る。
図 2 7は、 CAMセル 7 1の動作を示すタイミングチヤ一トである。
図 28 Aは、 この発明のさらに他の実施形態による論理演算回路 8 1を表す回 路図である。 図 28 Bは、 論理演算回路 8 1のシンボル図である。
図 29は、 論理演算回路 81の動作を示すタイミングチャートの一例である。 図 30 A、 図 30 Bは、 それぞれ、 論理演算回路 81のリセット動作 （R e s e t) 、 データ書き込み動作 （W〇） を説明するための回路図である。
図 3 1A、 図 3 I Bは、 論理演算回路 8 1のデータ読み出し動作 （R〇） 説明 するための回路図である。 図 3 2は、 論理演算回路を複数用いたパイプライン論理演算装置の一例を示す プロック図である。
図 3 3は、 パイプライン論理演算装置 9 1の動作を示すタイミングチャートの 一例である。
図 3 4は、 図 3 2に示すパイプライン論理演算装置を全加算器として具体化し た場合の構成を示すプロック図である。
図 3 5は、 全加算器 1 0 1を論理回路で表現した等価回路図である。
図 3 6は、 図 3 4に示す全加算器 1 0 1を要素演算装置として複数用いたパイ プライン乗算器 （Pipelined multiplier) の一例を示すブロック図である。
図 3 7は、 加算ュニット 1 1 9の構成を示すブロック図である。
図 3 8は、 図 2 8 Aに示す論理演算回路 8 1を利用した直並列型のパイプライ ン乗算器の構成の一例を示すプロック図である。
図 3 9は、 パイプライン乗算器 1 4 1の動作を説明するための図面である。 図 4 0は、 パイプライン乗算器 1 4 1の第 2レベル演算部 1 4 1 bの構成を示 すブロック図である。
図 4 1は、 第 2レベル演算部 1 4 1 bの構成を示す論理回路図である。
図 4 2 Aは、 常誘電体コンデンサを利用した不揮発性負荷素子の一例を示す回 路図である。 図 4 2 Bは、 不揮発性負荷素子として負荷素子 1 2 1を用いた場合 における論理演算回路 3 1のデータ読み出し動作を説明するためのヒステリシス 図である。
図 4 3 Aは、 図 1 7に示すデータ書き込み動作 （WO ) においてビットライン B L 2に y = 0が付与されていた場合の、 データ読み出し動作 （R O ) 時におけ る負荷素子 1 2 1の等価回路を示す図面である。 図 4 3 Bは、 図 1 7に示すデー タ書き込み動作 （WO) においてビットライン B L 2に y = 1が付与されていた 場合の、 データ読み出し動作 （R O ) 時における負荷素子 1 2 1の等価回路を示 す図面である。
図 4 4 Aは、 常誘電体コンデンサを利用した不揮発性負荷素子の他の例を示す 回路図である。 図 4 4 Bは、 不揮発性負荷素子として負荷素子 1 3 1を用いた場 合における論理演算回路 3 1のデータ読み出し動作を説明するためのヒステリシ ス図である。
図 45Aは、 図 17に示すデータ書き込み動作 （WO) においてビットライン BL 2に y = 0が付与されていた場合の、 データ読み出し動作 （RO) 時におけ る負荷素子 1 31の等価回路を示す図面である。 図 45Bは、 図 1 7に示すデー タ書き込み動作 （WO) においてビットライン B L 2に y= 1が付与されていた 場合の、 データ読み出し動作 （RO) 時における負荷素子 1 31の等価回路を示 す図面である。
図 46 Aは、 常誘電体コンデンサを利用した不揮発性記憶素子の一例を示す回 路図である。 図 46 Bは、 不揮発性記憶素子として記憶素子 1 5 1を用いた場合 における論理演算回路 31のデータ読み出し動作を説明するための図面である。 図 47Aは、 図 17に示すデータ書き込み動作 （W〇） においてビットライン BL 1に y = 0が付与されていた場合の、 データ読み出し動作 （RO) 時におけ る記憶素子 1 51の等価回路を示す図面である。 図 47Bは、 図 1 7に示すデー タ書き込み動作 （W〇） においてビットライン BL 1に y= lが付与されていた 場合の、 データ読み出し動作 （R〇） 時における記憶素子 1 51の等価回路を示 す図面である。 .
図 48 Aは、 常誘電体コンデンサを利用した不揮発性記憶素子の他の例を示す 回路図である。 図 48Bは、 不揮発性記憶素子として記憶素子 1 6 1を用いた場 合における論理演算回路 3 1のデータ読み出し動作を説明するための図面である。 図 49Aは、 図 17に示すデータ書き込み動作 （WO) においてビットライン BL 1に y = 0が付与されていた場合の、 データ読み出し動作 （RO) 時におけ る記憶素子 1 6 1の等価回路を示す図面である。 図 49 Bは、 図 1 7に示すデー タ書き込み動作 （WO) においてビットライン B L 1に y= 1が付与されていた 場合の、 データ読み出し動作 （RO) 時における記憶素子 1 6 1の等価回路を示 す図面である。 発明を実施するための最良の形態
図 1は、 この発明の一実施形態による論理演算回路 1を示す回路図である。 論 理演算回路 1は、 記憶用強誘電体コンデンサ （不揮発性記憶素子） である強誘電 体コンデンサ Cs、 負荷用強誘電体コンデンサ （不揮発性負荷素子） である強誘電 体コンデンサ Cs，、 出力用トランジスタ （演算結果出力部） であるトランジスタ MP、 およびトランジスタ Ml、 M2、 Mwを備えている。
強誘電体コンデンサ Csおよび Cs，は、 実質的に同一の履歴特性を備え、 相補的 な残留分極状態を呈するよう構成されている。 トランジスタ MP、 Ml、 M2、 Mwは、 いずれも、 Nチャネル MO S F ET (金属 ·酸化物 ·半導体型電界効果 トランジスタ) である。
強誘電体コンデンサ Csの第 1の端子 3は、 結合ノード 1 1において、 強誘電体 コンデンサ Cs，の第 3の端子 7に接続されており、 第 2の端子 5は、 ビットライ ン B L 1に接続されている。 強誘電体コンデンサ Cs'の第 4の端子 9は、 ビット ライン B L 2に接続されている。
結合ノード 1 1は、 トランジスタ MPのゲート端子に接続されている。 結合ノ 一ド 1 1はまた、 トランジスタ Mwを介してビットライン B Lwに接続されている。 トランジスタ Mwのグート端子には、 書き込み用の制御ライン WLが接続されて いる。
結合ノード 1 1は、 トランジスタ Ml， M 2を介して、 それぞれ、 ビットライ ン BL 1、 BL 2に接続されている。 トランジスタ Ml, M 2のゲート端子は、 いずれも読み出し用の制御ライン RLに接続されている。 トランジスタ MPの入 力端子には入力信号 Z 1が与えられている。 トランジスタ M Pの出力信号を Z 2 とする。
データ書き込み動作 （WO) において、 第 3の被演算データ y 1はビットライ ン BLwに与えられ、 第 4の被演算データ y 2はビットライン BL 1および BL 2に与えられる。 データ読み出し動作 （RO) において、 所定の論理演算子に対 応する基準電位 cはビットライン BL 1および BL 2に与えられ、 第 2の演算デ ータ Xはビッ トライン BL 1与えられる。
つぎに、 図 1に示す論理演算回路 1の動作について説明する。 図 2は、 論理演 算回路 1の動作を示すタイミングチャートの一例である。 図 3A、 図 3 Bは、 そ れぞれ、 論理演算回路 1のデータ書き込み動作 （WO) 、 待機状態 （S t a n d b y) を説明するための回路図である。 図 4A、 図 4 Bは、 それぞれ、 論理演算 装置 1のデータ書き込み動作を説明するためのヒステリシス図、 状態遷移図であ る。
図 5 A〜図 5 Cは、 論理演算装置 1のデータ読み出し動作 （RO) 説明するた めの回路図である。 図 6A、 図 6 Bは、 それぞれ、 論理演算子に対応する基準電 位 c = 0の場合における論理演算装置 1のデータ読み出し動作を説明するための ヒステリ.シス図、 真理値表である。
図 7A、 図 7 Bは、 それぞれ、 論理演算子に対応する基準電位 c = lの場合に おける論理演算装置 1のデータ読み出し動作を説明するためのヒステリシス図、 真理値表である。 図 8A、 図 8 Bは、 それぞれ、 論理演算装置 1の等価回路、 シ ンボル図である。
図 2に示すように、データ書き込み動作（WO) においては、制御ライン WL、 RLには、 それぞれ、 "1" (すなわち、 第 2の基準電位である電源電位 Vdd) 、 "0" (すなわち、 第 1の基準電位である接地電位 GND) が与えられる。 また、 ビットライン BLwには第 3の被演算データである y 1が与えられ、 ビットライ ン B L 1、 BL 2には第 4の被演算データである y 2が与えられる。 この実施形 態においては、 y l = l、 y 2 = 0となっている。 ' 図 3 Aに示すように、 データ書き込み動作 （W〇） においては、 トランジスタ Mw、 Ml, M2は、 それぞれ、 ON、 〇FF、 OFFとなっている。 した つ て、 結合ノード 1 1には y 1 = 1が付与され、 強誘電体コンデンサ Csの第 2の端 子 5およぴ強誘電体コンデンサ Cs，の第 4の端子 9には y 2 = 0が付与されてい る。
図 3 Bに示すように、 その後の待機状態 （S t a n d b y) においては、 トラ ンジスタ Mw、 Ml, M2は、 それぞれ、 OFF、 ON、 ONとなる。 したがつ て、 結合ノード 1 1、 強誘電体コンデンサ C sの第 2の端子 5および強誘電体コン デンサ Cs，の第 4の端子 9は、 同一電位となる。 このため、 データ書き込み動作 から待機状態に移行した場合、 図 4 Aに示すように、 強誘電体コンデンサ Csの分 極状態は s = 0で示す残留分極状態となる。
なお、 これと反対に、 データ書き込み動作において第 3の被演算データ y 1 = 0、 第 4の被演算データ y 2 = 1が与えられた場合には、 強誘電体コンデンサ Cs の分極状態は、 その後の待機状態 （S t a n d b y) において s = 1で示す残留 分極状態となる。
データ書き込み動作によって、 強誘電体コンデンサ Csの残留分極状態 sは、 図 4 Bのように遷移する。 すなわち、 データ書き込み動作前の強誘電体コンデンサ Csの残留分極状態が s =lである場合、第 3の被演算データ y 1および第 4の被 演算データ y 2が、 （y l， y 2) = (0， 0) , (0， 1) または （1, 1) の とき、 強誘電体コンデンサ Csの残留分極状態は s = 1のまま変化しないが、 （y 1， y 2) = (1, 0) のときには、 データ書き込み動作によって強誘電体コンデ ンサ Csの残留分極状態は s = 0に変化する。
一方、データ書き込み動作前の強誘電体コンデンサ Csの残留分極状態が s = 0 である場合、第 3の被演算データ y 1および第 4の被演算データ y 2力 S、 (y 1, y 2) = (0, 0) , (1, 0) または （1， 1) のとき、 強誘電体コンデンサ C sの残留分極状態は s = 0のまま変化しないが、 （y l, y 2) - (0, 1) のと きには、データ書き込み動作によって強誘電体コンデンサ Csの残留分極状態は s = 1に変化する。
データ書き込み動作直前における強誘電体コンデンサ。 sの残留分極状態を s bとすると、強誘電体コンデンサ Csの残留分極状態 s (第 1の被演算データ）は、 次式で表現することができる。
s = / s b AND / y 1 AND y 2 OR s b AND (/ y 1 OR y 2) このようにして、強誘電体コンデンサ Csへのデータ書き込み動作を利用して論 理演算を行うことができる。なお、強誘電体コンデンサ Cs，の残留分極状態 s 'は、 強誘電体コンデンサ Csの残留分極状態 sと反対の残留分極状態（相補的関係を有 する分極状態） となっている。
図 2に戻って、 データ書き込み動作 （WO) に続いてデータ読み出し動作 （R O) が行われる。 データ読み出し動作 （RO) は、 初期化動作 （I n i t . ) 、 演算動作 （O p. ) および復元動作 （R e s . ) の順に行われる。
図 2に示すように、 初期化動作 （I n i t. ) においては、 制御ライン WL、 RLには、 それぞれ、 "0"、 "1"が与えられる。 また、 ビットライン BL 1、
BL 2には所定の論理演算子に対応する基準電位 cが与えられる。 この実施形態 においては、 c = 0となっている。
図 5 Aに示すように、 初期化動作 （I n i t. ) においては、 トランジスタ M w Ml, M2は、 それぞれ、 OFF 〇N ONとなっている。 したがって、 結合ノード 1 1、強誘電体コンデンサ Csの第 2の端子 5および強誘電体コンデン サ Cs'の第 4の端子 9にはいずれも c = 0が付与されている。
初期化動作によって、 強誘電体コンデンサ C sおよぴ強誘電体コンデンサ C s，の 残留分極状態 sおよび s 'を変えることなく、 結合ノード 1 1を所定の論理演算子 に対応する基準電位 cにプリチャージすることができる。
続いて行われる演算動作 （Op. ) において、 図 2に示すように、 制御ライン WL RLには、 それぞれ、 "0" "0" が与えられる。 また、 ビットライン BL 1 B L 2には、 それぞれ、 第 2の被演算データ x、 上述の基準電位 cが与 えられる。 この実施形態においては、 x= l c = 0となっている。
図 5 Bに示すように、 演算動作 （Op. ) においては、 トランジスタ Mw M 1 , M2は、 すべて OFFとなっている。 したがって、 強誘電体コンデンサ Cs の第 2の端子 5および強誘電体コンデンサ Cs，の第 4の端子 9には、 .それぞれ、 x = l c = 0が付与されている。
上述のように、 強誘電体コンデンサ Csは s =0で示す分極状態であるから、 強 誘電体コンデンサ Cs，は s '= 1で示す分極状態となっている。図式解法によれば、 この場合、 図 6 Aに示すように、 演算動作 （Op. ) において結合ノード 1 1に 生ずる電位 VA=VA(0)となる。 電位 VA(0)は、 トランジスタ MPのしきい値電圧 Vthより大きいから、 トランジスタ MPは ONとなる。 すなわち、 図 2に示すよ うに、 トランジスタ MPの出力信号 Z 2 = Z 1となる。
なお、 これと反対に、 データ書き込み動作において強誘電体コンデンサ Csの残 留分極状態が s = 1であった場合には、 図 6 Aに示すように、 演算動作 （Op. ) において結合ノード 1 1に生ずる電位 VA VA(1)となる。 電位 VA(1)は、 トラン ジスタ MPのしきい値電圧 Vthより小さいから、 トランジスタ MPは OFFとな る。 すなわち、 トランジスタ MPの出力信号 Z 2 =NC (非接続状態） となる。 また、データ読み出し動作において第 2の被演算データ X = 0とした場合には、 強誘電体コンデンサ Csの残留分極状態の如何にかかわらず、' トランジスタ MPは OFFとなる。 したがって、 基準電位 c = 0の場合における演算動作 （Op. ) の結果を真理値表にまとめれば図 6 Bのようになる。
一方、 基準電位 c = lとした場合、 演算動作 （Op. ) において結合ノード 1 1に生ずる電位 VAは、 図 7 Aから図式解法によって求めることができる。 この 場合における演算動作 （Op. ) の結果を真理値表にまとめれば図 7 Bのように なる。
トランジスタ MPの〇N， OFFを、 z = l, z = 0に対応させれば、 トラン ジスタ MPの〇N, OFFは、 次式で表現することができる。
z = / c AND X AND / s OR c AND (x OR / s )
このようにして、強誘電体コンデンサ Csからのデータ読み出し動作を利用して 論理演算を行うことができる。
このように、 この論理演算回路 1は、 強誘電体コンデンサ Csにデータを不揮発 的に記憶するとともに、 データ書き込み動作 （WO) およびデータ読み出し動作 (R〇） を利用して論理演算を行うことができる。 論理演算回路 1を等価論理回 路で表せば図 8 Aのようになる。 図 8 Aの等価論理回路のうち 1 3がデータ書き 込み動作 （WO) を利用した論理演算部であり、 1 5がデータ読み出し動作 （R 〇） を利用した論理演算部である。 なお、 論理演算回路 1をシンボルで表現すれ ば図 8 Bのようになる。
さて、 論理演算回路 1においては、 上述のように、 負荷用の素子として、 記憶 用の強誘電体コンデンサ C sとほぼ同一の履歴特性を有する強誘電体コンデンサ Cs'を用いている。 し力 も、負荷用の強誘電体コンデンサ Cs，の残留分極状態が記 憶用の強誘電体コンデンサ Csの残留分極状態と反対になるよう、負荷用の強誘電 体コンデンサ Cs，の残留分極状態を積極的に変更するようにしている。
この結果、 演算動作 （Op. ) において基準電位 c = 0とした場合、 図 6 Aに 示すように、残留分極状態 s = 0の記憶用の強誘電体コンデンサ Csに第 2の被演 算データ x = iを付与しても強誘電体コンデンサ Csは分極反転を起こしていな レ、。 もちろん、 残留分極状態 s = 0、 第 2の被演算データ x= l以外の組み合わ せで、 強誘電体コンデンサ Csが分極反転を起こすことはない。
演算動作 （Op. ) において基準電位 c = lとした場合も、 図 7 Aに示すよう に、 記憶用の強誘電体コンデンサ Csが分極反転を起こすことはない。 同様に、 負 荷用の強誘電体コンデンサ Cs，も分極反転を起こすことはない。 つまり、 論理演 算回路 1においては非破壊読み出しが可能となっている。
また、 演算動作 （Op. ) において基準電位 c = 0とした場合、 図 6 Aに示す ように、残留分極状態 s = 0の記憶用の強誘電体コンデンサ Csに第 2の被演算デ ータ x = 1を付与したとき結合ノード 1 1が示す電位 VA=VA(0)と、残留分極状 態 s = 1の記憶用の強誘電体コンデンサ Csに第 2の被演算データ X = 1を付与 したとき結合ノード 1 1が示す電位 VA=VA(1)との差が極めて大きくなってい る。
同様に、 演算動作 （Op. ) において基準電位 c = lとした場合、 図 7 Aに示 すように、残留分極状態 s = 0の記憶用の強誘電体コンデンサ Csに第 2の被演算 データ X = 0を付与したとき結合ノード 1 1が示す電位 VA= VA(0)と、残留分極 状態 s = 1の記憶用の強誘電体コンデンサ Csに第 2の被演算データ X = 0を付 与したとき結合ノード 1 1が示す電位 VA=VA(1)との差も極めて大きくなって いる。 つまり、 データ読み出し動作における読み出しマージンが極めて大きくな つていることが分かる。
図 2に戻って、 演算動作 （Op. ) に続いて行われる復元動作 （R e s . ) に おいて、制御ライン WL、 RLには、演算動作の場合と同様に、それぞれ、 "0"、 "0" が与えられる。 また、 ビットライン BL 1、 BL 2には、 演算動作の場合 と逆に、それぞれ、基準電位 c = 0、第 2の被演算データ x =l力 \与えられる。 図 5 Cに示すように、 復元動作 （R e s. ) においては、 演算動作の場合と同 様に、 トランジスタ Mw、 Ml, M2は、 すべて OF Fとなっている。 したがつ て、 強誘電体コンデンサ C sの第 2の端子 5および強誘電体コンデンサ C s，の第 4 の端子 9には、 演算動作の場合と逆に、 それぞれ、 c = 0、 X= lが付与されて いる。
上述のように、強誘電体コンデンサ Cs、強誘電体コンデンサ Cs'は、いずれも、 演算動作において分極反転を起こさないよう構成されている。 し力 し、 分極反転 を起こさないまでも、 演算動作によって強誘電体コンデンサ Cs、 強誘電体コンデ ンサ Cs'の履歴特性に歪みが生ずる可能性がある。 この歪みを是正するために、 復元動作において、 強誘電体コンデンサ Csと強誘 電体コンデンサ Cs，とを直列に接続して構成される合成強誘電体コンデンサに、 演算動作の場合と逆方向の電圧を付与するようにしているのである。
つぎに、 図 9に、 この発明の他の実施形態による論理演算回路 21を表す回路 図を示す。 論理演算回路 2 1は、 上述の論理演算回路 1にトランジスタ M3, M 4を付加した構成となっている。
トランジスタ MPの入力端子は、 トランジスタ M 3を介して第 1の基準電位で ある接地電位 GNDに接続されている。 トランジス.タ MPの出力端子は、 出力ライ ン MLに接続されている。 出力ライン MLは、 トランジスタ M4を介して、 第 2 の基準電位である電源電位 Vddに接続されている。 トランジスタ M 3、 M4のゲ 一ト端子は、 プリセッ トライン PREに接続されている。
トランジスタ M 3は、 Nチャネル MOSFET (金属 .酸化物 ·半導体型電界 効果トランジスタ) であり、 トランジスタ M4は、 Pチャネル MOS FET (金 属 ·酸化物 ·半導体型電界効果トランジスタ） である。 図 1 0は、 論理演算回路 21を、 データ書き込み動作を利用して論理演算を行 う回路として用いる場合のタイミングチャートである。 図 10を参照しつつ、 論 理演算回路 21を用いて書き込み論理演算を行う場合の動作を説明する。 書き込 み論理演算の場合、 図 1 0に示すように、 データ書き込み動作 （WO) 、 データ 読み出し動作 （RO) ί この順に実行される。
データ書き込み動作（WO)においては、 s初期化動作（Wr i t e s = 1 )、 書き込み演算動作 （WOp. ) が、 この順に実行される。 まず、 s初期化動作 （W r i t e s = 1) において、 制御ライン WL、 RLにほ、 それぞれ、 "1"、 "0" が与えられる。 また、 ビットライン BLwには "0" が与えられ、 ビット ライン B L 1、 BL 2には "1" が与えられる。
これにより、 強誘電体コンデンサ Csの残留分極状態は s = 1に初期化される。 もちろん、 強誘電体コンデンサ Cs，の残留分極状態は s，=0に初期化される。 s 初期化動作によって、 次に行われる書き込み演算動作 （W〇p. ) における論理 演算子を決定することができる。
's初期化動作 （Wr i t e s = 1) に続いて行われる書き込み演算動作 （W〇 p . ) においては、 制御ライン WL、 RLには、 それぞれ、 "1" 、 "0" が与 えられる。 また、 ビットライン BLwには第 3の被演算データである y 1が与え られ、 ビットライン BL 1、 BL 2には第 4の被演算データである y 2が与えら れる。 ここでは、 y l = 0、 y 2 = 0となっている。 この動作で、 強誘電体コン デンサ Csの残留分極状態 sおよび強誘電体コンデンサ Cs，の残留分極状態 s，が 更新される。
つまり、 データ書き込み動作 （WO) によって、 次式の演算が行われるととも に、 演算結果が記憶される。
s = / s b AND /y 1 AND y 2 OR s b AND (/ y 1 OR y 2) 図 1 0の例では、 s初期化動作 （Wr i t e s = l) によって s b = lとされ ているから、 上式は、 次のようになる。
s =/y 1 OR y 2
続いて行われるデータ読み出し動作 （RO) においては、 初期化動作 （I n i t. ) 、 演算動作 （Op. ) 、 この順に実行される。 初期化動作 （I n i t. ) において、制御ライン WL、 RLには、 それぞれ、 "0"、 "1"が与えられる。 また、 ビットライン B L 1、 8し 2には基準電位0 =0が与ぇられる。
この動作によって、 強誘電体コンデンサ C sおよび強誘電体コンデンサ C s，の残 留分極状態 sおよび s，を変えることなく、結合ノード 1 1を所定の論理演算子に 対応する基準電位 cにプリチャージすることができる。
初期化動作 （ I n i t. ) に続いて行われる演算動作 （Op. ) において、 図 1 0に示すように、 制御ライン WL、 RLには、 それぞれ、 "0" 、 "0" が与 えられる。 また、 ビットライン BL 1、 BL 2には、 それぞれ、 x= l、 c = 0 が与えられる。 この動作において結合ノード 1 1に生ずる電位にしたがってトラ ンジスタ MPが ONまたは〇 F Fとなる。
トランジスタ MPの ON, OFFを、 z = l, z = 0に対応させれば、 トラン ジスタ MPの ON, OFFは、 次式で表現することができる。
z = / c AND X AND / s OR c AND (x OR / s )
図 1 0の例では、 初期化動作 （I n i t. ) および演算動作 （〇p. ) によつ て x = l、 c = 0とされているから、 上式は、 次のようになる。 z =/ s
前述のデータ書き込み動作 （WO) の演算内容を上式に代入すれば、 結局、 図 1 0の例では、 次式の演算が行われることになる。
z = / (/y 1 OR y 2) = y 1 AND /y 2
図 1 1 A、 図 1 1 Cは、 それぞれ、 図 1 0の例における論理演算回路 2 1の等 価回路、 シンボル図である。
一方、 s初期化動作において s = 0とすれば、次式の演算を行うことができる。 z = y 1 OR /y 2
図 1 1 B、 図 1 1 Dは、 それぞれ、 s初期化動作において s =0とした場合に おける論理演算回路 2 1の等価回路、 シンボル図である。 このようにして、 強誘 電体コンデンサ Csへのデータ書き込み動作を利用して所望の論理演算を行うこ とができる。
なお、 演算動作 （O p. ) においては、 図 1 0に示すように、 プリセットライ ン PREに " 1" が与えられているため、 出力ライン MLの電位は、 z = l， z =0に対応して、 それぞれ "L"， "H" レベルになる。 また、 演算動作 （O p. ) 以外の動作においては、プリセットライン PREに" 0"が与えられているため、 出力ライン MLの電位は "H" レベル （トランジスタ MPが OF Fの状態） とな つている。
つぎに、 図 1 2は、 論理演算回路 2 1を、 データ読み出し動作を利用して論理 演算を行う回路として用いる場合のタイミングチャートである。 図 1 2を参照し つつ、論理演算回路 2 1を用いて読み出し論理演算を行う場合の動作を説明する。 読み出し論理演算の場合、 図 1 2に示すように、 データ書き込み動作 （WO) に 続いてデータ読み出し動作 （RO) が実行される。
まず、 データ書き込み動作 （WO) において、 制御ライン WL、 RLには、 そ れぞれ、 " 1" 、 "0" が与えられる。 また、 ビッ トライン B Lwには y 1 =/ yが与えられ、 ビッ トライン B L 1、 B L 2には y 2 = yが与えられる。
この動作で、強誘電体コンデンサ Csの残留分極状態 sおよび強誘電体コンデン サ Cs'の残留分極状態 s 'が更新される。 つまり、 データ書き込み動作 （WO) に よって、 次式の演算が行われるとともに、 演算結果が記憶される。 s = / s b AND /y 1 AND y 2 OR s b AND (/y 1 OR y 2) 図 1 2の例では、 y l =/y、 y 2 = yとされているから、 上式は、 次のよう になる。
s = y .
つまり、 データ書き込み動作 （WO) において、 第 1の被演算データ sとして yが記憶される。 '
続いて行われるデータ読み出し動作 （RO) においては、 初期化動作 （I n i t. ) 、 演算動作 （Op. ) 、 この順に実行される。 初期化動作 （I n i t. ) において、制御ライン WL、 RLには、それぞれ、 "0"、 "1"が与えられる。 また、 ビットライン BL 1、 B L 2には基準電位 cが与えられる。
この動作によって、 強誘電体コンデンサ Csおよぴ強誘電体コンデンサ Cs，の残 留分極状態 sおよび s，を変えることなく、結合ノード 1 1を所定の論理演算子に 対応する基準電位 cにプリチャージすることができる。
初期化動作 （I n i t. ) に続いて行われる演算動作 （〇p. ) において、 図 1 2に示すように、 制御ライン WL、 RLには、 それぞれ、 "0" 、 "0" が与 えられる。 また、 ビットライン BL 1、 BL 2には、 それぞれ、 第 2の被演算デ ータ x、 基準電位 cが与えられる。 この動作において結合ノード 1 1に生ずる電 位にしたがってトランジスタ MPが ONまたは O F Fとなる。
トランジスダ MPの ON, OFFを、 z = l, z = 0に対応させれば、 トラン ジスタ MPの ON， OFFは、 次式で表現することができる。
z = /c AND x AND / s OR c AND (x OR / s )
前述のデータ書き込み動作 （WO) の演算内容を上式に代入すれば、 結局、 図 1 2の例では、 次式の演算が行われることになる。
z = /c AND x AND /y OR c AND (x' OR /y )
図 1 3 A、 図 1 3 Cは、 それぞれ、 図 12の例において、 基準電位 c = 0とし た場合における論理演算回路 21の等価回路、 シンボル図である。 一方、 図 1 3 B、 図 1 3Dは、 それぞれ、 図 1 2の例において、 基準電位 c = 1とした場合に おける論理演算回路 21の等価回路、 シンボル図である。 このようにして、 強誘 電体コンデンサ Csへのデータ読み出し動作を利用して所望の論理演算を行うこ とができる。
なお、 演算動作 （Op. ) においては、 図 1 2に示すように、 プリセットライ ン PREに " 1" が与えられているため、 出力ライン MLの電位は、 z = l， z = 0に対応して、 それぞれ "L" , "H" レベルになる。 また、演算動作（Op. ) 以外の動作においては、プリセットライン PREに" 0"が与えられているため、 出力ライン MLの電位は "H" レベル （トランジスタ MPが OF Fの状態） とな つている。
図 14も、 論理演算回路 21を、 データ読み出し動作を利用して論理演算を行 う回路として用いる場合のタイミングチャートである。 論理演算回路 2 1を用い て読み出し論理演算を行う点で、 図 1 2の例と同じである。 し力 し、 図 14の例 では、 データ読み出し動作 （RO) の最後に復元動作 （R e s. ) が行われる点 で、 図 1 2の例と異なる。
図 14に示すように、演算動作（Op. )に続いて行われる復元動作（Re s. ) において、制御ライン WL、RLには、演算動作の場合と同様に、それぞれ、 "0"、 "0" が与えられる。 一方、 ビットライン BL 1、 BL 2には、 演算動作の場合 と逆に、 それぞれ、 基準電位 c、 第 2の被演算データ Xが与えられる。
図 1 5A、 図 1 5 B、 図 1 5 Cは、 それぞれ、 図 14の例における初期化動作 ( I n i t. ) 、 演算動作 （Op. ) 、 復元動作 （R e s . ) の際の強誘電体コ ンデンサ C sおよび強誘電体コンデンサ C s'の分極状態を示す図面である。
図 1 5A、 図 1 5B、 図 15 Cを参照しつつ、 強誘電体コンデンサ Csに着目し て、 その分極状態を説明する。 図 1 5 Aに表す初期化動作 （I n i t. ) におい て P 2で示す分極状態 （残留分極状態） を呈していた強誘電体コンデンサ Csは、 図 1 5 Bに表す演算動作 （Op. ) によって P 5で示す分極状態となる。
P 5に示す状態では強誘電体コンデンサ Csに分極反転は生じていないが、 P 2 に示す本来の残留分極状態から少し偏向している。 したがって、 このまま放置し たり、 同様のデータ読み出し動作が繰り返されたりすると、 強誘電体コンデンサ Csの履歴特性が変化し、 正確なデータ読み出しが阻害されるおそれがある。 そこで、 図 14の例では、 図 15 Cに表す復元動作 （R e s . ) を実行して、 強誘電体コンデンサ Csの分極状態を、 P 6で示す分極状態まで強制的に変動させ るようにしている。 この動作により、 演算動作 （O p . ) によって生じた強誘電 体コンデンサ C sの分極状態の偏向を是正することができる。
つぎに、 図 1 6 Aに、 この発明のさらに他の実施形態による論理演算回路 3 1 を表す回路図を示す。 論理演算回路 3 1は、 図 1に示す上述の論理演算回路 1と 同一の回路構成を備えている。
ただし、論理演算回路 3 1においては、データ書き込み動作（WO) において、 第 3の被演算データ y 1として/ yがビットライン B Lwに与えられ、 第 4の被 演算データ y 2として yがビットライン B L 1および B L 2に与えられる。 した がって、 論理演算回路 3 1をシンボルで表せば図 1 6 Bのようになる。
図 1 7は、 論理演算回路 3 1の動作を示すタイミングチャートの一例である。 このタイミングチヤ一トは、論理演算回路 1の動作を示すタイミングチヤ一ト（図 2参照） において、 第 3の被演算データ y l
Figure imgf000021_0001
、 第 4の被演算データ y 2 = yとしたものである。
したがって、 図 1 7の例においても、 トランジスタ MPの ON, O F Fを、 z = 1， z = 0に対応させれば、 トランジスタ MPの ON, OF Fは、 結局、 図 1 2または図 1 4の例の場合と同様に、 次式で表現することができる。
z = / c AND X AND / y OR c AND (x OR / y)
したがって、 図 1 7に示すように、 基準電位を c = 0、 c = 1とすることによ り、 同じ論理演算回路 3 1で、 つぎに示す 2種類の論理演算を実行することが可 能となる。
z = X AND Zy 、 z = x OR /y
なお、 図 1 8 A、 図 1 8 B、 図 1 8 C、 図 1 9 A、 図 1 9 Bは、 それぞれ、 論 理演算回路 3 1のデータ書き込み動作 （WO) 、 データ読み出し動作における初 期化動作 （RO， I n i t . ) 、 データ読み出し動作における演算動作 （R〇， O p . ) 、 データ読み出し動作における復元動作 （RO， R e s . ) , 待機状態 (S t a n d b y) を説明するための回路図である。
これらの各動作を説明する回路図は、 それぞれ、 論理演算回路 1の各動作を説 明する回路図 （図 3 A、 図 5 A〜図 5 C、 図 3 B) において、 第 3の被演算デー タ y l =Zy、 第 4の被演算データ y 2 = yとしたものであるので、 説明を省略 する。
上述の種々の論理演算回路を、 直列および/または並列に複数個配置すること により、 所望の論理演算を行わせる論理演算装置を実現することができる。 図 20は、 上述の論理演算回路 31を利用した論理演算装置である連想メモリ (Content Addressable Memory) 41を示すプロック図である。 連想、メモリ 41 は、 一致検索装置として機能するよう構成されており、 検索ワード保持部 43, ワード回路配列部 45, 書き込み駆動部 4 7, 出力回路部 49を備えている。 検索ワード保持部 43は、 検索対象である検索ワード Xを保持している。 ヮー ド回路配列部 45は、 複数のワード回路 46、 …を備えている。 書き込み駆動部 47は、 複数の参照ヮード Biをヮード回路配列部 45に書き込む動作を行う。 出 力回路部 49は、 ワード回路配列部 45の出力に基づいて所定の処理を行う。 図 21は、 ワード回路 46を、 論理演算回路 3 1と同様の論理演算回路 53, 55, …を用いて実現した場合の回路図である。 図 22 Aは一対の論理演算回路 53, 55を構成要素とする CAMセル （Content Addressable Memory Cell) 5 1の回路図である。 1つの CAMセル 5 1が 1ビッ トの一致判断処理を行う。 図 23は、 CAMセル 51の動作を示すタイミングチャートである。 CAMセ ノレ 51においては、データ書き込み動作（WO) に続いてデータ読み出し動作（R 0) が行われる。 なお、 図 23の第 1列目 （左端） 、 CAMセル 5 1へのデー タ書き込み動作 （WO) を示すものであり、 第 2列目 （左から 2番目） は、 次行 のワード回路を構成する同列の CAMセルへ書き込まれるデータがビットライン B Ljla、 B L jib, B Lj2a、 B Lj2bを介して伝達されていることを示す。 図 22 Aに示す CAMセル 5 1を構成する論理演算回路 53におけるビットラ イン BLj2a、 BLj2b、 BLjlbが、 図 1 6に示す論理演算回路 3 1におけるビッ トライン BL 1、 BL 2、 BLwに対応する。 また、 C AMセル 5 1を構成する論 理演算回路 55におけるビッ トライン BLjla、 BLjlb、 BLj2aが、 論理演算回 路 3 1におけるビットラィン：61^ 1、 ，：6し 2、 B Lwに対応する。
したがって、 図 23および図 1 7のタイミングチャートを比較すれば、 CAM セル 5 1の論理演算回路 53および論理演算回路 55は、 それぞれ、 次に示す論 理演算を実行することが分かる。 zi31u = x31 OR bi31、 zi31d =/x31 OR /bi31
図 22Bは、 CAMセル 5 1を論理回路として表現した図面である。 上の 2式 のうち左式 zi31uが "1" になると、 論理演算回路 53のトランジスタ 54が ON となり、 右式 zi31dが "1" になると、 論理演算回路 5 5のトランジスタ 56が O Nとなる。
したがって、 x31と bi31とが異なる場合には、 トランジスタ 54、 56の双方 が ONとなり、 x31と bi31とが同一の場合には、 トランジスタ 54、 56のいず れか一方が OFFとなる。 また、 CAMセル 51を構成するトランジスタ 54と トランジスタ 5 6とは直列に接続されている。
このため、 図 21を参照すれば、 CAMセル 5 1の出力電位は、 x31と bi31と が異なる場合には "0" となり、 x31と bi31とが同一の場合には "1" となるこ とがわかる。 すなわち、 CAMセル 51は、 x31 EXNOR bi31 ( 31と 13131と の排他的論理和の否定） を算出する回路と考えることができる。
図 21に示すように、 ヮード回路 46を構成する他の CAMセルも CAMセル 5 1と同様の構成であり、 これらの CAMセルの出力は、 すべて並列に接続され ている。
したがって、 ワード回路 46においては、 ともに 32ビットの検索ワード Xと 参照ワード Biとが完全に一致した場合のみ、 Zi (X, Bi) =0となり、 それ以 外の場合は、 Zi (X, Bi) = 1となる。 すなわち、 ワード回路 46においては、 次式に基づいて、 Zi (X, Bi) が算出されることがわかる。
Zi (X, Bi) = 0 (X = Bi) , 1 (X≠Bi)
この ΐうに、 図 1 6に示す論理演算回路 31を用いることで、 記憶機能と演算 機能を兼ね備えた一致検索装置を実現することができる。
つぎに、 図 24は、 上述の論理演算回路 31を利用した論理演算装置である連 想メモリ （Content Addressable Memory) 6 1を示すブロック図である。 連想メ モリ 6 1は、 大小比較装置として機能するよう構成されており、 検索ワード保持 部 63， ワード回路配列部 65， 書き込み駆動部 6 7， 出力回路部 69を備えて いる。
検索ワード保持部 63は、 検索対象である検索ワード Xを保持している。 ヮー ド回路配列部 6 5は、 複数のワード回路 6 6、 …を備えている。 書き込み駆動部
6 7は、 複数の参照ワード Biをワード回路配列部 6 5に書き込む動作を行う。 出 力回路部 6 9は、 ワード回路配列部 6 5の出力に基づいて所定の処理を行う。 図 2 5は、 ヮード回路 6 6を、 論理演算回路 3 1と同様の論理演算回路 7 3 , 7 5, …を用いて実現した場合の回路図である。 図 26 Aは一対の論理演算回路
7 3, 7 5を構成要素とする CAMセノレ （Content Addressable Memory Cell) 7 1の回路図である。
図 2 7は、 CAMセル 7 1の動作を示すタイミングチャートである。 CAMセ ノレ 7 1においては、データ書き込み動作（WO) に続いてデータ読み出し動作（R 〇） が行われる。 なお、 図 2 7の第 1列目 （左端） 、 CAMセル 7 1へのデー タ書き込み動作 （WO) を示すものであり、 第 2列目 （左から 2番目） は、 次行 のヮード回路を構成する同列の CAMセルへ書き込まれるデータがビットライン B Ljc0a、 B Ljc0b、 B Ljcla、 B Ljclb、 B Ljwを介して伝達されていること を示す。
図 2 6 Aに示す CAMセル 7 1の論理演算回路 7 3におけるビットライン B L jcOa、 B L jcOb、 B Ljwが、 図 1 6に示す論理演算回路 3 1におけるビットライ ン B L 1、 B L 2、 B Lwに対応する。 また、 C AMセル 5 1の論理演算回路 5 5 におけるビットライン B Ljcla、 B Ljclb、 B Ljwが、 論理演算回路 3 1におけ るビッ トライン B L 1、 B L 2、 B Lwに対応する。
したがって、 図 2 7およぴ図 1 7のタイミングチャートを比較すれば、 CAM セル 7 1の論理演算回路 7 3および論理演算回路 7 5は、 それぞれ、 次に示す論 理演算を実行することが分かる。
zi31u = x31 AND Zbi31、 zi31d = x31 OR /bi31 図 26 Bは、 CAMセル 7 1を論理回路として表現した図面である。 上の 2式 のうち左式 zi31uが "Γ になると、 論理演算回路 73のトランジスタ 74が〇N となり、 右式 zi31dが "1" になると、 論理演算回路 7 5のトランジスタ 7 6が ONとなる。
一方、 x31 AND Zbi31 = 1は x 31 > b i31を意味し、 31 AND / b i3 1 = 0は x31< = bi31を意味する。 また、 x31 OR /bi31 = 1は x31>=b i31を意味し、 x31 OR /bi31 = 0は x 31く b i31を意味する。
したがって、 x31〉bi31の場合にはトランジスタ 74が ONとなり、 x31< = bi31の場合にはトランジスタ 74が OF Fとなる。 また、 x31〉=bi31の場合に はトランジスタ 76が ONとなり、 x31く bi31の場合にはトランジスタ 76が〇 FFとなる。
図 25に示すように、 ワード回路 66を構成する他の CAMセルは、最下位（図 面の右端） の CAMセルを除き、 CAMセル 71と同様の構成である。 最下位の CAMセルは、 CAMセル 71の論理演算回路 73に相当する論理演算回路のみ で構成されている。
このため、 図 25を参照すれば、 ワード回路 66は、 検索ワード Xを構成する 各ビット xjのうち少なくとも 1つの着目ビット xmのビット値が、 これに対応す る参照ワード Biのビット bimのビット値より大きく、 かつ、 検索ワード Xを構成 するビット xjのうち着目ビット xmより上位の各ビット xkのビット値が、これら に対応する参照ヮード Biの各ビット bikのビット値と、 それぞれ等しい場合に、 検索ヮード Xが参照ヮード Bはり大きいとの比較判断出力を生成するよう構成 されていることが分かる。
つまり、 ワード回路 66においては、 ともに 32ビットの検索ワード Xと参照 ヮード Biとを大小比較し、 検索ヮード Xが参照ヮード Biより大きい場合にのみ、 Zi (X, Bi) = 1となり、 それ以外の場合は、 Zi (X, Bi) =0となる。 すな わち、 ワード回路 66においては、 次式に基づいて、 Zi (X, Bi) が算出される ことがわかる。
Zi (X, Bi) = 1 (X〉Bi) ， 0 (X< = Bi)
ただし、 Zi (X, Bi) = gn-1 OR g en-1 AND (gn-2 OR g en-2 A ND (gn-3 OR … g e2 AND (g 1 OR g e l AND g 0) ) ···) すなわち、 Zi (X, Bi) = gn-1 OR g en-1 AND gn-2 OR g en-1 AND g en-2 AND gn-3 OR … g e 2 AND g el AND gO ここに、 gj = xj AND /bij 、 g ej = xj OR / b ij である。 このように、 図 16に示す論理演算回路 31を用いることで、 記憶機能と演算 機能を兼ね備えた大小比較装置を実現することができる。 つぎに、 図 28Aに、 この発明のさらに他の実施形態による論理演算回路 8 1 を表す回路図を示す。 論理演算回路 8 1は、 パイプライン処理を行う論理演算装 置に用いる論理演算回路の一例である。
論理演算回路 8 1は、 結合ノード 1 1において接続された記憶用の強誘電体コ ンデンサ Csおよび負荷用の強誘電体コンデンサ Cs，、 結合ノード 1 1にゲート端 子を接続されたトランジスタ MPを備え、 さらに、 トランジスタ Mw、 M3， M 4を備えている点で、 図 9に示す論理演算回路 2 1と類似している。
ただし、 論理演算回路 21のトランジスタ Ml , M2に代えて、 トランジスタ M5, M6, M7, M8を備え、 さらにインバータ 83も備えている点で、 論理 演算回路 2 1と異なる。
すなわち、 論理演算回路 81においては、 強誘電体コンデンサ Csの第 2の端子 5には、 トランジスタ M7を介して "1" が与えられ、 強誘電体コンデンサ Cs， の第 4の端子 9には、 トランジスタ M 8を介して "0" が与えられるよう構成さ れている。 トランジスタ M 7、 M8のゲート端子は、 それぞれ、 クロックライン CLK1、 C LK 2に接続されている。
結合ノード 1 1には、 トランジスタ Mwを介して第 3の被演算データ y 1が与 えられ、 強誘電体コンデンサ Cs，の第 4の端子 9には、 トランジスタ M 6を介し て第 4の被演算データ y 2が与えられるよう構成されている。 また、 強誘電体コ ンデンサ Cs，の第 4の端子 9と強誘電体コンデンサ Csの第 2の端子 5とは、 トラ ンジスタ M5介して接続されるよう構成されている。
したがって、 強誘電体コンデンサ Csの第 2の端子 5には、 トランジスタ M 5お よび M 6を介して第 4の被演算データ y 2が与えられる。 トランジスタ Mw、 M 5のゲ一ト端子は、 ともにクロックライン/ CLK2に接続され、 トランジスタ M6のゲート端子はク口ックライン/ CLK 1に接続されている。
トランジスタ M 3， M4のゲート端子は、 ともにクロックライン CLK2に接 続されている。 また、 トランジスタ MPの出力信号は、 出力ライン ML、 インバ ータ 83を介して取り出される。 図 28 Bは、 論理演算回路 81のシンボル図で める。
つぎに、 論理演算回路 8 1の動作について説明する。 図 29は、 論理演算回路 8 1の動作を示すタイミングチャートの一例である。 図 30A、 図 3 O Bは、 そ れぞれ、 論理演算回路 81のリセット動作 （R e s e t) 、 データ書き込み動作 (WO) を説明するための回路図である。 図 3 1A、 図 3 I Bは、 論理演算回路 8 1のデータ読み出し動作 （RO) 説明するための回路図である。
図 29に示すように、 論理演算回路 8 1においては、 1サイクルの動作が、 リ セット動作 （R e s e t) 、 データ書き込み動作 （WO) 、 データ読み出し動作 (RO) の順に実行される。
リセット動作 (R e s e t) においては、 クロックライン C LK 1 , /C LK 1 , CLK2, /CLK2には、 それぞれ、 "1" 、 "0" 、 "0" 、 "1" が 与えられる。 また y 1 =0となっている。 したがって、 図 3 OAに示すように、 リセット動作 （R e s e t) により、 強誘電体コンデンサ Cs、 強誘電体コンデン サ Cs'の残留分極状態は、 それぞれ、 s = l， s '=0となる。
図 29に示すように、 続いて実行されるデータ書き込み動作 （WO) において は、 クロックライン CLK1, /CLK1, CLK2, /CLK2には、 それぞ れ、 "0" 、 "1" 、 "0" 、 "1" が与えられる。
したがって、 図 30 Bに示すように、 データ書き込み動作 （WO) で、 強誘電 体コンデンサ Csの残留分極状態 sおよび強誘電体コンデンサ Cs，の残留分極状態 s，が更新される。 つまり、 データ書き込み動作 （WO) によって、 次式の演算が 行われるとともに、 演算結果が記憶される。
s = / s b AND /y 1 AND y 2 OR s b AND (/ y 1 OR y 2) この例では、 リセット動作（Re s e t)によって s b = 1どされているから、 上式は、 次のようになる。
s = / 1 OR y 2 = / (y 1 AND /y 2)
なお、 強誘電体コンデンサ Cs'の新たな残留分極状態 s'は、 次式で表される。
Figure imgf000027_0001
図 29に示すように、続いて行われるデータ読み出し動作（R〇）においては、 初期化動作 （I n i t. ) 、 演算動作 （Op. ) 、 この順に実行される。 初期 化動作 （I n i t. ) においては、 クロックライン CLK1, /CLK 1, CL K2, ZCLK2には、 それぞれ、 "0" 、 "1" 、 "0" 、 "1" が与えられ る。 また y l = 0、 y 2 = 0となっている。
図 31Aに示すように、 この動作によって、 強誘電体コンデンサ Csおよび強誘 電体コンデンサ C s，の残留分極状態 sおよび s，を変えることなく、 結合ノード 1 1を所定の論理演算子に対応する基準電位 cにプリチャージすることができる。 この例では、 基準電位 c = 0となっている。
初期化動作 （I n i t. ) に続いて行われる演算動作 （Op. ) において、 図 29に示すように、 クロックライン CLK1, /CLK1, CLK2, /C LK 2には、 それぞれ、 "1" 、 "0" 、 "1" 、 "0" が与えられる。
図 31 Bに示すように、強誘電体コンデンサ Csの第 2の端子 5および強誘電体 コンデンサ Csの第 4の端子 9には、それぞれ、 "1"、 "0"が付与されている。 すなわち、 第 2の被演算データ x、 所定の論理演算子に対応する基準電位 cは、 それぞれ、 x = l、 c = 0となっている。 この動作において結合ノード 1 1に生 ずる電位にしたがってトランジスタ MPが ONまたは OF Fとなる。
トランジスタ MPの〇N， OFFを、 z = l, z = 0に対応させれば、 トラン ジスタ MPの ON, OFFは、 次式で表現することができる。
z = / c AND X AND / s OR c AND (x OR / s )
この例では、 上述のように、 x= l、 c = 0であるから、 上式は、 次のように なる。
Z =/ S
前述のデータ書き込み動作 （WO) の演算内容を上式に代入すれば、 結局、 図 28に示す論理演算回路 8 1では、 次式の演算が行われることになる。
z =/ / (y 1 AND /y 2) = y 1 AND /y 2
なお、 上述のリセット処理 （Re s e t) において s =0とすれば、 次式の演 算を行うことができる。
z = y l OR /y 2
図 32は、 論理演算回路を複数用いたパイプライン論理演算装置の一例を示す ブロック図である。 図 32に示すパイプライン論理演算装置 91は、 一連の論理 演算を複数のステージに分割して、 順次連続的に実行するパイプライン処理を行 う装置である。 この例では、 論理演算を 3つのステージに分割して行うよう構成している。 第 1ステージ （S t a g e 1) 、 第 2ステージ (S t a g e 2) 、 第 3ステージ （S t a g e 3) の演算を、 それぞれ実行するための第 1ステージ演算部 93, 第 2 ステージ演算部 95、 第 3ステージ演算部 9 7が、 直列に接続されている。 各ステージ演算部 93, 95， 97は、 この例では、 それぞれ、 上述の論理演 算回路 8 1を多数用いた機能パスゲートネットワーク （FPGN : Functional pas s-gate network) として実現されている。
第 1ステージ演算部 93および第 3ステージ演算部 97は、 ともに、 クロック ライン C LK 1および C LK 2の信号に基づいて動作し、 第 2ステージ演算部 9 5は、 クロックライン CLK1および CLK 3の信号に基づいて動作するよう構 成されている。 ―
図 33は、 パイプライン論理演算装置 91の動作を示すタイミングチャートの 一例である。 図 33に示すように、 クロックライン C LK 3の信号は、 クロック ライン CLK 2の信号を 1/2サイクル遅らせた信号である。 したがって、 第 1 ステージ （S t a g e 1) 、 第 2ステージ （S t a g e 2) 、 第 3ステージ （S t a g e 3)の順に、 1/2サイクルずつ遅れて次々と演算動作が進行してゆく。 このように、 たとえば論理演算回路 81を複数用いてパイプライン処理を実行 すれば、 パイプライン処理に必須の記憶と演算とを別々の回路で行う必要がなく なるため、 配線に要するスペースを大幅に削減することができる。
図 34は、 図 32に示すパイプライン論理演算装置を全加算器として具体化し た場合の構成を示すプロック図である。 図 34に示す全加算器 1 01は、 パイプ ライン処理により符号付き 2進数の加算を行う全加算器 （Pipelined Signed-digit f ull adder) である。
全加算器 10 1は、 符号付き 2進数の加算を 4つのステージに分割して、 順次 連続的に実行する。 第 1ステージ、 第 2ステージ、 第 3ステージ、 第 4ステージ の演算を、 それぞれ実行するための第 1ステージ演算部 1 0 1 a, 第 2ステージ 演算部 101 b、第 3ステージ演算部 101 c、第 4ステージ演算部 101 dが、 直列に接続されている。
第 1〜第 4ステージ演算部 1 01 a〜l 01 dは， この例では、 それぞれ、 前 述の論理演算回路 81を機能パスゲート （F P： Functional pass-gate) として用い た機能パスゲートネットワーク （FPGN : Functional pass-gate network) として 実現されている。
第 1ステージ演算部 101 aおよぴ第 3ステージ演算部 101 cは、 ともに、 クロックライン CLK1および CLK2の信号に基づいて動作し、 第 2ステージ 演算部 101 bおよぴ第 4ステージ演算部 101 dは、 ともに、 クロックライン C LK 1および C LK 3の信号に基づいて動作するよう構成されている。
したがって、 図 34の全加算器 101においては、 第 1ステージ、 第 2ステー ジ、 第 3ステージ、 第 4ステージの順に、 1Z2サイクルずつ遅れて次々と加算 動作が進行してゆく。 図 35は、 全加算器 101を論理回路で表現した等価回路 図である。
図 34および図 35から分かるように、 全加算器 101の第 1ステージ演算部 101 aは、 2つの論理演算回路 81を用いて、 符号付き 2進数である被加算数 ( a i+, a i") および加算数 (bi+,br) に対応する 2個の 2進数 ( a i+ OR a Γ) および （bi+〇R bD を算出して記憶する。
第 1ステージ演算部 101 aは、また、別の 2つの論理演算回路 81を用いて、 被加算数 (ai+,ai- ) および加算数 ( b i+, b i") に基づいて、 ki =ai+ OR b i+、 および当該ビットにおける第 1の桁上げ情報 hi - ai" OR bi—を算出して 記憶する。
第 2ステージ演算部 101 bは、前ステージで記憶されていた 2個の 2進数（a i+ OR ai— ) および （bi+ OR bf) の排他的論理和に対応する 1個の 2進数 1 i= (ai+ OR ai") EXOR (bi+ OR bi") を、 並列に接続された一対の論理演 算回路 81を用いて、 第 1の加算結果として算出して記憶する。
第 2ステージ演算部 101 bは、 また、 前ステージで記憶されていた kiおよび 第 1の桁上げ情報 hiを取り込んで、 2つの論理演算回路 81を用いて記憶する。 第 3ステージ演算部 101 cは、 並列に接続された他の一対の論理演算回路 8 1を用いて、 前ステージで記憶されていた第 1の加算結果 1 iと前ビットからの第 1の桁上げ情報 hi-1 = ai-r OR bi-Γとの排他的論理和に対応する 1個の 2 進数 a i = 1 i EXOR hi-1を第 2の加算結果として算出して記憶する。 第 3ステージ演算部 1 0 1 cは、 また、 前ステージで記憶されていた ki、 第 1 の加算結果 1 iおよぴ前ビットからの第 1の桁上げ情報 hi-1に基づいて、 2つの論 理演算回路 8 1を用いて、 当該ビットにおける第 2の桁上げ情報 0i=/ l i AND ki OR 1 i AND /hi-1を算出して記憶する。
第 4ステージ演算部 1 0 1 dは、 前ステージで記憶されていた第 2の加算結果 ひ iおよび前ビットからの第 2の桁上げ情報 j3 i-1 =/ 1 i-1 AND k i-1 OR 1 i- 1 AND Zhi-2に基づいて、 2つの論理演算回路 8 1を用いて、 当該論理演算装 置 1 0 1の加算結果としての符号付き 2進数 （si+,sr) を、 次式に基づいて算出 する。
s =/ a i AND j3i-l, s i"= i AND Z β i-1
なお、 符号付き 2進数 （ai+,a は （1， 0) 、 （0, 0) 、 （0 , 1 ) のい ずれかの値をとるものと仮定し、それぞれ、 1， 0， _ 1に対応する。すなわち、 符号付き 2進数（ai+,ai') = ai+— ai—と定義することもできる。他の符号付き 2 進数も同様である。
図 3 5に示す論理演算装置 1 0 1の略右半分が加算結果算出部に対応し、 略左 半分が桁上げ情報算出部に該当する。
図 3 6は、 図 3 4に示す全加算器 1 0 1を要素演算装置として複数用いたパイ プライン乗算器 （Pipelined multiplier) の一例を示すブロック図である。 図 3 6に 示す乗算器 1 1 1は、 乗算を複数のレベルに分割して順次連続的に実行するパイ プライン乗算処理を行う装置である。 この例では、 乗算器 1 1 1は、 5 4 X 5 4 ビットの 2進数の乗算を行うよう構成されているものとする。
乗算器 1 1 1は、 部分積生成部 1 1 2および加算部 1 1 7を備えている。 部分 積生成部 1 1 2は、 ブースエンコーダ （Booth encoder) 1 1 3および部分積生成 器 1 1 5を備え、被乗数と乗数との部分積に対応する符号付き部分積を生成する。 すなわち、 部分積生成部 1 12は、 まず、 ともに 5 4ビットの被乗数 Xおよび 乗数 y力 ら、 2次の Booth のァノレゴリズム （second-order Booth's algorithm) を用 いて、乗数 yのビット数の略 1Z2の個数に相当する 27個の部分積を生成する。 これらの部分積のうち略 1 /2の個数、 すなわち偶数番目にあたる 1 3個の部分 積は、 反転された （すなわち、 全構成ビットが反転された） 部分積である。 反転 された部分積を、 PP 2, /PP4、 〜/PP 26で表し、非反転の部分積を、 ΡΡ 1、 ΡΡ 3、 --·Ρ P 27で表す。
つぎに、 部分積生成部 112は、 隣接する一対の部分積について 1つの符号付 き部分積を生成する。 つまり、 部分積 PP 1および ZPP 2、 ？卩 3ぉょぴ P4、 "■、 P P 25および/ P P 26から、 それぞれ、 符号付き部分積 SDPP 1、 SDPP 2、 ■··、 SDPP 13を生成する。
たとえば、 部分積 PP 3、 / ？4の第1ビットを、 それぞれ p pi3, /p pi 4とすれば、 第 iビットが符号付き 2進数 （p pi3, /p pi4) であるような符号 付き部分積 S D P P 2が生成されるよう構成されている。 上述の符号付き 2進数 の定 ( a 1 , a 1 ) = a — a Πこよれ f 、 ( p p i3 , / p p i4) = p p i3— / p p i 4となる。 このような関係の部分積 P P 3、 ZPP 4、 符号付き部分積 SDPP 2 の関係を、 SDPP 2= (PP 3, /P P 4) = P P 3—/ P P 4と表現するも のとする。
2の補数表現を用いれば、 PP 3 + PP4 = PP 3 _/P P 4— 1であるから、 PP 3 + PP4 = SDPP 2-1=SDPP 2+ (0， 1) となる。 すなわち、 一対の部分積 P P 3および P P 4の和は、 1個の符号付き S D P P 2の最下位ビ ットに、 追加の符号付き 2進数 （0, 1) を加えて得られる符号付き 2進数とし て表すことができる。
同様に、 他の一対の部分積 P P 5および P P 6の和は、 1個の符号付き S DP P 3の最下位ビットに、 追加の符号付き 2進数 （0, 1) を加えて得られる符号 付き 2進数として表すことができる。 すなわち、 PP 5 + PP 6=SDPP 3 + (0, 1) となる。 これ以外の一対の部分積についても同様である。
なお、 最後の部分積 PP 27については、 それのみを用いて符号付き部分積 S DPP 14が生成される。 さらに、 各符号付き部分積 SDPP 1〜SDPP 14 の最下位ビットに加えるべき符号付き 2進数 （0, 1) を構成要素とする符号付 き部分積 SDP P 15が生成される。 このようにして、 乗数 yのビット数の略 1 Z 4に相当する 15個の符号付き部分積 S DP P 1〜SDP P 15が生成される。 加算部 17は、 第 1レベル、 第 2レベル、 第 3レベル、 第 4レベルの加算を、 それぞれ実行するための第 1レベル演算部 1 17 a ,第 2レベル演算部 1 17 b、 第 3レベル演算部 1 1 7 c、 第 4レベル演算部 1 1 7 dを備えている。 加算部 1 7では、 部分積生成部 1 1 2において生成された符号付き部分積 SDPP 1〜S D P P 1 5に基づいて、 Wallace-tree法を用いて各レベルの加算を順次実行するこ とにより、 乗算結果を得る。
各レベル演算部 1 1 7 a〜1 1 7 dは、 それぞれ、 1個以上の加算ュニット 1 1 9 (SDA： Signd-digit adder) を備えている。 図 37は、 加算ュニット 1 1 9 の構成を示すプロック図である。 各加算ュニット 1 1 9は、 部分積生成部 1 1 2 において生成された符号付き部分積のビット数に対応する数の全加算器 10 1を 並列に接続したものであり、 当該ビット数の符号付き 2進数を加算結果として出 力する。 この実施形態においては、 加算ュニット 1 1 9のビット数は被乗数 Xと 乗数 yとの積のビット数と略同一のビット数となっている。
第 1レベル演算部 1 1 7 aは、 並列に配置された 7個の加算ュニッ ト 1 1 9を 用いて、 符号付き部分積 SDP P 1 5および SDP P 1〜SDP P 1 3を入力と する加算を並列的に実行することで、 部分積生成部 1 1 2において生成された符 号付き部分積の個数の実質的に 1/2の個数に相当する 7個の第 1レベルの加算 結果を算出して記憶する。
図 36の例では、 第 1レベル演算部 1 1 7 aの最も左に配置された加算ュニッ ト 1 1 9において、 符号付き部分積 SDPP 1 5と SDPP 1とが加算され、 左 から 2番目の加算ュニット 1 1 9において符号付き部分積 SDP P 2と SDP P 3とが加算され、最も右に配置された加算ュニット 1 1 9 (図示せず）において、 符号付き部分積 SDPP 1 2と SDP P 1 3とが加算される。
たとえば、 第 1レベル演算部 1 1 7 aの左から 2番目の加算ュニッ ト 1 1 9に おいては、 符号付き部分積 S D P P 2および S D P P 3の加算がおこなわれるか ら、 図 37に示す被加算数 aの各ビット値 ai= ( a i+、 a Γ) として、 符号付き部 分積 SDP Ρ 2の各ビット値である上述の （p pi3， / p p 14) が入力され、加算 数 bの各ビット値 bi= (bi+、 bi") として、 符号付き部分積 SDP P 3の各ビッ ト値である （p pi5， / p p 16) が入力される。
第 2レベル演算部 1 1 7 bは、 並列に配置された 4個の加算ュニット 1 1 9を 用いて、 前レベルの加算結果を入力とする加算を行うことで、 前レベルの実質的 に 1 Z 2の個数の第 2レベルの加算結果を算出して記憶する。
図 36の例では、 第 2レベル演算部 1 1 7 bの最も左に配置された加算ュニッ ト 1 1 9は、 第 1レベル演算部 1 1 7 aの最も左に配置された加算ュニット 1 1 9および左から 2番目の加算ュニット 1 1 9において算出された 2個の第 1レべ ルの加算結果を加算して、 1個の第 2レベルの加算結果を得る。 第 2レベル演算 部 1 1 7 bの左から 2番目、 3番目 （図示せず） の加算ユニット 1 1 9も、 同様 の加算を行う。
なお、第 2レベル演算部 1 1 7 bの最も右に配置された加算ュニット 1 1 9 (図 示せず） は、 第 1レベル演算部 1 1 7 aの最も右に配置された加算ュニット 1 1 9 (図示せず） において算出された 1個の第 1レベルの加算結果および符号付き 部分積 SDP P 14の加算を行う。 このようにして 4個の第 2レベルの加算結果 を得る。
第 3レベル演算部 1 1 7 cは、 並列に配置された 2個の加算ュニッ ト 1 1 9を 用いて、 前レベルで算出された 4個の加算結果を入力とする加算を行うことで、 前レベルの実質的に 1/2の個数に相当する 2個の第 3レベルの加算結果を算出 して記憶する。
最終レベル演算部である第 4レベル演算部 1 1 7 dは、 1個の加算ュニット 1 1 9を用いて、 前レベルで算出された 2個の加算結果を入力とする加算を行うこ とで、 1個の最終レベルの加算結果を算出するとともに、 算出された最終レベル の加算結果を前記被乗数と乗数との積に対応する符号付き 2進数として記憶する 動作を実行する。
このように、 このパイプライン乗算器 1 1 1においては、 部分積生成部 1 1 2 において、 2次の Booth のアルゴリズム （second-order Booth's algorithm) を用い て、 被乗数 Xおよび乗数 yに関する 27個の部分積 PP：!〜 PP 27を生成する とともに、 生成された 27個の部分積に基づいて 1 5個の符号付き部分積 SDP
P 1〜SDPP 1 5を生成し、 加算部 1 1 7において、 Wallace-tree法を用いて、 当該 1 5個の符号付き部分積 SDPP 1〜SDPP 1 5を加算してゆくことによ り、 被乗数 Xと乗数 yとの積に対応する符号付き 2進数を得る。 この後、 所定の 変換を行えば、 被乗数 Xと乗数 yとの積を得ることができる。 図 3 8は、 図 2 8 Aに示す論理演算回路 8 1を利用した直並列型のパイプライ ン乗算器の構成の一例を示すブロック図である。 このパイプライン乗算器 1 4 1 は、 4ビットの被乗数 s と 4ビットの乗数 bとの乗算を、 乗数 bのビッ ト数すな わち 4つのレベルに分割して順次連続的に実行するよう構成されている。 図 3 8 に示すように、 第 1〜第 4レベル演算部 1 4 1 a〜1 4 1 d力 S、 第 1〜第 4レべ ルの演算を行う。
たとえば、 第 2レベル演算部 1 4 1 bは、 要素部分積生成部である論理積回路 1 4 2と、 要素演算装置である直列型のパイプライン全加算器 1 4 3とを備えて いる。 なお、 図中、 四角で囲んだ s tは記憶部を示すシンボルであり、 円で囲ん だ +は全加算器を示すシンボルである。 第 2およぴ第 3レベル演算部 1 4 1 cお よび 1 4 1 dも同様の構成である。 ただし、 第 1 レベル演算部 1 4 1 aは、 全力口 算器を備えていない。 .
図 3 9は、 パイプライン乗算器 1 4 1の動作を説明するための図面である。 図 中左から右へと順に第 1〜第 4レベルの動作を表す。 また、 各レベルの動作につ いて、 図中、 上から下へとステップの進行 （時間の経過） を示す。 図中、 円で囲 まれた Vは論理積回路 1 4 2を示すシンボルである。 また、 図中、 第 2〜第 4レ ベルにおいて、 同一レベル内で隣接する全加算器を示すシンボルを上から下へと 結ぶ矢印付きの破線は、 桁上げの流れを示す。
たとえば、 パイプライン乗算器 1 4 1の第 2 レベル演算部 1 4 1 bにおける動 作すなわち第 2レベルの動作は、図 3 9の左から 2歹 IJ目で表される。したがって、 第 2レベル演算部 1 4 1 bのたとえば第 3ステップ （第 3サイクル） の動作は、 図 3 9の左から 2列目の上から 3つ目の動作、 すなわち図中 Qで表される。 パイ プライン乗算器 1 4 1の第 2レベル演算部 1 4 1 bの第 3ステップにおける動作 を説明する。 .
まず、 論理積回路 1 4 2において、 被乗数 sを構成する 4つのビッ トのうち第
2レベルにおいて現在の演算対象となっている演算対象被乗数ビット s 1と、乗数 bを構成する 4つのビットのうち第 2レベルに対応するビット b lとの論理積が 算出され、 つぎに、 算出された上記論理積、 前のレベルである第 1レベルにおけ る部分積、 および演算対象被乗数ビット s 1の前のビット s Oについての第 2レべ ルにおける桁上げ、 の 3つの 2進数の和が、 パイプライン全加算器 1 4 3を用い て算出される。
パイプライン全加算器 1 4 3において算出された結果が、 演算対象被乗数ビッ ト s 1の第 2レベルにおける部分積として、次レベルである第 3 レベルに送られる。 また、この加算の際に生じた桁上げが演算対象被乗数ビット s 1の第 2レベルにお ける桁上げとして記憶される。
第 3および第 4レベル演算部 1 4 1 cおよび 1 4 1 dの動作も同様である。 た だし、 第 1 レベル演算部 1 4 1 aは、 要素部分積である論理積を算出するが、 カロ 算は行わない。
図 4 0は、 パイプライン乗算器 1 4 1の第 2レベル演算部 1 4 1 bの構成を示 すブロック図である。 図 4 1は、 第 2レベル演算部 1 4 1 bの構成を示す論理回 路図である。 図 4 1において、 多数の小さい横長の長方形は、 それぞれ、 記憶部 を表す。 第 2レベル演算部 1 4 1 bは、 第 2レベルの論理演算を 4つのステージ に分割して順次連続的に実行するよう構成されている。
図 4 0に示すように、 第 2レベル演算部 1 4 1 bの第 1〜第 4ステージ演算部 1 4 5 a〜1 4 5 dが、 第 1〜第 4ステージの演算を行う。 図中、 四角で囲まれ た F Pは、 それぞれ、 図 2 8 Aに示す論理演算回路 8 1 (Functional Pass Gate) を表す。
第 1ステージ演算部 1 4 5 aは、 被乗数 sを構成する各ビットのうち現在の演 算対象となっている 1つのビットを取り込んで、演算対象被乗数ビット s jとして 記憶する動作を行う。
第 2ステージ演算部 1 4 5 bは、 前ステージにおいて記憶されていた演算対象 被乗数ビット s jと、乗数 bを構成する各ビットのうち第 2レベルに対応するビッ ト b lとの論理積を、 論理積回路 1 4 2を用いて、 演算対象被乗数ビット s jの第 2レベルにおける要素部分積として算出して記憶するとともに、 第 1ステージに おいて記憶されていた演算対象被乗数ビット s jを取り込んで記憶する動作を行
5 α
第 3および第 4ステージ演算部 1 4 5 cおよび 1 4 5 dは、 前ステージにおい て算出された第 2レベルにおける要素部分積、第 1 レベルにおける部分積 P j、お よび演算対象被乗数ビット s jの前のビットについての第 2レベルにおける桁上 げ C l、 の 3つの 2進数の和を算出して演算対象被乗数ビット s jの第 2レベルに おける部分積 P j+1として記憶するとともに、この加算の際に生じた新たな桁上げ を演算対象被乗数ビット s jについての第 2レベルにおける桁上げとして記憶す る動作を、 パイプライン全加算器 1 4 3を用いて行う。
第 3および第 4ステージ演算部 1 4 5 cおよび 1 4 5 dは、 さらに、 第 2ステ ージにおいて記憶されていた演算対象被乗数ビット s jを取り込んで、次レベルで ある第 3レベルのための演算対象被乗数ビット s j+1として記憶する動作を行う。 第 3および第 4レベル演算部 1 4 1 cおよび 1 4 1 dの構成も、 上述の第 2レ ベル演算部 bの構成と同様である。 ただし、 上述のように、 第 1レベル演算部 1 4 1 aは、 全加算のための論理演算回路を備えていない。
なお、 図 4 0に示すパイプライン全加算器 1 4 3は、 上述の第 3および第 4ス テージに対応する第 1および第 2加算ステージの演算を行う論理演算装置と考え ることもできる。 この場合、 パイプライン全加算器 1 4 3は、 第 1および第 2加 算ステージの演算を行うための、 第 1および第 2加算ステージ演算部を備えてい ることになる。
パイプライン全加算器 1 4 3を構成する第 1および第 2加算ステージ演算部は、 図 4 0に示す第 3および第 4レベル演算部 1 4 5 cおよび 1 4 5 dから、 図の右 端にある論理演算回路 8 1 (Functional Pass Gate)をそれぞれ除いた回路である。 すなわち、 第 1加算ステージ演算部は、 被加算数および加算数に対応する 2進 数の排他的論理和に対応する 2進数を、 並列に接続された一対の論理演算回路 8 1を用いて、 第 1の加算結果として算出して記憶する動作を行うとともに、 直前 に実行された第 2加算ステージにおいて出力された桁上げを記憶する動作を行う。 第 2加算ステージ演算部は、 第 1加算ステージにおいて算出された第 1の加算 結果と第 1加算ステージにおいて記憶されていた桁上げに対応する 2進数との排 他的論理和に対応する 2進数に対応する 2進数を、 並列に接続された他の一対の 前記論理演算回路 8 1を用いて、 第 2の加算結果として算出して記憶するととも に当該第 2の加算結果を当該パイプライン全加算器 1 4 3の加算結果として出力 する動作を行うとともに、 複数の論理演算回路 8 1を用いてこの加算における桁 上げを算出して記憶する動作を行う。
なお、 上述の各実施形態においては、 トランジスタ M Pが Nチャネル MO S F E Tである場合を例に説明したが、 この発明はこれに限定されるものではない。 たとえば、 トランジスタ M Pが Pチャネル MO S F E Tである場合にも、 この発 明を適用することができる。
また、 上述の各実施形態においては、 演算結果出力部の例として、 電界効果型 のトランジスタを例に説明したが、 演算結果出力部は、 これに限定されるもので はない。 演算結果出力部としては、 要は、 第 2の被演算データの付与により得ら れる不揮発性記憶素子および不揮発性負荷素子双方の状態変化量に基づいて第 1 および第 2の被演算データの論理演算結果を出力するものであればよい。
また、 上述の各実施形態においては、 不揮発性記憶素子および不揮発性負荷素 子として強誘電体コンデンサを用いた場合を例に説明したが、 この発明における 不揮発性記憶素子および/または不揮発性負荷素子は強誘電体コンデンサに限定 されるものではない。 一般的には、 不揮発性素子としてヒステリシス特性を有す る素子が考えられる。
たとえば、 不揮発性記憶素子および/または不揮発性負荷素子として、 常誘電 体コンデンサを利用した素子を用いることもできる。 これについては後述する。 また、 不揮発性記憶素子および Zまたは不揮発性負荷素子はコンデンサを利用 した素子に限定されるものではない。 不揮発性記憶素子および/または不揮発性 負荷素子として、 たとえば、 抵抗を利用した素子を用いることもできる。
不揮発性記憶素子として抵抗を利用した素子を用いる場合、 当該抵抗の両端が 前記第 1および第 2の端子となる。 不揮発性負荷素子として抵抗を利用した素子 を用いる場合、 当該抵抗の両端が前記第 3および第 4の端子となる。 これらの場 合、 第 1の被演算データに応じて、 たとえば、 抵抗値が異なるよう構成しておけ ばよい。
また、 不揮発性記憶素子および/または不揮発性負荷素子としてトランジスタ を利用した素子を用いることもできる。 不揮発性記憶素子として、 たとえば、 F E T (電界効果トランジスタ） を利用した素子用いる場合、 当該 F E Tの一対の 入出力端子 （ドレイン端子およびソース端子） が前記第 1および第 2の端子とな る。
不揮発性負荷素子として、 FETを利用した素子用いる場合、 当該 FETの一 対の入出力端子 （ドレイン端子おょぴソース端子） が前記第 3および第 4の端子 となる。 これらの場合、 たとえば、 当該 FETのゲート端子に、 第 1の被演算デ ータに応じた適当なバイアス電圧を与えるよう構成しておけばよい。
さらに、 不揮発性記憶素子およぴ または不揮発性負荷素子として、 上記コン デンサ、 抵抗およびトランジスタを適当に組み合わせた素子を用いることもでき る。
図 42 Aは、 常誘電体コンデンサを利用した不揮発性負荷素子の一例を示す回 路図である。 図 42 Aに示す負荷素子 1 21は、 たとえば、 図 1 6に示す論理演 算回路 3 1において、 負荷用の強誘電体コンデンサ Cs'に替えて用いられ、 2つ の常誘電体コンデンサ C 1 , C 2 スィッチ (トランスファゲート) 1 25, 記 憶装置 1 23を備えている。
2つの常誘電体コンデンサ C 1 , C 2は、 スィッチ 125を介して並列に接続 され、 合成コンデンサを構成する。 合成コンデンサの一端は、 結合ノード 1 1を 介して、 トランジスタ MPのゲート端子に接続され、 他端はビットライン BL 2 'に接続される。 記憶装置 123は、 第 1の被演算データ sに対応したデータを不 揮発的に記憶する。 スィッチ 1 25は、 記憶装置 1 23に記憶されているデータ にしたがって ON, OFFされる。
図 43Aは、 図 1 7に示すデータ書き込み動作 （WO) においてビットライン B L 2に y = 0が付与されていた場合 （すなわち、 第 1の被演算データ s = 0で ある場合） の、 データ読み出し動作 （RO) 時における負荷素子 1 21の等価回 路を示す図面である。
一方、 図 43 Bは、 図 1 7に示すデータ書き込み動作 （WO) においてビット ライン B L 2に y==lが付与されていた場合 （すなわち、 第 1の被演算データ s = 1である場合） の、 データ読み出し動作 （RO) 時における負荷素子 1 21の 等価回路を示す図面である。
図 43A、 図 43 Bから、 第 1の被演算データ s = 0、 s = lに対応して、 デ ータ読み出し動作 （RO) 時の負荷素子 1 21の合成容量が、 それぞれ、 C l、 C 1 + C 2になっていることが分かる。
図 4 2 Bは、 不揮発性負荷素子として負荷素子 1 2 1を用いた場合における論 理演算回路 3 1のデ一タ読み出し動作を説明するためのヒステリシス図である。 この例では、 基準電位 c = 0としている。 この図から、 第 1の被演算データ sに 対応させて負荷素子 1 2 1の容量を変化させることで、 不揮発性負荷素子として 強誘電体コンデンサ C s，を用いた場合と同様の効果があることが分かる。
図 4 4 Aは、 常誘電体コンデンサを利用した不揮発性負荷素子の他の例を示す 回路図である。 図 4 4 Aに示す負荷素子 1 3 1は、 たとえば、 図 1 6に示す論理 演算回路 3 1において、 負荷用の強誘電体コンデンサ C s，に替えて用いられ、 1 つの常誘電体コンデンサ C 3、 記憶装置 1 3 3および負荷用電源 1 3 5を備えて いる。
常誘電体コンデンサ C 3の一端は、 結合ノード 1 1を介して、 トランジスタ M Pのゲート端子に接続され、 他端は負荷用電源 1 3 5を介してビットライン B L 2に接続されている。 記憶装置 1 3 3は、 第 1の被演算データ sに対応したデー タを不揮発的に記憶する。 負荷用電源 1 3 5は、 直流電源であり、 記憶装置 1 3 3に記憶されているデータにしたがつてその極性が反転するよう構成されている。 図 4 5 Aは、 図 1 7に示すデータ書き込み動作 （WO) においてビットライン B L 2に y = 0が付与されていた場合 （すなわち、 第 1の被演算データ s = 0で ある場合） の、 データ読み出し動作 （R O) 時における負荷素子 1 3 1の等価回 路を示す図面である。 この場合、 負荷用電源 1 3 5の極性は、 ビットライン B L 2を基準として常誘電体コンデンサ C 3の他端が正電位となる方向である。
—方、 図 4 5 Bは、 図 1 7に示すデータ書き込み動作 （W〇） においてビット ライン B L 2に y = lが付与されていた場合 （すなわち、 第 1の被演算データ s = 1である場合） の、 データ読み出し動作 （R O ) 時における負荷素子 1 3 1の 等価回路を示す図面である。 この場合、 負荷用電源 1 3 5の極性は、 ビットライ ン B L 2を基準として常誘電体コンデンサ C 3の他端が負電位となる方向である。 図 4 5 A、 図 4 5 Bから、 第 1の被演算データ s = 0、 s = lに対応して、 デ ータ読み出し動作 （R O) 時の負荷素子 1 3 1の常誘電体コンデンサ C 3の他端 の電位が、 それぞれ、 + Vc、 一 Vcになっていることが分かる。 図 44 Bは、 不揮発性負荷素子として負荷素子 1 3 1を用いた場合における論 理演算回路 3 1のデータ読み出し動作を説明するためのヒステリシス図である。 この例では、 基準電位 c = 0としている。 この図から、 第 1の被演算データ sに 対応させて負荷素子 1 3 1の他端 （ビットライン BL 2側端） の電位を変化させ ることで、 不揮発性負荷素子として強誘電体コンデンサ Cs，を用いた場合と同様 の効果があることが分かる。
図 46 Aは、 常誘電体コンデンサを利用した不揮発性記憶素子の一例を示す回 路図である。 図 46 Aに示す記憶素子 1 5 1は、 たとえば、 図 1 6に示す論理演 算回路 3 1において、 記憶用の強誘電体コンデンサ Csに替えて用いられ、 2つの 常誘電体コンデンサ C 1 , C 2、 スィッチ (トランスファゲ一ト) 1 55, 記憶 装置 1 53を備えている。
2つの常誘電体コンデンサ C 1 , C 2は、 スィッチ 1 55を介して並列に接続 され、 合成コンデンサを構成する。 合成コンデンサの一端はビットライン B L 1 に接続され、 他端は、 結合ノード 1 1を介して、 トランジスタ MPのゲート端子 に接続される。 記憶装置 1 53は、 第 1の被演算データ sに対応したデータを不 揮発的に記憶する。 スィッチ 1 55は、 記憶装置 1 53に記憶されているデータ にしたがって ON, OF Fされる。
図 47 Aは、 図 1 7に示すデータ書き込み動作 （WO) においてビットライン BL 1に y = 0が付与されていた場合 （すなわち、 第 1の被演算データ s =0で ある場合） の、 データ読み出し動作 （RO) 時における記憶素子 1 5 1の等価回 路を示す図面である。
—方、 図 47 Bは、 図 1 7に示すデータ書き込み動作 （WO) においてビット ライン BL 1に y = lが付与されていた場合 （すなわち、 第 1の被演算データ s = 1である場合） の、 データ読み出し動作 （RO) 時における記憶素子 1 5 1の 等価回路を示す図面である。
図 47A、 図 47 Bから、 第 1の被演算データ s = 0、 s = lに対応して、 デ ータ読み出し動作 （RO) 時の記憶素子 1 5 1の合成容量が、 それぞれ、 C 1 + C 2、 C 1になっていることが分かる。
図 46 Bは、 不揮発性記憶素子として記憶素子 15 1を用いた場合における論 理演算回路 3 1のデータ読み出し動作を説明するための図面である。この例では、 基準電位 c = 0としている。 この図から、 第 1の被演算データ sに対応させて記 憶素子 1 5 1の容量を変化させることで、 不揮発性記憶素子として強誘電体コン デンサ C sを用いた場合と同様の効果があることが分かる。
図 4 8 Aは、 常誘電体コンデンサを利用した不揮発性記憶素子の他の例を示す 回路図である。 図 4 8 Aに示す記憶素子 1 6 1は、 たとえば、 図 1 6に示す論理 演算回路 3 1において、記憶用の強誘電体コンデンサ C sに替えて用いられ、 1つ の常誘電体コンデンサ C 3、 記憶装置 1 6 3および記憶用電源 1 6 5を備えてい る。
常誘電体コンデンサ C 3の一端は、 ビットライン B L 1に接続され、 他端は、 記憶用電源 1 6 5および結合ノード 1 1を介して、 トランジスタ M Pのゲート端 子に接続されている。 記憶装置 1 6 3は、 第 1の被演算データ sに対応したデー タを不揮発的に記憶する。 記憶用電源 1 6 5は、 直流電源であり、 記憶装置 1 6 3に記憶されているデータにしたがってその極性が反転するよう構成されている。 図 4 9 Aは、 図 1 7に示すデータ書き込み動作 （WO) においてビットライン B L 1に y == 0が付与されていた場合 （すなわち、 第 1の被演算データ s = 0で ある場合） の、 データ読み出し動作 （R O) 時における記憶素子 1 6 1の等価回 路を示す図面である。 この場合、 記憶用電源 1 6 5の極性は、 ビットライン B L wを基準として常誘電体コンデンサ C 3の他端が負電位となる方向である。
一方、 図 4 9 Bは、 図 1 7に示すデータ書き込み動作 （WO ) においてビット ライン B L 1に y = lが付与されていた場合 （すなわち、 第 1の被演算データ s = 1である場合） の、 データ読み出し動作 （R O ) 時における記憶素子 1 6 1の 等価回路を示す図面である。 この場合、 記憶用電源 1 6 5の極性は、 ビットライ ン B Lwを基準として常誘電体コンデンサ C 3の他端が正電位となる方向である。 図 4 9 A、 図 4 9 Bから、 第 1の被演算データ s = 0、 s = lに対応して、 デ ータ読み出し動作 （R O ) 時の記憶素子 1 6 1の常誘電体コンデンサ C 3の他端 の電位が、 それぞれ、 一 Vc、 + Vcになっていることが分かる。
図 4 8 Bは、 不揮発性記憶素子として記憶素子 1 6 1を用いた場合における論 理演算回路 3 1のデータ読み出し動作を説明するための図面である。この例では、 基準電位 c = 0としている。 この図から、 第 1の被演算データ sに対応させて記 憶素子 1 6 1の他端 （ビットライン B Lw側端） の電位を変化させることで、 不 揮発性記憶素子として強誘電体コンデンサ C sを用いた場合と同様の効果がある ことが分かる。
このように、 不揮発性負荷素子および不揮発性記憶素子のいずれか一方に強誘 電体コンデンサを用いるとともに、 他方に常誘電体コンデンサを利用した素子を 用いることができる。
もちろん、 不揮発性負荷素子および不揮発性記憶素子の双方に、 常誘電体コン デンサを利用した素子を用いることもできる。 たとえば、 不揮発性負荷素子とし て上述の負荷素子 1 2 1または負荷素子 1 3 1のいずれか一方を用いるとともに、 不揮発性記憶素子として記憶素子 1 5 1または記憶素子 1 6 1のいずれか一方を 用いることが可能である。
なお、 本明細書において 「A< ==B」 は、 Aは Bよりも小さい力 \ または、 Aと Bと は等しいことを意味する。
この発明による論理演算回路は、 第 1の被演算データに対応する分極状態を保 持する記憶用強誘電体コンデンサであって、 第 1および第 2の端子を有する記憶 用強誘電体コンデンサと、 第 1の被演算データに対応する分極状態であって記憶 用強誘電体コンデンサの分極状態と実質的に相補的関係を有する分極状態を保持 する負荷用強誘電体コンデンサであって、 記憶用強誘電体コンデンサの第 1の端 子に接続される第 3の端子と、 第 4の端子と、 を有する負荷用強誘電体コンデン サと、 負荷用強誘電体コンデンサの第 4の端子を所定の基準電位に接続するとと もに前記記憶用強誘電体コンデンサの第 2の端子に第 2の被演算データを付与す ることにより得られる、 記憶用強誘電体コンデンサの第 1の端子と負荷用強誘電 体コンデンサの第 3の端子との結合ノ一ドの電位に基づいて、 所定の論理演算子 についての第 1および第 2の被演算データの論理演算結果を出力する演算結果出 力部であって、 結合ノードに接続される演算結果出力部と、 を備えたことを特徴 とする。
つまり、 第 1の被演算データを記憶している記憶用強誘電体コンデンサと、 第
1の被演算データと相補的関係を有するデータを記憶している負荷用強誘電体コ ンデンサとを結合ノードにおいて直列に接続して得られる 1つの合成強誘電体コ ンデンサの一端に所定の基準電位を付与するとともに他端に第 2の被演算データ を付与したとき結合ノードに現れる電位を、 所定の論理演算子についての第 1お よび第 2の被演算データの論理演算結果として読み出している。
したがって、 合成強誘電体コンデンサからのデータ読み出し動作を利用して論 理演算を行うことができる。 すなわち、 データの記憶およびデータの論理演算を 1つの論理演算回路で実現することができる。
また、 負荷用強誘電体コンデンサの分極状態が、 記憶用強誘電体コンデンサの 分極状態と相補的関係を有するよう構成することで、 データ読み出し時における 結合ノードの電位が論理演算結果に対応して大きく異なるとともに、 データ読み 出し動作において記憶用強誘電体コンデンサの残留分極が反転しないようにする ことが可能となる。 したがって、 マージンの大きい非破壊データ読み出しが可能 となる。 すなわち、 さらに、 信頼性が高くかつ高速な演算動作を行うことのでき る論理演算回路を実現することができる。
この発明による論理演算回路においては、 所定の基準電位は、 2以上の異なる 論理演算子に対応する 2以上の異なる基準電位から選択可能に構成され、 所定の 論理演算子は、 選択された所定の基準電位を負荷用強誘電体コンデンサの第 4の 端子に接続するとともに、 第 2の被演算データの付与前に結合ノードを当該所定 の基準電位にプリチャージしておくことにより、 決定するよう構成されたことを 特徴とする。
したがって、 データ読み出し動作において所定の基準電位を選択するといぅ簡 単な動作によって、 1つの論理演算回路を用いて複数種の論理演算を実行させる ことが可能となる。
この発明による論理演算回路においては、 結合ノードには第 3の被演算データ を付与することができ、 記憶用強誘電体コンデンサの第 2の端子および負荷用強 誘電体コンデンサの第 4の端子には第 4の被演算データを付与することができる よう構成され、 第 1の被演算データに対応する記憶用強誘電体コンデンサおよび 負荷用強誘電体コンデンサの分極状態は、 付与された第 3および第 4の被演算デ ータと、 当該第 3およぴ第 4の被演算データが付与される前の記憶用強誘電体コ ンデンサぉよび負荷用強誘電体コンデンサの分極状態と、 により決定するよう構 成されたことを特徴とする。
つまり、 データ書き込み前に合成強誘電体コンデンサに記憶されていた古い第
1の被演算データならびにデータ書き込み時に合成強誘電体コンデンサの結合ノ 一ドぉよび両端にそれぞれ付与される第 3および第 4の被演算データによって決 定される第 1の被演算データが、 データ書き込み動作において合成強誘電体コン デンサに書き込まれる。
したがって、 合成強誘電体コンデンサへのデータ書き込み動作を利用して論理 演算を行うことができる。
この発明による論理演算回路は、 2値データである第 1の被演算データ sに対 応する不揮発的状態を保持する不揮発性記憶素子であって、 第 1および第 2の端 子を有する不揮発性記憶素子と、 第 1の被演算データ sの反転データ / sに対応 する不揮発的状態を保持する不揮発性負荷素子であって、 不揮発性記憶素子の第 1の端子に接続される第 3の端子と、 第 4の端子と、 を有する不揮発性負荷素子 と、 不揮発性負荷素子の第 4の端子を、 相補的関係にある 2つの基準電位から選 択された任意の 1つの基準電位に維持したまま、 不揮発性記憶素子の第 1の端子 と不揮発性負荷素子の第 3の端子との結合ノードを基準電位にプリチャージした あと不揮発性記憶素子の第 2の端子に 2値データである第 2の被演算データ Xを 付与することにより得られる不揮発性記憶素子および不揮発性負荷素子双方の状 態に基づいて基準電位に対応する所定の論理演算子についての第 1および第 2の 被演算データ sおよび Xの論理演算結果を 2値データである演算結果データ zと して出力する演算結果出力部と、 を備えた論理演算回路であって、 演算結果デー タ zは、 相補的関係にある 2つの基準電位に対応する 2値データを cおよび Z c としたとき、 実質的に次式を満足するよう構成されたことを特徴とする。
z = / c AND x AND / s O R c AND ( x O R / s )
つまり、 第 1の被演算データ sを記憶している不揮発性記憶素子と、 第 1の被 演算データ sの反転データ / sを記憶している不揮発性負荷素子とを結合ノード において直列に接続して得られる 1つの合成不揮発性素子の一端を相補的関係に ある 2つの基準電位から選択された任意の 1つの基準電位 cに維持したまま、 結 合ノードを当該基準電位 cにプリチャージしたあと他端に第 2の被演算データ X を付与したときの合成不揮発性素子の状態を、 実質的に次式を満足する演算結果 データ zとして読み出している。
z = / c AND AND / s O R c AND ( x O R / s )
したがって、 合成不揮発性素子からのデータ読み出し動作を利用して論理演算 を行うことができる。 すなわち、 データの記憶およびデータの論理演算を 1つの 論理演算回路で実現することができる。
また、 不揮発性負荷素子の不揮発的状態が、 不揮発性記憶素子の不揮発的状態 と相補的関係を有するよう構成することで、 データ読み出し時における合成不揮 発性素子の状態が論理演算結果に対応して大きく異なるようにすることが可能と なる。 したがって、 マージンの大きいデータ読み出しが可能となる。 すなわち、 さらに、 信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路を実 現することができる。
さらに、 データ読み出し動作において所定の基準電位 cを相補的関係にある 2 つの基準電位から選択するという簡単な動作によって、 1つの論理演算回路を用 いて複数種の論理演算を実行させることが可能となる。
この発明による論理演算回路においては、 第 1の被演算データ sは、 結合ノー ドに 2値データである第 3の被演算データ y 1を付与するとともに、 不揮発性記 憶素子の第 2の端子およぴ不揮発性負荷素子の第 4の端子に 2値データである第 4の被演算データ y 2を付与することにより得られる不揮発性記憶素子の新たな 不揮発的状態に対応するものであり、 第 3および第 4の被演算データを付与する 前の第 1の被演算データを s bとするとき、 実質的に次式を満足するよう構成さ れたことを特徴とする。
s = / s b AND / y 1 AND y 2 O R s b AND (/ y 1 O R y 2 ) つまり、 データ書き込み前に合成不揮発性素子に記憶されていた古い第 1の被 演算データ s bならびにデータ書き込み時に合成不揮発性素子の結合ノードおよ び両端にそれぞれ付与される第 3および第 4の被演算データ y 1および y 2によ つて決定される新たな第 1の被演算データ s力 S、 データ書き込み動作において合 成不揮発性素子に書き込まれる。 したがって、 合成強誘電体コンデンサへのデータ書き込み動作を利用して論理 演算を行うことができる。 '
この発明による論理演算回路は、 第 1の被演算データに対応する不揮発的状態 を保持する不揮発性記憶素子と、 第 1の被演算データによって異なる状態変化率 の不揮発的状態を保持する不揮発性負荷素子であって、 結合ノードにおいて不揮 発性記憶素子に接続される不揮発性負荷素子と、 不揮発性記憶素子に第 2の被演 算データを付与することにより得られる当該不揮発性記憶素子および不揮発性負 荷素子双方の状態変化量に基づいて、 所定の論理演算子についての第 1およぴ第 2の被演算データの論理演算結果を出力する演算結果出力部と、 を備えたことを 特徴とする。
この発明による論理演算方法は、 所定の論理演算子についての第 1および第 2 の被演算データの論理演算を行う論理演算方法であって、 第 1の被演算データに 対応する不揮発的状態を保持する不揮発性記憶素子であって、 第 1および第 2の 端子を有する不揮発性記憶素子と、 第 1の被演算データによって異なる状態変化 率の不揮発的状態を保持する不揮発性負荷素子であって、 結合ノードにおいて不 揮発性記憶素子の第 1の端子に接続される第 3の端子と、 第 4の端子と、 を有す る不揮発性負荷素子と、 を用意する書き込みステップと、 不揮発性負荷素子の第 4の端子を所定の基準電位に接続するとともに前記不揮発性記憶素子の第 2の端 子に第 2の被演算データを付与することにより得られる当該不揮発性記憶素子お よび不揮発性負荷素子双方の状態変化量に基づいて、 論理演算を行う読み出しス テツプと、 を備えたことを特徴とする。
したがって、 この発明による論理演算回路またはこの発明による論理演算方法 によれば、 第 1の被演算データを記憶している不揮発性記憶素子と、 第 1の被演 算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子 とを結合ノードにおいて接続して得られる 1つの合成不揮発性素子を構成する不 揮発性記憶素子に第 2の被演算データを付与したとき合成不揮発性素子の状態変 化量を、 所定の論理演算子についての第 1および第 2の被演算データの論理演算 結果として読み出している。
このため、 合成不揮発性素子からのデータ読み出し動作を利用して論理演算を 行うことができる。 すなわち、 データの記憶およびデータの論理演算を 1つの論 理演算回路で実現することができる。
また、 不揮発性負荷素子の不揮発的状態が、 第 1の被演算データによって異な る状態変化率となるよう構成することで、 データ読み出し時における合成不揮発 性素子の状態が論理演算結果に対応して大きく異なるようにすることが可能とな る。 したがって、 マージンの大きいデータ読み出しが可能となる。 すなわち、 さ らに、 信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路を実現 することができる。
この発明による論理演算回路においては、 所定の論理演算子は、 2以上の異な る論理演算子に対応する 2以上の異なる基準電位から選択した 1つの基準電位を、 第 2の被演算データの付与に先立つて不揮発性負荷素子に付与することにより決 定するよう構成されたことを特徴とする。
この発明による論理演算方法においては、 所定の基準電位は、 2以上の異なる 論理演算子に対応する 2以上の異なる基準電位から選択可能に構成され、 読み出 しステップは、 選択された所定の基準電位を、 不揮発性負荷素子の第 4の端子お よび結合ノードに付与するステップと、 所定の基準電位の、 不揮発性負荷素子の 第 4の端子への付与を維持しつつ結合ノードへの付与を停止し、 その状態で不揮 発性記憶素子の第 2の端子に第 2の被演算データを付与するステップと、 を備え たことを特徴とする。
したがって、 この発明による論理演算回路またはこの発明による論理演算方法 によれば、 データ読み出し動作において所定の基準電位を選択するという簡単な 動作によって、 1つの論理演算回路を用いて複数種の論理演算を実行させること が可能となる。
この発明による論理演算回路においては、 不揮発性記憶素子および不揮発性負 荷素子には第 3および第 4の被演算データを付与することができるよう構成され、 第 1の被演算データに対応する不揮発性記憶素子および不揮発性負荷素子の不揮 発的状態は、 付与された第 3および第 4の被演算データと、 当該第 3および第 4 の被演算データが付与される前の不揮発性記憶素子および不揮発性負荷素子の不 揮発的状態と、 により決定されるよう構成されたことを特徴とする。 この発明による論理演算方法においては、 書き込みステップは、 結合ノードに 第 3の被演算データを付与するとともに不揮発性記憶素子の第 2の端子おょぴ不 揮発性負荷素子の第 4の端子に第 4の被演算データを付与することにより、 付与 された第 3および第 4の被演算データと、 当該第 3およぴ第 4の被演算データが 付与される前の不揮発性記憶素子および不揮発性負荷素子の不揮発的状態とによ り、 第 1の被演算データに対応する不揮発性記憶素子および不揮発性負荷素子の 新たな不揮発的状態を決定するよう構成されたことを特徴とする。
したがって、 この発明による論理演算回路またはこの発明による論理演算方法 によれば、 データ書き込み前に合成不揮発性素子に記憶されていた古い第 1の被 演算データならぴにデ一タ書き込み時に合成不揮発性素子に付与される第 3およ ぴ第 4の被演算データによって決定される新たな第 1の被演算データが、 データ 書き込み動作において合成不揮発性素子に書き込まれる。
したがって、 合成不揮発性素子へのデータ書き込み動作を利用して論理演算を 行うことができる。
この発明による論理演算回路においては、 演算結果出力部は、 結合ノードに接 続される制御端子と、 制御端子に入力される制御信号に対応した出力信号を出力 する出力端子と、 を有する出力用トランジスタであって、 制御信号として当該出 力用トランジスタのしきい値電圧よりも第 1の基準電位よりの電位が与えられる と O F Fとなり、 当該しきい値電圧よりも第 2の基準電位よりの電位が与えられ ると O Nとなる出力用トランジスタ、 を備え、 論理演算結果は、 当該出力用トラ ンジスタの出力信号として得られるよう構成されたことを特徴とする。
したがって、 データ読み出し動作において発生する結合ノードの電位が、 しき い値電圧よりも第 1の基準電位よりであれば出力用トランジスタは O F Fとなり、 しきい値電圧よりも第 2の基準電位よりであれば出力用トランジスタは O Nとな る。 このため、 出力用トランジスタのしきい値電圧を適当に設定しておくことに より、 論理演算結果を、 当該出力用トランジスタの出力信号として得ることがで きる。
この発明による論理演算装置は、 上記いずれかの論理演算回路を直列および/ または並列に配置することにより所望の論理演算を行わせるよう構成したことを 特徴とする。
したがって、論理演算部と記憶部とを 1つの回路で兼用する上述の論理演算回路 を多数組み合わせて所望の論理演算を行わせることで、 記憶部を別に設ける従来 の装置に比べ、 配線に要する面積を含め、 回路面積をかなり小さくすることがで きる。 このため、 装置の集積度を大幅に上げることができるとともに消費電力を 抑えることが可能となる。
また、 記憶は不揮発的であるため、 記憶を保持しておくための電力は不要とな る。 このため、 動作時の電力消費量を低く抑えることができるとともに、 待機時 にはほとんど電力を消費しない。 また、 電源遮断に備えたバックアップ電源も不 要となる。 さらに、 不揮発性記憶素子として強誘電体コンデンサを含む素子を用 いた場合には、 書き込み動作の高速化を図ることができる。
さらに、 マージンの大きいデータ読み出しが可能な論理演算回路を多数用いる ことで、 信頼性が高く、 力、つ、 より高速な演算動作を行うことができる論理演算 装置を実現することができる。
この発明による論理演算装置は、 検索対象である検索ワードを保持する検索ヮ ード保持部と、 参照対象である参照ワードを保持するとともに当該参照ワードと 検索ヮードとの一致判断を行うヮード回路であって、 上記いずれかの論理演算回 路を並列および/または直列に配置して参照ヮ一ドの保持および前記一致判断を 行うよう構成したヮード回路と、 を備えたことを特徴とする。
したがって、論理演算部と記憶部とを 1つの回路で兼用する上述の論理演算回路 を多数組み合わせて、 参照ヮードと検索ヮードとの一致判断を行うヮード回路を 構成することで、 従来の一致検索装置に比べ、 配線に要する面積を含め、 回路面 積をかなり小さくすることができる。 このため、 装置の集積度を大幅に上げるこ とができるとともに消費電力を抑えることが可能となる。
また、 記憶は不揮発的であるため、 記憶を保持しておくための電力は不要とな る。 このため、 動作時の電力消費量を低く抑えることができるとともに、 待機時 にはほとんど電力を消費しない。 また、 電源遮断に備えたバックアップ電源も不 要となる。 さらに、 不揮発性記憶素子として強誘電体コンデンサを含む素子を用 いた場合には、 書き込み動作の高速化を図ることができる。 さらに、 マージンの大きいデータ読み出しが可能な論理演算回路を多数用いる ことで、 信頼性が高く、 かつ、 より高速な動作を行うことができる一致検索装置 を実現することができる。
この発明による論理演算装置においては、 ワード回路は、 参照ワードを構成す る各ビットについてそれぞれ直列に接続された一対の論理演算回路を用いて参照 ヮードのビット値とこれに対応する検索ヮードのビット値との排他的論理和の否 定に対応する論理値を算出し、 各一対の論理演算回路の出力を全て並列に接続す ることによりビットごとに算出された排他的論理和の否定に対応する論理値全体 の論理積に対応する論理値を算出し、 算出された論理積に対応する論理値を当該 ヮード回路の一致判断出力とするよう構成されたことを特徴とする。
したがって、 参照ヮードが検索ヮードと完全に一致した場合にのみ一致出力を 生成するよう構成することができる。 このため、 複数の参照ワードについて検索 ヮードとの一致判断を行わせることで、 多数の参照ヮードの中から検索ヮードと 完全に一致した参照ワードだけを抽出する高集積度、 低消費電力、 高信頼性かつ 高速動作可能な一致検索装置を、 容易に構成することができる。
この発明による論理演算装置は、 検索対象である検索ヮードを保持する検索ヮ 一ド保持部と、 参照対象である参照ヮードを保持するとともに当該参照ヮ一ドと 検索ヮードとの大小比較判断を行うヮード回路であって、 上記いずれかの論理演 算回路を並列および/または直列に配置して参照ヮ一ドの保持および大小比較判 断を行うよう構成したワード回路と、 を備えたことを特徴とする。
したがって、論理演算部と記憶部とを 1つの回路で兼用する上述の論理演算回路 を多数組み合わせて、 参照ヮードと検索ヮードとの大小比較判断を行うヮード回 路を構成することで、 従来の大小比較装置に比べ、 配線に要する面積を含め、 回 路面積をかなり小さくすることができる。 このため、 装置の集積度を大幅に上げ ることができるとともに消費電力を抑えることが可能となる。
また、 記憶は不揮発的であるため、 記憶を保持しておくための電力は不要とな る。 このため、 動作時の電力消費量を低く抑えることができるとともに、 待機時 にはほとんど電力を消費しない。 また、 電源遮断に備えたバックアップ電源も不 要となる。 さらに、 不揮発性記憶素子として強誘電体コンデンサを含む素子を用 いた場合には、 書き込み動作の高速化を図ることができる。
さらに、 マージンの大きいデータ読み出しが可能な論理演算回路を多数用いる ことで、 信頼性が高く、 つ、 より高速な動作を行うことができる大小比較装置 を実現することができる。 - この発明による論理演算装置においては、 ワード回路は、 複数の論理演算回路 を用いて、 検索ヮードを構成するビットのうち少なくとも 1つの着目ビットのビ ット値が、 これに対応する参照ワードのビットのビット値より大きく、 かつ、 検 索ワードを構成するビットのうち着目ビットより上位の各ビットのビット値が、 これらに対応する参照ワードの各ビットのビット値と、 それぞれ等しい場合に、 検索ワードが参照ヮードより大きいとの比較判断出力を生成するよう構成された ことを特徴とする。
したがって、 検索ヮードが参照ヮードょり大きい場合にのみ特定の比較判断出 力を生成するよう構成することができる。 このため、 複数の参照ワードについて 検索ワードとの大小比較判断を行わせることで、 多数の参照ワードの中から検索 ワードより小さい参照ワードだけを抽出する高集積度、 低消費電力、 高信頼性か つ高速動作可能な大小比較装置を、 容易に構成することができる。
この発明による論理演算装置は、 2個以上の 2進数の加算を行う論理演算装置 であって、 上記いずれかの論理演算回路を直列および/または並列に配置して加 算を行うよう構成したことを特徴とする。
したがって、論理演算部と記憶部とを 1つの回路で兼用する上述の論理演算回路 を多数組み合わせて加算器を構成することで、 従来の加算器に比べ、 配線に要す る面積を含め、 回路面積をかなり小さくすることができる。 このため、 装置の集 積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。 また、 記憶は不揮発的であるため、 記憶を保持しておくための電力は不要とな る。 このため、 加算動作時の電力消費量を低く抑えることができるとともに、 待 機時にはほとんど電力を消費しない。 また、 電源遮断に備えたバックアップ電源 も不要となる。 さらに、 不揮発性記憶素子として強誘電体コンデンサを含む素子 を用いた場合には、 書き込み動作の高速化を図ることができる。
さらに、 マージンの大きいデータ読み出しが可能な論理演算回路を多数用いる ことで、 信頼性が高く、 かつ、 より高速な加算動作を行うことができる加算器を 実現することができる。
この発明による論理演算装置においては、 論理演算は、 被加算数および加算数 の加算を含み、 論理演算装置は、 被加算数および加算数の加算結果を算出する加 算結果算出部と、 当該加算における桁上げ情報を算出する桁上げ情報算出部と、 を備え、 加算結果算出部は、 複数の論理演算回路を用いて、 被加算数、 加算数お よび前ビットからの桁上げ情報に基づいて加算結果を算出し、 算出された加算結 果を当該加算結果算出部の出力とするよう構成され、 桁上げ情報算出部は、 複数 の論理演算回路を用いて、 被加算数、 加算数および前ビットからの桁上げ情報に 基づいて、 当該ビットにおける桁上げ情報を算出し、 算出された桁上げ情報を当 該桁上げ情報算出部の出力とするよう構成されたこと、 を特徴とする。
したがって、 加算結果および桁上げ情報を算出して記憶するための複数の論理 演算回路を用いて全加算器を構成することができる。 このため、 髙集積度、 低消 費電力、高信頼性かつ高速動作可能な全加算器を、容易に構成することができる。 この発明による論理演算装置は、 論理演算を複数のステージに分割して順次連 続的に実行する論理演算装置であって、 上記いずれかの論理演算回路を直列およ ぴ または並列に配置して前記論理演算を行うよう構成したことを特徴とする。 したがって、論理演算部と記憶部とを 1つの回路で兼用する上述の論理演算回路 を多数組み合わせて各ステージを構成することで、 従来のパイプライン論理演算 装置に比べ、 配線に要する面積を含め、 回路面積をかなり小さくすることができ る。 このため、 装置の集積度を大幅に上げることができるとともに消費電力を抑 えることが可能となる。
また、 記憶は不揮発的であるため、 記憶を保持しておくための電力は不要とな る。 このため、 動作時の電力消費量を低く抑えることができるとともに、 待機時 にはほとんど電力を消費しない。 また、 電源遮断に備えたバックアップ電源も不 要となる。 さらに、 不揮発性記憶素子として強誘電体コンデンサを含む素子を用 いた場合には、 書き込み動作の高速化を図ることができる。
さらに、 マージンの大きいデータ読み出しが可能な論理演算回路を多数用いる ことで、 信頼性が高く、 かつ、 より高速な演算動作を行うことができるパイプラ ィン論理演算装置を実現することができる。
この発明による論理演算装置においては、 論理演算は、 ともに符号付き 2進数 である被加算数および加算数の加算を含み、 論理演算装置は、 論理演算回路を用 いて、 被加算数および加算数に対応する 2個の 2進数を算出して記憶する動作を 含む第 1ステージの演算を行う第 1ステージ演算部と、 並列に接続された一対の 論理演算回路を用いて、 前記 2個の 2進数の排他的論理和に対応する 1個の 2進 数を第 1の加算結果として算出して記憶する動作と、 論理演算回路を用いて、 被 ' 加算数および加算数に基づいて算出された当該ビットにおける第 1の桁上げ情報 を記憶する動作と、 を含む第 2ステージの演算を、 第 1ステージの演算に続いて 行う第 2ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて、 第 1の加算結果と前ビットからの第 1の桁上げ情報との排他的論理和に対応する 1個の 2進数を第 2の加算結果として算出して記憶する動作と、 論理演算回路を 用いて、 被加算数、 加算数および前ビットからの第 1の桁上げ情報に基づいて当 該ビットにおける第 2の桁上げ情報を算出して記憶する動作と、 を含む第 3ステ ージの演算を、 第 2ステージの演算に続いて行う第 3ステージ演算部と、 論理演 算回路を用いて、 第 2の加算結果および前ビットからの第 2の桁上げ情報に基づ いて当該論理演算装置の加算結果としての符号付き 2進数を算出して記憶する動 作を含む第 4ステージの演算を、 第 3ステージの演算に続いて行う第 4ステージ 演算部と、 を備えたことを特徴とする。
したがって、 加算結果を算出するための 2対の論理演算回路および桁上げ情報 を算出するための複数の論理演算回路を 4つのステージ演算部に分割して配置す ることで、桁上げの伝播が隣接する上位ビットのみにとどまる符号付き 2進数（S igned-digit) の加算が可能なパイプライン全力卩算器 （Pipelined Full Adder) を構成 することができる。 このため、 高集積度、 低消費電力、 高信頼性かつ高速動作可 能なパイプライン全加算器を、 容易に構成することができる。
この発明による論理演算装置は、 2個の 2進数の乗算を複数のレベルに分割し て順次連続的に実行する論理演算装置であって、 被乗数と乗数との部分積 （Parti al product) に対応する符号付き部分積 （Signed-digit Partial product) を生成する 部分積生成部と、 上述の論理演算装置を要素演算装置として複数個用意し、 当該 要素演算装置を各レベルに対応させて複数段に配置し、 符号付き部分積および または前段の加算結果を入力として順次各段の加算を実行することで被乗数と乗 数との積に対応する符号付き 2進数を得る加算部と、を備えたことを特徴とする。
したがって、 上述のパイプライン全加算器を要素演算装置として乗算の各レべ ルに対応させて複数段に配置することで、 符号付き 2進数の加算を利用したパイ プライン乗算器 （Pipelined Multiplier) を構成することができる。 このため、 高集 積度、 低消費電力、 高信頼性かつ高速動作可能なパイプライン乗算器を、 容易に 構成することができる。
この発明による論理演算装置においては、 部分積生成部は、 被乗数と乗数とに 基づいて当該乗数のビット数の略 1 Z 4の個数の符号付き部分積を生成し、 加算 部は、 複数の要素演算装置を並列に接続することにより 2つの符号付き部分積の 加算が可能となるよう構成された加算ュニットを、 各レベルの演算を行う各レべ ル演算部に 1個以上配置するよう構成されている。
第 1レベルの演算を行う第 1レベル演算部は、 並列に配置された複数の加算ュ ニットを用いて、 符号付き部分積を入力とする加算を行うことで、 部分積生成部 において生成された符号付き部分積の総個数の実質的に 1 / 2の個数の第 1レべ ルの加算結果を算出して記憶する動作を実行する。
中間レベルの演算を行う各中間レベル演算部は、 並列に配置された複数の加算 ユニットを用いて、 前レベルの加算結果を入力とする加算を'行うことで、 前レべ ルの実質的に 1 / 2の個数の中間レベルの加算結果を算出して記憶する動作を実 行する。
最終レベルの演算を行う最終レベル演算部は、 1個の加算ュニットを用いて、 前レベルの加算結果を入力とする加算を行うことで、 1個の最終レベルの加算結 果を算出するとともに、 算出された最終レベルの加算結果を前記被乗数と乗数と の積に対応する符号付き 2進数として記憶する動作を実行することを特徴とする。 したがって、 乗数のビット数の略 1 / 4の個数の符号付き部分積を生成し、 生 成した符号付き部分積を各レベルにおいて半減させる動作を繰り返すことで、 僅 かなレベル数で、 被乗数と乗数との積に対応するデータを得ることができる。 こ のため、 高集積度、 低消費電力、 高信頼性かつ高速動作可能な、 符号付き 2進数 の加算を利用した乗算が可能なパイプライン乗算器を、 容易に構成することがで きる。
この発明による論理演算装置においては、 論理演算は、 被加算数、 加算数およ び下位ビットからの桁上げ、 の 3個の 2進数の加算を含み、 論理演算装置は、 並 列に接続された一対の論理演算回路を用いて 3個の 2進数のうち 2個の 2進数に 対応する 2進数の排他的論理和に対応する 2進数を第 1の加算結果として算出し て記憶する動作を含む第 1加算ステージの演算を行う第 1加算ステージ演算部と、 並列に接続された他の一対の論理演算回路を用いて第 1の加算結果と 3個の 2進 数のうち残りの 1つの 2進数に対応ずる 2進数との排他的論理和に対応する 2進 数に対応する 2進数を第 2の加算結果として算出して記憶するとともに当該第 2 の加算結果を当該論理演算装置の加算結果として出力する動作と、 複数の論理演 算回路を用いて 3個の 2進数に基づいて 3個の 2進数の加算における桁上げを出 力する動作と、 を含む第 2加算ステージの演算を、 第 1加算ステージの演算に続 いて行う第 2加算ステージ演算部と、 を備えたことを特徴とする。
したがって、 加算結果を算出するための 2対の論理演算回路および桁上げを算 出するための複数の論理演算回路を 2つのステージ演算部に分割して配置するこ とで、 パイプライン全加算器 （Pipelined Full Adder) を構成することができる。 このため、 高集積度、 低消費電力、 高信頼性かつ高速動作可能なパイプライン全 加算器を、 容易に構成することができる。
この発明による論理演算装置は、 2個の 2進数の乗算を複数のレベルに分割し て順次連続的に実行する論理演算装置であって、 被乗数と乗数との部分積を生成 する部分積生成部と、 上述の論理演算装置を要素演算装置として複数個用意し、 当該要素演算装置を各レベルに対応させて複数段に配置し、 部分積およひゾまた は前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る 加算部と、 を備えたことを特徴とする。
したがって、 上述のパイプライン全加算器を要素演算装置として乗算の各レべ ルに対応させて複数段に配置することで、 パイプライン乗算器 （Pipelined Multipl ier) を構成することができる。 このため、 高集積度、 低消費電力、 高信頼性かつ 高速動作可能なパイプライン乗算器を、 容易に構成することができる。 この発明による論理演算装置においては、 複数のレベルは、 少なくとも乗数の ビット数に相当する数のレベルであり、 部分積生成部は、 各レベルの演算を行う 各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、 加算部 は、 少なくとも第 2レベル以後の演算を行う各レベル演算部にそれぞれ配置され た要素演算装置により構成されている。
また、 少なくとも第 2レベル以後の演算を行う各レベル演算部は、 被乗数を構 成する各ビットのうち現在の演算対象となっている 1つのビットを演算対象被乗 数ビットとして記憶する動作を含む第 1ステージの演算を行う第 1ステージ演算 部と、 要素部分積生成部を用いて、 演算対象被乗数ビッ トと、 乗数を構成する各 ビットのうち当該レベルに対応するビットとの論理積を、 当該演算対象被乗数ビ ットの当該レベルにおける要素部分積として算出して記憶する動作を含む第 2ス テージの演算を、 第 1ステージの演算に続いて行う第 2ステージ演算部と、 要素 演算装置を用いて、 当該レベルにおける要素部分積、 前レベルにおける部分積、 および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁 上げ、 の 3つの 2進数の和を算出して当該演算対象被乗数ビッ トの当該レベルに おける部分積として記憶するとともに、 この加算の際に生じた桁上げを当該演算 対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、 を含む第 3および第 4ステージの演算を、 第 2ステージの演算に続レ、て行う第 3およぴ第 4ステージ演算部と、 を備えている。
したがって、 乗数のビット数に相当する数のレベル演算部にそれぞれ対応する ビット値を与えておくとともに、 被乗数の各ビット値を第 1 レベル演算部に順次 付与してゆき、 中間レベル演算部には、 所定の遅延をもって前のレベル演算部か ら被乗数の各ビット値を順次付与してゆくことによつて直並列型のパイプライン 乗算器を構成することができる。 このため、 高集積度、 低消費電力、 高信頼性か つ高速動作可能な直並列型のパイプライン乗算器を、 容易に構成することができ る。
なお、 請求項において 「状態変化率」 とは、 第 2の被演算データを付与するこ とにより生ずる不揮発性記憶素子、 不揮発性負荷素子の状態変化の程度をいう。 また、 特にことわらない限り、 2進数 （2値信号） 「A」 の否定 （反転信号） を 「ZA」 .で表すものとする。
上記においては、'本発明を好ましい実施形態として説明したが、 各用語は、 限 定のために用いたのではなく、 説明のために用いたものであって、 本発明の範囲 および精神を逸脱することなく、 添付のクレームの範囲において、 変更すること ができるものである。

Claims

請求の範囲
1 . 第 1の被演算データに対応する分極状態を保持する記憶用強誘電体コンデ ンサであって、 第 1および第 2の端子を有する記憶用強誘電体コンデンサと、 前記第 1の被演算データに対応する分極状態であって前記記憶用強誘電体コン デンサの分極状態と実質的に相捕的関係を有する分極状態を保持する負荷用強誘 電体コンデンサであって、 前記記憶用強誘電体コンデンサの第 1の端子に接続さ れる第 3の端子と、 第 4の端子と、 を有する負荷用強誘電体コンデンサと、 前記負荷用強誘電体コンデンサの第 4の端子を所定の基準電位に接続するとと もに前記記憶用強誘電体コンデンサの第 2の端子に第 2の被演算データを付与す ることにより得られる、 前記記憶用強誘電体コンデンサの第 1の端子と前記負荷 用強誘電体コンデンサの第 3の端子との結合ノードの電位に基づいて、 所定の論 理演算子についての前記第 1および第 2の被演算データの論理演算結果を出力す る演算結果出力部であって、 前記結合ノードに接続される演算結果出力部と、 を備えた論理演算回路。
2 . 請求項 1の論理演算回路において、
前記所定の基準電位は、 2以上の異なる論理演算子に対応する 2以上の異なる 基準電位から選択可能に構成され、
前記所定の論理演算子は、 選択された前記所定の基準電位を前記負荷用強誘電 体コンデンサの第 4の端子に接続するとともに、 前記第 2の被演算データの付与 前に前記結合ノードを当該所定の基準電位にプリチャージしておくことにより、 決定するよう構成されたこと、
を特徴とするもの。
3 . 請求項 1ないし 2のいずれかの論理演算回路において、
前記結合ノードには第 3の被演算データを付与することができ、
前記記憶用強誘電体コンデンサの第 2の端子および前記負荷用強誘電体コンデ ンサの第 4の端子には第 4の被演算データを付与することができるよう構成きれ、 前記第 1の被演算データに対応する前記記憶用強誘電体コンデンサおよび負荷 用強誘電体コンデンサの分極状態は、 前記付与された第 3および第 4の被演算デ ータと、 当該第 3および第 4の被演算データが付与される前の前記記憶用強誘電 体コンデンサおよび負荷用強誘電体コンデンサの分極状態と、 により決定するよ う構成されたこと、
を特徴とするもの。
4 . 2値データである第 1の被演算データ sに対応する不揮発的状態を保持す る不揮発性記憶素子であって、 第 1および第 2の端子を有する不揮発性記憶素子 と、
前記第 1の被演算データ sの反転データ/ sに対応する不揮発的状態を保持す る不揮発性負荷素子であって、 前記不揮発性記憶素子の第 1の端子に接続される 第 3の端子と、 第 4の端子と、 を有する不揮発性負荷素子と、
前記不揮発性負荷素子の第 4の端子を、 相補的関係にある 2つの基準電位から 選択された任意の 1つの基準電位に維持したまま、 前記不揮発性記憶素子の第 1 の端子と前記不揮発性負荷素子の第 3の端子との結合ノードを前記基準電位にプ リチャージしたあと前記不揮発性記憶素子の第 2の端子に 2値データである第 2 の被演算データ Xを付与することにより得られる前記不揮発性記憶素子および不 揮発性負荷素子双方の状態に基づいて前記基準電位に対応する所定の論理演算子 についての前記第 1および第 2の被演算データ sおよび Xの論理演算結果を 2値 データである演算結果データ Zとして出力する演算結果出力部と、
を備えた論理演算回路であって、
前記演算結果データ zは、 前記相補的関係にある 2つの基準電位に対応する 2 値データを cおよび/ cとしたとき、 実質的に次式、
z = / c AND AND / s O R c AND ( x O R
を満足するよう構成された、 論理演算回路。
5 . 請求項 4の論理演算回路において、
前記第 1の被演算データ sは、 前記結合ノードに 2値データである第 3の被演 算データ y 1を付与するとともに、 前記不揮発性記憶素子の第 2の端子および前 記不揮発性負荷素子の第 4の端子に 2値データである第 4の被演算データ y 2を 付与することにより得られる前記不揮発性記憶素子の新たな不揮発的状態に対応 するものであり、 第 3および第 4の被演算データを付与する前の第 1の被演算デ ータを s bとするとき、 実質的に次式、
s = / s b AND / y 1 AND y 2 O R s b AND (Z y 1 O R y 2 ) を満足するよう構成された、 論理演算回路。
6 . 第 1の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子 と、
前記第 1の被演算データによって異なる状態変化率の不揮発的状態を保持する 不揮発性負荷素子であって、 結合ノードにおいて前記不揮発性記憶素子に接続さ れる不揮発性負荷素子と、
前記不揮発性記憶素子に第 2の被演算データを付与することにより得られる当 該不揮発性記憶素子および前記不揮発性負荷素子双方の状態変化量に基づいて、 所定の論理演算子についての前記第 1および第 2の被演算データの論理演算結果 を出力する演算結果出力部と、
を備えた論理演算回路。
7 . 請求項 6の論理演算回路において、
前記所定の論理演算子は、 2以上の異なる論理演算子に対応する 2以上の異な る基準電位から選択した 1つの基準電位を、 前記第 2の被演算データの付与に先 立つて前記不揮発性負荷素子に付与することにより決定するよう構成されたこと、 を特徴とするもの。
8 . 請求項 6ないし 7のいずれかの論理演算回路において、
前記不揮発性記憶素子および不揮発性負荷素子には第 3および第 4の被演算デ ータを付与することができるよう構成され、
前記第 1の被演算データに対応する前記不揮発性記憶素子および不揮発性負荷 素子の不揮発的状態は、 前記付与された第 3および第 4の被演算データと、 当該 第 3および第 4の被演算データが付与される前の前記不揮発性記憶素子および不 揮発性負荷素子の不揮発的状態と、 により決定されるよう構成されたこと、 を特徴とするもの。
9 . 請求項 1、 4または 6のいずれかの論理演算回路において、
前記演算結果出力部は、 前記結合ノードに接続される制御端子と、 前記制御端 子に入力される制御信号に対応した出力信号を出力する出力端子と、 を有する出 力用トランジスタであって、 前記制御信号として当該出力用トランジスタのしき い値電圧よりも第 1の基準電位よりの電位が与えられると O F Fとなり、 当該し きい値電圧よりも第 2の基準電位よりの電位が与えられると O Nとなる出力用ト ランジスタ、 を備え、
前記論理演算結果は、 当該出力用トランジスタの前記出力信号として得られる よう構成されたこと、
を特徴とするもの。
1 0 . 請求項 1、 4または 6のいずれかの論理演算回路を直列および/または 並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
1 1 . 検索対象である検索ワードを保持する検索ワード保持部と、
参照対象である参照ワードを保持するとともに当該参照ヮードと前記検索ヮ一 ドとの一致判断を行うワード回路であって、 請求項 1、 4または' 6のいずれかの 論理演算回路を並列および/または直列に配置して前記参照ヮードの保持および 前記一致判断を行うよう構成したヮード回路と、
を備えた論理演算装置。
1 2 . 請求項 1 1の論理演算装置において、
' 前記ワード回路は、 前記参照ワードを構成する各ビットについてそれぞれ直列 に接続された一対の前記論理演算回路を用いて前記参照ヮードのビット値とこれ に対応する前記検索ヮードのビット値との排他的論理和の否定に対応する論理値 を算出し、 前記各一対の論理演算回路の出力を全て並列に接続することによりビ ットごとに算出された前記排他的論理和の否定に対応する論理値全体の論理積に 対応する論理値を算出し、 算出された前記論理積に対応する論理値を当該ヮード 回路の一致判断出力と.するよう構成されたこと、
を特徴とするもの。
1 3 . 検索対象である検索ワードを保持する検索ワード保持部と、
参照対象である参照ヮードを保持するとともに当該参照ワードと前記検索ヮ一 ドとの大小比較判断を行うワード回路であって、 請求項 1、 4または 6のいずれ かの論理演算回路を並列および/または直列に配置して前記参照ヮードの保持お よび前記大小比較判断を行うよう構成したヮード回路と、
を備えた論理演算装置。
1 4 . 請求項 1 3の論理演算装置において、
前記ワード回路は、 複数の前記論理演算回路を用いて、 前記検索ワードを構成 するビットのうち少なくとも 1つの着目ビットのビット値が、 これに対応する前 記参照ワードのビットのビット値より大きく、 かつ、 前記検索ワードを構成する ビットのうち前記着目ビットより上位の各ビットのビット値が、 これらに対応す る前記参照ワードの各ビットのビット値と、 それぞれ等しい場合に、 前記検索ヮ 一ドが前記参照ワードより大きいとの比較判断出力を生成するよう構成されたこ と、
を特徴とするもの。
1 5 . 2個以上の 2進数の加算を行う論理演算装置であって、 請求項 1、 4ま たは 6のいずれかの論理演算回路を直列および/または並列に配置して前記加算 を行うよう構成した論理演算装置。
1 6 . 請求項 1 5の論理演算装置において、 前記論理演算は、 被加算数および加算数の加算を含み、
前記論理演算装置は、 前記被加算数および加算数の加算結果を算出する加算結 果算出部と、 当該加算における桁上げ情報を算出する桁上げ情報算出部と、 を備 、
前記加算結果算出部は、 複数の前記論理演算回路を用いて、 前記被加算数、 加 算数および前ビットからの前記桁上げ情報に基づいて前記加算結果を算出し、 算 された前記加算結果を当該加算結果算出'部の出力とするよう構成され、 前記桁上げ情報算出部は、 複数の前記論理演算回路を用いて、 前記被加算数、 加算数および前ビットからの前記桁上げ情報に基づいて、 当該ビットにおける桁 上げ情報を算出し、 算出された前記桁上げ情報を当該桁上げ情報算出部の出力と するよう構成されたこと、
を特徴とするもの。
1 . 論理演算を複数のステージに分割して順次連続的に実行する論理演算装 置であって、 請求項 1、 4または 6のいずれかの論理演算回路を直列および/ま たは並列に配置して前記論理演算を行うよう構成した論理演算装置。
1 8 . 請求項 1 5の論理演算装置において、
前記論理演算は、 ともに符号付き 2進数である被加算数および加算数の加算を 含み、
前記論理演算装置は、
前記論理演算回路を用いて、 前記被加算数および加算数に対応する 2個の 2進 数を算出して記憶する動作を含む第 1ステージの演算を行う第 1ステージ演算部 と、
並列に接続された一対の前記論理演算回路を用いて、 前記 2個の 2進数の排他 的論理和に対応する 1個の 2進数を第 1の加算結果として算出して記憶する動作 と、 前記論理演算回路を用いて、 前記被加算数および加算数に基づいて算出され た当該ビットにおける第 1の桁上げ情報を記憶する動作と、 を含む第 2ステージ の演算を、 前記第 1ステージの演算に続いて行う第 2ステージ演算部と、 並列に接続された他の一対の前記論理演算回路を用いて、 前記第 1の加算結果 と前ビットからの前記第 1の桁上げ情報との排他的論理和に対応する 1個の 2進 数を第 2の加算結果として算出して記憶する動作と、前記論理演算回路を用いて、 前記被加算数、 加算数および前記前ビットからの第 1の桁上げ情報に基づいて当 該ビットにおける第 2の桁上げ情報を算出して記憶する動作と、 を含む第 3ステ ージの演算を、 前記第 2ステージの演算に続いて行う第 3ステージ演算部と、 前記論理演算回路を用いて、 前記第 2の加算結果および前ビットからの前記第 2の桁上げ情報に基づいて当該論理演算装置の加算結果としての符号付き 2進数 を算出して記憶する動作を含む第 4ステージの演算を、 前記第 3ステージの演算 に続いて行う第 4ステージ演算部と、
を備えたことを特徴とするもの。
1 9 . 2個の 2進数の乗算を複数のレベルに分割して順次連続的に実行する論 理演算装置であって、
被乗数と乗数との部分積に対応する符号付き部分積を生成する部分積生成部と、 請求項 1 8の論理演算装置を要素演算装置として複数個用意し、 当該要素演算 装置を前記各レベルに対応させて複数段に配置し、 前記符号付き部分積および または前段の加算結果を入力として順次各段の加算を実行することで前記被乗数 と乗数との積に対応する符号付き 2進数を得る加算部と、
を備えた論理演算装置。
2 0 . 請求項 1 9の論理演算装置において、
前記部分積生成部は、 前記被乗数と乗数とに基づいて当該乗数のビット数の略 1 4の個数の符号付き部分積を生成し、
前記加算部は、 複数の前記要素演算装置を並列に接続することにより 2つの前 記符号付き部分積の加算が可能となるよう構成された加算ュニットを、 各レベル の演算を行う各レベル演算部に 1個以上配置するよう構成され、
第 1レベルの演算を行う第 1レベル演算部は、 並列に配置された複数の前記加 算ユニットを用いて、 前記符号付き部分積を入力とする加算を行うことで、 前記 部分積生成部において生成された符号付き部分積の総個数の実質的に 1ノ 2の個 数の第 1 レベルの加算結果を算出して記憶する動作を実行し、
中間レベルの演算を行う各中間レベル演算部は、 並列に配置された複数の前記 加算ユニットを用いて、 前レベルの加算結果を入力とする加算を行うことで、 前 レベルの実質的に 1 / 2の個数の中間レベルの加算結果を算出して記憶する動作 を実行し、
最終レベルの演算を行う最終レベル演算部は、 1個の前記加算ュニットを用い て、 前レベルの加算結果を入力とする加算を行うことで、 1個の最終レベルの加 算結果を算出するとともに、 算出された最終レベルの加算結果を前記被乗数と乗 数との積に対応する符号付き 2進数として記憶する動作を実行すること、 を特徴とするもの。
2 1 . 請求項 1 5の論理演算装置において、
前記論理演算は、 被加算数、 加算数および下位ビッ トからの桁上げ、 の 3個の 2進数の加算を含み、
前記論理演算装置は、
並列に接続された一対の前記論理演算回路を用いて前記 3個の 2進数のうち 2 個の 2進数に対応する 2進数の排他的論理和に対応する 2進数を第 1の加算結果 として算出して記憶する動作を含む第 1加算ステージの演算を行う第 1加算ステ ージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて前記第 1の加算結果と 前記 3個の 2進数のうち残りの 1つの 2進数に対応する 2進数との排他的論理和 に対応する 2進数に対応する 2進数を第 2の加算結果として算出して記憶すると ともに当該第 2の加算結果を当該論理演算装置の加算結果として出力する動作と、 複数の前記論理演算回路を用いて前記 3個の 2進数に基づいて前記 3個の 2進数 の加算における桁上げを出力する動作と、 を含む第 2加算ステージの演算を、 前 記第 1加算ステージの演算に続いて行う第 2加算ステージ演算部と、
を備えたことを特徴とするもの。
2 2 . 2個の 2進数の乗算を複数のレベルに分割して順次連続的に実行する論 理演算装置であって、
被乗数と乗数との部分積を生成する部分積生成部と、
請求項 2 1の論理演算装置を要素演算装置として複数個用意し、 当該要素演算 装置を前記各レベルに対応させて複数段に配置し、 前記部分積および Zまたは前 段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算 部と、
を備えた論理演算装置。 2 3 . 請求項 2 2の論理演算装置において、
前記複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、 前記部分積生成部は、 各レベルの演算を行う各レベル演算部にそれぞれ配置さ れた要素部分積生成部により構成され、
前記加算部は、 少なくとも第 2レベル以後の演算を行う各レベル演算部にそれ ぞれ配置された前記要素演算装置により構成され、
少なくとも第 2レベル以後の演算を行う各レベル演算部は、
被乗数を構成する各ビットのうち現在の演算対象となっている 1つのビットを 演算対象被乗数ビッ トとして記憶する動作を含む第 1ステージの演算を行う第 1 ステージ演算部と、
前記要素部分積生成部を用いて、 前記演算対象被乗数ビッ トと、 乗数を構成す る各ビットのうち当該レベルに対応するビットとの論理積を、 当該演算対象被乗 数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第 2ステージの演算を、 前記第 1ステージの演算に続いて行う第 2ステージ演算部 と、
前記要素演算装置を用いて、 当該レベルにおける要素部分積、 前レベルにおけ る部分積、 および当該演算対象被乗数ビットの前のビットについての当該レベル における桁上げ、 の 3つの 2進数の和を算出して当該演算対象被乗数ビットの当 該レベルにおける部分積として記憶するとともに、 この加算の際に生じた桁上げ を当該演算対象被乗数ビッ トの当該レベルにおける桁上げとして記憶する動作と、 を含む第 3および第 4ステージの演算を、 前記第 2ステージの演算に続いて行う 第 3および第 4ステージ演算部と、
を備えたことを特徴とするもの。 2 4 . 所定の論理演算子についての第 1および第 2の被演算データの論理演算 を行う論理演算方法であって、
前記第 1の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子 であって、 第 1および第 2の端子を有する不揮発性記憶素子と、 前記第 1の被演 算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子 であって、 結合ノードにおいて前記不揮発性記憶素子の第 1の端子に接続される 第 3の端子と、 第 4の端子と、 を有する不揮発性負荷素子と、 を用意する書き込 みステップと、
前記不揮発性負荷素子の第' 4の端子を所定の基準電位に接続するとともに前記 不揮発性記憶素子の第 2の端子に第 2の被演算データを付与することにより得ら れる当該不揮発性記憶素子および前記不揮発性負荷素子双方の状態変化量に基づ いて、 前記論理演算を行う読み出しステップと、
を備えた論理演算方法。
2 5 . 請求項 2 4の論理演算方法において、
前記所定の基準電位は、 2以上の異なる論理演算子に対応する 2以上の異なる 基準電位から選択可能に構成され、
前記読み出しステップは、
前記選択された所定の基準電位を、 前記不揮発性負荷素子の第 4の端子およぴ 前記結合ノードに付与するステップと、
前記所定の基準電位の、 前記不揮発性負荷素子の第 4の端子への付与を維持し つつ前記結合ノードへの付与を停止し、 その状態で前記不揮発性記憶素子の第 2 の端子に第 2の被演算データを付与するステツプと、 を備えたこと、
を特徴とするもの。
2 6 . 請求項 2 4ないし 2 5のいずれかの論理演算方法において、 前記書き込みステップは、
前記結合ノードに第 3の被演算データを付与するとともに前記不揮発性記憶素 子の第 2の端子および前記不揮発性負荷素子の第 4の端子に第 4の被演算データ を付与することにより、 前記付与された第 3および第 4の被演算データと、 当該 第 3および第 4の被演算データが付与される前の前記不揮発性記憶素子およぴ不 揮発性負荷素子の不揮発的状態とにより、 前記第 1の被演算データに対応する前 記不揮発性記憶素子および不揮発性負荷素子の新たな不揮発的状態を決定するよ う構成されたこと、
を特徴とするもの。
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