WO2004077446A1 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
WO2004077446A1
WO2004077446A1 PCT/JP2003/002271 JP0302271W WO2004077446A1 WO 2004077446 A1 WO2004077446 A1 WO 2004077446A1 JP 0302271 W JP0302271 W JP 0302271W WO 2004077446 A1 WO2004077446 A1 WO 2004077446A1
Authority
WO
WIPO (PCT)
Prior art keywords
cell
nonvolatile semiconductor
semiconductor memory
memory device
reference cell
Prior art date
Application number
PCT/JP2003/002271
Other languages
English (en)
French (fr)
Other versions
WO2004077446A8 (ja
Inventor
Atsuhiro Suzuki
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2003/002271 priority Critical patent/WO2004077446A1/ja
Priority to JP2004568757A priority patent/JP4101809B2/ja
Priority to CN038230747A priority patent/CN1685444B/zh
Publication of WO2004077446A1 publication Critical patent/WO2004077446A1/ja
Publication of WO2004077446A8 publication Critical patent/WO2004077446A8/ja
Priority to US11/087,735 priority patent/US7280404B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step

Definitions

  • the present invention generally relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using nonvolatile memory cells.
  • users do not want users to use data stored in memory indefinitely due to copyright or other reasons. For example, when music or image information is temporarily downloaded using a mobile terminal, when trial data with an expiration date is used, or when software with an expiration date is used.
  • a configuration is generally used in which a timer circuit is provided in the device for time measurement.
  • the data retention period is long, for example, one month, an enormous-scale circuit is needed to realize a timer that measures such a long period, and it is difficult to realize it as a semiconductor device.
  • an object of the present invention is to provide a nonvolatile semiconductor memory device capable of erasing memory retention data after a specified period without using a timer circuit.
  • Non-Patent Documents 1 and 2 explain the background art of the present invention.
  • a nonvolatile semiconductor memory device includes a memory cell for storing data, a first reference cell, a check circuit for checking a threshold value of the first reference cell, and a threshold value of the first reference cell.
  • the check circuit detects that the data is smaller than or substantially equal to a predetermined fixed value, an erase circuit for erasing the data of the memory cell in response thereto is included.
  • the nonvolatile semiconductor memory device further includes a second reference cell, wherein the check circuit includes a cell current of the first reference cell and a cell current of the second reference cell. And comparing the threshold value with the threshold value of the first reference cell.
  • the nonvolatile semiconductor memory device executes the operation of programming the first memory cell together with the operation of writing the data to the memory cell, thereby providing the first reference.
  • the control circuit adjusts a charge amount to be programmed in the first memory cell according to an input from outside the nonvolatile semiconductor memory device. It is characterized by doing.
  • the nonvolatile semiconductor memory device As described above, in the nonvolatile semiconductor memory device according to the present invention, at the time of a data write operation, not only data is written to the memory cell array, but also a charge amount corresponding to a desired period is written to the first reference cell.
  • the first reference cell and the first For example, cell currents are compared with the reference cell at predetermined time intervals, and if there is no difference between the current values, it is determined that a desired period has elapsed. That is, in the first reference cell in which the charge has been written, the charge held in the floating gate decreases due to charge loss, and when the charge amount becomes substantially zero, it is determined that the desired period has elapsed. I do.
  • the threshold value of the first reference cell is checked, and if the threshold value of the first reference cell is smaller than or substantially equal to a predetermined value, it is determined that the desired period has elapsed. With this determination, the erase circuit is operated to erase the data in the memory cell array.
  • the thickness of the tunnel oxide film separating the floating gate and the channel of the flash memory is set to be the same as that of the conventional flash memory, in order to realize a nonvolatile semiconductor memory device in which the stored contents disappear after a specified period. Utilize transistors with a structure thinner than the oxide film thickness as memory cells.
  • FIG. 1 is a diagram showing an example of the structure of a DT cell.
  • FIG. 2 is a block diagram showing an example of the configuration of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 3 is a flowchart showing the procedure of the write operation according to the present invention.
  • FIG. 4 is a flowchart showing the procedure of the erase operation according to the present invention.
  • FIG. 5 is a diagram showing, as an example, a schematic configuration of a reference write circuit and a reference write cell according to the present invention.
  • FIG. 6 is a diagram showing the voltages generated by the mj3E regulator for four cases specified by 2 bits.
  • FIG. 7 is a diagram showing an example of each applied voltage in the configuration of FIG.
  • FIG. 8 is a diagram illustrating an example of a schematic configuration of a timer. BEST MODE FOR CARRYING OUT THE INVENTION
  • the thickness of a tunnel oxide film separating a floating gate and a channel of a flash memory is made thinner than that of a conventional flash memory.
  • a physical phenomenon called direct tunneling can be used to inject and extract electrons from the floating gate.
  • a storage device using the physical phenomenon of direct 'tunneling' is called direct 'tunneling memory (DTM)'.
  • the tunnel oxide film thickness of the conventional flash memory is about 9.0 nn! In contrast to 110.Onm, DTM has a tunnel oxide thickness of less than or equal to about 5.0Onm.
  • DTMs have the features of being able to achieve high-speed write / erase operations with a low TO compared to conventional flash memories, as well as having a shorter data retention time. At the longest, for example, a data retention period of about 60 days and a power of 4 cannot be humiliated.
  • a non-volatile semiconductor memory device in which data holding contents are automatically erased after a designated period is realized by positively utilizing the feature of the DTM having a relatively short data holding period.
  • the DTM can realize a high-speed write / erase operation at a low voltage, so that the nonvolatile semiconductor memory device of the present invention can enjoy the advantages of low power consumption and high-speed operation.
  • the length of the data retention period is adjusted by the amount of charge injected into the floating gate when writing data.
  • FIG. 1 is a diagram showing an example of the structure of a DT cell.
  • the DTM cell 10 of FIG. 1 includes a floating gate 11, a tunnel oxide film 12, a source 13, a control gate 14, a drain 15, an oxide film 16, and a polysilicon electrode 17.
  • the second conductivity type semiconductor diffusion layer (N type in FIG. 1) formed on the first conductivity type semiconductor substrate (P type semiconductor substrate 18 in the example of FIG. 1).
  • a source and a drain are formed by the diffusion layer 19).
  • the tunnel oxide film 12 of the DTM cell 10 according to the present invention has a thickness of about 5 nm or less, and enables data writing / erasing utilizing the direct tunneling phenomenon.
  • the thickness of the tunnel oxide film 12 is preferably about 1.5 nm to 3.0 nm.
  • FIG. 2 is a block diagram showing an example of the configuration of the nonvolatile semiconductor memory device according to the present invention.
  • the nonvolatile semiconductor memory device 20 shown in FIG. 2 includes a control circuit 21, an output enable chip enable circuit 22, an address input buffer 23, an input / output buffer 24, a data latch 25, a writing circuit 26, Includes reference write circuit 27, erase circuit 28, timer 29, and core circuit 30.
  • the core circuit 30 includes a memory cell array in which the DTM cells shown in FIG. 1 are arranged vertically and horizontally, a reference cell composed of DTM cells, an X decoder for selecting a position in the word direction, and a position in the column direction. Includes Y Deco, etc. to select.
  • FIG. 2 shows a reference write cell 31, a reference non-write cell 32, and a memory cell array 33 which is an area for storing write / read data.
  • the memory cell array 33 includes a plurality of sectors 34.
  • the control circuit 21 is a state machine for controlling the entire nonvolatile semiconductor memory device 20.
  • the control circuit 21 selects a read operation, a write operation, or an erase operation according to a control command input from the outside, and controls each circuit of the nonvolatile semiconductor memory device 20 to execute the selected operation. I do.
  • the output enable / chip enable circuit 22 executes the output enable / chip enable operation, so that the core circuit 30 and the data latch 25 enter a standby state.
  • the data of the cell specified by the address input to the input address input buffer 23 is output to the outside of the device through the data latch 25 and the input / output buffer 24 for each minimum memory cell unit, for example, for each byte or each sector.
  • the write circuit 26 supplies the write voltage to the memory cell array 3 3, and the data supplied from the outside to the data latch 25 via the input / output buffer 24 is used for the memory cell array 33. Write to.
  • the reference write circuit 27 controls the data accumulation period. A corresponding amount of charge is written to the reference write cell 31.
  • the control circuit 21 controls the write operation so that the data write and the retention period can be set for each minimum memory cell unit such as a sector.
  • a reference write cell 31 and a reference non-write cell 32 are provided for each sector 34.
  • the erasing circuit 28 supplies the erasing flffi to the memory cell array 33 to collectively erase the data held in the memory cells, for example, in sector units.
  • the timer 29 operates at a predetermined time interval, for example.
  • the timer 29 compares the cell current of the reference write cell 31 with the cell current of the reference non-write cell 32. Based on the result of this comparison, it is determined whether or not a desired period has elapsed. If it is determined that the period has elapsed, the erasing circuit 28 is operated to erase data in the memory cell array 33.
  • the reference write cell 31 When erasing the data in the memory cells, the reference write cell 31 is also refreshed along with the erase operation so that no charge remains in the reference write cell 31.
  • the nonvolatile semiconductor memory device in the data write operation, not only data is written to the memory cell array 33, but also the charge amount corresponding to a desired period is stored in the reference write cell 31.
  • the cell current is compared between the reference write cell 31 and the reference non-write cell 32 at, for example, a predetermined time interval. If there is no difference between the current values, it is determined that the desired period has elapsed. . That is, in the reference write cell 31 into which the charge has been written, the charge held in the floating good 11 decreases due to the charge loss, and when the charge amount becomes substantially zero, the above-mentioned desired period is reached. Judge that it has passed.
  • the threshold of the reference write cell 31 is checked, and if the threshold of the reference write cell 31 becomes smaller than a predetermined value, it is determined that the desired period has elapsed. With this determination, the erase circuit is operated to erase the data in the memory cell array. Therefore, the present invention provides a nonvolatile semiconductor memory device that automatically erases retained data after a desired time has elapsed without providing a large-scale timer circuit. Can be provided.
  • FIG. 3 is a flowchart showing the procedure of the write operation according to the present invention.
  • a program operation write operation
  • the data retention period is input to the nonvolatile semiconductor memory device 20 by a user command. For example, to specify a data retention period of 10 days, enter a code that specifies 10 days, for example, to specify a data retention period of one month, enter a code that specifies one month, etc. .
  • a write condition corresponding to the input specified data retention period is determined.
  • the data retention period is controlled by the amount of charge written to the reference write cell 31.
  • drain HJ £ a1, a2, a3 ⁇ V
  • source voltage b1, b2, b3 ⁇ V
  • control gate llffi (word line SE) C1, C2, C3-V
  • substrate voltage D1, D2, D3 ⁇ V
  • write time t1, t2, t3 Write At this time, for the write conditions P 1, P 2, P 3,..., It is assumed that the storage time of the DTM cell is X 1, X 2, X 3,.
  • the write condition is determined so that charge is injected into the reference write cell 31 under the write condition of P1. If the specified data retention period is X3 hours, the write condition is determined so that charges are injected into the reference write cell 31 under the write condition of P3.
  • the amount of charge injection can be controlled by the voltage conditions at the time of writing and the number of pulses applied to the control gate.
  • step ST4 data writing to the memory cell array 33 (sector 34) is executed.
  • the memory cell array 33 which is a data storage area, is also formed of an array of DTM cells. Therefore, if the amount of charge injected at the time of this writing is small, the substance of the data may disappear before the designated data holding period elapses. Therefore, in writing data to the memory cell array 33 (sector 34), the maximum charge amount is injected so as to have the longest data holding time.
  • step ST5 charge is injected into the reference write cell 31 under conditions corresponding to the specified data retention period.
  • the operation of this step ST5 is performed by Execute at the same time (ie, as a series of operations) when performing the above operation.
  • step ST6 it is determined whether or not the current write address is the specified final address. If it is the last address, the address is incremented to the next address in step ST7, and the program returns to step ST1 to execute the program operation. In this way, it is possible to write data by setting a different data retention period for each unit, for each minimum unit (for example, for each sector).
  • step ST8 If it is determined in step ST6 that the current address is the last address, in step ST8, the program and erase prevention control are turned on. This prevents a new program operation or erase operation for the area written by the above operation.
  • step ST9 the program operation ends.
  • FIG. 4 is a flowchart showing the procedure of the erase operation according to the present invention.
  • step ST1 the timer operation is turned off. That is, when the timer 29 in FIG. 2 detects that the specified data holding period has elapsed, the timer operation is turned off since the further timer operation becomes unnecessary.
  • step ST2 the erasure prevention control is turned off. This is because the erase prevention control is turned on in step ST8 in FIG. 3 and the erase operation cannot be executed! /, And the state is set to cancel this state.
  • step ST3 the data in the memory cell array 33 is erased. That is, the sector
  • step ST4 the reference write cell 31 is refreshed. That is, the reference write cell 31 is erased so that no charge remains in the reference write cell 31.
  • step ST5 the write protection control is turned off, and the write operation is enabled. This is to release this state since the program prevention control is turned on in step ST8 of FIG. 3 and a new write operation cannot be executed.
  • FIG. 5 is a diagram showing, as an example, a schematic configuration of a reference write circuit 27 and a reference write cell 31 according to the present invention.
  • a data holding period control circuit 41 and a voltage regulator 42 correspond to the reference writing circuit 27 of FIG. 1.
  • the data holding period control circuit 41 corresponds to the control circuit 21 of FIG. And supplies a signal corresponding to the specified data retention period to the voltage regulator 42.
  • the signal is composed of 2-bit voltages V 1 and V 2.
  • 3 ⁇ 4] £ Regulator 4 2 includes NMOS transistors 51 and 52 and resistors R1 to R3
  • the ⁇ signal V1 from the data holding period control circuit 41 is applied to the gate terminal of the NMOS transistor 51.
  • the signal V 2 from the data holding period control circuit 41 is applied to the gut terminal of the NMOS transistor 52.
  • the voltage regulator 42 responds to the HIGH or LOW of the voltage signals VI and V 2.
  • the voltage Vin is divided by a resistor string consisting of the resistors R1 to R3, And to be output.
  • FIG. 6 is a diagram showing generated voltages of the voltage regulator 42 in four cases specified by 2 bits. As shown in FIG. 6, for example, when the voltage signals V I and V 2 are H I GH or L OW, the output voltage of the voltage regulator 42 becomes V in x R 3 (R 2 + R 3). The output 3 ⁇ 4 ⁇ generated in this way is supplied to the reference write cell 31.
  • a two-bit configuration is used.
  • a non-volatile semiconductor storage device 20 with a ⁇ -bit information input terminal ⁇ , two types of writing conditions can be set.
  • the output voltage of voltage regulator 42 is supplied to reference write cell 31 and applied to the word line (control terminal) of reference cell 53.
  • the charge injection operation to the reference cell 53 is performed under various application conditions as shown in FIG.
  • the word line potential Vw 1 (V) to be written to the memory cell of the memory cell array 33 is always set to a higher voltage than the word line potential Vw 1 — ref (V) of the reference cell 53. This is to prevent the actual data from disappearing earlier than the specified data retention period as described above.
  • FIG. 7 is a diagram showing an example of each applied voltage in the configuration of FIG.
  • the word line potential Vw l (V) written to the memory cell of the memory cell array 33 is 5 V
  • the drain terminal voltage Vb1 (V) of the memory cell is set from 0.1 V to about 2 V
  • the drain terminal voltage Vbl_reff (V) of the reference cell 53 is also set to 0.
  • FIG. 8 is a diagram illustrating an example of a schematic configuration of a timer.
  • Timer 29 includes a current comparator 61.
  • This current comparator 61 compares the cell current Ia from the reference cell 54 of the reference unwritten cell 32 with the cell current Ib from the reference cell 53 of the reference write cell 31. I do. When the cell current Ia becomes substantially equal to the cell current Ib, a signal for instructing the erase operation to the erase circuit 28 is supplied.
  • the cell current Ib is close to zero. Therefore, Ib is less than Ia, and the current comparator 61 does not assert the output signal. After that, when the time elapses, the charge stored in the reference cell 53 decreases due to charge loss. The more charge initially injected, the longer it will take for the charge to disappear. After a predetermined time has elapsed, the initially injected charge is almost completely lost, and the cell current Ia and the cell current Ib become substantially equal. This state is detected by the current comparator 61, and the erase operation is executed.
  • the timing at which the current comparator 61 operates may be, for example, a predetermined interval specified by the internal clock 62 of the nonvolatile semiconductor memory device 20. Therefore, when the power supply of the device is ON (that is, when the internal clock 62 is operating), for example, the current comparison operation is performed once a minute. Also, the power comparator 61 may detect that the power source of the nonvolatile semiconductor memory device 20 is turned on by the power-on detection circuit 63 and operate the current comparator 61 every time the power is turned on. Good. It should be noted that the current comparator 61 is configured to operate at only one of the predetermined interval specified by the internal clock 62 or the timing detected by the power ON detection circuit 63. Alternatively, the current comparator 61 may be configured to operate both at the time of turning on the power source and at a predetermined interval thereafter.

Description

技術分野
本発明は、 一般に半導体記憶装置に関し、 詳しくは不揮発性のメモリセルを用 いた不揮発性半導体記憶装置に関する。 明
背景技術
田
著作権等の理由により、 メモリに保存したデータを無期限でユーザに利用して 欲しくない場合がある。 例えば、 音楽や画像情報を携帯端末を利用して一時的に ダウンロードした場合や、 使用期限付き試供データを利用する場合、 使用期限付 きソフトを利用する場合等である。
不揮発性半導体記憶装置であるフラッシュメモリにおいては、 所定期間後に記 憶データを一括消去するためには、 時間計時のために装置内にタイマー回路を設 ける構成が一般的である。 しかしデータ保持期間が例えば一ヶ月などの長期であ る場合、 そのような長期間を計時するタイマーを実現するには膨大な規模の回路 が必要となり、 半導体装置として実現することが難し Vヽ。
以上を鑑みて、 本発明は、 タイマー回路を使用することなく、 メモリ保持デー タを指定期間後に消去可能な不揮発性半導体記憶装置を提供することを目的とす る。
非特許文献 1及び 2は、 本発明の背景技術を説明するものである。
非特許文献 1
ホリグチ (Horiguchi)、 他 5名、 「ダイレクト . トンネリング 'メモリ ·ュ 一ティライジング'ノーべ Λ ·フローティング 'ゲート ·ストラクチャ （ADirect Tunneling Memory (DTM) Utilizing Novel Floating Gate Structure)」、 テク二 カル.ダイジエスト 'ォプ 'インターナショナル.エレクトロン.デバイスズ.ミ 一ティング 1 9 9 9 (Technical Digest oi International Electron Devices Meeting 1999)、 米国、 アイトリプルイ一 (IEEE)、 p 9 2 2 非特許文献 2
ウスキ （UsuM)、 他 2名、 「ァドバンテージ 'ォブ ·クオジ ·ノンポラタイ ル ' メモリ · ウイズ ' ウルトラ ' シン ' ォクサイ ド （Advantage of a quasi-nonvolatile memory with ultra thin oxide)」、アブストフクト .；? Γフ .ィン ターナショナル 'コンファレンス'オン'ソリッド 'ステート 'デバイスズ'アンド' マテリアノレス 2 0 0 1 (Abstract or International Conference on Solid State Devices and Materials 2001)、 応用物理学会 (The Japan Society of Applied Physics) 5 3 2 発明の開示
本発明による不揮発性半導体記憶装置は、 データを記憶するメモリセルと、 第 1のレファレンスセルと、 該第 1のレファレンスセルの閾値をチェックするチェ ック回路と、 該第 1のレファレンスセルの閾値が所定の固定値より小さレヽか略等 しいことを該チェック回路が検出するとそれに応答して該メモリセルの該データ を消去する消去回路を含むことを特徴とする。
本発明の更なる側面によれば、 上記不揮発性半導体記憶装置は、 第 2のレファ レンスセルを更に含み、 該チェック回路は該第 1のレファレンスセルのセル電流 と該第 2のレファレンスセルのセル電流とを比較することにより該第 1のレファ レンスセルの該閾値をチェックすることを特徴とする。
本発明の更なる側面によれば、 上記不揮発性半導体記憶装置は、 該メモリセル に該データを書き込む動作と一緒に該第 1のメモリセルにプロダラムする動作を 実行することにより該第 1のレファレンスセルの該閾値を該所定の固定値より大 きい値に設定する制御回路を更に含むことを特徴とする。
本発明の更なる側面によれば、 上記不揮発性半導体記憶装置において、 該制御 回路は、 該不揮発性半導体記憶装置の外部からの入力に応じて該第 1のメモリセ ルにプログラムする電荷量を調整することを特徴とする。
このように本発明による不揮発性半導体記憶装置においては、 データ書込み動 作時に、 メモリセルアレイにデータを書き込むだけでなく、 第 1のレファレンス セルにも所望の期間に相当する電荷量を書き込む。 第 1のレファレンスセルと第 2のレファレンスセルとの間で、 例えば所定の時間間隔でセル電流を比較し、 電 流値の差が無くなれば所望の期間が経過したと判断する。 即ち、 電荷を書き込ん だ第 1のレファレンスセルにおいて、 チャージロスにより浮遊ゲートに保持され る電荷が減少していき、 この電荷量が略ゼロになった時点で、 上記所望の期間が 経過したと判断する。 言葉を変えて言えば、 第 1のレファレンスセルの閾値をチ エックし、 第 1のレファレンスセルの閾値が所定の値より小さいか略等しくなれ ば、 上記所望の期間が経過したと判断する。 この判断により、 消去回路を動作さ せて、 メモリセルァレイのデータを消去する。
従って、 本発明においては、 大規模のタイマー回路を設けることなく、 所望の 時間が経過した後に保持データを自動的に消去する不揮発性半導体記憶装置を提 供することが可能となる。
なお本宪明においては、 指定期間後に記憶内容が消える不揮発性半導体記憶装 置を実現するために、 フラッシュメモリの浮遊ゲートとチャネルとを隔てるトン ネル酸化膜の厚さを従来のフラッシュメモリのトンネル酸化膜厚より薄くした構 造のトランジスタをメモリセルとして活用する。 図面の簡単な説明
図 1は、 D TMセルの構造の一例を示す図である。
図 2は、 本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図 である。
図 3は、 本発明による書き込み動作の手順を示すフローチヤ一トである。 図 4は、 本発明による消去動作の手順を示すフローチャートである。
図 5は、 本発明によるレファレンス用書込み回路及ぴレファレンス用書込みセ ルの構成の概略を一例として示す図である。
図 6は、 2ビットで指定される 4つの場合について mj3Eレギユレータの生成電 圧を示す図である。
図 7は、 図 5の構成における各印加電圧の一例を示す図である。
図 8は、 タイマーの概略構成の一例を示す図である。 発明を実施するための最良の形態
以下に、 本発明の実施例を添付の図面を用いて詳細に説明する。
本発明においては、 指定期間後に記憶内容が消える不揮発性半導体記憶装置を 実現するために、 フラッシュメモリの浮遊ゲートとチャネルとを隔てるトンネル 酸化膜の厚さを従来のフラッシュメモリのトンネル酸化 より薄くした構造の トランジスタをメモリセルとして活用する。 トンネル酸化膜厚が薄い構造のメモ リセルでは、 ダイレクト ' トンネリングという物理現象を利用して、 浮遊ゲート に対する電子の注入 ·抜き出しを行うことができる。 ここでは、 ダイレクト ' ト ンネリングの物理現象を利用した記憶装置をダイレクト ' トンネリング ·メモリ (D TM) と呼ぶ。 従来のフラッシュメモリのトンネル酸化膜厚はおよそ 9 . 0 n n！〜 1 0 . O n mであるのに対して、 D TMは略 5 . O n m以下のトンネノレ酸 化膜厚を有する。
D TMは、 従来のフラッシュメモリと比較して低 TOで高速な書き込み ·消去 動作を実現できるのに加え、 データ保持時間が短いという特徴がある。 最長でも 例えば 6 0日程度のデータ保持期間し力 4辱られない。
本発明においては、 比較的短いデータ保持期間を有するという D TMの特徴を 積極的に活用し、 指定した期間を経過するとデータ保持内容が自動的に消去され る不揮発性半導体記憶装置を実現する。 上記のように D TMには低電圧で高速な 書き込み ·消去動作を実現できるので、 本発明の不揮発性半導体記憶装置におい ては低消費電力及び高速動作という利点を享有することができる。 なお後述する ように、 データを保持する期間の長さは、 データ書き込み時の浮遊ゲートへの電 荷注入量によって調整する。
図 1は、 D TMセルの構造の一例を示す図である。
図 1の D TMセル 1 0は、浮遊ゲート 1 1、 トンネル酸化膜 1 2、ソース 1 3、 コントローレゲート 1 4、 ドレイン 1 5、 酸化膜 1 6、 及びポリシリコン電極 1 7を含む。 この D TMセル 1 0におレ、ては、 第 1導電型の半導体基板 （図 1の例 では P型半導体基板 1 8 ) に作成した第 2導電型の半導体拡散層 （図 1では N型 拡散層 1 9 ) により、 ソース及びドレインが形成される。
従来のフラッシュメモリのトンネル酸ィ匕 は約 9 n m〜 1 0 n mであるが、 本発明による D TMセル 1 0のトンネル酸化膜 1 2は、 約 5 n m以下の膜厚を有 し、 ダイレクト · トンネリング現象を利用したデータ書き込み ·消去を可能とす る。 トンネル酸ィ匕膜 1 2の厚さは、 好適には、 約 1 . 5 n m〜3 . O n mとして よい。
図 2は、 本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図 である。
図 2の不揮発性半導体記憶装置 2 0は、 制御回路 2 1、 出カイネーブル ·チッ プイネーブノレ回路 2 2、 ァドレス入力バッファ 2 3、 入出力バッファ 2 4、 デー タラツチ 2 5、 書込回路 2 6、 レファレンス用書込み回路 2 7、 消去回路 2 8、 タイマー 2 9、 及ぴコア回路 3 0を含む。 コア回路 3 0は、 図 1に示す D TMセ ルが縦横に配列されたメモリセルァレイ、 D TMセルで構成されるレフ了レンス セル、 ワード方向に位置選択する Xデコーダ、 コラム方向に位置選択する Yデコ 一ダ等を含む。 図 2においては、 レファレンス用書込みセル 3 1、 レファレンス 用未書込みセル 3 2、 及ぴ書き込み/読み出しデータを記憶する領域であるメモ リセルァレイ 3 3が示される。メモリセルァレイ 3 3は複数のセクタ 3 4を含む。 制御回路 2 1は、 不揮発性半導体記憶装置 2 0の全体を制御するためのステー トマシンである。 外部から入力された制御コマンドに応じて、 制御回路 2 1が読 み出し動作、 書き込み動作、 又は消去動作を選択し、 不揮発性半導体記憶装置 2 0の各回路を制御して選択した動作を実行する。
読み出し動作を選択した場合、 まず出カイネーブル ·チップィネーブル回路 2 2が実行する出カイネーブル 'チップィネーブル動作により、 コア回路 3 0とデ 一タラツチ 2 5がスタンバイ状態になる。 了ドレス入力バッファ 2 3に入力され たァドレスが指定するセルのデータが、 例えばバイト毎又はセクタ毎等の最小メ モリセルュニット毎に、 データラッチ 2 5及ぴ入出力バッファ 2 4を通じて装置 外部に出力される。
データ書込み動作を選択した場合は、 書込回路 2 6がメモリセルアレイ 3 3に 書き込み電圧を供給し、 外部から入出力バッファ 2 4を介してデータラッチ 2 5 に供給されたデータをメモリセルアレイ 3 3に書き込む。 それと同時に、 データ 蓄積期間を制御するレフ了レンス用書込み回路 2 7力 所望のデータ保持期間に 相当する量の電荷をレファレンス用書込みセル 3 1に書き込む。
データ書込み動作においては、 セクタ等の最小メモリセルュニット毎にデータ の書込み及び保持期間の設定ができるように、 制御回路 2 1が書き込み動作を制 御する。 なおセクタ毎に保持期間の設定をするためには、 レファレンス用書込み セル 3 1及ぴレファレンス用未書込みセル 3 2を、 各セクタ 3 4に対応して設け ておく。
データ消去動作が選択される場合は、 消去回路 2 8が消去 flffiをメモリセルァ レイ 3 3に供給することで、 メモリセルに保持されるデータを例えばセクタ単位 で一括消去する。 タイマー 2 9は、 例えば所定の時間間隔で動作する。 タイマー 2 9は、 レファレンス用書込みセル 3 1のセル電流とレファレンス用未書込みセ ル 3 2のセル電流とを比較する。 この比較結果により所望の期間が経過したか否 力を判断し、 期間経過と判断すると消去回路 2 8を動作させてメモリセルアレイ 3 3のデータを消去する。
メモリセルのデータを消去する際には、 消去動作と共に、 レファレンス用書込 みセル 3 1もリフレッシュさせ、 レファレンス用書込みセル 3 1に一切電荷が残 らないようにする。
このように本発明による不揮発性半導体記憶装置においては、 データ書込み動 作時に、 メモリセルァレイ 3 3にデータを書き込むだけでなく、 レファレンス用 書込みセル 3 1にも所望の期間に相当する電荷量を書き込む。 レファレンス用書 込みセル 3 1とレファレンス用未書込みセル 3 2との間で、 例えば所定の時間間 隔でセル電流を比較し、 電流値の差が無くなれば所望の期間が経過したと判断す る。 即ち、 電荷を書き込んだレファレンス用書込みセル 3 1において、 チャージ ロスにより浮遊グート 1 1に保持される電荷が減少していき、 この電荷量が略ゼ 口になつた時点で、上記所望の期間が経過したと判断する。言葉を変えて言えば、 レファレンス用書込みセル 3 1の閾値をチェックし、 レファレンス用書込みセノレ 3 1の閾値が所定の値より小さくなれば、上記所望の期間が経過したと判断する。 この判断により、消去回路を動作させて、メモリセルァレイのデータを消去する。 従って、 本発明においては、 大規模のタイマー回路を設けることなく、 所望の 時間が経過した後に保持データを自動的に消去する不揮発性半導体記憶装置を提 供することが可能となる。
図 3は、 本発明による書き込み動作の手順を示すフローチャートである。 ステップ ST1で、 プログラム動作 （書き込み動作） を開始する。
ステップ S T 2で、 データ保持期間をユーザーコマンドにより不揮発性半導体 記憶装置 20に入力する。 即ち、 例えば 10日間のデータ保持期間を指定するの であれば 10日を指定するコード等を入力し、 例えば一ヶ月のデータ保持期間を 指定するのであれば一ヶ月を指定するコード等を入力する。
ステップ ST 3で、 入力された指定のデータ保持期間に応じた書き込み条件を 決定する。 上述のように、 データ保持期間は、 レファレンス用書込みセル 31へ の電荷書き込み量により制御される。 例えば、 書込み条件 P l、 P2、 P3…と して、 ドレイン HJ£=a 1、 a 2、 a 3··· V、 ソース電圧 =b 1、 b 2、 b 3··' V、 コントロールゲート llffi (ワード線 SE) =C1、 C2、 C3— V、基板電 圧 =D 1、 D 2、 D 3〜Vを使用して、書込み時間 t 1、 t 2、 t 3··· s e c力、 けて書き込みをする。 このとき、 書込み条件 P 1、 P 2、 P 3…について、 DT Mセルの記憶保持時間がそれぞれ X 1、 X2、 X 3…時間であるとする。
指定のデータ保持期間が X 1時間であるならば、 P 1の書込み条件でレファレ ンス用書込みセル 31に電荷注入するように書き込み条件を決定する。 また指定 のデータ保持期間が X 3時間であるならば、 P 3の書込み条件でレファレンス用 書込みセル 31に電荷注入するように書き込み条件を決定する。 なお電荷注入量 は、 書込み時の電圧条件及びコントロ一ルゲートに印加するパルス回数によって 制御可能である。
ステップ ST4で、 メモリセルァレイ 33 (セクタ 34) へのデータ書き込み を実行する。 ここで、 データ格納領域であるメモリセルアレイ 33もまた、 DT Mセルの配列で構成される。従って、この書き込みの際の電荷注入量が少ないと、 指定のデータ保持期間が経過する前にデータの実体が消滅してしまう場合がある。 そこで、 メモリセルアレイ 33 (セクタ 34) へのデータ書込みにおいては、 最 長のデータ保持時間となるように最大の電荷量を注入する。
ステップ ST5で、 指定のデータ保持期間に応じた条件で、 レファレンス用書 込みセル 31に電荷を注入する。 このステップ ST 5の動作は、 ステップ ST4 の動作を実行するのと同じ時に （即ち一連の動作として） 実行する。
ステップ S T 6で、 現在の書き込みァドレスが指定された最終ァドレスである 力否かを判断する。 最終アドレスである場合には、 ステップ S T 7において次の アドレスにインクリメントし、 ステップ S T 1に戻ってプログラム動作を実行す る。 このようにして、 最小ユニット毎 （例えばセクタ毎） に分けて、 それぞれの ュニット毎に異なるデータ保持期間を設定してデータを書き込むことが可能であ る。
ステップ S T 6で現在の了ドレスが最終ァドレスであると判断される場合には、 ステップ S T 8において、 プログラム及び消去防止制御をオンにする。 これによ り、 上記動作で書き込んだ領域に対する新たなプログラム動作や消去動作が防止 される。
ステップ S T 9で、 プログラム動作を終了する。
図 4は、 本発明による消去動作の手順を示すフローチャートである。
ステップ S T 1で、 タイマーの動作をオフにする。 即ち、 図 2のタイマー 2 9 が指定のデータ保持期間が経過したことを検出すると、 それ以上のタイマー動作 は不要になるのでタイマー動作をオフにする。
ステップ S T 2で、 消去防止制御をオフにする。 こ.れは図 3のステップ S T 8 で消去防止制御がオンにされ、 消去動作が実行できな!/、状態とされているので、 この状態を解除するためのものである。
ステップ S T 3で、 メモリセルアレイ 3 3のデータを消去する。 即ち、 セクタ
3 4に保持されているデータを消去する。
ステップ S T 4で、レファレンス用書込みセル 3 1をリフレッシュする。即ち、 レファレンス用書込みセル 3 1を消去して、 レファレンス用書込みセル 3 1に一 切電荷が残らないようにする。
ステップ S T 5で、 書込み防止制御をオフにして、 書き込み動作を許可する状 態に設定する。これは図 3のステップ S T 8でプログラム防止制御がオンにされ、 新たな書込み動作が実行できない状態とされているので、 この状態を解除するた めのものである。
以上で、 消去動作を終了する。 図 5は、 本発明によるレファレンス用書込み回路 2 7及びレファレンス用書込 みセル 3 1の構成の概略を一例として示す図である。
図 5において、 デ^ "タ保持期間制御回路 4 1と電圧レギユレータ 4 2が、 図 1 のレファレンス用書込み回路 2 7に相当する。 データ保持期間制御回路 4 1は、 図 1の制御回路 2 1の制御下で動作し、 指定されたデータ保持期間に対応する信 号を電圧レギユレータ 4 2に供給する。 この例では、 信号は 2ビットの電圧 V 1 及び V 2からなる。 ¾]£レギユレータ 4 2は、 NMO Sトランジスタ 5 1及び 5 2と、 抵抗 R 1乃至 R 3を含む。 NMO Sトランジスタ 5 1のゲート端子にはデ ータ保持期間制御回路 4 1からの «ΒΕ信号 V 1が印加され、 NMO Sトランジス タ 5 2のグート端子にはデータ保持期間制御回路 4 1からの 信号 V 2が印加 される。 電圧レギユレータ 4 2は、 電圧信号 V I及び V 2の H I GH又は L OW に応じて、 抵抗 R 1乃至 R 3からなる抵抗列で電圧 V i nを分割し、 出力 と して出力する。
図 6は、 2ビットで指定される 4つの場合について電圧レギュレータ 4 2の生 成電圧を示す図である。 図 6に示されるように、 例えば電圧信号 V I及び V 2が H I GH又は L OWである場合には、 電圧レギユレータ 4 2の出力電圧は V i n x R 3 (R 2 + R 3 ) となる。 このようにして生成された出力 ¾ΐが、 レファ レンス用書込みセル 3 1に供給される。
上記の例では 2ビット構成としたが、 例えば、 不揮発性半導体記憶装置 2 0に Νビットの情報入力端子を設けることで 2 Ν通りの書込み条件を設定することが 出来る。
図 5を再び参照して、 電圧レギユレータ 4 2の出力電圧はレファレンス用書込 みセル 3 1に供給され、 レファレンスセル 5 3のワード線 (コントロール端子) に印加される。 これにより図 6に示すような種々の印加 の条件の下で、 レフ ァレンスセル 5 3に対する電荷注入動作が実行される。 なおレファレンスセル 5 3のワード線電位 Vw 1— r e f (V) よりも、 メモリセルァレイ 3 3のメモリ セルに書き込むワード線電位 Vw 1 (V) は常に高い電圧に設定される。 これは 前述のように、 指定したデータ保持期間よりも実際のデータが早期に消滅するこ とを避けるためである。 図 7は、 図 5の構成における各印加電圧の一例を示す図である。
図 7に示されるように、 メモリセルアレイ 3 3のメモリセルに書き込むワード 線電位 Vw l (V) は 5 Vであり、 I Vから 5 Vの範囲で調整されるレフアレン スセル 5 3のワード線電位 Vw 1— r e f (V) よりも高い電位とされている。 またメモリセルのドレイン端子電圧 V b 1 (V) は 0. 1 Vから 2 V程度に設定 され、レファレンスセル 5 3のドレイン端子電圧 V b l _ r e f (V)もまた 0.
1 Vから 2 V程度に設定される。
図 8は、 タイマーの概略構成の一例を示す図である。
タイマー 2 9は、 電流比較器 6 1を含む。 この電流比較器 6 1は、 レフアレン ス用未書込みセル 3 2のレファレンスセル 5 4からのセル電流 I aと、 レファレ ンス用書込みセル 3 1のレファレンスセル 5 3からのセル電流 I bとを比較する。 セル電流 I aとセル電流 I bとが略等しくなると、 消去回路 2 8に対して消去動 作を指示する信号を供給する。
当初の状態では、 レファレンス用書込みセル 3 1のレファレンスセル 5 3は電 荷が注入されてプログラム状態となっているので、 セル電流 I bはゼロに近い。 従って、 I bく I aであり、 電流比較器 6 1は出力信号をアサートしない。 その 後時間が経過すると、 チャージロスによりレファレンスセル 5 3の蓄積電荷が減 少していく。 最初に注入した電荷が多いほど、 電荷が消滅しきる迄に時間がかか ることになる。所定の時間が経過すると、最初に注入した電荷が略完全に失われ、 セル電流 I aとセル電流 I bとが略等しくなる。 この状態を電流比較器 6 1が検 出し、 消去動作が実行される。
ここで電流比較器 6 1が動作するタイミングは、 例えば不揮発性半導体記憶装 置 2 0の内部クロック 6 2によって指定される所定の間隔でよい。 従って、 装置 の繁源が ONしている状態 （即ち内部クロック 6 2が動作している状態） では、 例えば、 1分に一度の頻度で電流の比較動作を実行する。 また、 電源 ON検出回 路 6 3により不揮発性半導体記憶装置 2 0の »源が O Nされたことを検出し、 電 源 ONされる度に電流比較器 6 1が動作するように構成してもよい。 なお、 内部 クロック 6 2が指定する所定のインターバル又は電源 ON検出回路 6 3が検出す る タイミングの何れ力一方のみで電流比較器 6 1が動作するように構成 してもよいし、 ®源 ON時及びその後所定のインターバルの両方のタイミングで 電流比較器 6 1が動作するように構成してもよい。
以上、 本発明を実施例に基づいて説明したが、 本発明は上記実施例に限定され るものではなく、 特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

請 求 の 範 囲 1 . データを記憶するメモリセルと、
5 該第 1のレファレンスセルの閾値をチェックするチェック回路と、
該第 1のレファレンスセ/レの閾値が所定の固定値より小さいか略等しいことを 該チェック回路が検出するとそれに応答して該メモリセルの該データを消去する 消去回路
を含むことを特徴とする不揮発性半導体記憶装置。
0
2 . 第 2のレファレンスセノレを更に含み、 該チェック回路は該第 1のレフアレン スセルのセル電流と該第 2のレファレンスセルのセル電流とを比較することによ り該第 1のレファレンスセルの該閾値をチェックすることを特徴とする請求項 1 記載の不揮発性半導体記憶装置。
L5
3 . 該メモリセルに該データを書き込む動作と一緒に該第 1のレファレンスセル にプロダラムする動作を実行することにより該第 1のレファレンスセルの該閾値 を該所定の固定値より大きい値に設定する制御回路を更に含むことを特徴とする 請求項 1記載の不揮発性半導体記憶装置。
0
4. 該制御回路は、 該不揮発性半導体記憶装置の外部からの入力に応じて該第 1 のメモリセルにプログラムする電荷量を調整することを特徴とする請求項 3記載 の不揮発性半導体記憶装置。
5 5 . 該第 1のレファレンスセルは、
基板と、
該基板の上に形成されるトンネル酸化膜と、
該トンネル酸ィヒ膜の上に形成される浮遊グート
を含み、 該トンネル酸化膜の厚さが 5 . O n m以下であることを特徴とする請求 項 1記載の不揮発性半導体記憶装置。
6 . 該メモリセルは、
該基板の上に形成される該メモリセルのトンネル酸化膜と、
該メモリセルのトンネル酸化膜の上に形成される浮遊ゲート
を含み、 該メモリセルのトンネル酸化膜の厚さが 5 . O n m以下であることを特 徴とする請求項 5記載の不揮発性半導体記憶装置。
7 . 該チェック回路は所定の時間間隔で該第 1のレファレンスセルの該閾値をチ エックすることを特徴とする請求項 1記載の不揮発性半導体記憶装置。
8. 該チェック回路は該不揮発性半導体記憶装置の電源がオンされるとそれに応 答して該第 1のレファレンスセルの該閾値をチェックすることを特徴とする請求 項 1記載の不揮発性半導体記憶装置。
9 . 該第 1のレファレンスセルの該閾値が該所定の固定値より大きい場合は該メ モリセルに対する消去動作及び書込み動作を禁止する制御回路を更に含むことを 特徴とする請求項 1記載の不揮発性半導体記憶装置。
1 0 . 該メモリセルの配列を所定の大きさに分割した複数のメモリ単位を含み、 該第 1のレファレンスセルは該複数のメモリ単位のそれぞれ対して 1つずつ設け られることを特徴とする請求項 1記載の不揮発性半導体記憶装置。
PCT/JP2003/002271 2003-02-27 2003-02-27 不揮発性半導体記憶装置 WO2004077446A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2003/002271 WO2004077446A1 (ja) 2003-02-27 2003-02-27 不揮発性半導体記憶装置
JP2004568757A JP4101809B2 (ja) 2003-02-27 2003-02-27 不揮発性半導体記憶装置
CN038230747A CN1685444B (zh) 2003-02-27 2003-02-27 非易失性半导体存储装置
US11/087,735 US7280404B2 (en) 2003-02-27 2005-03-24 Nonvolatile semiconductor memory device that erases stored data after a predetermined time period without the use of a timer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/002271 WO2004077446A1 (ja) 2003-02-27 2003-02-27 不揮発性半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/087,735 Continuation US7280404B2 (en) 2003-02-27 2005-03-24 Nonvolatile semiconductor memory device that erases stored data after a predetermined time period without the use of a timer circuit

Publications (2)

Publication Number Publication Date
WO2004077446A1 true WO2004077446A1 (ja) 2004-09-10
WO2004077446A8 WO2004077446A8 (ja) 2004-11-11

Family

ID=32923111

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/002271 WO2004077446A1 (ja) 2003-02-27 2003-02-27 不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US7280404B2 (ja)
JP (1) JP4101809B2 (ja)
CN (1) CN1685444B (ja)
WO (1) WO2004077446A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545153A (ja) * 2006-07-27 2009-12-17 エス テ マイクロエレクトロニクス エス アー 時間測定のためのｅｅｐｒｏｍ電荷保持回路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8225410B2 (en) * 2005-07-08 2012-07-17 At&T Intellectual Property I, L. P. Methods, systems, and devices for securing content
JPWO2008065841A1 (ja) * 2006-11-27 2010-03-04 パナソニック株式会社 自己停止回路
IT1403899B1 (it) * 2010-12-30 2013-11-08 Incard Sa Metodo e sistema per controllare la perdita di affidabilita' di una memoria non volatile
US9165629B2 (en) 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US10907845B2 (en) 2016-04-13 2021-02-02 Trane International Inc. Multi-functional heat pump apparatus
KR20180131860A (ko) 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 데이터수명코드 처리방법
CN107644666B (zh) * 2017-10-20 2020-09-18 上海华力微电子有限公司 一种自适应闪存写入操作控制方法及电路
US11407283B2 (en) 2018-04-30 2022-08-09 Tiger Tool International Incorporated Cab heating systems and methods for vehicles
TWI699773B (zh) * 2019-03-13 2020-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067794A (ja) * 1999-08-31 2001-03-16 Sony Corp 再生制限機能付き再生装置、再生制限情報書換装置、再生制限方法、再生制限情報書換方法及びプログラム格納媒体
JP2001117824A (ja) * 1999-10-15 2001-04-27 Casio Comput Co Ltd 携帯型情報端末装置およびそのプログラム記録媒体
JP2002246887A (ja) * 2000-10-31 2002-08-30 Internatl Business Mach Corp <Ibm> 測時装置として使用可能な無電池無発振器２進タイム・セルと、関連プログラミング方法および装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61115297A (ja) * 1984-11-12 1986-06-02 Nippon Telegr & Teleph Corp <Ntt> 記憶回路
JPS61143891A (ja) * 1984-12-17 1986-07-01 Omron Tateisi Electronics Co Ｉｃカ−ド
JP2598047B2 (ja) * 1987-11-13 1997-04-09 株式会社東芝 有効期限付きカード
JPH07244781A (ja) * 1994-03-07 1995-09-19 C S K Sogo Kenkyusho:Kk ソフトウェアレンタル方法および装置ならびに流通媒体
US5760644A (en) * 1995-10-25 1998-06-02 Nvx Corporation Integrated circuit timer function using natural decay of charge stored in a dielectric
JPH09127271A (ja) * 1995-11-01 1997-05-16 Sony Corp 時刻表示装置
US6260103B1 (en) * 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
US6094368A (en) * 1999-03-04 2000-07-25 Invox Technology Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories
US6249460B1 (en) * 2000-02-28 2001-06-19 Micron Technology, Inc. Dynamic flash memory cells with ultrathin tunnel oxides
JP2002196988A (ja) * 2000-12-27 2002-07-12 Sharp Corp 記憶媒体
JP2002288041A (ja) * 2001-03-23 2002-10-04 Sony Corp 情報処理装置および方法、プログラム格納媒体、並びにプログラム
US6799256B2 (en) * 2002-04-12 2004-09-28 Advanced Micro Devices, Inc. System and method for multi-bit flash reads using dual dynamic references
JP3929887B2 (ja) * 2002-12-25 2007-06-13 株式会社東芝 半導体集積回路、半導体集積回路モジュール、および、情報機器
JP3822170B2 (ja) * 2003-01-31 2006-09-13 株式会社東芝 Ｉｃカードの利用期間設定方法、ｉｃカード、および、ｉｃカードケース

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067794A (ja) * 1999-08-31 2001-03-16 Sony Corp 再生制限機能付き再生装置、再生制限情報書換装置、再生制限方法、再生制限情報書換方法及びプログラム格納媒体
JP2001117824A (ja) * 1999-10-15 2001-04-27 Casio Comput Co Ltd 携帯型情報端末装置およびそのプログラム記録媒体
JP2002246887A (ja) * 2000-10-31 2002-08-30 Internatl Business Mach Corp <Ibm> 測時装置として使用可能な無電池無発振器２進タイム・セルと、関連プログラミング方法および装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009545153A (ja) * 2006-07-27 2009-12-17 エス テ マイクロエレクトロニクス エス アー 時間測定のためのｅｅｐｒｏｍ電荷保持回路

Also Published As

Publication number Publication date
US20060028871A1 (en) 2006-02-09
CN1685444A (zh) 2005-10-19
JP4101809B2 (ja) 2008-06-18
WO2004077446A8 (ja) 2004-11-11
JPWO2004077446A1 (ja) 2006-06-08
US7280404B2 (en) 2007-10-09
CN1685444B (zh) 2011-07-06

Similar Documents

Publication Publication Date Title
US7660159B2 (en) Method and device for programming control information
US7280404B2 (en) Nonvolatile semiconductor memory device that erases stored data after a predetermined time period without the use of a timer circuit
JP4170682B2 (ja) 不揮発性半導体メモリ装置
US5777923A (en) Flash memory read/write controller
TWI427634B (zh) 程式化非揮發性積體記憶體裝置中之單元之系統及方法
US6567316B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
TWI303826B (en) Selective application of program inhibit schemes in non-volatile memory
US6891752B1 (en) System and method for erase voltage control during multiple sector erase of a flash memory device
US6307783B1 (en) Descending staircase read technique for a multilevel cell NAND flash memory device
US7385857B2 (en) Non-volatile, static random access memory with regulated erase saturation and program window
JP2003263893A (ja) メモリデバイスの操作方法
JP2009105448A (ja) 半導体不揮発性記憶装置
US20100039858A1 (en) Fast programming memory device
JPH09181204A (ja) マルチレベルスレッシュホールド電圧格納可能なｐｍｏｓフラッシュメモリセル
JP4104151B2 (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法
US6256702B1 (en) Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells
US20120140572A1 (en) Semiconductor memory device and method of operating the same
JP2002298589A (ja) 不揮発性半導体記憶装置
GB2304947A (en) Electrically programmable memory, method of programming and method of reading
KR100704596B1 (ko) 불휘발성 반도체 기억 장치
US7852677B2 (en) Method of using hot-carrier-injection degradation as a programmable fuse/switch
US6747911B2 (en) Synchronous memory with open page
US10192623B2 (en) Semiconductor device
JP3258945B2 (ja) 不揮発性半導体メモリ装置
TWI239012B (en) Overerase correction in flash EEPROM memory

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

WR Later publication of a revised version of an international search report
WWE Wipo information: entry into national phase

Ref document number: 2004568757

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020057005070

Country of ref document: KR

Ref document number: 11087735

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20038230747

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020057005070

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 11087735

Country of ref document: US