WO2004090908A1 - ベリファイ機能を有する不揮発性記憶装置 - Google Patents

ベリファイ機能を有する不揮発性記憶装置 Download PDF

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WO2004090908A1
WO2004090908A1 PCT/JP1997/002006 JP9702006W WO2004090908A1 WO 2004090908 A1 WO2004090908 A1 WO 2004090908A1 JP 9702006 W JP9702006 W JP 9702006W WO 2004090908 A1 WO2004090908 A1 WO 2004090908A1
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verify
nonvolatile memory
voltage
nonvolatile
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Nobuyoshi Takeuchi
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Nobuyoshi Takeuchi
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    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
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    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Definitions

  • the present invention relates to a nonvolatile memory device having a verify function.
  • the present invention includes a nonvolatile memory device, in particular, a plurality of memory cells connected to a word line and a memory cell for verify (herein referred to as a verify memory cell).
  • the present invention relates to a nonvolatile storage device having a verify function.
  • this reference reads out the stored contents of memory cells for array cells constituting a nonvolatile memory device one by one, and stores the result as a memory cell transistor for reference. In contrast to the contents of
  • a non-volatile storage device such as EEPR0M or flash memory
  • an operation of writing or erasing information is performed for a certain period of time, and an operation of confirming whether or not the writing or erasing operation has been completed is performed. If not, write or erase operation and confirmation operation are performed as a set for a certain period of time. There is a method to end the confirmation operation when the writing or erasing operation is completed correctly.
  • the contents of each memory cell in an array cell constituting a nonvolatile memory device are sequentially read, and the result is referred to as a memory cell for reference. This is done by comparing with the contents of the above. Specifically, the verify eye compares the threshold value of each memory cell in the array cell with the threshold value of the memory cell for reference.
  • a reference ram is provided at the end of the cell matrix, and the output of the reference cell and the array cell sharing the word line is sensed by a sense circuit.
  • a technique of adjusting the ratio and performing verification is disclosed.
  • one reference cell is connected to each input line, when each reference cell is verified, the characteristics of the array cells sharing the lead and line are inspected. it can.
  • the sense amplifier compares the reference cell and the reference cell sharing the gate line with each other. Must be selected again at the time of the reference and compared with the reference cell, for example, Even if writing is performed in page mode on a per-ink basis, it is necessary to compare at least the selected array cell and the reference cell, and it takes time to select a specific cell. It takes a long time to do the job.
  • the verify eye is checked for all selected memory cells in order to confirm that information has been correctly written or erased in the memory cells in the array. That must be done and take a lot of time and effort
  • the present invention provides a non-volatile memory having a verify function that can quickly and accurately perform a verify operation, thereby easily and quickly performing information write and erase operations. It is intended to provide a sex storage device.
  • a nonvolatile memory device having a verify eye function includes a plurality of row lines arranged in a row direction, and a plurality of bit lines arranged in a column direction intersecting with the above-mentioned line lines.
  • a plurality of non-volatile memory cells respectively disposed at intersections of word lines and bit lines; and a plurality of non-volatile memory cells connected to the plurality of non-volatile memory cells in common with each of the word lines.
  • At least one nonvolatile verification cell having a threshold value substantially the same as that of the nonvolatile memory cell, and the nonvolatile memory cell with respect to the threshold value of the nonvolatile memory cell when writing or erasing information.
  • Threshold value control means for electrically decreasing the threshold value of the fuel cell by a predetermined value; and performing a verify operation of the storage content of the nonvolatile verification cell after a predetermined time from a change in the threshold value by the threshold value control means. And verification means.
  • a nonvolatile memory device having a verify function includes: a plurality of row lines arranged in a row direction; and a plurality of bit lines arranged in a column direction intersecting with the above-mentioned row line; A plurality of non-volatile memory cells respectively arranged at intersections of the word lines and bit lines; and a non-volatile memory cell at least one of the plurality of arranged single lines. At least one nonvolatile reference cell commonly connected to the volatile memory cell, a predetermined voltage is applied to the nonvolatile memory cell when writing and erasing information, and a voltage smaller than the predetermined voltage is applied to the nonvolatile memory cell. And a means for performing a verify operation of stored contents of the nonvolatile verify cell after a predetermined time. You.
  • a predetermined voltage for writing or erasing is applied to the nonvolatile memory cell when writing or erasing information, and a voltage lower than the predetermined voltage is applied to the nonvolatile verify cell. Therefore, at the time when the operation of writing and erasing the information about the nonvolatile verify cell is completed, the information about the nonvolatile memory cell is written.
  • the programming and erasing operations have already been completed, and by performing a verify operation on the stored contents of the nonvolatile verify Icells, information can be written and erased for the nonvolatile memory cells described above. The operation verification has also been completed.
  • a nonvolatile storage device having a verify function includes a plurality of bit lines arranged in a row direction, and a plurality of bit lines arranged in a column direction intersecting with the row line. And a plurality of non-volatile memory cells respectively disposed at the intersections of the word lines and the bit lines; and a plurality of non-volatile memory cells connected to the plurality of non-volatile memory cells in each of the word lines; At least one reference cell having substantially the same write / erase characteristics as a plurality of nonvolatile memory cells, a reference cell for generating a reference signal, and a reference cell connected to a cell line selected at the time of write / erase.
  • Sensing means for detecting the output of the fire cell and the reference signal from the reference cell with different predetermined sense sensitivities.
  • the verification of the plurality of non-volatile memory cells connected to each of the word lines by the above configuration is performed with the plurality of non-volatile memory cells connected in common with these non-volatile memory cells.
  • High-speed verification can be realized by using a verify cell and a reference cell having almost the same write / erase characteristics in units of word lines, that is, in units of pages.
  • such a high-speed verify eye can be performed by electrically controlling the sense sensitivity of the sensing means and adjusting the threshold value of the cell.
  • Verifa Can be performed promptly and accurately.
  • the sensing means has a simple circuit configuration, and the verify cell can be formed simultaneously with a plurality of nonvolatile memory cells. The footprint can be reduced and manufacturing costs can be reduced.
  • FIG. 1 is a block diagram showing a circuit configuration of an embodiment of the present invention.
  • FIG. 2 is a diagram showing a change in threshold value when a write voltage applied to a memory cell is changed.
  • FIG. 3 is a diagram showing a change in the threshold value when the erase voltage applied to the memory cell is changed.
  • FIG. 4 is a diagram showing a change in threshold value when a write voltage applied to a memory cell is changed during writing by hot electron injection.
  • FIG. 5 is a block diagram showing a circuit configuration of another embodiment of the present invention.
  • FIG. 6 is a block diagram of another embodiment of the present invention. .
  • FIG. 7 is a diagram for explaining the operation of the embodiment of FIG.
  • FIG. 8 is a block diagram of another embodiment of the present invention.
  • FIG. 9 is a block diagram of still another embodiment of the present invention.
  • FIG. 10 is a sectional view showing a configuration of a memory cell included in still another embodiment of the present invention.
  • FIG. 11 is a sectional view showing a configuration of a verify cell included in still another embodiment of the present invention.
  • FIGS. 12A to 12C are diagrams for explaining the operation of the embodiment having the cells shown in FIGS. 10 and 11;
  • FIGS. 13A to 13C are diagrams for explaining the operation of the embodiment having the cells shown in FIGS. 10 and 11;
  • FIG. 1 is a block circuit diagram showing the first embodiment.
  • the memory cell array 11 includes a plurality of nonvolatile memory cell transistors M 11, M 12,. 2 1, M 2 2,-M
  • Non-volatile memory cell transistors M 1, M 1 2,... M 1 k control gates are commonly connected to the first word line W 1, and the non-volatile memory cell transistors M 21, M 22,...
  • the control gates of M 2 k are commonly connected to the second word line W 2, and the nonvolatile memory cell transistors M m 1, M m 2, ... M mk
  • the control gate is commonly connected to the word line Wm.
  • the drains of the nonvolatile memory cell transistors M11, M21, to Mm1 are commonly connected to the first bit line B1, and the nonvolatile memory cell transistors M12, M
  • the drains of 2 2, to Mm 2 are connected in common to the second bit line B 2
  • the nonvolatile memory cell transistors M 1 k, M 2 k, —Mink Are commonly connected to the k-th bit line B k.
  • Each of these bit lines Bl to Bk is connected to a driving transistor Trl via a bit line selection circuit 13, and a power supply 14 is further connected via this driving transistor Tr 1. Connected to.
  • the sources of the nonvolatile memory cell transistors Mil, M21, to Mml are commonly connected to the first source line SI, and the nonvolatile memory cell transistors Ml2, M22,...
  • the source of Mm2 is commonly connected to the second source line S2, and the sources of the nonvolatile memory transistors Mlk, M2k and -Mmk are commonly connected to the kth source line Sk. Connected.
  • These source lines S1 to Sk are commonly connected to the drain of transistor Tr4.
  • a sub-array 15 composed of sub-memory cells is further provided in parallel with the memory cell array 11 configured as described above.
  • This sub-array 15 is used as a verify eye of the cell array 11 and is referred to as a verify cell array 15 in the following description.
  • the verification cell array 15 is composed of verification cell transistors Mvl, ⁇ V2, to Mvm provided one for each of the key lines Wl to Wm.
  • the control gates of these verify cell transistors Mv l, ⁇ V 2, —Mv m are respectively connected to p-lines wi... Wm, and the drains are commonly connected via bit lines Bv. Connected to the bit line selection circuit 13 and further connected to the parallel drive transistors Tr2 and Tr3.
  • each transistor 6 is commonly connected to the drain of a transistor Tr 5 Tr 6, and the source of the transistor Tr 7 is connected to the positive terminal of a power supply 16.
  • the source of 8 is grounded.
  • the transistor Tr 7 is a transistor that uses a hot-selection port to inject electrons into the front-gate, and is a hot-drop pump. Conduction occurs when writing by the ⁇ -gram method and when erasing is performed by extracting electrons injected into the floating gate by Fowler-Nordheim tunneling current (FN electron extraction).
  • the positive voltage from the power supply 16 is applied to the sources of the verify cell transistors M vl, MV 2,... MV m constituting the verify cell array 15.
  • the other transistor Tr 8 conducts when information is written by electron injection (F-N electron injection) by means of a transistor node Heimnel tunnel current, and the transistor Tr 6 is turned on.
  • the ground source of the verify cell transistor Mvl, MV2, —Mvm is grounded via.
  • the transistors Trl, Tr2, and Tr3 are commonly connected to one of the sense input terminals of the sense amplifier SA. 0
  • the other sense input terminal of the transistor SA is connected to a drain of a reference cell transistor Mr, which will be described in detail later.
  • These sense amplifier S A and reference cell transistor Mr are connected between power supply 14 and ground, respectively.
  • the nonvolatile memory cell transistors M 11... M mk and the verify memory cell transistors MV 1, MV 2, ⁇ M vm is formed on one semiconductor substrate together with its attached circuit elements.
  • the nonvolatile memory cell transistors Mil-Mmk and the verify cell transistors MV1, MV2,... MVm that constitute the memo cell array 11 and the verify eye cell array 15 are the same. Since they have the structure and dimensions, they are formed simultaneously in the same manufacturing process. Therefore, the characteristics of the memory cell are the same, and if the voltage applied at the time of writing or erasing information is the same, the time required for writing or erasing is almost the same.
  • FIG. 2 shows the nonvolatile memory cell transistor M1Mmk and verification memory cell shown in FIG. Write information to transistors Mv1, ⁇ V2, ⁇ Vm.
  • the solid line shows the drain voltage V1 of the nonvolatile memory cell transistors M11 to Mmk
  • the broken line shows the drain voltage of the verify cell transistor Mvl, ⁇ V2, •• Mvm. Indicates V2 and the relationship is set so that VI> V2 0
  • the ON signal is applied to the gates of the transistors Tr1, Tr2, Tr4, Tr6 and Tr8 in the circuit of the embodiment of FIG. These transistors are made conductive, and a 0FF signal is applied to the gates of the transistors Tr3, Tr5, and Tr7 to make these transistors nonconductive.
  • the sources of the nonvolatile memory cell transistors Ml 1... Mmk connected between the bit line selection circuit 13 and the power supply 14 are grounded.
  • the driving force of the transistor Tr 1 for driving the drain is greater than the driving force of the transistor Tr 2 for driving the drain of the verify cell transistor M vl, ⁇ V 2,..., M vm.
  • the drain voltage V1 of the nonvolatile memory cell transistors M11 to Mmk indicated by the solid line is the reference voltage transistor Mvl, MV2,..., indicated by the broken line. It becomes larger than the drain voltage V 2 of MV m.
  • the rising rate of the threshold value Vth of the nonvolatile memory cell transistors Mll to Mmk to which the voltage V1 is applied is determined by the non-volatile verify cell transistors MV1 and MV to which the drain voltage V2 is applied. 2, the threshold value of ⁇ MV m becomes larger than the rise rate of V th 0
  • a write (or erase) verify operation of a nonvolatile memory cell transistor is a set of operations in which a write (or erase) operation is performed for a certain period of time, and then a verify operation is performed. Repeat several times.
  • the write (or erase) characteristics of memory cells vary due to manufacturing variations and the like. For example, writing to all selected memory cells among memory cells connected to a single line is performed. Does not end at the same time, and the time required to complete writing varies. For example, one memory cell ends writing in the nth set of write operations, while another memory cell ends writing in the n + 1st set.
  • the write characteristics of the nonvolatile memory cell transistors M 11... M 1 k connected to the word line W 1 in the embodiment of FIG. 1 also vary.
  • the memory cell having the slowest write completion time is at least faster than the verify cell transistor Mvl by changing the drain voltage as described above. is there.
  • the write operation of the n-th set has been completed.
  • the threshold at the time of completion of writing of the nonvolatile memory cell transistor Ml 1—M 1 k is V th 1
  • the solid line indicates the Fowler-Nordheim tunnel current (F-N electron injection).
  • the threshold values of these nonvolatile memory cell transistors M11 to M1k have already reached Vth1, and writing has been completed for word line W1.
  • the threshold value Vth of the nonvolatile verify transistor transistor Mv1 has not yet reached Vth1, as indicated by the broken line, and the n-th set In verify mode, it is detected that writing has not been completed 0
  • the threshold value of the nonvolatile verify cell transistor Mvl to which the drain voltage V2 is applied is It is detected that V th 1 has been reached, and in the verify mode of the (n + 1) th set, the threshold value of the nonvolatile memory cell transistor M l 1—M 1 k is already V th 1 It can be seen that writing should have been completed by reaching.
  • the threshold value of the nonvolatile verify cell transistor MV2 to which the drain voltage V2 is applied still reaches Vth1.
  • the nonvolatile memory cell transistor M 21 1 ⁇ M 2 k is used in the verify mode of the (n + 2) th set.
  • the drain voltage VI of the nonvolatile memory cell transistor Ml1—Mmk is increased by the verify cell transistors MV1, MV2,...! ! !
  • the nonvolatile memory cell transistor Mvl, ⁇ V2 By setting the drain voltage to be higher than the drain voltage V2 of the nonvolatile memory cell, the nonvolatile memory cell transistor Mvl, ⁇ V2, to the point at which writing of ⁇ Mvm is completed Since the memory cells have already been written, the verify cell transistors Mv l, 2V 2,. This means that verification of the nonvolatile memory cell transistors Mll to Mmk has been completed.
  • n ( ⁇ is a positive integer equal to or greater than 1) -th information write mode the transistors Trl, Tr2, Tr4, Tr6, and Tr8 are set to the 0N state.
  • Cell array 11 and verify cell array 15 are connected between power supply 14 and ground.
  • the lines W 1 _W m are sequentially driven by the first line driver 12, and at the same time, the bit lines B 1 -B k are selectively driven according to the contents of the write information.
  • the nonvolatile memory cell transistor M 1 1 M mk of the cell array 11 is selected by the bit line selection circuit 13, but the verify cell transistor M v 1 ⁇ V 2, ⁇ ⁇ of the verify cell array 15 is selected. m is all set to the write state.
  • the driving force of the transistor Tr1 is set to be larger than that of the transistor Tr2. Therefore, for example, the verification cell array shown in FIG.
  • the writing has already been completed for the W drive W1 of the cell 11 at 0, and the n-th set
  • the mode is changed to the write mode, power, etc. in the nth largest set in verify mode, and only h3, Tr3 and Tr6 Tr8 become 0N.
  • the sense amplifier S A and the reference cell transistors Mr shown in FIG. 1 are used.
  • a predetermined verify voltage is applied to one input terminal of the sense amplifier SA.
  • the other input terminal of the sense amplifier S A is supplied with a reference voltage from a predetermined reference cell transistor Mr. These two voltages are compared by the sense amplifier S A, and the verify operation of the write to the verify cell transistors MV 1, MV 2, to vMvm can be performed according to the magnitude relation between the two.
  • Figure 3 shows the erasing characteristics (threshold-hour characteristics) when the word line voltage and the source voltage are kept constant and the drain voltage is varied.
  • the threshold for erasing completion is V th 2 7
  • the driving force of the transistor Tr4 is large, so that it is indicated by a solid line.
  • the threshold value Vth of the nonvolatile memory cell transistors M11 ... M1k connected to the gate line W1 reaches Vth2 first, and the erasing is completed. Verify is not performed directly like write.
  • the threshold value Vth of the non-volatile verify cell transistor Mv1 still reaches Vth2 as shown by the broken line because the driving force of the transistor Tr5 is small. And the erasure has not been completed.
  • the non-volatile verification cell transistor Mvl, MV2 to which the source voltage V4 is applied is applied is applied.
  • the threshold value of M vm also reaches V th 2 and the erasing is completed. The same applies to other word lines W2 to Wm.
  • the drain voltage V 3 of the nonvolatile memory cell transistors M 11... M mk is increased from the drain voltage V 4 of the verify cell transistors MV 1, MV 2, and “ ⁇ ⁇ ⁇ .
  • the nonvolatile memory cell transistor M v1, MV 2, to MV m at time t 4 the nonvolatile memory cell transistor M 1 1 ... Since Mm k must have already been erased, the erase mode is switched from the erase mode to the erase verify mode at time t4 of the (n + 1) th set, and the verify cell transistors M vl, MV 2, 8
  • Performing a verify eye of ⁇ Mvm means that a non-volatile memory cell transistor M11 ... Mmk erase verify has also been completed 0
  • the sense amplifier SA and the reference cell transistor shown in FIG. 1 are used to verify the erase of the verify cell transistor Mvl, ⁇ V 2, to Mvm.
  • M r is used similarly.
  • the transistors Tr3, Tr6, and Tr8 are turned on, and the transistors Trl, Tr2, Tr4, and Tr are turned on. It is set by turning off 5, Yr7.
  • a predetermined voltage is applied between the power supply 14 and the ground through the transistors Tr3, Tr6 and Tr8 in accordance with the progress of the erasure of the verify cell transistors MV1, MV2,. A large current flows, and as a result, a predetermined verify voltage is applied to one input terminal of the sense amplifier SA.
  • another input terminal of the sense amplifier SA is supplied with a reference voltage from a predetermined reference cell transistor Mr.
  • These two voltages are compared by the sense amplifier SA, and the verification of the erasure of the verify cell transistors M vl, MV 2, to M vm can be performed according to the magnitude relationship between the two. That is, if the erasing is completed, the current flowing through the transistors Tr 3 and Tr 6 becomes equal to or less than a predetermined value, so that the reference voltage supplied to one input terminal of the sense amplifier SA is reset. It becomes smaller than the reference voltage from the reference cell transistor Mr, and from the comparison between the two, for example, a “0” output is obtained from the sense amplifier SA. As a result, the erase verify operation is completed.
  • the write characteristics in Fig. 2 show the case where information is written by electron injection (FN electron injection) using a Fowler-Nordheim tunneling current. Writing can be performed similarly.
  • the transistors Tr4, Tr5 and Tr7 are turned on together with the transistors Tr1 and Tr2 shown in FIG. Are supplied to the sources of the non-volatile memory cell transistors M 11... M mk and the verify cell transistors M vl, ⁇ V 2, to M vm. Transistor evening Tr 8 is turned off.
  • FIG. 4 shows an example of the write characteristics by the hot electron injection.
  • the drain voltage V5 of the nonvolatile memory transistor Mll to Mmk in FIG. 1 is changed to the drain voltage V6 of the verification transistor Mv1, ⁇ V2,... ⁇ Vm. Set to be larger and write by hot electron injection.
  • the nonvolatile memory cell transistors M11 ... Mmk to which the high drain voltage is applied reach the write completion threshold Vth1 at the earlier time t5 at the time t5,
  • the writing of the verify cell transistor Mvl, ⁇ V2, Mvm is later at time t6.
  • FIG. 1 uses a single power supply 14 to drive the drains of the nonvolatile memory cell transistor M11 Mmk and the verify cell transistors Mv1, ⁇ V2, Mvm, and uses a transistor.
  • the driving force of Tr 1 is set to be larger than the driving force of transistor Tr 2 so that the writing of cell array 11 is completed earlier than the verify cell array 15 at the time of writing. If separate power supplies are used for r 1 and the transistors Tr 2 and Tr 3, there is no limitation on the driving force of r 1 and the transistor Tr 2 in the transistor.
  • FIG. 5 is a block diagram showing one example, and the same parts as those in FIG. 1 are denoted by the same reference numerals and description thereof will be omitted.
  • a power supply 14A is connected to a bit line selection circuit 13 via a transistor Tr1, and a power supply 14B is connected to a bit line selection circuit via transistors Tr2 and Tr3. Connected to 1 3. Therefore, the cell array 11 is driven by the power supply 14A via the transistor Tr1, and the verify cell array 15 is driven by the power supply 14B via the transistors Tr2 and Tr3.
  • the power supply 14 A can supply a higher voltage than the power supply 14 B to the bit lines B l—B k of the cell array 11, and the driving force of the transistor Tr 1 and the transistor Tr 2 May be the same.
  • the verify cell array 15 needs to be driven to the same size as the cell array 11 via the transistor Tr3.
  • the driving force of the transistor Tr 3 needs to be set to the same value as the driving force of the transistor Tr 1. Therefore, the power supply for the sense amplifier S A and the reference cell Mr is also taken from the power supply 14 A as shown in FIG.
  • the reference cell transistor Mr has the same characteristics as the nonvolatile memory cell transistors M11 ... Mmk constituting the cell array 11.
  • the state of the nonvolatile memory cell transistor M 11 ⁇ M mk in the erase operation can be represented by the reference cell transistor M r.
  • the reference cell transistor M r is a nonvolatile memory cell transistor.
  • the reference cell transistor Mr is connected to the power supply of the transistor Tr 1 connected to the cell array 11.
  • a voltage lower than the voltage applied to the memory cell is applied instead of verifying the writing and erasing of the individual memory cells constituting the cell array.
  • verifying the verified verify cell it is possible to verify the write / erase operation of information easily and quickly.
  • a volatile storage device is obtained.
  • FIG. 6 is a block circuit diagram showing the second embodiment.
  • the memory cell array 31 includes a plurality of nonvolatile memory cell transistors. Transistors M 1 i, M l (i + 1), ⁇ ' ⁇ , ⁇ 2 ⁇ , M 2 (i + 1),..., M 3 i, M 3 (i + 1),... They are arranged in a matrix in the same direction.
  • the control gates of the nonvolatile memory cell transistors Mli, Ml (i + 1),... are commonly connected to the word line WLi, and are connected to the nonvolatile memory cell transistor M2.
  • the gates of i, M 2 (i + l),... are commonly connected to the air line WL i + 1, and the nonvolatile memory transistors M 3 i, M 3
  • the control gates of (i + 1),... are commonly connected to the airline WLi + 2.
  • These word lines WL i, WL i + 1, and WL i + 2 are respectively connected to and driven by the X decoder, that is, the output terminal of the plane driver 30.
  • the drains of the nonvolatile memory cell transistors M li, M 2 i, M 3 i... are commonly connected to the bit line BL i, and the nonvolatile memory cell transistors Ml (i + l), The drains of M 2 (i + 1), M 3 (i + 1)... are commonly connected to bit line BL i + 1.
  • These bit lines BLi, BLi + 1 ... are transistors 8ni, 8n which are turned on / off by a Y decoder, that is, a bitline selection circuit 32, respectively.
  • a write circuit 26 including a sense amplifier, and further connected to a power supply (not shown).
  • the sources of the non-volatile memory cell transistors M1i, M2i, M3i ... are connected in common to the source line SLi, and the non-volatile memory cell transistors Ml (i + l ), M 2 (i + l), M 3
  • a redundant cell array 33 composed of redundant cells is further provided in parallel with the memory cell array 31 configured as described above. Since the redundant cell array 33 is used for the verification of the cell array 31 as described in detail below, it is referred to as a verification cell column 13 in the following description.
  • the belief cell is a redundant cell provided in correspondence with each of the word lines WL i, WL i + 1, WL i + 2,. 1, MV 2, MV 3 ...
  • the control gates of these verify ISEL transistors Mv1, ⁇ V2, ⁇ V3,... Are connected to the ⁇ ⁇ ⁇ -lines WLi, WLi + l, WLi + 2,..., respectively.
  • the drain is commonly connected via a bit line BL vi to a source of a transistor 28 v controlled on / off by a bit line selection circuit 32. Furthermore, it is connected to one input terminal of the sense amplifier 34 via the transistor 28v.
  • the sources of the verify cell transistors Mvl, ⁇ V2, Mv3 ... are commonly grounded.
  • the output from the reference cell 36 is supplied to the other input terminal of the sense amplifier 34 via the level adjustment circuit 37.
  • the level adjusting circuit 37 operates with a signal from the verify control circuit 38 in a verify eye mode described later, and the reference cell 3 is used for comparison with a signal from the verify cell column 33. Adjust the output level from 6 to an appropriate value to 4 to supply.
  • the nonvolatile memory cell transistors M 1 i,..., M 3 (i + 1) and the verify memory cell transistors M v constituting the memory cell array 31 and the verify cell column 33 are described. 1, ⁇ V2, ⁇ V3 ... are formed on one semiconductor substrate together with their attached circuit elements.
  • the reference cell 36 is also formed at the same time.
  • the characteristics of the memory cell are the same, and if the voltage applied at the time of writing and erasing information is the same, the time required for writing and erasing is almost the same.
  • a change in the threshold value appearing in the memory cell array 31 when writing or erasing information can be detected by representing the change in the threshold value appearing in the verify cell column 33.
  • verifying of information writing and erasing with respect to a memory cell transistor connected to each of the lines can be performed by one verify cell as a representative. This embodiment focuses on this point and performs verification. The details will be described below.
  • FIG. 7 shows the relationship between the non-volatile memory cell transistors M 1 i,... M 3 (i + 1) and the reference cell transistors M vl, ⁇ V 2, M v 3.
  • Huawla to write information When electron injection (F-N electron injection) is performed using a single node-heim tunnel current, the write characteristic distribution and erase characteristic distribution (threshold distribution) when the word line voltage, the drain voltage, and the source voltage are constant. ).
  • curve A shows the threshold distribution of array cell 31 after electron injection for a predetermined time
  • curve B which is located approximately at the center of curve A. It is.
  • the mode is switched to the verify eye mode, and the level of the output of the reference cell 36 is increased by the level adjustment circuit 37 with respect to the output of the verify cell column 33, and is supplied to the sense amplifier 34.
  • the sense ratio is made larger than 1
  • the threshold distribution of the verify cells in the column 33 is shifted from the substantially center position of the curve A to the position of the curve B ′ shown below the curve A.
  • the apparent threshold distribution B ′ of the Berry-Faicell is lower than the threshold distribution A of the reference cell 31. Therefore, if the output of the reference cell 36 is adjusted by the level adjustment circuit 37 so that the threshold distribution B 'can be detected, the threshold distribution B' of the reference cell in the column 33 can be detected. At this point, the threshold of the array cell 31 has reached the position indicated by A. Therefore, verifying only one verify cell for each word line has completed the verify operation for writing to all array cells sharing the pipeline. In other words, this means that the verification is performed at high speed in the page mode.
  • curve C is the area after electron extraction for a predetermined time.
  • the threshold distribution of the cell 31 is shown, and the threshold distribution of the verify cell in the column 33 is shown by a curve D located almost at the center of the curve C.
  • the mode is switched to the verify mode, and the level of the output of the reference cell 36 is reduced by the level adjusting circuit 37 with respect to the output of the verify I-cell column 33, and is supplied to the sense amplifier 34.
  • the threshold distribution of the reference cell in column 33 is shifted from a position substantially at the center of curve C to a position of curve D ′ shown above curve C.
  • the apparent threshold distribution D ′ of the verify cell becomes higher than the threshold distribution C of the array cell 31.
  • the threshold distribution D' of the reference cell of the power ram 33 can be obtained. It is harm that the threshold value of the array cell 31 reached the position indicated by C when was detected. Therefore, by verifying only one verify cell for each word line, it is possible to verify all erase cells that share the first line.
  • FIG. 8 is a block diagram showing a more concrete example of the embodiment of FIG.
  • parts corresponding to those in FIG. 6 are denoted by the same or similar reference numerals, and only different parts will be described. 8 differs from the circuit in FIG. 6 in that the write circuit 26 in FIG. 6 is shown as an input / output buffer 42 and a data latch circuit 43, and a level adjustment circuit.
  • the sense ratio control circuit 37a is used as 37, the output of the sense amplifier 34 is supplied to another input / output buffer 41, and that these input / output buffers are used. 41, 42 and the verify control circuit 38 operate under the control of the control circuit 40.
  • the information latched from the input / output buffer 42 to the data latch circuit 43 is decoded by the bit line selection circuit 32a, and the bit line BL i, ... BL i + n is selected, and data is written to the selected memory cell for each row line scanned by the word line driver 30.
  • a verify signal control circuit 38 is operated by a control signal from a control circuit 40 such as a CPU, and the output of the reference cell 36 is applied to the sense ratio control circuit 3.
  • the signal is amplified to a predetermined level and supplied to one input terminal of the sense amplifier 44.
  • the other input terminal of the sense amplifier 34 is supplied with the output of the verify cell column 33 via the bit line selection circuit 32a and the data latch circuit 43, and the two are compared.
  • the output of the verification cell column 33 is located at the position of the distribution curve B ′.
  • FIG. 9 is an improvement of the embodiment of FIG. 8, and the circuit configuration is further simplified by omitting the sense ratio control circuit 37a in FIG.
  • a control signal is applied to the gate of the reference cell transistor 36 at the output of the verify circuit 38, and the output of the reference cell transistor 36 is output. The level is adjusted directly.
  • Other configurations and operations are the same as those of the embodiment of FIG. 8, and the description is omitted.
  • the verification of the array cells sharing the pipeline can be performed only by the verification of the verification eye cells, so that the verification time can be greatly reduced.
  • the verify cell column 33 a part of the redundant cell array formed and provided at the same time in preparation for a failure of the memory cell array can be used as it is, so that the normal manufacturing process of the nonvolatile memory cell can be used.
  • the circuit configuration for verification can be simplified, so that the manufacturing cost and the chip size can be reduced.
  • the memory cell, the verify cell, and the reference cell have the same configuration, and therefore have the same threshold characteristics.
  • the memory cell, the verify cell, and the verify cell have the same characteristics.
  • the present invention can be applied to the case where the threshold characteristics are different. In this case, adjust the sense ratio in the sense amplifier. Verification can be performed by changing the threshold value or by fixing the sense ratio to 1.
  • FIG. 10 and FIG. 11 show the memory cell Mli and the verify cell MV1 as representatives, but other cells have the same configuration. Since these memory cell Mli and verify interface cell MV1 have almost the same configuration as each other, the same portions are denoted by the same reference numerals and will be described at once.
  • a p-type silicon substrate 50 is doped with an n-type impurity ion to form a drain region 51 and a source region 52 as a high-concentration impurity diffusion region (n + 1).
  • a tunnel oxide film 53 is formed on silicon substrate 50 including drain region 51 and source region 52.
  • a floating gate 54 made of polysilicon is formed on the channel region between the drain region 51 and the source region 52 and on the tunnel oxide film 53.
  • a field oxide film 55 made of a silicon oxide film is formed on the tunnel oxide film 53 other than the floating gate 54.
  • a cap 56 is formed.
  • the cap 56 and the field oxide 55 further include the field oxide 55 including the cap 56.
  • An ON0 film 57 is formed as an insulating layer having a structure in which silicon oxide Z and silicon nitride are stacked on the surface of the substrate. Further, a control gate 58 made of polysilicon is formed on the 0N0 film 57.
  • the dimensions of the cap 56 are different between the memory cell M 1 i and the verify cell MV 1 shown in FIGS. 10 and 11.
  • the cap 56 has a length LX 1 along the direction in which the drain region 51 and the source region 52 are arranged, and the drain region 51 and the source region 5.
  • 2 have a length L yl along the direction orthogonal to the direction in which they are arranged, and have a cap area S 1 represented by L x 1 XL y 1.
  • the length L x 2 along the direction in which the drain region 51 and the source region 52 are arranged, and the drain region 51 and the source region 52 Has a length Ly2 along a direction orthogonal to the direction in which the lines are arranged, and has a cap area S2 represented by Lx2xLy2. Therefore, there is a relationship of S 1> S 2 between the areas S l and S 2 of the cap 56 of the memory cell M li and the verify I cell M vl in FIGS. 10 and 11. is there.
  • the gate coupling ratio of the verify cell MV 1 is set to be smaller than the gate coupling ratio of the memory cell M 1 i. ing.
  • the gate couple ratio is the channel area and cano between floating gates 54. Capacitor between Sit and Floating Gate 54 and Control Gate 58 Three
  • the area where the channel region and the floating gate 54 face each other is the same.
  • the capacitance between the channel region and the floating gate 54 is equal.
  • the areas S l and S 2 where the floating gate 54 and the control gate 58 face each other are different, and
  • the area S1 of the floating gate 54 and the control gate 58 facing each other is larger in the cell M1i than in the verify cell MV1, so that the memory cell Mli is
  • the capacitance between the floating gate 54 and the control gate 58 is larger than that of the fire cell MV1.
  • the gate coupling ratio of the memory cell M 1 i is larger than the gate coupling ratio of the verification cell M V 1.
  • the memory cell M 1 i is obtained by incorporating the verify eye cell M v 1 having a different gate coupling ratio into a semiconductor device, and verifying the verify eye cell ⁇ 1 by simply verifying the verify eye cell ⁇ 1.
  • the memory cells Mli and Ml (i + 1) of the word line WLi to which the file Mvl is connected can be verified.
  • F-N current Fowler-Nordheim tunnel current
  • HE injection hot electron injection
  • a verify cell Mv 1 having a smaller gate couple ratio than the array memory cell M li is prepared, and an electron injection characteristic to each floating gate 54, an electron extraction characteristic from the floating gate 54, and a floating characteristic are provided. Examining the electron injection characteristics of the hot electron into the long gate 54, the results are as shown in Figs. 12 ⁇ , 12B, and 12C.
  • the array cell with a larger couple ratio has a faster change in the threshold Vth for a predetermined time period regardless of the F—— current or the HE injection. After the elapse, it can be seen that the threshold values are different.
  • verifying the writing of information to the verify eye cell Mv1 and the erasing from the verify eye cell MV1 only require the verification of each of the planes WLi, WLi + l, WLi + 2.
  • the memory cells connected to, ... can be verified.
  • a write operation is performed. That is, the word line WL i is selected by the key line driver 30 in FIG.
  • the write selection voltage is applied to L i
  • the bit lines BL i and BL i + 1 of the memory cell to be written to are written to the bit line BL vi of the reference cell M vl.
  • the connected selection transistors 28 v, 28 n, 28 n (i + 1) are selected by the bit line selection circuit 32, and the bit lines BL i, BL i + 1,.
  • a write voltage is applied to BL vi.
  • data for example, data "1" is written in the memory cell to be written and the verify cell Mvl.
  • a selection voltage and a write voltage are applied for a certain period of time, and a threshold value in a predetermined range is given to each of the memory cell and the verify eye cell MV1.
  • the verify operation is started.
  • the verify operation the verify cell MV1 of the programmed dry cell WLi to which the programmed memory cell is connected is selected by the primary dry driver 30, and the verify voltage is applied. Is done.
  • the verify voltage corresponds to the threshold voltage of the programmed verify cell Mv 1 as described later.
  • the selection transistor 28 V connected to the bit line BLV i is selected by the bit line selection circuit 32. Therefore, the output from the programmed verify cell MV 1 is supplied to the sense amplifier 34. At the time of this reference operation, since the reference cell 36 is also turned on, the reference output from the reference cell 36 is supplied to the sense amplifier 34. In the sense amplifier 34, the reference output and the verify The output from Mvl is compared with a sense ratio of 1.
  • the sense amplifier 34 Will output "1" which means that it was programmed correctly. If the verify cell MV 1 is not programmed correctly, for example, the level of the output from the verify cell M v 1 is smaller than the level of the reference output, and the sense amplifier 34 The output "0" is output, which means that it is not programmed correctly.
  • the erase verify is executed in the same manner as the write verify as follows.
  • the erase operation is performed for each common source and common well. That is, the erase gate voltage is applied to the word lines WL i, WL i + 1,... And the common level or the common source is applied with the erase level voltage or the erase level, or the common level and the common level are applied.
  • the erase power and erase voltages are applied to the sources, respectively.
  • the data in the memory cells and the verify eye cells are erased.
  • a selection voltage and an erasing voltage are applied for a certain period of time, and a threshold value in a predetermined range is given to each of the memory cell and the verify cell.
  • verify The fire operation is started.
  • the verify eye cells connected to the dry line to which the memory cells from which data has been erased are connected are selected one after another by the dry line driver 30, and the verify eye voltage is applied.
  • This verify voltage corresponds to the threshold voltage of the verify cell at the time of erasing, as described later.
  • the selection transistor 28 connected to the bit line BLV i is selected by the bit line selection circuit 32, the output from the erased verify cell is supplied to the sense amplifier 34. You.
  • the reference output from reference cell 36 which is ON, is compared with the output from the verify cell by sense amplifier 34, which is set to sense ratio 1. Is done.
  • the verify cell is correctly erased, for example, the output level from the verify cell is smaller than the reference output level, and the sense amplifier 34 indicates that the erase has been correctly performed. Output meaning "0" is output.
  • the verify cell is not erased, it means that the output level from the verify cell is higher than the reference output level, for example, and that the sense amplifier 34 has not correctly erased the data. Output "1" is output.
  • Fig. 13A shows the distribution of the threshold values of a large number of cells
  • the horizontal axis shows the cell count corresponding to the number of cells
  • the vertical axis shows the threshold voltage Vth. I have.
  • the graphs A1 and B1 show the distribution of the threshold values of the memory cell Mli and the verify cell Mvl at a certain point when electrons are injected into the floating gate 54.
  • Graphs A2 and B2 show the distribution of the threshold values of memory cell M1i and verification cell Mvl at a certain point when electrons are extracted from floating gate 54.
  • the threshold value of the verify cell MV1 is increased to a certain value.
  • the threshold change in the memory cell M li having a larger input ratio than that of the Beryi cell has reached a higher threshold level because the threshold change is faster than that of the Berri cell.
  • the threshold value of the verification when electrons are extracted from the floating gate 54, the threshold value of the verification If the ratio drops to a certain value, the array cell whose couple ratio is larger than the verify cell Since the threshold change is faster than the verify cell, a lower threshold level has been reached. Therefore, if it is determined whether or not the verify cell conducts at the threshold value, the other memory cells have a predetermined threshold value that is smaller than the threshold value of the verify cell. There is no need to check whether the memory cell corresponding to the verify eye cell conducts at the threshold.
  • verifying a memory cell can be assured only by examining one verify eye cell for a plurality of memory cells sharing the word line WLn.
  • the distribution is similar to that shown in graphs A1 and B1 in Fig. 13A. Even if it is necessary to inject a pattern and write data into memory cells or to erase data, many memory cells can be verified simply by verifying the verify cells. .
  • the reference cell 36 is formed into a cell of the same type as the array memory cell, and the coupling ratio of the reference cell 36 is made equal to the coupling ratio of the reference memory cell. Then, the sense ratio adjustment of the sense amplifier 34 for adjusting the offset with the verify cell is checked by the TEG process, and can be verified by the method described with reference to FIG. 6 or FIG. If the reference cell 36 is also a cell of the same type as the verification eye cell, the adjustment becomes easier.
  • the relationship between the threshold value of the memory cell and the threshold value of the verify cell at a certain point when electrons are injected into the floating gate 54 is, as is clear from the graphs C1 and D1, the threshold value of the memory cell. If the value rises to a certain value, a verify cell having a larger coupling ratio than a memory cell has reached a higher threshold level because the threshold value change is faster than that of a memory cell.
  • the relationship between the threshold value of the memory cell and the threshold value of the verify cell at a certain point in time when electrons are extracted from the floating gate 54 is as shown in graphs C2 and D2. If the threshold value drops to a certain value, the verify cell having a larger coupling ratio than the memory cell has reached a lower threshold level because the threshold change is faster than that of the memory cell.
  • the verify cell shown in Fig. 6 is used to check the over cell of memory cell and over program by making the coupling ratio larger than that of the cell.
  • a pulse with the number of pulses required to program or erase the average memory cell is given to the cell having a large coupling ratio.
  • the threshold is set.
  • the memory cells and the verify cells that verify the thresholds are programmed or erased, and the verify operation is performed.
  • the threshold is verified, that is, compared between the threshold of each memory cell and the cell having a large coupling ratio.
  • the threshold should be lower in a normal cell than in a cell with a large coupling ratio.
  • the cell has a higher threshold than the cell with the larger coupling ratio, it indicates that the threshold is too high.
  • the fact that the threshold value of the memory cell is lower than the threshold value of the cell having a large coupling ratio means that the threshold value has become too low.
  • the threshold is too high or too low, it indicates that the amount of charge injected into the floating gate is abnormal.
  • Such cells are generally likely to leak charge.
  • Anomalous electric charge leads to an abnormal electric field applied to the tunnel oxide film, causing the cell to deteriorate quickly.
  • the ability to find such cells that are susceptible to failure is also a feature of the overprogramming and overwriting checks.
  • the memory cells are classified into first and second memory cells having different threshold values, and the first and second memory cells have a smaller coupling ratio than each of the first and second memory cells.
  • the first and second memory cells have a smaller coupling ratio than each of the first and second memory cells.
  • a data write or erase operation can be performed simply, quickly and accurately. It is possible to provide a nonvolatile memory device having a verify function, in particular, a verify function for each word line, that is, for each page.

Description

ベリ フ ァィ機能を有する不揮発性記憶装置 技術分野
この発明は、 不揮発性記憶装置、 特にワー ドライ ンに接続 された複数のメ モ リ セルに加えてベ リ フ ァイ用のメ モ リ セル (こ こではべリ フ ァイセルと称する） を備えたベリ フ ァイ機 能を有する不揮発性記憶装置に関する。 背景技術
E E P R 0 M或いはフラ ッ シュメ モ リ等の不揮発性記憶装 置では、 情報の書き込みあるいは消去操作を行った後、 この 情報が正しく書き込まれ、 あるいは消去されたことを確認す る必要がある。 こ こでは、 この確認動作をべリ フ ァイ と呼ぶ こ とにする。 従来このべリ フ ァイは不揮発性記憶装置を構成 するアレイセル用のメ モ リ セルの記憶内容を一つ一つ読みだ し、 その結果を リ フ ァ レンス用のメ モ リ セル ト ラ ンジスタの 内容と対比している。
たとえば、 E E P R 0 Mあるいはフラ ッ シュメ モ リ等の不 揮発性記憶装置では、 情報の書き込み或いは消去操作が一定 時間行われ、 この書き込み或いは消去操作が正しく完了した か否かを確認する操作が行われ、 まだの場合は書き込み或い は消去操作と確認操作をセッ トで一定時間づっ行い、 この書 き込み或いは消去操作が正しく 完了されたと ころで確認操作 を終了する方法がある。
この方法のベ リ フ ァイは、 情報の書き込み或いは消去時に 不揮発性記憶装置を構成するァレイセル内のメ モリ セル一つ 一つの記憶内容を順次読み出し、 その結果をリ フ ァ レンス用 のメ モリセルの内容と対比する こ とにより行っている。 具体 的にはアレイセル内のメ モリセル一つ一つのしきい値と リ フ ァ レ ンス用のメ モ リ セルの閾値とを比較してベリ フ アイが行
¾ン し る
しかし、 最近メモリの高集積化が進みメモリセルの数が膨 大になってきた為、 一つ のセルの しきい値を検査する こ とは多大の手間と時間が掛かる ものである。
例えば、 米国特許 N 0 5 1 4 2 4 9 6号にはセルマ ト リ クス端にリ ファ レンス ラムを設け、 ワー ドライ ンを共 有する リ フ ァ レ ンスセルとァレイセルの出力をセンス回路に おけるセンス比を調整してベリ フ アイを行う という技術が示 されている。 こ こで、 各々のヮ ドライ ン毎に一つのリ フ ァ レンスセルが接続されているため 、 各々の リ フ ァ レンスセル をべリ ファイすると、 ヮ ―ド、ラィ ンを共有するアレイセルの 特性を検査できる。
この米国特許 N 0 . 5 1 4 2 4 9 6号の発明ではヮー ドライ ンを共有するァ レィセルと リ フ ァ レンスセルとの比較 をセ ンスアンプで行う こ とになるが、 書き込み時に選択され たアレイセルをべリ フ ァィ時に再度選択してリ ファ レンスセ ルと比較しなければならない のため、 たとえばワー ドラ イ ン単位でページモー ドで書き込みを行っても、 少なく と も 選択されたァ レイセルと リ フ ァ レンスセルとの比較が必要で あり、 特定のセルの選択に時間を要し、 それだけべリ フ ァイ に時間が掛かつてしま う。
更に、 リ ファ レンスセルが各ヮー ドライ ンごとに異なるた め、 リ フ ァ レンスセルの製造のばらつきがリ フ ァ レ ンスセル の特性のばらつきとなって現れ、 ヮー ドライ ン毎にベリ ファ ィの基準が異なつてしま う。
このよ うに従来の不揮発性記憶装置では、 アレイ内のメ モ リセルに情報が正し く書き込まれ或いは消去されたことを確 認するために選択されたすベてのメモ リセルについてベリ フ アイを行わなければならず、 多大の手間と時間を要するもの
^あった 0 発明の開示
そこで、 この発明は、 ベリ フ ァイを速やかにかつ正確に行 う こ とによって、 結果的に情報の書き込み、 消去操作を簡単 にかつ速やかに行う ことができる、 ベリ フ ァイ機能を有する 不揮発性記憶装置を提供するこ とを目的とする。
この発明のベリ フ アイ機能を有する不揮発性記憶装置は、 行方向に複数本配列されたヮー ドライ ンと、 前記ヮー ドライ ンと交差する列方向に複数本配列されたビッ トライ ンと、 前 記ワー ドライ ンと ビッ ト ライ ンとの交点に夫々配置された複 数の不揮発性メ モリ セルと、 前記ワー ドライ ンの夫々に前記 複数の不揮発性メ モリセルと共通に接続されかつ複数の不揮 発性メモリ セルとほぼ同一の閾値を持つ少なく とも 1個の不 揮発性べリ フ ァイセルと、 情報の書込み、 消去時に前記不揮 発性メ モ リ セルの閾値に対して前記不揮発性べリ フ ァイセル の閾値を所定の値だけ電気的に減少させる閾値制御手段と、 前記閾値制御手段による閾値の変化より所定時間後に前記不 揮発性べリ フ ァイセルの記憶内容のベリ フ ァイ動作を行うベ リ フ アイ手段とから構成されている。
また、 この発明のベリ ファイ機能を有する不揮発性記憶装 置は、 行方向に複数本配列されたヮー ドライ ンと、 前記ヮー ドライ ンと交差する列方向に複数本配列されたビッ トライ ン と、 前記ワー ドライ ンと ビッ トライ ンとの交点に夫々配置さ れた複数の不揮発性メモ リセルと、 前記複数本配列されたヮ 一ドライ ンのうち少なく と も 1本のヮー ドライ ンに前記不揮 発性メ モリセルと共通に接続された少なく とも 1個の不揮発 性べリ フ ァイセルと、 情報の書き込み、 消去時に前記不揮発 性メ モ リセルに所定の電圧を印加すると共にこの所定の電圧 より小さい電圧を前記不揮発性べリ フ ァイセルに印加する手 段と、 所定時間後に前記不揮発性べリ フ ァイセルの記憶内容 のべリ フ ァイ動作を行う手段とから構成されている。
上記の構成により情報の書き込み、 消去時に前記不揮発性 メモ リセルに書き込みあるいは消去の.ための所定の電圧を印 加すると共に、 この所定の電圧より小さい電圧を前記不揮発 性べリ ファイセルに印加するようにしたから、 前記不揮発性 ベリ フ ァイセルについての情報の書き込み、 消去の動作が終 了した時点では前記不揮発性メモ リセルについての情報の書 き込み、 消去動作は既に終了しており、 この不揮発性ベリ フ アイセルの記憶内容のベリ フ ァイ動作を行う こ とによ り、 前 記不揮発性メ モ リ セルについての情報の書き込み、 消去動作 のべリ フ ァイ も終了されたこ とになる。
また、 この発明に係るベリ フ ァイ機能を有する不揮発性記 憶装置は、 行方向に複数本配列されたヮー ドライ ンと、 前記 ヮー ドライ ンと交差する列方向に複数本配列されたビッ トラ イ ンと、 前記ワー ドライ ンと ビッ トライ ンとの交点に夫々配 置された複数の不揮発性メ モ リセルと、 前記ワー ドライ ンの 夫々に前記複数の不揮発性メモリセルと共通に接続されかつ 複数の不揮発性メ モリセルとほぼ同一の書き込み消去特性を 有する少なく とも 1個のベリ フ ァイセルと、 参照信号を発生 する リ フ ァ レンスセルと、 書き込み消去時に選択されたヮー ドライ ンに接続されたベリ フ ア イセルの出力および前記リ フ ァ レ ンスセルよ りの参照信号を夫々異なる所定のセンス感度 をも って検出するセンス手段とから構成されている。
上記の構成により ワー ドライ ンの夫々に接続された複数の 不揮発性メ モ リ セルのベリ フ ァイを、 これらの不揮発性メ モ リセルと共通に接続されかつ複数の不揮発性メ モ リ セルとほ ぼ同一の書き込み消去特性を有するベリ ファィセルと リ フ ァ レンスセルを用いてワー ドライ ン単位、 すなわちページ単位 でおこなう ことができるので高速べリ ファイを実現できる。
これに加えて、 上記の構成によれば、 このような高速ベリ フ アイ もセンス手段のセ ンス感度を電気的に制御してセルの しきい値を調製する こ とで行う こ とができるので、 ベリ フ ァ ィを速やかにかつ正確に行う こ とができる。 また製造時には センス手段が簡単な回路構成である と と もに、 ベリ フ ァイセ ルも複数の不揮発性メモリセルと同時に形成が可能であるの で、 製造プロセスをほぼそのまま使用して製造でき、 チッ プ 面積も小さ く でき製造コス トを低減できる。 図面の簡単な説明
第 1図はこの発明の一実施例の回路構成を示すプロック図。 第 2図はメ モ リ セルに印加される書き込み電圧を変えた時 のしきい値の変化を示す図。
第 3図はメ モ リ セルに印加される消去電圧を変えた時の し きい値の変化を示す図。
第 4図はホッ トエレク トロン注入による書き込み時にメ モ リセルに印加される書き込み電圧を変えた時の しきい値の変 化を示す図。
第 5図はこの発明の他の実施例の回路構成を示すプロ ッ ク 図。
第 6図はこの発明の他の実施例のプロ ッ ク図。 .
第 7図は第 6図の実施例の動作を説明するための線図。 第 8図はこの発明の他の実施例のプロ ッ ク図。
第 9図はこの発明の更に他の実施例のプロ ッ ク図。
第 1 0図はこの発明の更に他の実施例に含まれるメ モリ セ ルの構成を示す断面図。
第 1 1図はこの発明の更に他の実施例に含まれるベリ フ ァ ィセルの構成を示す断面図。 第 1 2 A〜 1 2 C図は第 1 0図、 第 1 1図に示したセルを 有する実施例の動作を説明するための線図。
第 1 3 A〜 1 3 C図は第 1 0図、 第 1 1図に示したセルを 有する実施例の動作を説明するための線図。
発明を実施するための最良の形態
以下、 この発明の第 1 の実施の形態について図面を参照し て説明する。
第 1図はこの第 1め実施の形態を示すプロ ッ ク回路図であ り、 メ モルセルァレィ 1 1 は複数の不揮発性メモリ セル トラ ンジスタ M 1 1， M 1 2， ·'·Μ l k、 M 2 1 , M 2 2 , - M
2 k， ··· M m 1， M m 2 , … Μ m kが行方向および列方向に マ ト リ クス状に配列されてなる 。 不揮発性メ 乇リセル トラ ン ジスタ M 1 1， M 1 2 , … M 1 kのコ ン トロールゲー トは共 通に 1番目のワー ドライ ン W 1 に接続され、 不揮発性メ モリ セル ト ラ ンジスタ M 2 1， M 2 2 , … M 2 kのコ ン ト ロール ゲー トは共通に 2番目のワー ドライ ン W 2に接続され、 不揮 発性メ モ リ セル トラ ンジスタ M m 1， M m 2， … M m kのコ ン ト ロールゲー トは共通にワー ドライ ン Wmに接続される。 これらのヮー ドライ ン W l〜Wmはそれぞれヮー ドライ ン ド ライバ 1 2 の出力端に接続されて駆動される。
不揮発性メ モ リ セル ト ラ ンジスタ M 1 1， M 2 1 , 〜Mm 1の ドレイ ンは共通に 1番目のビッ トライン B 1に接続され、 不揮発性メ モ リ セル トラ ンジスタ M 1 2， M 2 2 , 〜Mm 2 の ドレイ ンは共通に 2番目のビッ トライ ン B 2に接続され、 不揮発性メ モ リ セル トラ ンジスタ M 1 k， M 2 k , —Min k の ドレイ ンは共通に k番目のビッ トライ ン B kに接続される。 これらの ビッ ト ライ ン B l〜 B kはそれぞれビッ ト ライ ン選 択回路 1 3を介して駆動 トラ ンジスタ T r lに接続され、 更 にこの駆動 トラ ン ジスタ T r 1を介して電源 1 4に接続され る。 なお、 不揮発性メモリセルトランジスタ M i l, M 2 1 , 〜Mm lのソースは共通に 1番目のソースライ ン S Iに接続 され、 不揮発性メ モ リ セル ト ラ ンジスタ M l 2， M 2 2 , … Mm 2のソースは共通に 2番目のソースライ ン S 2に接続さ れ、 不揮発性メ モ リ セノレ トラ ンジスタ M l k， M 2 k , -M m kのソースは共通に k番目のソースライ ン S kに接続され る。 これらのソースライ ン S 1〜 S kは共通に ト ラ ンジスタ T r 4の ドレイ ンに接続される。
このよう に構成されたメ モルセルア レイ 1 1に対して更に サブメ モ リ セルで構成されるサブア レイ 1 5が並設される。 このサブア レイ 1 5はセルア レイ 1 1のベリ フ アイ に用いる こ とから以下の説明ではべリ ファイセルアレイ 1 5と称する。 このべリ フ ァイセルァ レイ 1 5は夫々のヮー ドライ ン Wl〜 W mに対応して 1個ずつ設けられたべリ フ ァ イセル トラ ンジ スタ Mv l， Μ V 2 , 〜Mv mから構成される。 これらのベ リ フ ァイセル ト ラ ンジスタ Mv l， Μ V 2 , —Mv mのコ ン ト ロールゲー ト は夫々 ヮー ドライ ン wi… Wmに接続され、 ドレイ ンは共通に ビッ ト ライ ン B vを介してビッ ト ライ ン選 択回路 1 3に接続され、 さ らに並列駆動 トランジスタ T r 2、 T r 3に接続される。 更にこの並列駆動トランジスタ T r 2， T r 3を介して電源 1 4に接続される。 これらのベ リ フ ァイ セル ト ラ ンジスタ M v l , M v 2 , Mv mのソースは共通 にソースライ ン S vに接続され， このソースライ ン S vは並 列 ト ラ ンジスタ T r 5， T r 6の夫々の ドレイ ンに接続され 卜 ラ ンジスタ T r 4および並列 トラ ンジスタ T r 5， T r
6の夫々のソースは共通に ト ラ ンジス夕 T r 5 T r 6の夫 々の ドレィ ンに接続され、 一方の ト ラ ンジスタ T r 7のソー スは電源 1 6の正端子に接続され 、 他方の トラ ンジス夕 T r
8のソースは接地される。
一方の 卜 ラ ンジスタ T r 7は、 後で詳述するが 、 ホッ トェ レク 卜 口 ンを用いて電子をフ 口一ティ ングゲ一 卜に注入する プロダラ 、ヽ ング法、 即ちホッ トェレク ト ロ ンプ πグラム法で 書き込みを行う場合、 およびフローティ ングゲー ト に注入さ れている電子の引き抜きをフ ァ ウラーノ ー ドハイム ト ンネル 電流 （F— N電子引き抜き） によって行う消去法を実行する 場合に導通して、 電源 1 6からの正電圧がベリ フ ァ イセルァ レイ 1 5を構成するべリ フ ァイセル ト ラ ンジスタ M v l， M V 2 , … M V mのソースに印加される。
他方の ト ラ ンジスタ T r 8は情報の書き込みをフ ア ウラ一 ノ ー ドハイム ト ンネル電流による電子注入 （F— N電子注入） によ って行う場合に導通して、 ト ラ ンジスタ T r 6を介して ベリ フ ァイセル ト ラ ンジスタ Mv l， M V 2 , —M vmのソ ースを接地する。
ト ラ ンジスタ T r l， T r 2 , T r 3は共通にセ ンスア ン プ S Aの一方のセンス入力端子に接続され、 このセ ンスアン 0
プ S Aの他方のセンス入力端子は後で詳述する リ フ ァ レンス セル トラ ンジスタ M rの ドレイ ンに接続される。 これらのセ ンスアンプ S Aおよびリ ファ レンスセル トラ ンジスタ M r は それぞれ電源 1 4および接地の間に接続される。
この実施例では、 上記のメ モルセルアレイ 1 1およびベリ フ アイセルア レイ 1 5を構成する不揮発性メ モ リ セル ト ラ ン ジスタ M 1 1… M m kおよびべリ フ ァイセル トランジスタ M V 1 , M V 2 , 〜M v mはその付属回路素子とともに 1個の 半導体基板上に形成される。 特に、 メモルセルアレイ 1 1お よびベリ フ アイセルアレイ 1 5を構成する不揮発性メモリセ ル トラ ンジスタ M i l〜M m kおよびべリ フ ァイセル トラ ン ジス夕 M V 1， M V 2 , … M V mはいずれも同じ構成、 寸法 を有するから、 同じ製造工程において同時に形成される。 従 つて、 そのメモリセルと しての特性は同じであり、 情報の書 き込み、 消去時に与えられる電圧が同じであればその書き込 み、 消去に要する時間もほぼ同じとなる。 '別の見方をすれば、 も しもメモルセルアレイ 1 1 に与えられる電圧に対してベリ フ アイセルアレイ 1 5 に与えられる電圧の値が小さければ、 情報の書き込み、 消去に要する時間はメモルセルア レイ 1 1 の方が早く なるこ とは容易に理解できる。 この実施例はこの 点に注目 してベリ フ ァイを行う ものであり、 詳細は次に述べ 第 2図は第 1図に示した不揮発性メ モリセルトラ ンジスタ M l 1 M m kおよびべリ フ ァイセル トラ ンジスタ M v 1， Μ V 2 , Μ V mへの情報の書き込みをフア ウラ一ノー ドハ ィム ト ンネル電流による電子注入 （ F— N電子注入） によつ て行う場合に、 ワー ドライ ン電圧、 ソース電圧を一定と し、 ドレイ ン電圧を異ならせた場合の書き込み特性 （しきい値一 時間特性） を示す。
第 2図において実線は不揮発性メモリ セル トランジスタ M 1 1〜Mm kの ドレイ ン電圧 V 1を示し、 破線はべリ ファイ セル トラ ンジスタ M v l， Μ V 2 , •••M v mの ドレイ ン電圧 V 2を示し、 両者の関係は V I >V 2になるように設定され る 0
このような関係に設定するためには第 1図の実施例の回路 において トラ ンジスタ T r 1， T r 2 , T r 4， T r 6、 T r 8のゲー トに O N信号を印加してこれらの トラ ンジスタを 導通させ、 トラ ンジスタ T r 3， T r 5 , T r 7のゲー トに 0 F F信号を印加してこれらの トラ ンジスタを非導通状態に させる。 この結果、 ビッ トライ ン選択回路 1 3 と電源 1 4と の間に接続されている不揮発性メ モリセル トラ ンジスタ M l 1… Mm kのソースは接地される。 この状態で、 ドレイ ン駆 動用の トラ ンジスタ T r 1の駆動力は、 ベリ ファイセル トラ ンジス夕 M v l， Μ V 2 , … M v mの ドレイ ン駆動用の トラ ンジス夕 T r 2の駆動力より大き く設定されているので、 実 線で示した不揮発性メモリセル トラ ンジスタ M 1 1〜Mm k の ドレイ ン電圧 V 1は、 破線で示したべリ フ ァイセルトラ ン ジス夕 M v l , M V 2 , … M V mの ドレイ ン電圧 V 2より大 きく なる。
この様に ドレイ ン電圧を異ならせる こ とにより、 ドレイ ン 2
電圧 V 1が印加された不揮発性メモ リ セル ト ラ ンジスタ M l l〜M m kのしきい値 V t hの上昇率が、 ドレイ ン電圧 V 2 が印加された不揮発性ベリ フアイセル トラ ンジスタ M V 1， M V 2 , 〜M V mのしきい値 V t hの上昇率より も大き く な る 0
一般に、 不揮発性メ モ リセル トラ ンジスタの書き込み （又 は消去） のべリ フ ァイは、 書き込み （又は消去） の動作を一 定時間行い、 次にベリ フ ァイ動作を行う という操作のセッ ト を何回か繰り返す。
又一般にメモリ セルは製造のバラツキ等によりその書き込 み （又は消去） の特性にバラツキが生じ、 例えば一つのヮー ドライ ンに接続されたメ モリセルのうち選択されたすべての メ モ リ セルの書き込みが同時に終わる こ とはなく、 書き込み 完了に至る時間にもバラツキがある。 例えばあるメ モリセル は n番目のセッ 卜の書き込み動作で書き込みが終了するのに 対し、 他のメ モ リ セルは n + 1番目のセッ 卜で書き込みが終 了するというようなことが起きる。
このように、 第 1図の実施例においてワー ドライ ン W 1 に 接続されている不揮発性メ モ リ セル ト ラ ンジスタ M 1 1… M 1 kの書き込み特性にもバラツキがある。 しかしながら、 こ の内の最も遅い書き込み完了時間を有するメ モリセルであつ ても、 前記のように ドレイ ン電圧を異ならせることにより少 なく ともべリ ファイセル トラ ンジスタ M v l よりは早いこ と は確かである。
第 2図において、 たとえば書き込み開始後の時点 t 1 にお 3
いて n番目のセッ 卜の書き込み動作が終わったものとする。 不揮発性メモリセルトラ ンジスタ M l 1—M 1 kの書き込み 完了時のしきい値を V t h 1 とすると、 ファ ウラーノ ー ドハ ィム ト ンネル電流 （F— N電子注入） により、 実線で示した ように、 これらの不揮発性メモリセル トラ ンジスタ M 1 1 〜 M 1 kのしきい値は既に V t h 1 に到達して、 ワー ドライ ン W 1 に関しては書き込みが完了している。
しかしながら、 この時点 t 1 においては不揮発性べリ フ ァ ィセル トラ ンジスタ M v 1のしきい値 V t hは、 破線で示し たように、 まだ V t h 1 に到達してなく、 n番目のセッ トの ベリ ファイモー ドでは書き込みが完了していないこ とが検知 レ る 0
時点 t 1から所定時間経過後の時点 t 2において実施され た、 たとえば n + 1番目のセッ トでは、 ドレイ ン電圧 V 2が 印加された不揮発性べリ ファイセル トラ ンジスタ M v lの し きい値が V t h 1 に到達したこ とが検知されて、 この n + 1 番目のセッ 卜のベリ ファイモー ドでは不揮発性メモリセル ト ラ ンジス夕 M l 1—M 1 kのしきい値も既に V t h 1 に到達 して書き込みが完了しているはずであることがわかる。
また、 ワー ドライ ン W 2に関してたとえば n + 1番目のセ ッ トでは ドレイ ン電圧 V 2が印加された不揮発性べリ フ ァイ セル トラ ンジスタ M V 2のしきい値がまだ V t h 1 に到達し てなく、 n + 2番目のセッ トで到達したことが検知されたと すれば、 この n + 2番目のセッ トのベリ フ ァイモー ドで不揮 発性メモリセルトランジスタ M 2 1—M 2 kのうちの選択さ 4
れたセルの しきい値も既に V t h 1に到達して書き込みが完 了しているはずである こ とがわかる。
他のワー ドライ ンについても同様に不揮発性べリ ファイセ ル トランジスタのしきい値が V t h 1に到達したことで、 そ のヮー ドライ ンに関してビッ トライ ンにより選択されたすベ ての不揮発性メモリセル トラ ンジスタのしきい値も既に V t h 1に到達して書き込みが完了しているはずであることが分 かる。
このように、 不揮発性メモリセル トラ ンジスタ M l 1—M m kの ドレイ ン電圧 V Iを、 ベリ ファイセル トラ ンジスタ M V 1 , M V 2 , … ！!！の ドレイ ン電圧 V 2より大き く なる ように設定しておく ことにより、 不揮発性べリ フ ァイセル ト ラ ンジス夕 M v l， Μ V 2 , 〜Mv mの書き込みが完了した 時点 t 2では必ず不揮発性メ モリセル トラ ンジスタ M 1 1… Mm kは既に書き込みが完了していることになるので、 t 2 の時点でベリ フ ァイセル トラ ンジスタ Mv l， Μ V 2 , ·'·Μ ν mのベリ フアイを行えば、 不揮発性メモリセル トランジス タ M l l〜Mm kのベリ フアイ も出来たことになる。
こ こで、 第 1図の回路において書き込み、 ベリ ファイの動 作をより詳細に説明する。 n ( ηは 1以上の正の整数） 番目 のセッ 卜の情報の書き込みモー ドでは、 トランジスタ T r l， T r 2、 T r 4， T r 6、 T r 8が 0 N状態に設定され、 セ ルアレイ 1 1、 ベリ ファイセルアレイ 1 5が電源 1 4、 接地 の間に接続される。
たとえばペイ ジ単位でプロダラ ミ ングを行う場合、 ヮー ド 5
ライ ン W 1 _ W mがヮ一 ドライ ン ドライバ 1 2により順次駆 動され、 これと同時にビッ トライ ン B 1— B kが書き込み情 報の内容に応じて選択的に駆動される。 セルアレイ 1 1の不 揮発性メ モリセル トラ ンジスタ M 1 1 M m kはビッ トライ ン選択回路 1 3により選択されるが、 ベリ フ ァイセルアレイ 1 5のべリ ファイセル トラ ンジスタ M v 1 Μ V 2 , Μ ν mはすべて書き込み状態に設定される。
·
この際 、 刖述したよ に 卜ラ ンジスタ T r 1の方が トラ ンジスタ T r 2よ 駆動力が大さ く設定されているので， た とえば第 2図に示した つにベリ ファィセルアレイ 1 5のべ リ フ ァィセノレ トラ ンンス夕 M V 1 の蚩き込みが完了した時点 t 2ではセルァレィ 1 1 のヮ ドラィ ン W 1 に関して書き込 みは既に完了している 0 の状態で n番目のセッ トの書き込 みモー ド、力、ら n番巨のセ 卜 のベ リ フ ア イ モー ドに切り替え られ、 hラ ンジス夕 T r 3 、 T r 6 T r 8のみが 0 Nとな
2.
な O
ベリ フアイセル 卜ラ ンジスタ M V 1 M V 2 , M V mの ベリ ファィを行うためにヽ 第 1図に示したセンスアンプ S A と リ ファ レンスセル 卜ラ ンジス夕 M r とが用いられる。 この ベリ ファィモー ドは ラ ンジスタ T r 3 T r 6 T r 8を
0 Nと しゝ 卜ラ ンジス夕 T r 1 τ r 2、 T r 4 , T r 5
T r 7を 0 F Fとする とにより設定される。 この状態でベ リ フ ァ ィ セノレ ト ラ ン ジス夕 M V 1 M V 2 , M v mの書き 込みの内容に従つて hラ ンジスタ T r 3 , T r 6を通つて電 源 1 4 と接地との間に所定の大きさの電流が流れ、 この結果、 6
センスアンプ S Aの一方の入力端子には所定のベリ フ ァイ電 圧が印加される。 一方、 センスアンプ S Aの他の入力端子に は所定の リ フ ァ レンスセル トラ ンジスタ M rから参照電圧が 供給される。 これらの両方の電圧はセンスアンプ S Aで比較 され、 両者の大小関係に応じてべリ フ ァイセル トラ ンジスタ M V 1 , M V 2 , 〜Mv mの書き込みのベリ フ ァイを行う こ とができる。
つぎに、 不揮発性メ モ リ セル ト ラ ンジスタ M 1… M m k に書き込まれた情報の消去時におけるベリ フ ァイモー ドの動 作を説明する。 この消去は、 不揮発性メモリセル トラ ンジス 夕 M 1 1… Mm kのソース電圧を第 3図に示したように V 3 に設定し、 ベリ フ ァイセル トラ ンジスタ M v 1， Μ V 2 , … Mv mのソース電圧を V 4に設定し、 フ ローティ ングゲー ト に注入されている電子の引き抜きをフ ァ ウラーノー ドハイム ト ンネル電流 （F—N電子引き抜き） によって行う。 ここで、 二つのソース電圧の関係を I V 3 I 〉 I V 4 I とするために、 トラ ンジスタ T r 4, T r 5を O Nとするとと もに、 トラ ン ジスタ T r 4の駆動力が ト ラ ンジスタ T r 5の駆動力より大 き く なるように設定される。 この消去の場合は、 トラ ンジス 夕 T r 4， T r 5 , T r 8を導通させ、 ソース側を共通に接 地させる。
この消去時に、 ワー ドライ ン電圧、 ソース電圧を一定とし、 ドレイ ン電圧を異ならせた場合の消去特性 （閾値一時間特性） を第 3図に示す。
第 3図においてたとえば消去完了の閾値が V t h 2である 7
とすると、 ファウラーノ ー ドハイム ト ンネル電流 （ F— N電 子引き抜き） による消去開始後の nセッ ト番目の時点 t 3に おいては、 トランジスタ T r 4の駆動力が大きいので、 実線 で示したようにたとえばヮー ドライ ン W1に接続された不揮 発性メモリセルトランジスタ M 1 1… M 1 kの閾値 V t hは 先に V t h 2に到達して、 消去が完了しているがこれのベリ フ アイは書き込みと同様に直接は行わない。
一方、 この時点 t 3においては不揮発性べリ ファイセル ト ラ ンジスタ M v 1の閾値 V t hは、 ト ラ ンジスタ T r 5の駆 動力が小さいので、 破線で示したようにまだ V t h 2に到達 してなく、 消去が完了していない。 さ らに時点 t 3から所定 時間経過後の n + 1番目のセッ 卜の時点 t 4になると、 ソー ス電圧 V 4が印加された不揮発性べリ フ ァイセル トランジス タ M v l , M V 2 , —M v mの閾値も V t h 2に到達して、 消去が完了する。 他のワー ドライ ン W 2〜Wmについても同 ¾でめる。
このよ う に、 不揮発性メ モ リ セル ト ラ ンジスタ M 1 1… M m kの ドレイ ン電圧 V 3を、 ベリ フ ァイセル トラ ンジスタ M V 1 , M V 2 , "·Μν πιの ドレイ ン電圧 V 4より大き く なる ように設定しておく こ とにより、 不揮発性べリ フ ァイセル ト ラ ンジスタ M v l , M V 2 , 〜M V mの消去が完了した時点 t 4では必ず不揮発性メモリセルトラ ンジスタ M 1 1… Mm kは既に消去が完了しているはずであるので、 n + 1番目の セッ トの t 4の時点で消去モー ドから消去べリ フ ァイモー ド に切り替えてベリ ファイセル トラ ンジスタ M v l， M V 2 , 8
〜M v mのベリ フ アイを行えば、 不揮発性メ モリセル トラ ン ジスタ M 1 1… M m kの消去のベリ フ アイ も出来たこ とにな る 0
この消去べリ フ ァイモー ドでは、 ベリ ファイセル トラ ンジ ス夕 Mv l， Μ V 2 , 〜Mvmの消去のベリ ファイを行うた めに、 第 1図に示したセンスアンプ S Aと リ ファ レンスセル トラ ンジスタ M r とが同様に用いられる。 この消去べリ フ ァ ィモー ドは書き込みベリ フアイモ一 ドと同様に、 トラ ンジス タ T r 3， T r 6、 T r 8を ONとし、 トランジスタ T r l， T r 2、 T r 4 , T r 5 , Y r 7を O F Fとするこ とにより 設定される。 この状態でベリファイセルトランジスタ M V 1， M V 2， … M V mの消去の進行内容に従つて トラ ンジスタ T r 3 , T r 6 , T r 8を通って電源 1 4と接地との間に所定 の大きさの電流が流れ、 この結果、 センスアンプ S Aの一方 の入力端子には所定のベリ ファイ電圧が印加される。 一方、 センスアンプ S Aの他の入力端子には所定の リ フ ァ レンスセ ル トラ ンジスタ M rから参照電圧が供給される。 これらの両 方の電圧はセンスアンプ S Aで比較され、 両者の大小関係に 応じてべリ ファイセル トランジスタ M v l , M V 2 , 〜M v mの消去のベリ フ ァイを行う ことができる。 すなわち、 消去 が完了していれば トラ ンジスタ T r 3， T r 6を通って流れ る電流は所定値以下となるから、 センスアンプ S Aの一方の 入力端子に供給されるべリ ファィ電圧はリ フ ァ レンスセル ト ラ ンジスタ M rからの参照電圧よりずつ と小さ く なり、 両者 の比較から例えば 「0」 出力がセンスアンプ S Aから得られ るこ とになり、 この結果、 消去のベリ フ アイが完了する。 第 2図の書き込み特性は情報の書き込みをフ ァ ウラーノ ー ドハイム ト ンネル電流による電子注入 （F— N電子注入） に よつて行う場合を示したが、 ホッ ト レク トロ ンの注入によ つても同様に書き込みを行う こ とができる。 このホッ トエレ ク ト ロンの注入による書き込みの場合は第 1図の トラ ンジス タ T r l, T r 2と共に トラ ンジスタ T r 4， T r 5、 T r 7を導通させ、 電源 1 6からの正の電圧を不揮発性メモリセ ル トランジスタ M 1 1… M m kおよびベリ フアイセルトラ ン ジスタ M v l， Μ V 2 , 〜M v mのソースに供給する。 ト ラ ンジス夕 T r 8は O F Fとされる。
第 4図はこのホッ トエレク トロ ンの注入による書き込み特 性の一例を示す。 たとえば第 1図における不揮発性メモ リ セ ル ト ラ ンジスタ M l l〜Mm kの ドレイ ン電圧 V 5を、 ベリ フ ァイセノレ ト ラ ンジスタ Mv 1 , Μ V 2 , … Μ V mの ドレイ ン電圧 V 6より大き く なるように設定してホッ トエレク ト ロ ンの注入による書き込みを行う。
この場合も実線で示したように高い ドレイ ン電圧が印加さ れた不揮発性メ モリセル トラ ンジスタ M 1 1… Mm kの方が 早い時点 t 5で書込み完了しきい値 V t h 1に到達し、 ベリ フアイセル トラ ンジスタ Mv l， Μ V 2 , M v mの書き込 みはそれより遅い時点 t 6となる。
したがって、 第 2図の場合と同様にべリ フ ァイセルトラ ン ジスタ M v l， Μ V 2 , —Mv mの書き込み完了の後にその 書き込みのベリ フ ァイを行えば、 不揮発性メ モ リ セル トラ ン ジスタ M 1 1〜Mm kの書き込み完了のベリ フ ァイが簡単か つ速やかに行われるこ とになる。
第 1図の実施例は不揮発性メ モリセル トラ ンジスタ M 1 1 Mm kおよびべリファイセルトランジスタ Mv 1， Μ V 2 , M v mの ドレイ ンの駆動に単一の電源 1 4を用い、 トラ ン ジスタ T r 1の駆動力を トラ ンジスタ T r 2の駆動力より大 き く設定して、 書き込み時にセルアレイ 1 1の書き込みがべ リ フ ァイセルアレイ 1 5より早く終了するようにしたが、 ト ラ ンジスタ T r 1 と トラ ンジスタ T r 2、 T r 3とに夫々別 個の電源を用いるようにすれば、 トラ ンジスタで r 1 と トラ ンジス夕 T r 2の駆動力に対する制限が無く なる。 第 5図は その一例を示すプロ ッ ク図であり、 第 1図と同一の部分は同 一の参照符号を付して説明を省略する。
第 5図において、 電源 1 4 Aは トラ ンジスタ T r lを介し てビッ トライ ン選択回路 1 3に接続され、 電源 1 4 Bは トラ ンジスタ T r 2、 T r 3を介してビッ トライ ン選択回路 1 3 に接続される。 従って、 セルアレイ 1 1は トラ ンジスタ T r 1を介して電源 1 4 Aにより駆動され、 ベリ ファイセルァレ ィ 1 5は トランジスタ T r 2、 T r 3を介して電源 1 4 Bに より駆動される。 ここでは、 電源 1 4 Aが電源 1 4 Bに対し て高い電圧をセルァレイ 1 1のビッ トライ ン B l— B kに供 給できればよく、 トラ ンジスタ T r 1 と トラ ンジスタ T r 2 の駆動力は同じでよい。 ただし、 書き込みのベリ フ ァイモー ド時にはべリ ファイセルアレイ 1 5に対して トランジスタ T r 3を介してセルアレイ 1 1 と同じ大きさの駆動を行う必要 2
があるため、 トラ ンジスタ T r 3の駆動力は トラ ンジスタ T r 1 の駆動力と同じ値に設定しておく必要がある。 従って、 センスアンプ S Aおよびリ ファ レンスセル M rの電源も第 5 図に示したように電源 1 4 Aから取るこ とになる。
前記リ フ ァ レンスセル トラ ンジスタ M r はセルァ レィ 1 1 を構成する不揮発性メ モ リ セル ラ ンジスタ M 1 1 … M m k と同様な特性を持つことが望ま しい。 この結果、 書さ ：) ^み、 消去において不揮発性メ モリセル 卜ラ ンジスタ M 1 1 ··· M m kがどのような状態になるかをリ ファ レンスセル トランジス タ M rで代表できることになる 0 つま り、 リ ファ レンスセル トラ ンジスタ M r は不揮発性メ モ リ セル ト ラ ンジス夕 M i l
〜M m k と同様な電圧で動作するこ とが望ま しい。 のこ と が第 5図の実施例の場合にリ フ ァ レンスセル ト ラ ンジスタ M rをセルアレイ 1 1 に接続された 卜ラ ンジスタ T r 1の電源
1 4 Aに接続する理由である。
以上詳述したようにこの実施例によれば、 セルアレイを構 成する個々のメ モ リ セルの書き込み、 消去のベリ フ アイを行 う代わり に、 メ モ リセルに与える電圧より低い電圧が印加さ れたベリ フ アイセルについてベリ フアイを行うことによって、 結果的に情報の書き込み、 消去の際のベリ フ ァイを簡単にか つ速やかに行う こ とができる、 ベ リ フ ァイ機能を有する不揮 発性記憶装置が得られる。
以下、 この発明の第 2の実施の形態について説明する。 第 6図はこの第 2の実施の形態を示すブロ ッ ク回路図であ り、 メモルセルアレイ 3 1 は複数の不揮発性メモリ セル トラ ンジスタ M 1 i， M l ( i + 1 ) , ·'·、 Μ 2 ί， M 2 ( i + 1 ) ， …， M 3 i， M 3 ( i + 1 ) ， …が行方向および列方 向にマ ト リ クス状に配列されてなる。 不揮発性メ モ リ セル ト ラ ンジス夕 M l i， M l ( i + 1 ) ， …のコ ン ト ロールゲー トは共通にワー ドライ ン WL i に接続され、 不揮発性メ モ リ セル トラ ンジスタ M 2 i , M 2 ( i + l ) ， …のコ ン ト 口一 ルゲー トは共通にヮー ドライ ン WL i + 1に接続され、 不揮 発性メ モ リ セル ト ラ ンジスタ M 3 i , M 3 ( i + 1 ) , …の コ ン ト ロ一ルゲー ト は共通にヮー ドライ ン WL i + 2に接続 される。 これらのワー ドライ ン WL i， W L i + 1 , WL i + 2はそれぞれ Xデコーダ、 すなわちヮー ドライ ン ドライバ 3 0の出力端に接続されて駆動される。
不揮発性メ モリ セル ト ラ ンジスタ M l i， M 2 i , M 3 i …の ドレイ ンは共通にビッ トライ ン B L i に接続され、 不揮 発性メ モ リ セルトランジスタ Ml ( i + l) ， M 2 ( i + 1) ， M 3 ( i + 1 ) …の ドレイ ンは共通にビッ トライ ン B L i + 1に接続される。 これらのビッ ト ライ ン B L i， B L i + 1…はそれぞれ Yデコーダすなわちビッ ト ライ ン選択回路 3 2によりオン · オフ制御される ト ラ ンジスタ 8 n i， 8 n
( i + 1 ) を介してセンスアンプを含む書き込み回路 2 6に 接続され、 更に図示しない電源に接続される。 なお、 不揮発 性メ モリ セル トラ ンジスタ M 1 i， M 2 i， M 3 i …のソ一 スは共通にソースライ ン S L i に接続され、 不揮発性メ モ リ セル トラ ンジスタ M l ( i + l ) ， M 2 ( i + l) ， M 3
( i + 1 ) …のソースは共通にソースライ ン S L i + 1に接 続される。 これらのソースライ ン S L i， S L i + 1は共通 に接地される。
このように構成されたメモルセルアレイ 3 1に対して更に 冗長セルで構成される冗長セルアレイ 3 3が並設される。 こ の冗長セルアレイ 3 3は以下に詳細に説明するようにセルァ レイ 3 1のべリ フ ァイに用いることから、 以下の説明ではべ リ フ ァイセルカラム 1 3 と称する。 このベリ フ アイセルカラ ム 3 3は夫々のワー ドライ ン WL i , W L i + 1 , WL i + 2、 …に対応して 1個ずつ設けられた冗長セル、 すなわちべ リ フ，アイセル ト ラ ンジスタ M V 1 , M V 2 , M V 3…から構 成される。 これらのベリ フ アイセル ト ラ ンジスタ M v 1， Μ V 2 , Μ V 3 ···のコ ン ト ロールゲ一 ト は夫々 ヮー ドライ ン W L i， WL i + l， WL i + 2、 …に接続され、 ドレイ ンは 共通にビッ ト ライ ン B L v iを介してビッ トライ ン選択回路 3 2によりオ ン · オフ制御される ト ラ ンジスタ 2 8 vのソー スに接続される。 さ らに、 この ト ラ ンジスタ 2 8 vを介して センスアンプ 3 4の一方の入力端子に接続される。 ベリ フ ァ ィセル ト ラ ンジスタ Mv l， Μ V 2 , M v 3…のソースは共 通に接地される。
セ ンスアンプ 3 4の他方の入力端子にはレベル調整回路 3 7を介してリ ファ レンスセル 3 6からの出力が供給される。 この レベル調整回路 3 7は後述するベリ フアイモー ド時にべ リ フ ァイ制御回路 3 8からの信号で動作し、 べィフ アイセル カラム 3 3からの信号との比較のためにリ フ ァ レンスセル 3 6からの出力のレベルを適切な値に調整してセンスアンプ 3 4に供給するためのものである。
この実施例では、 上記のメ モルセルァレイ 3 1およびべリ フアイセルカラム 3 3を構成する不揮発性メ モリセル トラ ン ジスタ M 1 i， … M 3 ( i + 1 ) およびべリ ファイセル トラ ンジス夕 M v 1， Μ V 2， Μ V 3…はその付属回路素子とと もに 1個の半導体基板上に形成される。 特に、 メモルセルァ レイ 3 1およびべリ フ ァイセルカラム 3 3を構成する不揮発 性メ モリ セル ト ラ ンジスタ Μ 1 i， - M 3 ( i + 1 ) および ベリ フ ァイセル ト ラ ンジスタ M V 1， M V 2， M V 3…はい ずれも同じ構成、 寸法を有するから、 同じ製造工程において 同時に形成される。 また、 リ フ ァ レンスセル 3 6 も同時に形 成される。 従って、 そのメモリセルと しての特性は同じであ り、 情報の書き込み、 消去時に与えられる電圧が同じであれ ばその書き込み、 消去に要する時間もほぼ同じとなる。 別の 見方をすれば、 情報の書き込み、 消去時にメ モルセルアレイ 3 1 に現れる閾値の変化をべリ ファイセルカラム 3 3に現れ る閾値の変化で代表させて検出するこ とができる。 このよう にすれば各々のヮー ドライ ンに接続されたメモリセルトラ ン ジス夕に対する情報の書き込み、 消去のベリ フ ァイを夫々 1 個のベリ フ ァイセルで代表して行うこ とができる。 この実施 例はこの点に注目してベリ フ ァイを行う ものであり、 詳細は 次に述べる。
第 7図は第 6図に示した不揮発性メ モリセル トラ ンジスタ M 1 i， … M 3 ( i + 1 ) およびべリ フ ァイセル ト ラ ンジス 夕 M v l， Μ V 2 , M v 3…への情報の書き込みをフアウラ 一ノ ー ドハイム ト ンネル電流による電子注入 （F— N電子注 入） によって行う場合に、 ワー ドライ ン電圧、 ドレイ ン電圧、 ソース電圧を一定と した場合の書き込み特性分布および消去 特性分布 （閾値分布） を示す。
第 7図において曲線 Aは所定時間の電子注入後のアレイセ ル 3 1のしきい値分布を示し、 カラム 3 3のべリ フ ァイセル の閾値分布は曲線 Aのほぼ中央に位置する曲線 Bで示される。 この段階でベリ フ アイモー ドに切り替えて、 ベリ フ アイセル カラム 3 3の出力に対してリ フ ァ レンスセル 3 6の出力のレ ベルをレベル調整回路 3 7で増大させてセンスアンプ 3 4に 供給するこ とによりセンス比を 1 より大き く すると、 カラム 3 3のベリ フアイセルの閾値分布は曲線 Aのほぼ中央の位置 から曲線 Aの下側に示した曲線 B ' の位置に移動される。 こ の結果、 ベ リ フ ァイセルの見掛けのしきい値分布 B ' はァレ ィセル 3 1のしきい値分布 Aより低い位置となる。 従って、 このしきい値分布 B ' が検出できるように リ フ ァ レ ンスセル 3 6の出力をレベル調整回路 3 7で調整すれば、 カラム 3 3 のべリ フ ァイセルの閾値分布 B ' が検出できたところでァレ ィセル 3 1のしきい値が Aで示されている位置に達している 害である。 したがって、 ワー ドライ ン夫々について 1個のベ リ フ アイセルのベリ ファイを行うだけでそのヮー ドライ ンを 共有するアレイセルすベての書き込みのベリ フアイができた こ とになる。 即ち、 これはページモー ドでベリ ファイを高速 に行う ことを意味する。
第 7図において曲線 Cは所定時間の電子引き抜き後のァレ ィセル 3 1 の しきい値分布を示し、 カラム 3 3のべリ フ ァ イ セルのしきい値分布は曲線 Cのほぼ中央に位置する曲線 Dで 示される。 この段階でベリ フ ァイモー ドに切り替えて、 ベリ フ アイセルカラム 3 3の出力に対してリ ファ レンスセル 3 6 の出力のレベルをレベル調整回路 3 7で減少させてセンスァ ンプ 3 4に供給することによりセンス比を 1 より小さ く する と、 カラム 3 3のべリ フ ァイセルの閾値分布は曲線 Cのほぼ 中央の位置から曲線 Cの上側に示した曲線 D ' の位置に移動 される。 この結果、 ベリ フアイセルの見掛けのしきい値分布 D ' はアレイセル 3 1のしきい値分布 Cより高い位置となる。 従って、 このしきい値分布 D ' が検出できるように リ フ ァ レ ンスセル 3 6の出力をレベル調整回路 3 7で調整すれば、 力 ラム 3 3のべリ フ ァイセルの しきい値分布 D ' が検出できた ところでアレイセル 3 1 のしきい値が Cで示されている位置 に達している害である。 したがって、 ワー ドライ ン夫々につ いて 1個のベリ フ アイセルのベリ フアイを行うだけでそのヮ 一 ドライ ンを共有するァレイセルすベての消去のベリ フ ァィ ができたこ とになる。
なお、 第 6図の実施例において、 1個のセルアレイ 3 1 に 対して 1個のベリ フ ァイセルカラム 3 3が形成された場合を 例にとって説明したが、 1本のヮ一 ドライ ンに結合されるメ モリセルア レイが複数個のセクタ一から成っている場合のよ うに極めて多数のメモリセルが結合されている場合でも、 1 個のベリ フ ァィセルで代表してベリ フ ァィを行う こ とができ る こ とは勿論である。 第 8図は第 6図の実施例をよ り具体化した場合のプロッ ク 図を示す。 こ こで、 第 6図と対応する部分は同一または類似 の参照符号を付し、 異なる部分のみ説明する。 第 8図におい て第 6図の回路と異なる部分は、 第 6図の書き込み回路 2 6 が入出力バッ フ ァ 4 2およびデータラ ッチ回路 4 3 と して示 されている点、 レベル調整回路 3 7 と してセ ンス比制御回路 3 7 aが用いられている点、 セ ンスアンプ 3 4の出力が他の 入出力バッ ファ 4 1 に供給されている点、 および、 これらの 入出力バッ ファ 4 1、 4 2およびべリ ファイ制御回路 3 8が 制御回路 4 0の制御下で動作する点である。
第 8図において書き込みモー ド時には入出力バッ ファ 4 2 からデ—タラ ッチ回路 4 3にラ ッチされた情報はビッ トライ ン選択回路 3 2 aでデコー ドされてビッ トライ ン B L i， … B L i + nが選択され、 ワー ドライ ン ドライバ 3 0 により走 査されるヮー ドライ ン毎に選択されたメモリ セルに書き込み が行われる。
所定時間後にベリ フ ァイモー ドに切り替えられる と、 C P U等の制御回路 4 0からの制御信号によりベリ フアイ制御回 路 3 8が動作し、 リ フ ァ レンスセル 3 6の出力がセンス比制 御回路 3 7 aで所定の'レベルまで増幅されてセンスアンプ 4 4の一方の入力端子に供給される。 このセンスアンプ 3 4の 他方の入力端子にはビッ トライ ン選択回路 3 2 aおよびデー タラ ツチ回路 4 3を介してべリ ファイセルカラム 3 3の出力 が供給され、 両者の比較が行われる。 第 2図で説明したよう に、 ベリ フ ァイセルカラム 3 3 の出力が分布曲線 B ' の位置 で検出されると、 セルア レイ 3 1 の閾値が分布曲線 Aの位置 にあることが分かり、 ベリ フ ァイが行われた事になる。 情報 消去の場合も第 6図、 第 7図で説明してあり、 こ こでは省略 する。
第 9図の実施例は第 8図の実施例を改良したもので、 第 8 図におけるセンス比制御回路 3 7 aを省略してさ らに回路構 成を簡単に してある。 第 9図の実施例では、 ベリ フ ァイ回路 3 8 の出力でリ フ ァ レンスセル ト ラ ンジスタ 3 6のゲー 卜に 制御信号を与えて、 この リ フ ァ レ ンスセル ト ラ ンジスタ 3 6 の出力レベルを直接調整するものである。 他の構成、 動作は 第 8図の実施例と同じであり、 説明は省略する。
以上の各々の実施例はいずれもベリ フ アイセルのベリ フ ァ ィだけでヮー ドライ ンを共有するアレイセルのベリ フアイを 行う ことができるため、 ベリ フアイ時間を大幅に短縮できる。 また、 ベリ ファイセルカラム 3 3 と してはメ モリセルアレイ の故障に備えて同時に形成して設けられる冗長セルアレイの 一部をそのまま用いるこ とができるので、 不揮発性メ モリセ ルの通常の製造プロセスで実現でき、 またベリ フアイの為の 回路構成も簡単化できるので、 製造コス 卜の低減とチップサ ィズの縮小も実現できる。
以上説明した実施例はいずれもメ モ リセル、 ベリ フ ァイセ ル、 リ フ ァ レンスセルの構成が同一で、 従ってその しきい値 特性も同じである と したが、 さ らにメ モリセルとベリ ファイ セルのしきい値特性が異なっている場合にも この発明を適用 できる。 この場合はセンスアンプにおけるセ ンス比をそのし きい値に応じて変化させ、 あるいはセ ンス比を 1 に固定する ことでベリ フ アイを行う ことができる。
例えば、 第 6図に示した実施例において、 メ モリ セル M l i… M 1 ( i + 1 ) およびべリ フ ァイセル M v 1… M v 3 は 第 1 0図及び第 1 1図に示したような E E P R 0 M構造に形 成されている。 第 1 0図、 第 1 1図には代表してメモリセル M l i およびべリ ファイセル M V 1を示すが、 他のセルも同 様の構成を有する。 これらのメ モ リ セル M l iおよびべリ フ アイセル M V 1 は互いに殆ど同一の構成を有するので、 同一 の部分は同一の参照符号を付して一度に説明する。
p型のシ リ コ ン基板 5 0上に n型の不純物ィォンを ドープ して高濃度不純物拡散領域 （n + 1 ) と して ドレイ ン領域 5 1 およびソース領域 5 2が形成されている。 この ドレイ ン領 域 5 1およびソース領域 5 2を含むシ リ コン基板 5 0上には ト ンネル酸化膜 5 3が形成されている。 ドレイ ン領域 5 1 お よびソース領域 5 2間のチヤネル領域上であってこの ト ンネ ル酸化膜 5 3上にはポリ シリ コ ンからなるフローティ ングゲ — ト 5 4が形成されている。 フ ローティ ングゲー ト 5 4以外 の ト ンネル酸化膜 5 3上にはシ リ コン酸化膜からなるフィ 一 ルド酸化膜 5 5が形成されている。
フ ローティ ングゲ一ト 5 4の露出面を覆い、 フィ一ル ド酸 化膜 5 5の表面上であつて ドレイ ン領域 5 1およびソース領 域 5 2の上方まで覆うポリ シ リ コ ンからなるキヤ ップ 5 6が 形成される。 このキヤ ップ 5 6およびフィ ール ド酸化膜 5 5 上にはさ らにこのキャ ップ 5 6を含むフィ ール ド酸化膜 5 5 の表面に酸化シリ コン Z窒化シリ コ ンが積層された構造を有 する絶縁層と しての O N 0膜 5 7が形成される。 またこの 0 N 0膜 5 7上にはポリ シリ コ ンからなるコ ン ト ロールゲー ト 5 8が形成されている。
第 1 0図、 第 1 1図のメモリセル M 1 i およびべリ ファイ セル M V 1ではキャ ップ 5 6のディ メ ンショ ンが異なってい る。 第 1 0図に示すメモリセル M 1 iではキャ ップ 5 6は ド レイ ン領域 5 1およびソース領域 5 2が並ぶ方向に沿つた長 さ L X 1 と この ドレイ ン領域 5 1およびソース領域 5 2が並 ぶ方向に対して直交方向に沿つた長さ L y l とを有し、 L x 1 X L y 1で表されるキャ ップ面積 S 1を有している。
これに対して、 第 1 1図に示すベリ フ ァイセル M v lでは ドレイ ン領域 5 1およびソース領域 5 2が並ぶ方向に沿った 長さ L x 2と この ドレイ ン領域 5 1およびソース領域 5 2が 並ぶ方向に対して直交方向に沿つた長さ L y 2とを有し、 L x 2 x L y 2で表されるキャ ップ面積 S 2を有している。 従 つて、 第 1 0図、 第 1 1図のメ モリセル M l i およびべリ フ アイセル M v lのキャ ッ プ 5 6の面積 S l， S 2の間には、 S 1 > S 2の関係がある。
上述したような構造を有するメモリセル M l i及びべリ フ ァイセル M V 1では、 ベリ フ ァイセル M V 1のゲー トカ ッ プ ル比がメモリセル M 1 i のゲー トカ ップル比に比べて小さ く 設定されている。 ゲー トカップル比は、 チャネル領域及びフ ローティ ングゲ一 ト 5 4間のキヤノ、。シタ ンス及びフローティ ングゲ一 ト 5 4及びコ ン トロールゲー ト 5 8間のキャパシタ 3
ンスが大きいほど大き く なる。
第 1 0図及び第 1 1図に示されるメ モ リ セル M l i及びべ リ フ ァイセル M V 1においては、 チャネル領域及びフローテ イ ングゲー ト 5 4が対向する面積は、 同一であるこ とから、 両者のチャネル領域及びフローティ ングゲ一ト 5 4間のキヤ パシタ ンスは、 等しい。 これに対して、 メモリセル M 1 i及 びべリ フ ァイセル M V 1においては、 フローティ ングゲー ト 5 4及びコ ン トロールゲー ト 5 8が対向する面積 S l、 S 2 は、 異なり、 メ モ リ セル M 1 i の方がベリ フ ァ イセル M V 1 に比べてフローティ ングゲ一ト 5 4及びコ ン トロールゲー ト 5 8が対向する面積 S 1が大き く、 従って、 メ モリセル M l iの方がベリ フアイセル M V 1に比べてフローティ ングゲ一 ト 5 4及びコ ン ト ロールゲー ト 5 8間のキャパシタ ンスが大 き く なる。
メ モリセル M 1 i のゲー トカ ップル比がベリ フアイセル M V 1のゲー トカ ツ プル比より も大き く なつている。 上述のよ うにメモリ セル M 1 i とは、 異なるゲー トカ ッ プル比を有す るベリ フアイセル M v 1を半導体装置に組み込み、 このベリ フ アイセル Μ ν 1をベリ フアイするだけでこのベリ フ ァイセ ル M v lが接続されたワー ドライ ン WL iのメ モリ セル M l i， M l ( i + 1 ) をべリ フ ァイするこ とができる。
他のワー ドライ ン WL i + l、 WL i + 2についても同様 である。 尚、 上述したカップル比の異なるセルは、 単純には、 セルの ト ンネル酸化膜部分の面積とフローティ ングゲー トの 表面積を整調して形成するのが最も簡便である。 即ち、 第 1 0図及び第 1 1図に示した構造において、 斜線 で示したポ リ シ リ コ ンキャ ップ 5 6をフォ トマスク上の工夫 でアレイセルよりベリ フ ァイセルでより短く すれば、 アレイ セルよりベリ フ アイセルの方が力ップル比の小さいセルとす るこ とができることは明かである。
前述のように、 メ モ リ セルへの書き込み或いは消去は、 フ ア ウラ一ノー ドハイム ト ンネル電流 （以下、 F— N電流） 或 いは、 ホッ トエレク ト ロ ン注入 （以下、 H E注入） によって 行われる。 アレイメ モリセル M l i に比べてゲー トカップル 比の小さいベリ ファイセル Mv 1を準備し、 各々のフローテ ィ ングゲ一ト 5 4への電子注人特性、 フローティ ングゲ一 ト 5 4からの電子引き抜き特性及びフローテイ ングゲー ト 5 4 へのホッ トエレク ト ロ ンの電子注入特性を調べると第 1 2 Α 図、 1 2 B図， 1 2 C図のようになる。
この第 1 2 A図、 1 2 B図， 1 2 C図から明らかなように F— Ν電流でも H E注入でも、 カップル比の大きいアレイセ ルの方がその閾値 V t hの変化が速く、 所定時間経過後には、 夫々閾値が異なっていること判る。 この性質を利用してベリ フ アイセル M v 1への情報の書き込み、 及びべリ フ ァイセル M V 1からの消去をベリ フアイするだけで各ヮー ドライ ン W L i、 WL i + l、 W L i + 2、 · · · に接続されたメモリ セルをベリ フアイするこ とができる。
まず、 プログラムべリ フ ァイについて説明する。 始めに書 き込み動作が実行される。 即ち、 ワー ドライ ン WL iが第 6 図のヮー ドライ ン ドライバ 3 0で選択されてヮー ドライ ン W L i に書き込み選択電圧が印加される とともに書き込みした いメ モ リ セルのビッ ト ライ ン B L i、 B L i + 1 · · · いず れかとべリ フ ァイセル M v lのビッ トライ ン B L v i に接続 された選択用 トランジスタ 28 v， 28 n, 28 n ( i + 1) がビッ トライ ン選択回路 3 2によつて選択され、 ビッ トライ ン B L i， B L i + 1 · · · いずれかと ビッ トライ ン B L v i に書き込み電圧が印加される。
このよう に して、 書き込みしたいメ モ リ セルとベリ フ ァイ セル Mv lにデータ、 例えば、 データ" 1" が書き込まれる。 この書き込み動作では、 一定時間の間、 選択電圧及び書き込 み電圧が印加されてメ モ リ セル及びベリ フ アイセル M V 1に 夫々所定範囲の閾値が与えられる。
この書き込み動作の後にベリ フ ァイ動作が開始される。 ベ リ フ ァイ動作では、 プログラムされたメ モ リ セルが接続され たヮー ドライ ン W L i のべリ フ ァイセル M V 1がヮ一 ドライ ン ドライバ 3 0によつて選択され、 ベリ ファイ電圧が印加さ れる。 このべリ フ ァイ電圧は、 後に説明するようにプロダラ ムされたベリ フアイセル Mv 1の閾値電圧に対応している。
その後、 ビッ トライ ン B L V i に接続された選択用 トラ ン ジスタ 2 8 Vがビッ トライ ン選択回路 3 2で選択される。 従 つて、 プログラムされたべリ フ ァイセル M V 1からの出力が センスアンプ 3 4に供給される。 このべリ フ ァイ動作の際に は、 リ フ ァ レンスセル 3 6もまた O Nされるこ とから、 この リ フ ァ レンスセル 3 6から参照出力がセンスア ンプ 3 4に供 給される。 センスアンプ 3 4では、 参照出力とベリ ファイセ ル M v lからの出力がセ ンス比 1で比較される。
こ こで、 ベリ フ ァイセル M v 1が正しく プログラムされて いる場合には、 例えば、 参照出力のレベルに比べてベリ フ ァ ィセル M v 1からの出力のレベルが大き く、 センスアンプ 3 4からは、 正しく プログラムされた旨を意味する出力" 1 " が出力される。 また、 ベリ ファイセル M V 1が正し く プログ ラムされていない場合には、 例えば、 参照出力のレベルに比 ベてベリ フ ァイセル M v 1からの出力のレベルが小さ く、 セ ンスアンプ 3 4からは、 正しく プログラムされていない旨を 意味する出力" 0 " が出力される。
このよ う に繰り返しプロダラム動作とべリ フ ァイ動作が繰 り返され、 センスアンプ 3 4から正し く プログラムされた旨 を意味する出力" 1 " が出力されるとプログラム動作が終了 一 9 る o
消去べリ ファイは、 書き込みべリ フ ァイ と略同様に下記の ように実行される。 こ こで、 消去動作は、 共通ソースや共通 ゥェル毎に実行される。 即ち、 ワー ドライ ン W L i 、 W L i + 1、 · · · に消去ゲー ト電圧が印加されるとともに共通ゥ エル又は、 共通ソースに消去ゥエル電圧又は消去電圧が印加 され、 或いは、 共通ゥエル及び共通ソースに夫々消去ゥエル 電圧及び消去電圧が印加される。
このようにして、 メモリセル及びベリ フ アイセルのデータ が消去される。 この消去動作では、 一定時間の間、 選択電圧 及び消去電圧が印加されてメ モリセル及びべリ フ ァイセルに 夫々所定範囲の閾値が与えられる。 この消去動作の後にベリ フアイ動作が開始される。 ベリ ファイ動作では、 データが消 去されたメ モ リセルが結合されたヮー ドライ ンに接続された ベリ フアイセルがヮー ドライ ン ドライ ノ 3 0によって次々に 選択され、 ベリ フ アイ電圧が印加される。
このべリ ファイ電圧は、 後に説明するように消去時のベリ フアイセルの閾値電圧に対応している。 ビッ トライ ン B L V i に接続された選択用 ト ラ ンジスタ 2 8 Vがビッ ト ライ ン選 択回路 3 2で選択されると、 消去されたべリ ファイセルから の出力がセ ンスア ンプ 3 4 に供給される。 このべリ フ ァイ動 作の際には、 O Nされている リ フ ァ レンスセル 3 6からの参 照出力がセンス比 1 に設定されたセンスアンプ 3 4 によっ て ベリ ファイセルからの出力と比較される。
こ こで、 ベリ ファィセルが正しく消去されている場合には、 例えば、 参照出力のレベルに比べてベリ フアイセルからの出 力のレベルが小さ く、 センスアンプ 3 4からは、 正しく 消去 された旨を意味する出力" 0 " が出力される。 また、 ベリ フ アイセルが消去されていない場合には、 例えば、 参照出力の レベルに比べてベリファイセルからの出力のレベルが大きく、 センスアンプ 3 4からは、 正し く 消去されていない旨を意味 する出力" 1 " が出力される。
このようにしてべリ ファイセルがすべて消去されているか 否かがベリ ファイされる。 上述したように、 ベリ フ ァイセル をべリ フ ァイすることによってこのべリ ファイセルとワー ド ライ ン W L i を共有するメ モ リ セルのプログラム、 或いは、 消去がベリ ファイされる。 これは、 下記のような理由に基づいている。 第 1 3 A図は、 多数のセルの閾値の分布を示し、 横軸は、 セルの数に対応す るセルカウ ン トが示され、 縦軸には、 しきい値電圧 V t hが 示されている。 グラフ A 1及び B 1は、 フローティ ングゲー ト 5 4に電子を注入したある時点でのメ モ リ セル M l i及び ベリ ファイセル M v lの閾値の分布を示している。
また、 グラフ A 2及び B 2は、 フローテイ ングゲー ト 5 4 から電子を引き抜いたある時点でのメ モ リ セル M 1 i及びべ リ フ ァイセル M v lの閾値の分布を示している。 第 1 2 A図 及び第 1 3 A図のグラフ A 1及び B 1から明らかなようにフ ローティ ングゲー ト 5 4に電子を注人した場合には、 ベリ フ ァィセル M V 1の閾値がある値まで上がれば、 力ッ プル比が ベ リ フ ァイセルよ り大きいメ モ リ セル M l i では、 閾値変化 がベリ フ アイセル M V 1より も速い為より高い閾値レベルに 達している。
従って、 ベリ フ ァイセル M v lがその閾値で導通するか否 かを調べれば、 ヮ一 ドライ ンに結合された他の全てのメ モリ セルは、 ベリ フアイセル Mv 1の閾値より も大きな閾値を有 する所定の閾値を有しているこ ととなり、 このべリ ファイセ ル Μ V 1に対応するメモリセルがその閾値で導通するか否か を調べる必要がないこ ととなる。
また、 第 1 2 A図及び第 1 3 A図のグラフ Α 2及び Β 2か ら明らかなようにフローティ ングゲ一ト 5 4から電子を引き 抜いた場合には、 ベリ フ ァイ ルの閾値がある値まで下がれ ば、 カップル比がベリ ファイセルより大きいアレイセルでは、 閾値変化がベリ フ ァイセルより も速い為より低い閾値レベル に達している。 従って、 ベリ フ ァイセルがその閾値で導通す るか否かを調べれば、 他のメ モリセルはベリ フ アイセルの閾 値より も小さな閾値を有する所定の閾値を有しているこ とと なり、 このベリ フ アイセルに対応するメモリセルがその閾値 で導通するか否かを調べる必要がないこととなる。
このような原理から、 ワー ドライ ン W L nを共有する複数 のメ モリセルに対して 1個のベリ フアイセルを調べるだ で メ モリセルのベリ ファイは保証されることとなる。 ホッ トェ レク ト ロ ンをフローティ ングゲー ト 5 4に注入する場合にあ つても第 1 3 A図のグラフ A 1及び B 1 に示したと同様な分 布を示すこ とから、 同様にホッ トエレク トロ ンを注入してデ 一夕をメ モ リ セルに書き込む塲合、 或いは、 消去する塲合に あっても、 単にベリ フアイセルをベリ フアイするだけで多く のメ モリセルをべリ ファイすることができる。
こ こで、 リ フ ァ レンスセル 3 6がア レイメ モ リ セルと同型 のセルに形成し、 リ フ ァ レンスセル 3 6のカ ップル比をァレ ィメ モリセルのカ ップル比に等し く した場合には、 ベリ フ ァ ィセルとのオフセッ トを調整するためのセンスアンプ 3 4の センス比調整を T E Gプロセスで調べ、 第 6図ない し第 9図 で説明した方法でベリ フ ァイできる。 尚、 リ フ ァ レ ンスセル 3 6 もベリ フ アイセルと同型のセルとすると、 その調整が容 易となる。
さて、 以上から以下のような応用が可能となる。
( 1 ) アレイセルよりカップル比の大きいベリ フ アイセル からなる ビッ トライ ンを追加する。 このべリ フ ァイセルは、 オーバィ レース （過消去） 、 オーバプログラムのチェッ ク用 に用いるこ とができる。 即ち、 第 1 3 B図に示すようにべリ フ ァイセノレとァレィセルの閾値分布は、 第 1 3 Aとは異なつ ている。
即ち、 フローテイ ングゲー ト 5 4に電子を注入した場合に おけるある時点でのメ モ リセル及びベリ フ アイセルの閾値の 関係は、 グラフ C 1及び D 1から明らかなよ う にメ モ リ セル の閾値がある値まで上がれば、 カ ップル比がメモリ セルより 大きいベリ ファイセルでは、 闘値変化がメ モ リ セルより も速 い為より高い閾値レベルに達している。 また、 フローティ ン グゲー ト 5 4から電子を引き抜いた場合におけるある時点で のメ モ リ セル及びべリ フ ァイセルの閾値の関係は、 グラフ C 2及び D 2から明らかなようにメ モ リ セルの閾値がある値ま で下がれば、 カ ッ プル比がメ モリセルより大きいベリ ファイ セルでは、 閾値変化がメ モリセルより も速い為より低い閾値 レベルに達している。
■ この性質を利用して第 6図に示されるベリ フアイセルをァ レイセルよりカ ッ プル比を大き く する こ とによってベリ フ ァ イセルをメ モ リ セルのオーバィ レース及びオーバプログラム のチエツ クに用いることができる 0
こ こで、 このメ モ リ セルのォ一バイ レース及びオーバプロ グラムのベリ フ アイ方法について説明する。
先ず、 平均的なメ モ リ セルをプログラム又は消去するのに 必要なパルス数のパルスをカツプル比の大きなセルに与え、 その閾値を設定しておく 。
次ぎにメ モリセルとその閾値をべリ ファイするべリ ファイ セルをプログラ ミ ングし又は消去し、 ベリ フ ァイを行う。 ベ リ フ アイセルのベリ フ アイ終了後、 個々のメ モ リ セルの閾値 とカ ップル比の大きなセルとの間で閾値のベリ ファイ、 即ち 比較を行う。 この時、 閾値が高く なる方に電圧を印加してい たとすると、 通常のセルならばその閾値はカ ップル比の大き なセルに対し低く なるはずである。 この際、 カ ップル比の大 きなセルよ り高い閾値を持っている場合、 閾値が高く なり過 ぎているこ とを示している。 閾値が低く なるように電圧を印 加した場合も同様に、 メモリセルの閾値がカ ツプル比の大き なセルの閾値より低いこ とは、 閾値が低く なり過ぎたことを 意味する。
このように、 閾値が高すぎたりまたは低すぎたりすると、 フローティ ングゲー トに注入された電荷量に異常があるこ と を示す。 このようなセルは一般に電荷がリ ーク し易い場合が 多い。 また電荷量異常は ト ンネル酸化膜に与える電界異常に つながり、 セルを早く 劣化させてしま う。 このような故障し 易いセルが発見できる こと もオーバープログラム、 オーバー ィ レイスのチェ ッ クの特徴である。
( 2 ) 第 6図に示す回路においてメ モリセルが異なる閾値 を有する第 1及び第 2 メ モ リセルに分類され、 これらの第 1 及び第 2 メ モ リセルの夫々より もカ ップル比の小さい第 1及 び第 2ベリ フ ァイセルからなる ビッ トライ ンを 2本以上付加 することによって多値化メモリ に対処するこ とができる。 ヮ 一ドライ ンに印加する電圧を変えて多値化メモリを作る場合、 第 1 レベルを第 1 ベリ フ ァイセルで、 また、 第 2 レベルを第 2ベリ フ アイセルでというふうにベリ ファイする。 このとき、 第 1ベリ フ アイセルと第 2ベリ フ アイセルのカ ッ プル比は、 必ずしも同じ必要はない。
以上詳述したようにこの発明によれば、 ベ リ フ ァイを速や かにかつ正確に行う こ とにより、 結果的に情報の書き込み或 いは消去操作を簡単、 迅速かつ正確に行う こ とができる、 ベ リ フ ァイ機能、 特にワー ドライ ン毎、 すなわちページ単位で のべリ フ ァィ機能を有する不揮発性記憶装置を提供すること ができる。

Claims

4 請求 の 範 囲
1 . 行方向に複数本配列されたヮー ドライ ンと、
前記ヮー ドライ ンと交差する列方向に複数本配列されたビ ッ ト ライ ンと、
前記ワー ドライ ンと ビッ トライ ンとの交点に夫々配置され た複数の不揮発性メ モ リ セルと、
前記ヮー ドライ ンの夫々に前記複数の不揮発性メ モ リ セル と共通に接続されかつ複数の不揮発性メ モリセルとほぼ同一 の閾値を持つ少なく とも 1個の不揮発性べリ フアイセルと、 情報の書込み、 消去時に前記不揮発性メモ リ セルの閾値に 対して前記不揮発性べリ フ アイセルの閾値を所定の値だけ電 気的に減少させる閾値制御手段と、
前記閾値制御手段による閾値の変化より所定時間後に前記 不揮発性べリ フアイセルの記憶内容のベリ フ アイ動作を行う ベリ フ ァイ手段とを具備するべリ フ ァィ機能を有する不揮発 性記憶装置。
2 . 前記ワー ドライ ンの夫々に接続された複数の不揮発性 メ モ リ セルに対してページ単位で情報の書き込み、 読出、 消 去を行う手段を含む請求項 1 によるべ リ フ ァイ機能を有する 不揮発性記憶装置。
3 . 行方向に複数本配列されたワー ドライ ンと、
前記ヮー ドライ ンと交差する列方向に複数本配列されたビ ッ 卜 ライ ンと、
前記ヮー ドライ ンと ビッ トライ ンとの交点に夫々配置され た複数の不揮発性メモリセルと、
前記複数本配列されたヮ一 ドライ ンのうち少なく とも 1本 のヮー ドライ ンに前記不揮発性メ モ リ セルと共通に接続され た少なく と も 1個の不揮発性べリ フ ァイセルと、
情報の書き込み、 消去時に前記不揮発性メ モリセルに所定 の電圧を印加すると共にこの所定の電圧より小さい電圧を前 記不揮発性べリ フ ァィセルに印加する電圧印加手段と、
前記電圧印加手段による電圧印加より所定時間後に前記不 揮発性べリ ファイセルの記憶内容のベリ フ ァイ動作を行うベ リ フ ァィ手段とを具備するべリ フ ァィ機能を有する不揮発性
8し o
4 . 前記不揮発性メ モ リ セルおよび不揮発性べリ フ ァイセ ルは情報の書き込み、 消去時に前記電圧印加手段から印加さ れる前記所定の電圧に対してほぼ同一の書き込み、 消去時間 特性を有する請求項 3によるべリ フ ァイ機能を有する不揮発 性記憶装置。
5 . 前記電圧印加手段は前記情報の書き込み、 消去時に、 前記不揮発性メ モ リ セルに電流を供給する第 1 の電流供給手 段と、 前記不揮発性べリ フ アイセルに電流を供給する第 2 の 電流供給手段とを有し、 前記第 1の電流供給手段の駆動力が 第 2の電流供給手段の駆動力より大き く設定されている請求 項 3 によるべリ フ アイ機能を有する不揮発性記憶装置。
6 . 前記電圧印加手段は、 単一の電源と、 この電源と前記 不揮発性メ モリセルとの間に接続され前記所定の電圧を発生 する第 1 の駆動手段と、 前記電源と前記不揮発性べリ フ ァイ セルとの間に接続され前記所定の電圧より小さい電圧を発生 する第 2の駆動手段とを有する請求項 3 によるべリ フ ァイ機 能を有する不揮発性記憶装置。
7 . 前記電圧印加手段は、 前記所定の電圧を発生する第 1 の電源と、 前記所定の電圧より小さい電圧を発生する第 2の 電源とを有する請求項 3 によるべリ フ ァイ機能を有する不揮 発性記憶装置。
8 . 前記べリ フ ァィ手段は、 前記不揮発性べリ フ ァイセル の記憶内容のベリ フ アイの参照出力を生成する リ フ ァ レンス セルと、 この リ フ ァ レンスセルからの参照出力と前記不揮発 性ベリ フアイセルの記憶内容に応じて得られるベリ フ ァイ出 力との比較結果を出力するセンスアンプとを有する ことを特 徴とする請求項 3 に記載のベリ フ ァイ機能を有する不揮発性
0し i¾ ^ li. 0
9 . 行方向に複数本配列されたワー ドライ ンと、
前記ヮ一 ドライ ンと交差する列方向に複数本配列されたビ ッ ト ライ ンと、
前記ワー ドライ ンと ビッ トライ ンとの交点に夫々配置され た複数の不揮発性メモリセル トラ ンジス夕と、
前記複数本配列されたヮー ドライ ンの夫々に前記不揮発性 メ モ リセル トラ ンジスタと共通に接続された少なく とも 1個 の不揮発性べリ フ ァイ ト ラ ンジスタ と、
情報の書き込み、 消去時に夫々前記不揮発性メモ リセル ト ラ ンジス夕の ドレイ ンおよびソースまたは基板に所定の電圧 を印加すると共に、 この所定の電圧より小さい電圧を前記不 揮発性ベリ フ アイ トラ ンジスタの ドレイ ンおよびソースまた は基板に印加する電圧印加手段と、
前記不揮発性メ モ リ セル ト ラ ンジスタに対する情報の書ぎ 込みまたは消去の後に前記不揮発性べリ ファイセル トラ ンジ ス夕の記憶内容のベリ フ ァイ動作を行う手段とを具備するべ リ フアイ機能を有する不揮発性記憶装置。
1 0 . 前記ベリ フアイ動作を行う手段は、 前記不揮発性べ リ フ アイセルトラ ンジス夕の閾値が所定値に到達するまでま たは予め定めた上限回数回前記べリ フ ァイ動作を繰り返す請 求項 9に記載のベリ フ ァィ機能を有する不揮発性記憶装置。
1 1 . 行方向に複数本配列されたヮー ドライ ンと、
前記ヮー ドライ ンと交差する列方向に複数本配列されたビ ッ ト ライ ンと、
前記ワー ドライ ンと ビッ トライ ンとの交点に夫々配置され た複数の不揮発性メ モ リ セルと、
前記ヮ一ドライ ンの夫々に前.記複数の不揮発性メ モリ セル と共通に接続されかつ複数の不揮発性メモリセルとほぼ同一 の書き込み消去特性を有する少なく と も 1個のベリ フ ァイセ ルと、
参照信号を発生する リ フ ァ レンスセルと、
書き込み消去時に選択されたヮー ドライ ンに接続されたべ リ フ アイセルの出力および前記リ フ ァ レンスセルよ りの参照 信号を夫々異なる所定のセンス感度をもって検出するセ ンス 手段とを具備するべリ フアイ機能を有する不揮発性記憶装置。
1 2 . 前記べリ フ ァイセルは前記不揮発性メ モ リ セルと同 時に形成される冗長セルァレイの一部である請求項 1 1 によ るべリ フ ァィ機能を有する不揮発性記憶装置。
1 3 . 前記センス手段は、 ベ リ フ ァイ時に前記べリ フ ァイ セルからの出力を前記センス手段に直接供給する第 1供給手 段と、 前記リ フ ァ レンスセルよ りの参照信号のレベルを調整 して前記セ ンス手段に供給する第 2供給手段とを具備する請 求項 1 1 によるべ リ フ ァイ機能を有する不揮発性記憶装置。
1 4 . 前記センス手段は、 ベリ フ ァイ時に前記べリ フ ァィ セルからの出力を前記センス手段に直接供給する第 1供給手 段と、 前記リ フ ァ レンスセルの出力制御端子に制御信号を供 給して出力される前記参照信号のレベルを調整して前記セ ン ス手段に供給する第 2供給手段とを具備する請求項 1 1 によ るべリ フ ァ ィ機能を有する不揮発性.記憶装置。
1 5 . 前記ワー ドライ ン、 ビッ ト ライ ン、 メ モ リ セル、 ベ リ フ ァイセル、 リ フ ァ レンスセル、 センス手段の各々は単一 の半導体チッ プ上に形成され、 前記リ フ ァ レンスセルは前記 メモ リセルパタ一ンとセンス手段パタ一ンとの間に配置され てなる請求項 1 1 によるべリ フ アイ機能を有する不揮発性記 1思 ιΑ.0
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