WO2005029675A1

WO2005029675A1 - バックアップ回路

Info

Publication number: WO2005029675A1
Application number: PCT/JP2003/011894
Authority: WO
Inventors: Masahiro Matsumoto; Keiji Hanzawa; Hiroyasu Sukesako
Original assignee: Hitachi, Ltd.; Hitachi Car Engineering Co., Ltd.
Priority date: 2003-09-18
Filing date: 2003-09-18
Publication date: 2005-03-31
Also published as: CN1792015A; US20060158036A1; EP1672765B1; JPWO2005029675A1; AU2003268647A1; JP3944226B2; US7376040B2; EP1672765A1; EP1672765A4

Abstract

本発明の目的は、標準CMOSプロセスで構成することができ、回路規模の小さなバックアップ回路を提供することにある。バックアップ回路(10)は、記憶回路を含むデジタル回路(44)とこのデジタル回路に電源を供給する電源供給端子(TIN,TGND)との間に配置される。電源供給端子(TIN,TGND)とバックアップコンデンサ(C1)との間には、直列接続されたMOSトランジスタ(MOS1,MOS2)が配置される。MOSトランジスタ(MOS1,MOS2)は、電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を逆方向とするダイオードとして働く。

Description

バックアップ回路技術分野

本発明は、電源瞬断時にデジタル回路の中の記憶回路に記憶された情報を保持するバックアップ回路に係り、特に、標準 C MO Sプロセスで構成可能なバックアップ回路に関する。

明

背景技術

従来のデジタル回路では、例えば、特開 2書 0 0 1— 3 2 7 1 0 1号公報に記載されているように、電源供給端子とデジタル回路との間にバックアップコンデンサからなるバックアップ回路を備えたものが知られている。電源供給端子から電圧が供給されているとき、バックアップコンデンサはチャージされ、電源瞬断時に電源供給端子から電圧が遮断されると、バックァップコンデンザにチャージされた電荷により、電圧がデジタル回路に供給され、記憶回路に記憶された情報を保持するようにしている。

そして、バックアップコンデンサにチャージされた電圧が、電源供給端子から外部に供給されるのを防止するために、電源供給端子とバックアップコンデンサとの間に、ダイオードを配置することが知られている。ここで、ダイオードのァノ一ドが電源供給端子に接続され、ダイォ一ドの力ソードがバックアツプコンデンサの一方の端子に接続されることにより、電源供給端子から供給される電圧が低下した場合にはバックアツプコンデンザから電源供給端子への電流の逆流を防止する。

しかしながら、ダイオードを用いるものでは、ダイオードとデジタル回路を同一の L S Iチップに構成するには標準 C M〇 Sプロセスでは不可能であるため、 S O Iプロセス等の特殊なプロセスが必要となる。このため、デジタル回路を標準 C MO Sプロセスで構成した場合には、ダイオードは外部素子になるという問題があった。また、ダイオードを用いる場合には、通常動作時においてもダイォードが電圧降下を発生させるという問題があった。

それに対して、ダイオードに代えて、発振器とチャージポンプで駆動される M O Sトランジスタを用いるものも知られている。この構成では、電源供給端子から供給される電圧により発振器を駆動し、この発振器の出力によりチャージボンプを駆動する。また、 MO Sトランジスタのアノードが電源供給端子に接続され、 MO Sトランジス夕の力ソードがバックアツプコンデンサの一方の端子に接続される。チャージポンプの出力は、 MO Sトランジスタのゲートに供給される。そして、電源供給端子から供給される電圧が低下した場合には発振器が停止し、チヤージポンプから MO Sトランジスタのゲートに印加する電圧を低下させて、 M O S卜ランジス夕をオフにし、バックアップコンデンサから電源供給端子に電流が逆流することを防止する。この構成では、標準 C MO Sプロセスで構成することができるので、デジタル回路と同一半導体チップに集積化することができ、また、電圧降下もほとんど生じないものである。発明の開示

しかしながら、発振器とチャージポンプと MO Sトランジスタを用いるものでは、発振器とチャージポンプを構成するために約 1 5点のトランジスタ素子が必要であり、素子数が多くなるため、回路規模が大きくなるという問題があった。本発明の目的は、標準 C MO Sプロセスで構成することができ、回路規模の小さなバックアツプ回路を提供することにある。

( 1 ) 上記目的を達成するために、本発明は、記憶回路を含むデジタル回路とこのデジタル回路に電源を供給する電源供給端子との間に配置され、電源瞬断時に前記デジタル回路にバックアツプ電圧を供給するバックアツプコンデンサを有し、前記記憶回路に記憶された情報を保持するパックアップ回路において、前記電源供給端子と前記バックアツプコンデンザとの間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を逆方向とするダイオードとして働くとともに、標準 C MO Sプロセスで構成することができる素子を備えるようにしたものである。かかる構成により、標準 CMOSプロセスで構成することができ、回路規模を小さくし得るものとなる。

(2) 上記（1) において、好ましくは、前記素子は、 MOSトランジスタであり、この MOSトランジスタのゲート端子がグランド電位に接続するようにしたものである。

(3) 上記（2) において、好ましくは、前記 MOSトランジスタは、複数個直列に接続されたものである。

(4) 上記（1) において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路を低消費電力状態に移行させる移行手段を備えるようにしたものである。

(5) 上記（4) において、好ましくは、前記移行手段は、前記電源供給端子の電を検出する電圧検出手段であり、予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させるものである。

(6) 上記（4) において、好ましくは、前記移行手段は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止するものである。

(7) 上記（1) において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路をリセットするリセット手段を備えるようにしたものである。

(8) 上記（7) において、好ましくは、前記リセット手段は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジ夕ル回路をリセットするようにしたものである。図面の簡単な説明

図 1は、本発明の第 1の実施形態によるバックアップ回路の構成を示す回路図である。

図 2は、本発明の第 1の実施形態によるバックアップ回路に用いる MOSトランジス夕の断面構造を示す断面図である。

図 3は、本発明の第 1の実施形態によるバックアップ回路の動作説明図である。図 4は、本発明の第 1の実施形態によるバックアップ回路の具体的な構成を示す回路図である。

図 5は、本発明の第 2の実施形態によるバックアツプ回路の構成を示す回路図である。

図 6は、本発明の第 2の実施形態によるバックアツプ回路によってバックァップされるデジタル回路の構成を示すプロック図である。発明を実施するための最良の形態

以下、図 1〜図 4を用いて、本発明の第 1の実施形態によるバックアップ回路の構成および動作について説明する。

最初に、図 1を用いて、本実施形態によるバックアップ回路の構成について説明する。

バックアップ回路 10は、直列に接続された p— MOSトランジスタ MOS 1， MOS 2と、バックアップコンデンサ C 1と、電圧検出回路 12と、遅延回路 1 4とから構成される。

MOSトランジスタ MOS 1の力ソード端子 K1は、電源供給端子 TINに接続されている。 MOSトランジスタ MOS 1のアノード端子 A1は、 MOSトランジス夕 M〇S 2の力ソード端子 K 2に接続されている。 MOSトランジスタ MO ₃1のゲート端子₀1は、電源供給端子 TGNDに接続されている。電源供給端子 T GNDは接地電位である。電源供給端子 TIN, TGNDには、外部電源が接続され、電圧 VIが供給される。

MOSトランジスタ MOS 2の力ソード端子 K 2は、 MOSトランジスタ MO S 1のアノード端子 A 1に接続されている。 MOSトランジスタ MOS 2のァノード端子 A 2は、デジタル回路 20の電源供給端子 VDDに接続されている。 MO Sトランジスタ MOS 2のゲート端子 G2は、電源供給端子 TGNDに接続されている。これによつ,て、 MO Sトランジスタ M〇S 1 , MO S 2は、電源供給端子 T INと、デジタル回路 2 0の電源供給端子 VDDの間に直列に接続されている。

直列接続された！）一 MO Sトランジスタ MO S 1， MO S 2は、図 2を用いて後述するように、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路 2 0から電源供給端子 T INへの方向を逆方向とするダイオードとして働く素子である。

バックアップコンデンサ C 1の一方の端子は、 MO Sトランジスタ MO S 2のアノード端子 A 2と、デジタル回路 2 0の電源供給端子 VDDとの接続点に接続されている。バックアップコンデンサ C 1の一方の端子は、電源供給端子 TGNDに接続されている。バックアップコンデンサ C 1には、電源供給端子 T IN, TGNDからデジタル回路 2 0の電源供給端子 VDDに供給される電源電圧を充電する。

電圧検出回路 1 2は、電源供給端子 T IN, TGNDの両端電圧を検出し、デジタル回路 2 0を低電力状態（スタンバイ状態）に移行させる信号を発生する。電圧検出回路 1 2の出力は、デジタル回路 2 0のスタンバイ端子 STANBYに入力する。デジタル回路 2 0のスタンバイ端子 STANBYの入力信号がハイレベルになると、デジタル回路 2 0は、その内部に備えられている C P U (演算器）等への電力供給を停止して、デジタル回路 2 0を低電力状態に移行する。なお、このとき、デジ夕ル回路 2 0の内部の R OMなどの記憶素子は、デジタル回路 2 0の電源供給端子 VDDから供給される電圧によって記憶されている情報を保持する。

遅延回路 1 4は、電圧検出回路 1 2の出力信号を遅延させた遅延信号を発生する。遅延回路 1 4の出力信号は、デジタル回路 2 0のリセット端子 RESETに供給される。デジタル回路 2 0は、リセット端子 RESETの入力信号がローレベルからハイレベルに変化すると、内部の C P U等にリセットをかけ、デジタル回路 2 0の動作を復帰させる。

次に、図 2を用いて、本実施形態によるバックアップ回路に用いる MO Sトランジス夕の断面構造について説明する。

図 2は、本発明の第 1の実施形態によるバックアツプ回路に用いる MO トランジス夕の断面構造を示す断面図である。なお、図 1と同一符号は、同一部分を示している。 p— MOSトランジスタ MOS 1, MOS 2は、 P— S UB基板 m 1に互いに分離された N— WELLm2， m2を配置し、この N— WELLm2， m 3にそれぞれ P+拡散 m4, m5， m6, m 7とゲート電極 m 8, m 9を配置することにより構成され、標準 CMOSプロセスで容易に構成できるものである。

次に、図 1および図 3を用いて、本実施形態によるバックアップ回路の動作について説明する。

図 3は、本発明の第 1の実施形態によるバックアップ回路の動作説明図である。図 1に示したバックアップ回路 10において、通常時には、 MOSトランジス夕 MOS l, MOS 2のゲート端子がグランド電位に接続されているので、 MO Sトランジスタ MOS 1， MOS 2はオン状態であるため、微小抵抗として働き、ほとんど電圧降下を発生させずに電源供給端子 TIN, TGNDに供給された電圧をデジタル回路 20に供給する。ここで、 1個の MOSトランジスタのオン状態における抵抗を 2 Ωとすると、 2個の MOSトランジスタ MOS 1, MOS 2の抵抗値は 4Ωである。 MOSトランジスタ MOS 1， MOS 2を流れる電流を 10m Aとすると、 MOSトランジスタ MOS 1， MOS 2における電圧ドロップは、わずか 04Vである。

したがって、図 3に示すように、通常時は、電源供給端子 TIN, TGNDに供給される外部電圧 V 1に対して、デジタル回路 20の電源供給端子 VDDに供給される電圧 V2は、わずか 0. 04 V程度低い電圧である。

一方、電源瞬断時には、 MOSトランジスタ M〇S 2は、 MOSトランジスタとしての動作はせず、？+拡散1117と — £1^ 1113にょりダィォードとして動作し、 MOSトランジスタ MOS 1も P+拡散 m5と N— WELLm2によりダイオードとして動作する。

このため、図 3に示すように、時刻 t 1において電源瞬断となると、電源供給端子 TIN, TGNDの電圧 V 1が 0Vになっても、デジタル回路 20に供給される電圧 V 2はダイオードの順方向電圧 Vdの 2個分の電圧 2 Vd (約 1. 2 V) が維持される。一般にデジタル回路 20の記憶装置は、例えばフリップフロップや R AMから構成され、これらの記憶装置は、電源電圧が 0. 5 V程度まで低下しても情報を維持することができる。つまり、本実施形態のバックアップ回路 10によって、デジタル回路 20に供給する電源電圧をダイオードの順方向電圧 2個分の電圧である約 1. 2 Vに維持させておくことで、デジタル回路内部にあるフリップフ口ップゃ RAMの情報を維持させることができる。このことにより、電源瞬断の回復後もデジタル回路 20を正常に動作させることができるようになる。なお、一般的に記憶装置は電源電圧が 0. 5 V程度まで低下しても情報を維持できるものであり、そのためには、 MOSトランジスタは 1個だけ用いるようにしてもよいものである。ただし、記憶装置は、製造時のばらつきにより情報を維持できる電圧にもばらつきがあるため、本実施形態では、 MOSトランジスタを 2個直列接続して、電源電圧を約 1. 2Vとして、記憶装置にばらつきがあっても情報が維持できるようにしている。

以上説明したように、本実施形態では、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路 20から電源供給端子 TINへの方向を逆方向とするダイオードとして働く素子である P—MOSトランジス夕 MOS 1, MOS 2を、電源供給端子 TINとデジタル回路 20の電源供給端子 VDDに接続している。 MOSトランジスタは、標準 MOSプロセスによつて構成することができるため、デジタル回路と同一半導体チップに集積化することができる。また、 MOSトランジスタは、通常時には電圧降下もほとんど生じないものである。さらに、電源瞬断時には、ダイオードとして機能するため、バックァップコンデンザから電源供給端子方向への逆流を防止することができる。また、 2個の MOSトランジスタを用いるだけであるため、発振器とチャージポンプと MOSトランジスタを用いる従来のものに比べて、発振器とチャージボンプが不要になり、 MOSトランジスタが 1個追加されるだけであるため、素子数を少なくでき、結果として、回路規模は約 1/2にすることができる。

なお、 MOSトランジスタは、 p— MOSとして説明したが、 n—MOSを用いて構成することも可能である。

また、電圧検出回路 12は、電源瞬断時に、デジタル回路 20を低消費電力状態にするようにして、電源電圧をバックアップするバックアップコンデンサ C 1 が電源電圧を保持する時間を長くするようにしている。

また、遅延回路 14は、電源瞬断からの復帰後に遅延回路の遅延時間後に、デジタル回路 2 0にリセット信号を供給するようにするために設けられている。これによって、電源瞬断からの復帰後不安定になる恐れのあるデジタル回路の場合にも、復帰時に安定化することができる。

次に、図 4を用いて、本実施形態によるバックアップ回路の具体的な構成について説明する。

図 4は、本発明の第 1の実施形態によるバックアップ回路の具体的な構成を示す回路図である。なお、図 1と同一符号は、同一部分を示している。

図 4においては、電圧検出回路 1 2として、インバー夕 MO S回路 I N V 1を用い、遅延回路 1 4として、インバー夕 MO S回路 I N V 2を用いている。インバ一タ M〇 S回路 I N V 1の出力は、図 3の時刻 t 3において、電源供給端子 T IN, TGNDの電圧 V 1が 0 Vになったとき、ローレベルからハイレベルに変化する。ィンバータ MO S回路 I N V 1の出力がハイレベルになることにより、デジタル回路 2 0は、スタンバイ状態に移行して、低消費電力状態に移行する。

インバー夕 MO S回路 I N V 2は、入力信号を遅延させるものであり、複数のインバー夕が直列接続されている。図 3の時刻 t 1において、インバ一タ MO S 回路 I N V 1の出力がローレベルからハイレベルに変化するものとし、デジタル回路 2 0は、リセット端子 RESETの入力信号が口一レベルからハイレベルに変化した場合に、内部の C P U等にリセットをかけるものとすると、インバー夕 M〇S 回路 I N V 2を構成するインバー夕の個数は、偶数個とする。電源瞬断後からの復帰時に不安定になるデジタル回路 2 0においては、この不安定さが解消されるまでの時間だけ遅延させる。単一のインバ一夕による遅延時間が、例えば、 1 0 n sとすると、デジタル回路 2 0の安定化まで必要とされる遅延時間が確保できるように、直列接続するインバー夕の個数を設定する。また、この遅延時間が長い場合には、図示するように、インバー夕 MO S回路 I N V 2の出力にコンデンサ C 2を接続し、このコンデンサ C 2のチャージ時間だけ、遅延時間を確保するようにすることもできる。

以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはバックアツプコンデンザから電源供給端子への電流の逆流を防止することができる。しかも、標準 C MO Sプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。

次に、図 5および図 6を用いて、本発明の第 2の実施形態によるバックアップ回路の構成および動作について説明する。

図 5は、本発明の第 2の実施形態によるバックアップ回路の構成を示す回路図である。図 6は、本発明の第 2の実施形態によるバックアップ回路によってバックアップされるデジタル回路の構成を示すブロック図である。なお、図 5において、図 1と同一符号は、同一部分を示している。

図 5において、バックアップ回路 1 OAは、直列に接続された p—MOSトランジス夕 MOS 1, MOS 2と、バックアップコンデンサ C 1と、発振器 16とから構成される。 p—MOSトランジスタ MOS 1, MOS 2および、バックァップコンデンサ C 1の動作は、図 1に示したものと同様である。

発振器 16は、電源供給端子 TIN, TGNDの両端電圧によって動作し、クロック端子 CLKからクロック信号を出力する。クロック信号は、デジタル回路 20のクロック端子 CLKに供給される。発振器 16は、電源供給端子 TIN, TGNDの両端電圧が低下すると、発振を自動的に停止する。

図 6において、デジタル回路 2 OAは、プログラムカウンタ 21と、 ROM 2 2と、レジスタ群 23と、演算器 24と、入出力回路 25とから構成される。プログラムカウン夕 21は、 0から最大値までを繰り返し巡回しプログラムの実行を管理する。 ROM 22は、プログラムカウンタ 21の出力に応じて予め格納されたプログラムを出力する。 ROM22から出力されるプログラムコードは、制御コードバス CCBを介して、レジスタ群 23, 演算器 24, 入出力回路 25に送られる。レジス夕群 23は一時的にデータを保持するものであり、演算器 24 は演算を実行するものであり、入出力回路 25は入出力を行うものである。なお、レジス夕群 23と演算器 24と入出力回路 25の間のデータのやり取りは、デ一夕バス DBを介して行われる。

図 5の発振器 16から入力したクロック信号は、それぞれ、プログラムカウン夕 21， ROM22, レジスタ群 23，演算器 24, 入出力回路 25に供給されている。電源供給端子 TIN, TGNDの両端電圧が低下して、発振器 43が発振を自動的に停止すると、発振器 43から動作クロックを供給されるデジタル回路 20 Aのプログラムカウンタ 2 1， R OM 2 2 , レジスタ群 2 3 , 演算器 2 4，入出力回路 2 5も動作停止して、低消費電力状態になる。

また、デジタル回路 2 O Aは、プログラムカウンタ 2 1を巡回させて、プログラムを巡回動作させるものであるため、電源が瞬断してプログラム動作が暴走しても巡回動作であるために必ず復帰する。すなわち、リセット動作を行うことなく、復帰することができる。

以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはバックアツプコンデンサから電源供給端子への電流の逆流を防止することができる。しかも、標準 C MO Sプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。産業上の利用可能性

本発明によれば、標準 C MO Sプロセスで構成することができ、回路規模を小さくすることができる。

Claims

請求の範囲

1 . 記憶回路を含むデジタル回路（20)とこのデジタル回路に電源を供給する電源供給端子 (TIN，TGND)との間に配置され、電源瞬断時に前記デジタル回路にバックァップ電圧を供給するバックアツプコンデンサ (C1)を有し、前記記憶回路に記憶された情報を保持するバックアップ回路において、

前記電源供給端子 (TIN, TGND)と前記バックアップコンデンサ (C1)との間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を逆方向とするダイオードとして働くとともに、標準 C MO Sプロセスで構成することができる素子 (M0S1 , M0S2)を備えたことを特徴とするバックアップ回路。

2 . 請求項 1記載のバックアップ回路において、

前記素子は、 MO Sトランジスタ（M0S1，M0S2)であり、

この M O Sトランジスタのゲート端子 (G1，G2)がグランド電位に接続されることを特徴とするバックアップ回路。

3 . 請求項 2記載のバックアップ回路において、

前記 M O Sトランジスタ（M0S1，M0S2)は、複数個直列に接続されたことを特徴とするバックアップ回路。

4 . 請求項 1記載のバックアップ回路において、さらに、

前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジ夕ル回路を低消費電力状態に移行させる移行手段（12)を備えたことを特徴とするバックアツプ回路。

5 . 請求項 4記載のバックアップ回路において、

前記移行手段（12)は、前記電源供給端子の電圧を検出する電圧検出手段であり、予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させることを特徴とするバックアツプ回路。

6 . 請求項 4記載のバックアップ回路において、

前記移行手段 α 2)は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止することを特徴とするバックアップ回路。

7 . 請求項 1記載のバックアップ回路において、さらに、

前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジ夕ル回路をリセッ卜するリセット手段（14)を備えたことを特徴とするバックアップ回路。

8 . 請求項 7記載のバックアップ回路において、

前記リセット手段（14)は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジタル回路をリセッ卜することを特徴とするバックアップ回路。