WO2006046281A1

WO2006046281A1 - 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置

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Publication number: WO2006046281A1
Application number: PCT/JP2004/015830
Authority: WO
Inventors: Mitsuhiro Nagao; Kenta Kato; Shozo Kawabata
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2004-10-26
Filing date: 2004-10-26
Publication date: 2006-05-04
Also published as: US7120050B2; TWI395229B; DE112004003009B4; GB2434674B; GB2434674A; DE112004003009T5; CN101088128A; TW200625332A; CN100530433C; JPWO2006046281A1; JP4499111B2; US20060098496A1; GB0708999D0

Abstract

　ベリファイセンスアンプ１９は、書き換え対象の不揮発性メモリセルのデータを読み出す。読み出されたデータは、比較回路２１において期待データと比較される。書き換え完了に応じて比較回路２１から一致信号ＭＣＨが出力される。セレクタ２３からは、書き換え対象の不揮発性メモリセルＭＣに対応して揮発性データ保持部２５のデコード信号ＳＴＲ（ｉ）／ＳＷＰ（ｉ）が出力される。ベリファイ指示信号ＰＧＶ／ＥＲＶに応じて、ベリファイセンスアンプ１９に読み出されているデータが揮発性データ保持部２５に格納される。ベリファイ指示信号ＰＧＶ／ＥＲＶに代えて一致信号ＭＣＨで制御すれば、書き換え完了に応じて揮発性データ保持部２５へデータが格納される。不揮発性記憶部からの動作情報の再読み出しを行う必要がない。

Description

明細書

不揮発性記憶装置の情報設定方法、および不揮発性記憶装置技術分野

[0001] 本発明は、不揮発性記憶装置における動作情報の設定に関するものである。特に

、動作情報を不揮発性記憶領域に格納すると共に、電源投入期間中には、揮発性データ記憶領域に記憶しておく技術に関するものである。

背景技術

[0002] 特許文献 1に開示されている半導体装置では、図 7に示すように、電気的に書き換えが可能な不揮発性メモリセルで構成されているメモリセルアレイ 110には、初期設定データを格納するための初期設定データ領域が設定されている。また、メモリセルアレイ 110に発生する不良カラムに対応した不良コラムアドレスを格納するための不良コラムアドレスレジスタ 190が設けられている。更に、内部電圧生成回路 200において各種電圧を生成する際に使用される調整用データ、およびタイマー回路 220において各種タイミングパルスを生成する際に使用される調整用データの、各々のデータを格納するための、トリミングデータレジスタ 210、 230が設けられている。

[0003] ウェハテストにより、トリミングデータレジスタ 210、 230には、内部電圧生成回路 20 0における各種電圧の調整用データ、およびタイマー回路 220における各種タイミングパルスの調整用データ力不良コラムアドレスレジスタ 190には、不良コラムァドレスが、設定される

[0004] トリミングデータレジスタ 210、 230、および不良コラムアドレスレジスタ 190に設定された内容は、初期設定データとして、不揮発性メモリセルで構成されているメモリセルアレイ 110内の初期設定データ領域に格納される。

[0005] また、特許文献 2に開示されている画像入力装置では、図 8に示すように、電源スィツチがオンになり、システム電源が供給されると、リモコン装置または外部接続するコンピュータカも制御情報の更新があるかどうかを調べ（S 100、 S200)、更新要求があれば、その更新要求に応じて、 RAMに記憶される制御情報を更新し、または新たな制御情報を RAMに格納し、更新の事実を RAMの所定箇所に記憶する（S300)。 [0006] 電源が遮断されると、 RAMを参照して、制御情報の更新の有無を調べ（S500)、更新されていれば、 RAMに記憶される制御情報を EEPROMに書き込む（S600)。電圧保持回路は、電源スィッチがオフになった後、少なくとも S600の処理を終了するまでの一定期間、システム電源電圧を維持するように設計される。

[0007] 特許文献 1 : 2002— 117699号公報

特許文献 2 :特開平 8—125914号公報

発明の開示

発明が解決しょうとする課題

[0008] 上記特許文献 1、 2は、トリミングデータレジスタ 210、 230、不良コラムアドレスレジスタ 190等の各種のレジスタや、 RAMに、各種の設定値や、制御情報を格納した後、必要に応じてメモリセルアレイ 110や、 EEPROMに書き込みを行うものである。

[0009] しかしながら、メモリセルアレイ 110や、 EEPROMは、不揮発性メモリセルにより構成されており、データの書き換えには所定のバイアス印加を繰り返す必要があり、多大な時間を必要とする場合がある。従って、レジスタ、 RAMに格納された設定値、制御情報が、メモリセルアレイ 110、 EEPROMに格納されるまでの間、両者間で、格納されて、る設定値や制御情報が不一致の状態が継続することとなる。不揮発性メモリセルへのデータの書き換えに長時間を要する場合、長時間に渡って、設定値や制御情報の不一致の状態が継続してしまうおそれがある。回路動作上、不安定な状態が長時間に渡って維持されることとなり問題である。

[0010] 更に、不揮発性メモリセルへのデータの書き換えについては、データ" 0"への書き換えであるプログラム動作と、データ" 1"への書き換えである消去動作とは、不揮発性メモリセルへの印加バイアス電圧、書き換え状態を判定するべリファイ動作におけるレファレンス閾値電圧、書き換え動作を行う際の動作シーケンスが異なる。このため、書き換え動作として、データ" 1"から" 0"への書き換えとデータ" 0"から" 1"への書き換えとの両者を含む場合、プログラム動作と消去動作を共に行わなければならず、書き換え時間は更に長くなつてしまうおそれがある。設定値や制御情報の不一致の状態が更に長時間に渡って継続してしまい、回路動作上、不安定な状態が更に長時間に渡って維持されることとなり問題である。 [0011] また、特許文献 1は、出荷前のウェハテスト時にベンダーにより、内部設定電圧ゃタイミングパルス等のトリミング情報や、不良コラムアドレス等の冗長アドレス情報を、不揮発性メモリセルに格納するものではある。し力しながら、ユーザにて適宜に設定すべき、ライトプロテクト情報等のユーザ設定情報については、何等開示されていない。ユーザ設定情報について特許文献 1を適用する場合、各種レジスタと不揮発性メモリセルとの間でユーザ制御情報が不一致である期間が継続するため問題である。

[0012] また、特許文献 2は、制御情報の更新を随時受け付けるものの、更新された制御情報の EEPROMへの格納は、電源の遮断に応じて行われる。そのため、電源の遮断後も給電を継続するために電圧保持回路が備えられてはいる。しカゝしながら、電源の遮断後も給電を可能とするためには、容量素子等にエネルギーを蓄えていなければならず、給電の期間中、電圧を所定の電圧値に維持するための回路も必要となる。 E EPROMへの格納時間、格納すべき情報量によっては、長時間の給電が必要となることも考えられる。充分なサイズの容量素子等、および所定電圧値に維持するレギュレート回路等を備えなければならず、回路規模、消費電流が大きくならざるを得ず問題である。

[0013] また、設定値や制御情報を、不揮発性記憶領域に書き込んだ後に、レジスタや RA M等の揮発性のデータ記憶部に転送することも考えられはする。し力しながら、この場合、不揮発性記憶領域から、設定値や制御情報を読み出すための読み出しァクセス制御を行う必要がある。設定値や制御情報が不揮発性記憶領域に書き込まれた後、揮発性データ記憶部に記憶されるまでに、不揮発性記憶領域からの再度読み出すための読み出し時間を必要とする。揮発性データ記憶部における、設定値や制御情報の更新が遅れてしま、問題である。

課題を解決するための手段

[0014] 本発明は前記背景技術の少なくとも 1つの問題点を解消するためになされたものであり、不揮発性記憶装置の動作情報を、不揮発性記憶領域に格納しておくと共に、電源投入期間中は、不揮発性記憶領域の動作情報と同じ情報を揮発性データ記憶領域にも記憶して動作情報を設定する不揮発性記憶装置に関して、動作情報の設定または更新の際、不揮発性記憶領域の書き換えを先行させた上で、遅滞なく揮発性データ記憶領域への記憶を行うことが可能な不揮発性記憶装置の情報設定方法、および不揮発性記憶装置を提供することを目的とする。

[0015] 前記目的を達成するためになされた本発明の不揮発性記憶装置の情報設定方法は、動作情報を格納する不揮発性記憶部と、給電中、不揮発性記憶部に格納されている動作情報を記憶しておく揮発性記憶部とを備える不揮発性記憶装置の情報設定方法において、動作情報の設定または更新の際、不揮発性記憶部の書き換えを行うステップと、書き換えのステップの終了時に、論理処理可能に保持されている動作情報に応じた論理信号に基づき、揮発性記憶部への動作情報の記憶を行うステツプと、を有することを特徴とする。

[0016] また、前記目的を達成するためになされた本発明の不揮発性記憶装置は、動作情報を格納する不揮発性記憶部と、給電中、不揮発性記憶部に格納されている動作情報を記憶しておく揮発性記憶部とを備える不揮発性記憶装置にお!ヽて、動作情報の設定または更新の際、不揮発性記憶部の書き換え終了時に、動作情報に応じて論理処理可能な論理信号を出力する識別部を備え、識別部より出力される論理信号に基づき、揮発性記憶部への動作情報の記憶を行うことを特徴とする。

[0017] 本発明の不揮発性記憶装置の情報設定方法、および不揮発性記憶装置では、不揮発性記憶装置が、動作情報を格納する不揮発性記憶部と、給電中、不揮発性記憶部に格納されている動作情報を記憶しておく揮発性記憶部とを備えるところ、動作情報の設定または更新にあたって、不揮発性記憶部の書き換えを行い、書き換えが終了した時点で、設定または更新された動作情報に応じた論理信号が、論理処理可能に保持されている。この論理信号に基づき、揮発性記憶部への動作情報の記憶が行われる。この場合、識別部により、動作情報に応じて論理処理可能な論理信号が出力される。

発明の効果

[0018] 本発明によれば、設定または更新される動作情報を不揮発性記憶部に格納する動作を先行させながら、格納完了の際に動作情報に応じた論理信号が論理処理可能に保持されてヽるので、不揮発性記憶部に格納された動作情報を揮発性記憶部に記憶する際、不揮発性記憶部から改めて動作情報を読み出すアクセス動作を行う必要はな!、。不揮発性記憶部への動作情報の格納から揮発性記憶部への動作情報の記憶までの動作情報の設定または更新の処理を、迅速に行うことができる。

[0019] 電源投入期間中の不揮発性記憶装置の動作条件は、揮発性記憶部に記憶されている動作情報に応じて設定されるところ、電源投入期間中に動作情報を変更する際に、不揮発性記憶部への動作情報の格納を先行させ格納が完了した時点で、遅滞なく揮発性記憶部の内容を更新して回路動作に反映することができる。揮発性記憶部の変更を先行する際の不揮発性記憶部の内容との不一致期間が長くなつてしまう問題、電源遮断後の不揮発性記憶部の書き換え制御を確保しなければならない問題等を解消すると共に、動作情報の変更を遅滞なく行い、動作条件を迅速に変更することがでさる。

[0020] また、動作情報の設定または更新にあたって、揮発性記憶部に記憶される動作情報は、あらためて不揮発性記憶部力読み出す必要はなぐ読み出しアクセス動作に伴う電流消費はな、。動作情報の設定または更新の処理にぉ、て消費電流の低減を図ることができる。

図面の簡単な説明

[0021] [図 1]第 1実施形態の回路ブロック図である。

[図 2]第 1実施形態のセレクタについての第 1具体例である。

[図 3]第 1実施形態のセレクタについての第 2具体例である。

[図 4]第 1実施形態においてプログラム動作を示すタイミングチャートである。

[図 5]第 2実施形態の回路ブロック図である。

[図 6]第 2実施形態の揮発性記憶部および揮発性記憶部への書き込み制御を行う回路部分につ、ての回路図である。

[図 7]特許文献 1の半導体装置についての回路ブロック図である。

[図 8]特許文献 2の動作フローチャートである。

[図 9]第 1実施形態の揮発性記憶部 25の詳細な回路である。

[図 10]第 1実施形態のセレクタについての第 3具体例である。

[図 11]Yデコ—ド信号 SEL_Y(i) (i=0乃至 7)のデコード回路である。

[図 12]セクタ一アドレスと第 2の動作情報と不揮発性記憶部のメモリセルとの対応表である。

[図 13]セクタ一アドレスと第 1の動作情報と不揮発性記憶部のメモリセルとの対応表である。

[図 14]第 1実施形態において電源投入後の第 1の動作情報と第 2の動作情報の読み出し動作を示すタイミングチャートである。

圆 15]第 1実施形態においてセクタ一 0の動作情報のプログラム動作を示すタイミングチャートである。

圆 16]第 1実施形態においてセクタ一の動作情報の消去動作を示すタイミングチヤートである。

符号の説明

11 不揮発性記憶部

13 ワードドライノく

15 γデコーダ

17 バイアス制御回路

19

21 比較回路

23、 27 セレクタ

25 揮発性記憶部

27A プログラム用デコード部

27B 消去用デコード部

29 転送データ生成部

BL (i) ビット線群

Dl、 D2、 D3 データ線

MC 不揮発性メモリセル

WLTR、 WLWP ワード線

ER 消去指示信号

MCH 一致信号

PG (j) プログラム指示信号 PGV、 ERV ベリファイ指示信号

SEL— TR、 SEL_WP 選択信号

SEL— Y(i) Yデコード信号

STR (i)、 SWP (i) デコード信号

T 出力タイミング信号

POR 電源投入検知信号

VERIFY ベリファイモード信号

発明を実施するための最良の形態

[0023] 以下、本発明の不揮発性記憶装置の情報設定方法、および不揮発性記憶装置について具体ィ匕した実施形態を図 1乃至図 6に基づき図面を参照しつつ詳細に説明する。

[0024] 不揮発性記憶装置では、回路動作を行う際、様々な動作情報に応じて動作条件が設定される。動作情報は、大きく 2種類に分類される。

[0025] 第 1の動作情報は、製品出荷前にベンダーにより設定される情報である。不揮発性記憶装置に所定の動作を行わせるために必要となる情報である。例えば、プログラム動作、消去動作、読み出し動作等の各種動作において使用されるバイアス電圧値の調整、各種動作におけるタイミングの調整、内蔵発振器の発振周波数の調整、また、不良メモリセルを冗長救済する際の冗長アドレス情報等が考えられる。これらの動作情報は、出荷前のテスト工程にて決定される。

[0026] 第 2の動作情報は、ユーザにより使用状況に応じて設定される情報である。組み込まれたシステムの機能に応じて不揮発性記憶装置をカスタマイズするために必要となる情報である。例えば、不揮発性記憶装置におけるメモリセルアレイを所定領域ごとに区画し、区画された各々の領域に対して書き換えの可否を設定する場合、いわゆるセクタ一またはセクタ一群ごとにライトプロテクト機能を設定する場合が考えられる。また、動作情報の書き換えの可否を設定することも可能である。書き換えの自由度を制限したい場合には、所定コードの入力を受け付けた場合にのみ書き換えを可能とする機能を設定することが考えられる。これらの機能や所定コードの設定をユーザにて行う場合である。 [0027] 不揮発性記憶装置では、上記の動作情報が電源遮断後も保持されて!、ることが必要である。第 1の動作情報が保持されなければ、工場出荷時に設定された回路動作を維持することはできず、動作性能の低下や動作不能と、つた不具合を招来してしまうおそれがある力である。第 2の動作情報が保持されなければ、不揮発性記憶装置が搭載されてヽるシステムに応じた性能、機能を維持することはできなヽおそれがある力もである。従って、ベンダーまたは Zおよびユーザにより設定された動作情報は、不揮発性記憶部に格納される必要がある。

[0028] 不揮発性記憶部に格納された動作情報は、不揮発性記憶装置の動作状態に応じて適宜に参照されることにより、所望の回路動作が実現される。これらの動作情報は、電源投入に応じて常時参照されて所望の動作条件が確保されなければならな、情報であり、または、動作状態に応じて遅滞なく設定されなければならない情報である

[0029] 前者に属する動作情報としては、バイアス電圧値の調整、動作タイミングの調整、内蔵発振器の発振周波数の調整、冗長アドレス情報等がある。電源投入に応じて回路定数は確定されている必要があり、内部電圧発生回路、各種タイミング回路、および内蔵発振器等は、調整された、電圧値、動作タイミング、および発振周波数が備えられるように、電源投入に応じて遅滞なく各種の回路定数が提供される必要がある。また、冗長アドレス情報については、入力されるアドレス情報に対して遅滞なく冗長救済の要否が判断されることが好ましぐ電源投入に応じて遅滞なく不良メモリセルについての冗長アドレス情報が提供される必要がある。

[0030] また、後者に属する動作情報としては、ライトプロテ外情報、書き換え制限情報、書き換え許可を与えるための指定コード情報等の情報がある。これらの動作情報についても、該当アクセスに対して遅滞なく提供されることが好ましい。

[0031] 上記の事情により、不揮発性記憶装置では、動作情報を保持しておくために、不揮発性記憶部と揮発性記憶部との 2段構造を採る場合がある。電源の遮断後も動作情報が消失しないように不揮発性記憶部が備えられ、動作情報が格納される。電源投入期間中は、回路動作に対して遅滞なく動作情報が供給されるように、動作情報は、不揮発性記憶部から揮発性記憶部に転送され記憶される。この転送は、電源投入または不揮発性記憶装置をイニシャライズするリセット動作に応じて行われ、電源投入期間中は、揮発性記憶部に記憶されている動作情報に基づいて各種の動作条件が決定される。また、電源投入期間中に不揮発性記憶部に格納された動作情報の更新 (変更)が行われる際も、不揮発性記憶装置外部などから入力された動作情報 (更新情報）は、最初に不揮発性記憶部に格納 (つまり更新前に不揮発性記憶部のメモリセルの情報が更新される）された上で、次に揮発性記憶部にも同じ更新情報が記憶される。従って、電源投入期間中に動作情報が更新される場合も、更新された揮発性記憶部の動作情報に基づいて各種の動作条件が決定される。

[0032] これにより、不揮発性記憶装置においては、電源投入後の回路動作において、また回路動作中の動作要求の度に、遅滞なく動作情報が参照されて所望の回路動作を奏することができる。

[0033] ここで、不揮発性記憶装置に備えられる、不揮発性記憶部と揮発性記憶部との 2段階のメモリ構成は、以下に示す特徴を有するものである。コンピュータシステムにおいて、主メモリとキャッシュメモリとで構成される多階層のメモリ構成であるキャッシュシステムとは異なる目的をもって構成されるものであり、異なる作用 ·効果を奏するものである。尚、ここで、主メモリは DRAM等のメモリで構成され、キャッシュメモリは SRAM 等のメモリで構成されることが一般的である。何れも揮発性メモリで構成されることが一般的である。

[0034] すなわち、コンピュータシステムにおける多階層のメモリシステムは、高速なメモリアクセスを実現するために構成されている。主メモリの一部領域に対して、 SRAM等の高速アクセスが可能なキャッシュメモリが備えられ、キャッシュメモリに対して高速なデータ読み出し Z書き込みが行われる。アクセス領域の移動やキャッシュメモリへの書き込み量が所定レベルに達することに応じて、適宜なタイミングにより、主メモリの新たなデータ領域力もキャッシュメモリにデータの読み出しが行われ、またキャッシュメモリの内容が主メモリに書き込まれる。また、メモリデバイス外部からのアクセス要求時に、キャッシュメモリが保持するアドレス空間と一致すれば、キャッシュメモリは外部 IZ Oと接続され、高速なアクセスを提供する。故に、キャッシュメモリは外部 IZOに接続される。 [0035] これに対して、不揮発性記憶装置に備えられる 2段階のメモリ構成は、下記の特徴を有している。

[0036] 先ず、電源遮断後も動作情報を保持しておくために不揮発性記憶部を備えてヽるところ、電源投入期間中には高速動作が必要とされ、不揮発性記憶部におけるァクセススピードでは充分な回路動作を確保できない場合がある。これを補うために揮発性記憶部を備え、不揮発性記憶部におけるアクセススピードの制限を補っている。動作情報の電源遮断後の保持を可能とする不揮発性記憶部と、電源投入期間中の高速動作による内部回路への動作情報の提供を可能とする揮発性記憶部との、 2段階のメモリ構成を備えている。

[0037] また、同じ動作情報が、電源投入の有無に関わらず不揮発性記憶部に格納されると共に、電源投入後は、揮発性記憶部に転送されて揮発性記憶部の動作情報が回路動作上の動作条件を決定するために使用される。従って、動作情報を格納する不揮発性記憶部と動作情報を格納する揮発性記憶部とは、同じ記憶容量を備えて、る

[0038] 更に、動作情報が新たに設定あるいは更新される動作情報の流れは、不揮発性記憶部に格納された後に揮発性記憶部に記憶されるという方向に固定されて、る。不揮発性記憶部における動作情報の書き換え時間は、例えば、不揮発性メモリセルのフローティングゲートへの電荷の注入.放出というデータ記憶の物理的なメカニズムにより、電気的なメカニズムである揮発性記憶部の書き換え時間に比して長時間を必要とする。上記の設定あるいは更新の一方向の流れに従えば、不揮発性記憶部への格納が完了した後に、設定あるいは更新された揮発性記憶部の動作情報を回路動作に適用することとなり、不揮発性記憶部の内容と揮発性記憶部の内容とが不一致である期間を無くすことができ、誤った回路動作を防止することができるからである。よって、上記の設定あるいは更新の一方向の流れに従うことから、揮発性記憶部は外部 iZoとは接続されず、揮発性記憶部の設定あるいは更新の情報はすべて不揮発性記憶部から受け取る。そして、動作情報が必要な内部回路は、揮発性記憶部の出力から動作情報を受け取る。

[0039] 不揮発性記憶部と揮発性記憶部との 2段階のメモリ構成を備えている点が、共に揮発性メモリで構成されるキャッシュシステムとは異なっている。また、不揮発性記憶部と揮発性記憶部とで同じ記憶容量を備えて、る点が、主メモリの一部領域のキヤッシュメモリを備えるキャッシュシステムとは異なっている。更に、設定あるいは更新される動作情報の流れが、不揮発性記憶部力揮発性記憶部に向力う方向に固定されている点力主メモリとキャッシュメモリとの間で双方向に転送されるキャッシュシステムとは異なっている。更に、不揮発性記憶部が外部 iZoと接続され、揮発性記憶部は外部 ιΖοとは接続されな、点が、キャッシュが外部 iZoに接続されるキャッシュシステムとは異なっている。

[0040] 動作情報が格納される不揮発性記憶部は、ユーザが求める記憶領域としてのアドレス空間を示す不揮発性記憶装置のメモリセルアレイと同様の不揮発性メモリセル構造を有して構成することができる。この場合、不揮発性記憶部は、不揮発性記憶装置と同じ領域に配置する構成とすることも異なる領域に配置することも可能である。同じ領域とは、例えば、ゥエル領域を共有することである。配置領域を共通とすることにより、不揮発性記憶部と不揮発性記憶装置のメモリセルアレイとの境界領域を特に設ける必要なぐコンパクトな領域に無駄なく配置することができる。また、不揮発性記憶部の不揮発性メモリセルとメモリセルアレイの不揮発性メモリセルとにお、て、ビット線または Ζおよびワード線を分離する構成、または共有とする構成の何れの構成とすることも可能である。分離する構成とする場合には、不揮発性記憶部とメモリセルアレイとは、各々独立して並列アクセスをすることができる。通常の、ユーザが求める記憶領域としてのアドレス空間のアクセス動作を止めることなく不揮発性記憶部への動作情報の更新を行うことができる。また、共有する構成とする場合には、不揮発性記憶部とメモリセルアレイとで、ロウ Ζコラムデコーダや読み出し Ζ書き換えの制御部等を共有することと相俟って、集積度の向上を図ることができる。

[0041] 揮発性記憶部は、ラッチ回路やレジスタ回路を使用することができる。ラッチ回路やレジスタ回路で構成すれば、動作情報が必要とされる回路ブロックに近接して配置することができると共に、動作情報を常時読み出し出力することが可能となる。第 1の動作情報である回路定数や冗長アドレス等、電源投入後の電源給電中、常時参照されて所望の動作条件が確保されなければならない動作情報の記憶に適用して好ましい。尚、ラッチ回路やレジスタ回路は、不揮発性記憶装置のメモリセルアレイを制御する論理性制御回路などで構成される回路ブロックを配置する所謂、周辺回路領域に配置される。周辺回路領域の素子のレイアウトパターンは、メモリセルよりも緩いライン幅とスペース幅である。これは、メモリセルが冗長機能を有するのに対して論理制御回路は冗長機能を備えないからである。故に、ラッチ回路やレジスタ回路も緩いライン幅とスペース幅でレイアウトされる。

[0042] また、揮発性記憶部をワード線とビット線で揮発性メモリセルがアレイ状に配置されアドレス指定に応じてデータの読み出しと書き込みが行われる RAM構成とすれば、大量の動作情報データを記憶しておく場合に適用して好都合である。不揮発性記憶装置の大容量ィ匕が進展して搭載セクタ一数が増大する等により、ライトプロテ外機能が設定される領域数が増大する場合等において、第 2の動作情報であるライトプロテタト情報を RAMに記憶しておくことができる。この場合、 RAM構造を SRAM等のファインなピッチによるレイアウトパターン (それは不揮発性記憶装置のメモリセルアレイと同等程度）とすることが好ましい。動作情報のビット数は不揮発性記憶装置のメモリセル数よりも遥かに少ないので、欠陥密度など力実質的に SRAMに冗長機能は不要である。更に SRAMは、周辺回路に配置されることで、動作情報を必要とする回路へ高速に動作情報を与えることが出来る。緩ヽライン幅とスペース幅でレイアウトされる前記ラッチ回路や前記レジスタ回路よりも非常に小さな素子面積なのでダイサイズの縮小が図れる。

[0043] 不揮発性記憶部を構成する不揮発性メモリセルを新たな動作情報で書き換えるには、プログラム動作または消去動作が行われる。これらの書き換え動作は、不揮発性メモリセルの各端子へのバイアス印加によりフローティングゲートへ電荷の放出 Z注入を行い、不揮発性メモリセルの閾値電圧の変動により行われる。電荷の放出 Z注入は、 FNトンネル現象 Zホットエレクトロン現象といった物理現象により行われるが、一回のバイアス印加で所望の閾値変動が得られることはなぐ複数回のノィァス印加により電荷の放出 Z注入が行なわれることが一般的である。また、不揮発性メモリセルの特性ばらつき等によりバイアス印加による閾値電圧の変化幅もばらつくので、バィァス印加後には書き換え状態を検証するべリファイ動作が毎回行われることが一般的である。ベリファイ動作により書き換え対象の不揮発性メモリセルに格納されて、るデータを読み出すことにより、書き換え状態を判定する。

[0044] 図 1に示す第 1実施形態では、不揮発性記憶部への書き換え動作ごとに行われるベリファイ動作において、書き換え対象の不揮発性メモリセル力も読み出されるデータを、揮発性記憶部に記憶する場合である。書き換え動作後のベリファイ動作ごとに繰り返しべリファイセンスアンプ力論理処理可能に保持されている動作情報に応じた論理信号に基づき、揮発性記憶部への記憶動作が行われる。または、ベリファイ一致によりべリファイセンスアンプ力論理処理可能に保持されている動作情報に応じた論理信号に基づき、揮発性記憶部への記憶動作が行われる。

[0045] 不揮発性記憶部 11には、ロウ方向 Zコラム方向にマトリクス状に不揮発性メモリセル MCが配置されている。ロウ方向は、ワードドライバ 13、 13により駆動されるワード線 WLTR、 WLWPごとに、選択制御される複数の不揮発性メモリセル MCが整列して配置されている。第 1実施形態では、ワードドライバ 13、 13は、選択信号 SEL_TR 、 SEL_WPに応じて制御される。例えば、選択信号 SEL_TRによりワード線 WLTRが活性化され、ワード線 WLTRに選択される不揮発性メモリセル MCには、回路動作の動作条件を調整するトリミング情報が格納されているものとする。同様に、選択信号 S EL_WPによりワード線 WLWPが活性ィ匕され、ワード線 WLWPに選択される不揮発性メモリセル MCには、セクタ一等のメモリセルアレイの所定領域 (不図示）に対して書き換えの可否を設定するライトプロテクト情報が格納されているものとする。

[0046] コラム方向には、同一コラムの不揮発性メモリセル MCがビット線で接続されている。ビット線は、 N本ごとにビット線群 BL (1)乃至 BL (M)としてアクセスの基本単位を構成している。ビット線群 BL (1)乃至 BL (M)は、 Yデコーダ 15を介して、 Nビット幅のデータ線 D2に接続される。 Yデコーダ 15は、ビット線群 BL (1)乃至 BL (M)ごとに、Nビット幅のデータ線 D2との間に NMOSトランジスタ群を備えて構成されている。 γデコーダ 15の NMOSトランジスタ群は、 NMOSトランジスタ群ごとに Yデコード信号 SEL_Y(1)乃至 SEL_Y(M)により導通制御される。何れか一組のビット線群 BL (1) 乃至 BL (M)をデータ線 D2に接続する。

[0047] データ線 D2は、不図示の読み出しセンスアンプに接続され、データの読み出しァクセスが行われると共に、バイアス制御回路 17を介して、データ端子に繋がるデータ線 D1に接続される。また、ベリファイセンスアンプ 19に接続されている。

[0048] ノィァス制御回路 17は、プログラム指示信号 PG (j) (j = l乃至 N)あるいは消去指示信号 ERに応じて、書き換え時の動作モードがプログラム動作か消去動作かの指示が行われ、データ線 D2からビット線を介して不揮発性メモリセル MCのドレイン端子にバイアス印加を行うための制御回路である。プログラム指示信号 PG (j)、消去指示信号 ERは、コマンドデコーダ 16から出力される。外部力も入力されるコマンド信号 CMDがコマンドデコーダ 16に入力されることに応じて、コマンド信号 CMDがデコードされて、プログラム指示信号 PG (j)、消去指示信号 ERが出力される。

[0049] プログラム動作では、データ線 D1に入力されたデータ期待値に対してプログラム動作を行うべきビット位置が確定され、対応するビット線群内のビット線位置に応じてプログラム指示信号 PG (j) (j = l乃至 N)が活性化される。これにより、対応するデータ線 D2に対してノィァス印加が行われる。消去動作では、一括消去が行われるため、 Nビット幅のデータ線 D2に対して共通にバイアス印加が行われる。バイアス印加が所定時間、継続した後にベリファイセンスアンプ 19に対してべリファイ指示信号 PGV ZERVが出力される。

[0050] ベリファイセンスアンプ 19は、 Yデコーダ 15を介してデータ線 D2に読み出された、書き換え動作中の不揮発性メモリセル MCに格納されて、る格納情報を増幅する。ノィァス印加ごとにバイアス制御回路 17から出力される、プログラム動作におけるベリファィ指示信号 PGV、あるいは消去動作におけるベリファイ指示信号 ERVに応じて、各々、対応する閾値電圧を有するリファレンスメモリセルが選択されて読み出しデータが増幅される。

[0051] 増幅されたデータはデータ線 D3を介して、比較回路 21と揮発性記憶部 25とに入力される。比較回路 21には、データ線 D1を介して期待データが入力されており、ベリファイセンスアンプ 19より増幅されて出力される読み出しデータとの比較が行われる。書き換えが完了し、読み出しデータが期待データと一致することに応じて、比較回路 21から一致信号 MCHが出力される。

[0052] 揮発性記憶部 25は、セレクタ 23により選択される記憶領域に、データ線 D3を介して不揮発性メモリセル MC力も読み出されるデータが格納される。セレクタ 23は、プログラム動作 Z消去動作におけるベリファイ指示信号 PGVZERV、選択信号 SEL_T R、 SEL_WP、 Yデコ—ド信号 SEL_Y(i) (i= l乃至 M)が入力される。選択信号 SEL_ TR、 SEL_WP、および Yデコード信号 SEL_Y(i)により選択される、不揮発性記憶部 11のビット線群 BL (i)に接続されている不揮発性メモリセル MCごとに、揮発性記憶部 25の記憶位置を示すデコード信号 STR(i) /SWP (i)が出力される。この場合、デコード信号 STR(i) /SWP (i)の出力は、ベリファイ指示信号 PGVZERVに応じて出力される。ベリファイ指示信号 PGVZERVが出力されることにより、揮発性記憶部 25に、ベリファイセンスアンプ 19において増幅される読み出しデータ (論理処理可能に保持されて!ヽる動作情報に応じた論理信号)が格納される。

[0053] また、ベリファイ指示信号 PGVZERVに代えて、またはべリファイ指示信号 PGVZ ERVに加えて、比較回路 21より出力される一致信号 MCHを入力する構成とすることもできる。これにより、書き換え動作が完了し、書き換え対象の不揮発性メモリセル MCに格納されている格納情報力期待データと一致することに応じて、デコード信号 STR(i) ZSWP (i)が出力される。揮発性記憶部 25への動作情報の記憶は書き換え完了時の一回のみとなり、不要な格納動作が行われることはない。不要な回路動作を止めて電流消費を低減することができる。

[0054] ここで、図 1中、 i( = l乃至 M)は、ビット線群 BL (i)の数を示す。例えば、 8群（M = 8)カゝら構成することができる。また、 j (= 1乃至 N)は、ビット線群を構成するビット線のビット幅であり、データ線 Dl、 D2、 D3のビット幅である。例えば、 16ビット幅（N= 16 )から構成することができる。

[0055] 図 1に示す第 1実施形態では、不揮発性記憶部 11に格納されて、るトリミング情報やライトプロテクト情報を書き換える際、書き換え動作におけるバイアス印加後に行われるベリファイ動作で、書き換え対象の不揮発性メモリセル MCカゝら読み出される格納情報を揮発性記憶部 25に書き込む。これにより、不揮発性記憶部 11に格納された動作情報を揮発性記憶部 25に記憶するにあたり、書き換え完了後に不図示の読出しセンスアンプによる、不揮発性記憶部 11からデータを改めて読み出す必要はない。読み出し時間の短縮を図ることができる。 [0056] 揮発性記憶部 25への格納は、複数回繰り返されるベリファイ指示信号 PGVZER Vに応じて、複数回繰り返すことが可能である他、期待データとの比較の結果得られる一致信号 MCHに応じて、書き換え動作が完了したことが確認された際の読み出しデータを格納することもできる。後者の場合は、書き換え途中の不揮発性メモリセル MCの内容を反映した書き換え前の格納情報を格納する必要はなぐ不要な回路動作を低減して電流消費の低減を図ることができる。

[0057] 図 2、図 3は、セレクタ 23の具体例である。選択信号 SEL_TR、 SEL_WPと Yデコード信号 SEL_Y(i) (i= l乃至 M)と力各々組み合わされてナンドゲートに入力される。各ナンドゲートには共通に、出力タイミング信号 Tが入力されている。出力タイミング信号 Tがハイレベルとなり活性ィ匕されるタイミングで、選択信号 SEL_TR、 SEL_WP、および Yデコード信号 SEL_Y (i)で選択される、何れか一つのデコード信号 STR (i) /SWP (i)がハイレベルに活性ィ匕されて出力される。

[0058] 図 2の場合、出力タイミング信号 Tは、ベリファイ指示信号 PGVおよび ERV力ァゲートとインバータゲートとを介して論理和演算されて、一致信号 MCHと共にナンドゲートに入力され、インバータゲートを介して論理積演算された信号として出力される。プログラム動作および消去動作の別を問わずベリファイ動作の指示が出力されるタイミングであって、書き換え動作が完了したと判断される場合に、出力タイミング信号 T が出力される。書き換え完了の確認が行われた読み出しデータが、そのまま揮発性記憶部 25に格納される構成である。書き換え完了のタイミングで一度だけ出カタイミング信号 Tが出力され、データの格納が行われる。

[0059] 図 3の場合、出力タイミング信号 Tは、ベリファイ指示信号 PGVおよび ERV力ァゲートとインバータゲートとを介して論理和演算された信号として出力される。プログラム動作および消去動作の別を問わずベリファイ動作の指示が出力されるタイミングごとに出力タイミング信号 Tが出力される。バイアス印加ごとに、書き換え状態の確認が行われた読み出しデータが、揮発性記憶部 25に格納される構成である。書き換え完了のタイミングで、書き換えられたデータが格納される。

[0060] 図 4には、動作情報についてのプログラム動作のタイミングチャートを示す。セレクタ 23として図 2の構成を有する場合のタイミングチャートである。動作条件の調整用トリミング情報やライトプロテクト情報等の動作情報を設定するプログラムコマンドが、設定される動作情報がライトプロテクト情報の場合はライトプロテクトの設定がされるセクター等のアドレス情報 ADDと共に、入力される。プログラムコマンドにより、対象となる動作情報に応じて、選択信号 SEL_TR、 SEL_WP、および Yデコード信号 SEL_Y(i) (i= l乃至 M)が出力される。

[0061] プログラム動作に先立ち、 Yデコード信号 SEL_Y(i) (i= 1乃至 M)で選択されるビット線群 BL (i) (i= l乃至 M)に接続されて、選択信号 SEL_TR、 SEL_WPにより選択される不揮発性メモリセル MCのデータ力ベリファイ指示信号 PGVがハイレベルとなることに応じてべリファイセンスアンプ 19により読み出される。読み出されたデータは、比較回路 21において期待データとの比較が行なわれ、ビットごとにプログラム状態にある力否かが判定される。

[0062] 上記の判定の結果、プログラム状態にない不揮発性メモリセル MCに対してプログラム動作が行われる。この不揮発性メモリセル MCが接続されてヽるビット線はビット線群 BL (i)内の N本のビット線のうちの 1本であるが、このビット線がプログラム指示信号 PG (j) (j = l乃至 N)により選択されて、プログラム用のバイアス電圧が印加される。ノィァス印加後、ハイレベルのベリファイ指示信号 PGVにより、不揮発性メモリセル MC力のデータが読み出され、期待データと比較される。比較結果が一致するまで、ノィァス印加とデータ比較が交互に繰り返される。プログラム対象の不揮発性メモリセル MCに格納されているデータが期待データと比較されながら、順次、バイアス印加を行ってプログラム動作が行われる。読み出しデータが期待データと一致した時点で、プログラム動作が完了したとしてノ、ィレベルの一致信号 MCHが出力される。一致信号 MCHの出力に応じて、 Yデコード信号 SEL_Y(i) (i= l乃至 M)、および選択信号 SEL_TR、 SEL_WPで選択されるデコード信号 STR (i) ZSWP (i)力ハイレべルとなって出力される。デコード信号 STR (i) /SWP (i)で選択される揮発性記憶部 25に、一致信号 MCHが出力された際の読み出しデータが格納される。

[0063] ここで、セレクタ 23として図 3の構成を有する場合のタイミングチャートは図示されていないが、ベリファイ指示信号 PGVカ、ィレベルとなるタイミングごとに、 Yデコード信号 SEL_Y(i) (i= l乃至 M)、および選択信号 SEL_TR、 SEL_WPで選択されるデコード信号 STR(i) ZSWP (i)力ハイレベルとなって出力される。バイアス印加後のベリファイ動作ごとに、デコード信号 STR(i) ZSWP (i)が出力されて、読み出されたデータが揮発性記憶部 25に格納される。

[0064] また、動作情報についての消去動作のタイミングチャートは図示されていないが、不揮発性記憶部 11の全ての不揮発性メモリセル MCに対して一括に消去動作が行われること、プログラム用のノィァス電圧とは異なる消去用のノィァス電圧が印加されることを除けばプログラム動作のタイミングチャートと同様な動作が行われる。すなわち、 Yデコード信号 SEL_Y(i) (i= l乃至 M)が順次増大しながら、各 Yデコード信号 SEL_Y(i)により選択されるビット線群 BL (i)に接続されている不揮発性メモリセル M Cに対して消去動作が行われる。図 4と同様に、消去指示信号 ERに応じた消去用のバイアス電圧の印加と、それに引き続くベリファイ指示信号 ERVに応じたベリファイ動作が繰り返し行われ、読み出しデータが期待データと一致した時点で、消去動作が完了したとしてハイレベルの一致信号 MCHが出力される。一致信号 MCHの出力に応じて、 Yデコード信号 SEL_Y(i)、および選択信号 SEL_TR、 SEL_WPで選択されるデコード信号 STR (i) ZSWP (i)力ハイレベルとなって出力される。デコード信号 STR(i) /SWP (i)で選択される揮発性記憶部 25に、一致信号 MCHが出力された際の読み出しデータが格納される。

[0065] 尚、バイアス印加後のベリファイ動作ごとに、デコード信号 STR(i) ZSWP (i)が出力されて、読み出されたデータが揮発性記憶部 25に格納される動作についても、プログラム動作の場合と同様に実現可能であることは言うまでもない。

[0066] 書き換え途上にぉ、て不揮発性メモリセル MCに格納されて、るデータが反転していない場合には、元のデータが読み出されることとなる。書き換えが完了していない状態では、不揮発性記憶装置は変更前の動作情報に基づ!、て動作することが好ましぐ揮発性記憶部に記憶されている動作情報も従前の情報に維持される。書き込み未完了の状態で揮発性記憶部にベリファイ動作で読み出されたデータが記憶されたとしても、記憶内容は不変であり設定されている動作情報が変更されることはない。

[0067] 動作情報の最初の設定は、電源投入に応じて不揮発性記憶部から揮発性記憶部に転送され記憶される。この機能を含めた図 1の実施形態のさらに詳細な具体例を図 9乃至図 15に示す。

[0068] 図 9は、図 1で示した揮発性記憶部 25の詳細な回路である。揮発性記憶部 25は、図 10において後述するように、図 1示したセレクタ 23の第 3具体例により選択される記憶領域に、データ線 D3を介して不揮発性メモリセル MC力ベリファイセンスアンプ 19に読み出されたデータが格納される。図 9において、揮発性記憶部の記憶位置を示すデコード信号 STR(i) ZSWP (i)により、選択された揮発性記憶部はトランジスタ N10と Ni lとが導通し、データ線 D3の情報がラッチ回路 L10に転送され保持される。トランジスタ N12は、 Nチャネルトランジスタ N10の補償素子であり、データ線 D 3の情報力 1"のときの閾値による N10出力電圧の低下を補償し、ラッチ回路 L10の反転を加速させる。 N10と並列に Pチャネルトランジスタを設ける場合には、 N12は必要ない。

[0069] 図 10は、図 1に示したセレクタ 23の第 3具体例であり、 M = 8とした場合である。図 9 の揮発性記憶部を選択するセレクタ回路である。前述の図 2と違う部分のみ説明すると、図 10において、セレクタは、電源投入検知信号 PORが入力される論理ゲート N1 00を備える。電源投入に応じて電源投入検知信号 PORが活性し、不揮発性記憶部力揮発性記憶部に順次転送される動作情報が、選択信号 SEL_TR、 SEL_WP、および Yデコード信号 SEL_Y(i)により順次選択された揮発性記憶部に取り込まれる

[0070] つまり、電源投入後の動作情報の最初の設定は、論理ゲート N100と N103によりセレクタが作用する。また、ユーザーによる動作情報の書き換え時には、前述の図 2 と同様に、論理ゲート N101と N102と N103によりセレクタが作用する。ここで、図 10 における信号 VERIFYは、図 2において、ベリファイ指示信号 PGVおよび ERVがノァゲートとインバータゲートとを介して論理和演算されて出力される信号である。

[0071] また、図 11に示すように、 Yデコード信号 SEL_Y(i) (i=0乃至 7)は、後述するセクターアドレス SA(O)乃至 SA(6)のデコード論理出力と選択信号 SEL_TR、 SEL.WP の論理和出力から生成される。

[0072] 図 12は、セクタ一アドレスと第 2の動作情報と、不揮発性記憶部のメモリセルとの対応表である。セクタ一アドレス SA (O)乃至 SA(6)と各セクタ一の第 2の動作情報であるプロテクト情報とが、不揮発性記憶部のワード線 WLWP上のどのコラムアドレス（S EL_Y(i) (i= l乃至 8) )の且つ、どの IZO (D2 (0)乃至（15) )に格納されているかを示す。この例ではセクタ一は、 0— 127までの 128セクタ一を備える。例えばセクタ一 0をプログラムする場合は、 SEL_Y(0)を選択し、 16本あるデータバスのうちの D2 (0 )のみにプログラムを行う。

[0073] 図 13は、セクタ一アドレスと第 1の動作情報と、不揮発性記憶部のメモリセルとの対応表である。セクタ一アドレス SA (O)乃至 SA(6)と第 1の動作情報であるトリミング用データと力不揮発性記憶部のワード線 WLTR上のどのコラムアドレスの且つ、どの I /Oに格納されているかを示す。この例ではトリミング情報は、 0— 127までの 128ビットを備える。この場合、セクタ一アドレスはトリミングデータをプログラムする際のアドレッシングのために使われる。第 1の動作情報と第 2の動作情報であるのそれぞれのデータの書き換えは、不揮発性記憶部に対して行われる。各動作情報は、電源投入時に不揮発性記憶部力読み出して揮発性記憶部に格納される。よって、プロテクト情報やトリミング情報を使用して動作を行う回路は、直接その都度、不揮発性記憶部力動作情報を読み出すのではなぐ揮発性記憶部が保持している動作情報を参照して動作を行う。その様子を図 14に示す。

[0074] 図 14は、第 1実施形態において電源投入後の第 1の動作情報と第 2の動作情報の読み出し動作を示すタイミングチャートである。電源投入検知信号 POR信号はデバイスが電源投入され、デバイスが起動した際に不揮発性記憶部の情報を読み出し、揮発性記憶部に格納するときに Highレベルとなる信号。この例では、起動するとまず SEL_TR=Highとなり、 SEL_Y(i) (i=0乃至 7)までを順番に選択して冗長アドレス情報やトリミング情報を不揮発性記憶部力読み出し、揮発性記憶部に格納し、続 V、て SEL_WP = Highとなってプロテクト情報を不揮発性記憶部力読み出し、揮発性記憶部に格納する。

[0075] 揮発性記憶部に格納されたセクタ一プロテクト情報は、 WP (0)乃至 WP (127)の信号線に常時出力され、また冗長アドレス情報とトリミング情報は、 TR(O)乃至 TR(1 27)の信号線に常時出力される。これらの動作情報によって動作する回路は、これらの信号を常時参照して動作を行うことができる。例えば、セクタ一 0をプログラムまたは消去する場合は、まず WP (O)の動作情報を参照し、プロテクトがかかっていたらプログラムまたは消去をしないように制御する。オシレータ周期のトリミング情報が TR(0 )乃至 TR (2)に割り当てられている場合では、 TR(O)乃至 TR (2)の状態によって周期を変更するように制御する。

[0076] 図 15に、例として第 1実施形態においてセクタ一 0の動作情報のプログラム動作波形を示す。これは、不揮発性記憶部のセクタ一 0に相当する動作情報を格納する不揮発性メモリセルのデータを、 "1"から" 0"にすることである。この場合、プログラム情報は電源が遮断されても保持して、る必要があるので、不揮発性記憶部のあらかじめ割り当てられたアドレスにプログラムを行う。セクタ一 0の場合は、 SEL_Y(0)を選択し、且つ SEL_WPが選択するワード線 WLWPにつながる 16本あるビット線のうち D2 (0)がつながる IZOに、プログラムを行う。プログラムが完了したかどうかを実際に不揮発性記憶部から読み出して検証するべリファイ動作を行い、ベリファイがパスするまで前記プログラム動作を繰り返す。ベリファイがパスすると、その時点での読み出しデータがベリファイアンプによってデータバス D3上にすでに出力されているので、 SWP (0)を Highにして揮発性メモリに格納することで、書き換えた不揮発性記憶部の内容を揮発性記憶部に格納し書き換え動作情報を、即座に反映させることができる。冗長、トリミング情報のプログラムに関しても同様である。

[0077] 図 16に、第 1実施形態においてセクタ一の動作情報の消去動作波形を示す。この場合、前述のプログラムとは異なり、消去動作は一括してすべてのセクタ一の動作情報を消去する。これは、不揮発性記憶部のセクタ一に相当する動作情報を格納する 128個分の不揮発性メモリセルのデータを、一括して" 0"から" 1"にすることである。したがって、ベリファイ動作も消去されたすベてのセクタ一の動作情報分に関して行う。プログラムの場合と同様に、消去が完了した力どうかを実際に不揮発性記憶部から読み出して検証するべリファイ動作を行い、ベリファイがパスするまで前記消去動作を繰り返す。ベリファイがパスすると、その時点での読み出しデータがベリファイアンプによってデータバス D3上にすでに出力されているので、 SWPを Highにして揮発性メモリに格納することで、書き換えた不揮発性記憶部の内容を揮発性記憶部に格納し書き換え動作情報を、即座に反映させることができる。これを全セクタ一のプロテタト情報に関して行う。冗長、トリミング情報の消去に関しても同様である。

[0078] 図 5に示す第 2実施形態では、不揮発性記憶部への書き換え動作の種別に応じて、書き換え後のデータが確定していることを利用して、書き換え動作完了の際、書き換え動作の指示信号に応じて確定しているデータを、揮発性記憶部に記憶する場合である。すなわち、不揮発性メモリセルへのデータの書き換えについては、データ" 1 "から" 0"への書き換えであるプログラム動作と、データ" 0"から" 1"への書き換えである消去動作というように、データの遷移方向が確定している。この不揮発性メモリセルの書き換えの特徴を利用する。外部力入力されるコマンド信号 CMDがコマンドデコーダ 16に入力されることに応じて、コマンド信号 CMDがデコードされて、プロダラム指示信号 PG (j)、消去指示信号 ERが出力される。プログラム指示信号 PG (j)、消去指示信号 ERが、論理処理可能に保持されて!ヽる動作情報に応じた論理信号として、コマンドデコーダ 16に保持され、揮発性記憶部の記憶データの反転を制御する

[0079] 図 5に示す第 2実施形態の回路ブロック図は、第 1実施形態の回路ブロック図（図 1 )における、セレクタ 23に代えて、セレクタ 27、および転送データ生成部 29を備えている。

[0080] セレクタ 27は、選択信号 SEL_TR、 SEL_WP、 Yデコード信号 SEL_Y (i) (i= 1乃至 M)、プログラム指示信号 PG (j) (j = l乃至 N)、および比較回路 21から出力される一致信号 MCHが入力される。選択信号 SEL_TR、 SEL_WP、および Yデコード信号 S EL_Y(i)により選択される、不揮発性記憶部 11のビット線群 BL (i)に接続されている不揮発性メモリセル MCごとに、揮発性記憶部 25の記憶位置を示すデコード信号 S TR (i) /SWP (i)が出力される。プログラム動作に場合には、ビット線群 BL (i)内の N 本のビット線のうち、プログラム対象である不揮発性メモリセル MCが接続されて!、るビット線が選択される。この場合、デコード信号 STR(i) ZSWP (i)の出力は、一致信号 MCHがハイレベルになることに応じて出力される。書き換えの完了時点で揮発性記憶部 25におけるデータ格納位置が指示される。

[0081] 転送データ生成部 29は、一致信号 MCH、およびプログラム指示信号 PG (j) (j = 1 乃至 N)Z消去指示信号 ERが入力され、一致信号 MCHの出力に応じて、ビット線群 BL (i)を構成する N本のビット線に対応してデータを出力する。 N本のビット線のうち、プログラム対象の不揮発性メモリセル MCが接続されてヽるビット線に対応してプログラム状態のデータを生成し、または消去動作にっ、てはビット線群 BL (i)を構成する全てのビット線に対応して消去状態のデータを生成する。

[0082] これにより、書き換え動作の完了を示す一致信号 MCHの出力に応じて、セレクタ 2 7において書き換え対象に応じたデコード信号 STR(i) ZSWP (i)が出力されると共に、転送データ生成部 29において、書き換え動作に応じたデータを、書き換え対象のビット位置に応じて出力することができる。

[0083] 図 6には、揮発性記憶部 25、セレクタ 27、および転送データ生成部 29を具体化した回路例である。 1ビット分のデータを記憶する回路構成を示す。

[0084] 揮発性記憶部 25は、 2つのラッチ回路 Ll、 L2力トランスファゲート T2を介して接続されるシフトレジスタ構成を有してヽる。トランスファゲート T1を介して入力端子 Dがラッチ回路 L1に接続されると共に、ラッチ回路 L2が出力端子 Qに接続されている。図示はされていないが、揮発性記憶部 25は、出力端子 Qに次の揮発性記憶部 25の入力端子 Dに接続されて、多段に直列接続された構成を有しており、初段の揮発性記憶部 25の入力端子から、順次データの転送が行われる構成である。電源投入時、初段の入力端子 Dより、不揮発性記憶部 11に格納されている動作情報が読み出され、順次転送されて揮発性記憶部 25に格納される。

[0085] ラッチ回路 L1の記憶ノード N1と、ラッチ回路 L2の記憶ノード N2とには、各々、電源電圧 VCCとの間に、 PMOSトランジスタ Pl、 P2、接地電位との間に、 NMOSトランジスタ Nl、 N2が接続されている。 NMOSトランジスタ N2のゲート端子から PMOS トランジスタ P1のゲート端子に向かっては、インバータゲート IIが接続され、 NMOS トランジスタ N1のゲート端子から PMOSトランジスタ P2のゲート端子に向力つては、インバータゲート 12が接続されている。 PMOSトランジスタ Pl、 P2、 NMOSトランジスタ Nl、 N2、およびインバータゲート II、 12により、転送データ生成部 29が構成されている。

[0086] セレクタ 27は、 NMOSトランジスタ N1およびインバータゲート 12を駆動するプログラム用デコード部 27Aと、 NMOSトランジスタ N2およびインバータゲート IIを駆動する消去用デコード部 27Bとで構成されている。前者のプログラム用デコード部 27Aは

、プログラム指示信号 PG (j) (j = l乃至 N)のうちの一信号、一致信号 MCH、選択信号 SEL_TRあるいは SEL_WP、および Yデコード信号 SEL_Y(i) (i= l乃至 M)のうちの一信号がナンドゲートに入力され、このナンドゲートからインバータゲートを介してデコードされた信号が出力される。後者の消去用デコード部 27Bは、消去指示信号 ER、および一致信号 MCHがナンドゲートに入力され、このナンドゲートからインバータゲートを介してデコードされた信号が出力される。

[0087] プログラム用デコード部 27Aでは、 Yデコード信号 SEL_Y(i)に応じて、何れか一組のビット線群 BL (i) (i= l乃至 M)が選択され、選択信号 SEL_TRあるいは SEL_W Pに応じて、選択されたビット線群 BL (i)に対して接続すべき不揮発性メモリセル MC のロウ方向位置が確定される。更に、プログラム指示信号 PG (j)に応じて、選択された不揮発性メモリセル MCのうちプログラム対象の不揮発性メモリセル MCが決定される。不揮発性記憶部 11に配置されてヽる不揮発性メモリセル MCごとに揮発性記憶部 25が備えられている。揮発性記憶部 25ごとに備えられるプログラム用デコード部 27Aのうち、上記の信号の組み合わせに応じて、何れか一つのプログラム用デコード部 27A力一致信号 MCHのハイレベル信号の出力に伴って活性ィ匕されてハイレベルを出力することにより、 NMOSトランジスタ Nl、 PMOSトランジスタ P2が導通する。記憶ノード N1にローレベル、記憶ノード N2にハイレベルが格納される。揮発性記憶部 25の出力端子 Qがローレベル信号に維持され、プログラム状態を示すデータ" 0"が出力される。

[0088] プログラム用デコード部 27Bでは、不揮発性記憶部 11に配置されて、る全ての不揮発性メモリセル MCを一括して消去する。従って、対応する揮発性記憶部 25についても、 Yデコード信号 SEL_Y(i)、および選択信号 SEL_TR、 SEL_WPに関わらず、一律に消去状態を示すデーダ '1"を格納する必要がある。揮発性記憶部 25ごとに備えられる全てのプログラム用デコード部 27B力一致信号 MCHのハイレベル信号の出力に伴って活性化されてハイレベルを出力することにより、 NMOSトランジスタ N 2、 PMOSトランジスタ P1が導通する。記憶ノード N1にハイレベル、記憶ノード N2にローレベルが格納される。全ての揮発性記憶部 25の出力端子 Qがハイレベル信号に維持され、消去状態を示すデータ" 1"が出力される。

[0089] ここで、ベリファイセンスアンプ 19は、識別部、および増幅器の一例であり、ベリファィセンスアンプ 19より増幅されて出力される読み出しデータ力論理処理可能に保持されている動作情報に応じた論理信号の一例である。また、コマンドデコーダ 16は、識別部、および書き換え制御部の一例であり、コマンドデコーダ 16から出力されるプログラム指示信号 PG (j)、消去指示信号 ERが、論理処理可能に保持されている動作情報に応じた論理信号の一例である。また、比較回路 21は一致判定部、または完了判定部の一例である。更に、転送データ生成部 29は書き換え情報指示部の一例である。

[0090] 書き換え途上にぉ、て不揮発性メモリセル MCに格納されて、るデータが反転していない場合には、書き換え動作の完了を示す一致信号 MCHにより揮発性記憶部に記憶されている動作情報も従前の情報に維持される。書き換えが完了していない状態では、不揮発性記憶装置は変更前の動作情報に基づ!、て動作することが好ましい。

[0091] 以上の説明から明らかなように本実施形態によれば、トリミング情報やライトプロテクト情報等の動作情報が電源投入後に設定、または電源投入期間中に更新されるにあたり、不揮発性記憶部 11に格納する動作を先行させる。第 1実施形態では、格納完了の際には、ベリファイセンスアンプ 19に、書き換えられた不揮発性メモリセル MC 力ものデータが読み出されているので、書き換え完了を示す一致信号 MCHの出力に応じて、読み出されているデータを揮発性記憶部 25に転送することができる。第 2 実施形態では、書き換えとは、プログラム動作あるいは消去動作であり、各々に書き換えられたデータの論理値は予め既知である。すなわち、プログラム動作が完了すれば、書き換えられたデータは" 0"となり、消去動作が完了すれば、書き換えられたデータは" 1"となる。そこで、プログラム指示信号 PG (j) (j = l乃至 N)あるいは消去指示信号 ERに応じて、書き換え後のデータの論理値は確定でき、書き換え完了を示す一致信号 MCHの出力に応じて、予め確定可能なデータを揮発性記憶部 25に格糸内することができる。

[0092] 不揮発性記憶部 11からの動作情報の読み出しアクセス動作は、電源投入時または不揮発性記憶装置をイニシャライズするリセット動作時においてのみ行われるだけであり、電源投入期間中において動作情報の更新等があった場合には、不揮発性記憶部 11の格納後に再読み出しを行う必要はなぐ揮発性記憶部 25への動作情報の記憶を行うことができる。不揮発性記憶部 11力の動作情報の再読み出し動作が不要となり、動作情報の更新時間の短縮を図ることができる。不揮発性記憶装置の出荷試験において、冗長アドレス情報や各種のトリミング情報を格納する際の時間短縮を図ることができ、出荷試験時間の短縮を図ることができる。また、アプリケーションシステムに組み込まれた後においては、システムの要求に応じて設定の変更が行われるライトプロテクト情報等の動作情報について、更新時間の短縮を図ることができる

[0093] 不揮発性記憶装置の大容量化や高機能化の進展に伴!、、冗長救済すべき不良メモリセルの数が増大し、ライトプロテクト機能が適用されるセクタ一等のメモリ領域の区画数が増大することが考えられる。また、動作条件を調整すべき回路機能が増加することも考えられる。不揮発性記憶部に格納すべき、冗長アドレス情報、ライトプロテクト情報、各種のトリミング情報等の動作情報が増加することが考えられる。この場合に本実施形態の動作情報の格納機能を備えて!/、れば、動作情報の設定や更新を迅速に行うことができる。

[0094] 電源投入期間中にお、て、回路の動作条件を決定する動作情報を変更する際に、不揮発性記憶部 11への格納が完了した時点で、遅滞なく揮発性記憶部 25の内容を更新して回路動作に反映することができる。また、不揮発性記憶部 11への動作情報の格納後に読み出しアクセス動作を行う必要がないので、読み出しアクセス動作に伴う電流消費はな、。動作情報の設定または更新の処理にぉ、て消費電流の低減を図ることができる。

[0095] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

例えば、トリミング情報とライトプロテクト情報について、不揮発性記憶部への格納と、その後の揮発性記憶部への記憶を行う場合を例にとり説明したが、本発明はこれに限定されるものではない。冗長アドレス情報等、その他の動作情報に対しても同様に適用可能である。

また、第 2の動作情報としては、リードプロテクト情報、読出し制限情報、読出し許可を与えるための指定コード情報等の情報でも良い。

Claims

請求の範囲

[1] 動作情報を格納する不揮発性記憶部と、給電中、前記不揮発性記憶部に格納されている前記動作情報を記憶しておく揮発性記憶部とを備える不揮発性記憶装置の情報設定方法において、

前記動作情報の設定または更新の際、

前記不揮発性記憶部の書き換えを行うステップと、

前記書き換えのステップの終了時に、論理処理可能に保持されて!ヽる前記動作情報に応じた論理信号に基づき、前記揮発性記憶部への前記動作情報の記憶を行うステップと、

を有することを特徴とする不揮発性記憶装置の情報設定方法。

[2] 前記書き換えのステップは、

前記不揮発性記憶部にバイアス印加を行うステップと、

前記不揮発性記憶部内の格納情報であって、前記バイアス印加のステップにより書き換えが行われている前記格納情報の読み出しを行うステップとを有し、

前記動作情報に応じた論理信号とは前記格納情報であり、前記揮発性記憶部には前記格納情報が記憶されることを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。

[3] 前記バイアス印加のステップおよび前記読み出しのステップは、前記動作情報が前記不揮発性記憶部に格納されるまで、交互に繰り返し行われ、

前記揮発性記憶部への前記格納情報の記憶は、前記読み出しのステップごとに行われることを特徴とする請求項 2に記載の不揮発性記憶装置の情報設定方法。

[4] 前記読み出しのステップにより読み出される前記格納情報が、前記動作情報に一致する力否かの一致判定を行うステップを有し、

前記揮発性記憶部への前記格納情報の記憶は、前記一致判定のステップによる一致結果に応じて、行われることを特徴とする請求項 2に記載の不揮発性記憶装置の情報設定方法。

[5] 前記動作情報の設定または更新は書き換え指示信号に応じて行われ、

前記書き換えのステップが完了したか否かの完了判定を行うステップを有し、前記動作情報に応じた論理信号とは、前記書き換え指示信号であることを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。

[6] 前記書き換え指示信号に応じて、前記揮発性記憶部に記憶されるべき前記動作情報を決定するステップを有することを特徴とする請求項 5に記載の不揮発性記憶装置の情報設定方法。

[7] 前記書き換え指示信号は、プログラム指示信号または消去指示信号であることを特徴とする請求項 5に記載の不揮発性記憶装置の情報設定方法。

[8] 前記不揮発性記憶部に格納されている前記動作情報は、電源投入に応じて、前記揮発性記憶部に転送されることを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。

[9] 動作情報を格納する不揮発性記憶部と、給電中、前記不揮発性記憶部に格納されている前記動作情報を記憶しておく揮発性記憶部とを備える不揮発性記憶装置において、

前記動作情報の設定または更新の際、

前記不揮発性記憶部の書き換え終了時に、前記動作情報に応じて論理処理可能な論理信号を出力する識別部を備え、

前記識別部より出力される論理信号に基づき、前記揮発性記憶部への前記動作情報の記憶を行うことを特徴とする不揮発性記憶装置。

[10] 前記識別部として、前記不揮発性記憶部内の格納情報を読み出す増幅器を備え、前記識別部により出力される論理信号とは、前記増幅器により読み出される前記格納情報であり、前記揮発性記憶部には前記格納情報が記憶されることを特徴とする請求項 9に記載の不揮発性記憶装置。

[11] 前記不揮発性記憶部の書き換えは、前記増幅器により読み出される前記格納情報が前記動作情報に一致するまで、交互に繰り返し行われ、

前記揮発性記憶部への前記格納情報の記憶は、前記増幅器により前記格納情報が読み出されるごとに行われることを特徴とする請求項 10に記載の不揮発性記憶装置。

[12] 前記増幅器により読み出される前記格納情報が前記動作情報に一致するか否かの判定を行う一致判定部を備え、

前記揮発性記憶部への前記格納情報の記憶は、前記一致判定部による一致結果に応じて、行われることを特徴とする請求項 10に記載の不揮発性記憶装置。

[13] 前記識別部として、設定または更新される前記動作情報の遷移方向に応じて書き換え制御を行う書き換え制御部を備え、更に、

前記不揮発性記憶部の書き換えが完了したか否力の判定を行う完了判定部を備え、

前記識別部により出力される論理信号とは、前記書き換え制御部により前記動作情報の遷移方向に応じて設定される書き換え指示信号であり、前記完了判定部による判定に応じて、前記揮発性記憶部には前記書き換え指示信号に応じた前記動作情報が記憶されることを特徴とする請求項 9に記載の不揮発性記憶装置。

[14] 前記書き換え指示信号に応じて、前記揮発性記憶部に記憶されるべき前記動作情報を指示する書き換え情報指示部を備えることを特徴とする請求項 13に記載の不揮発性記憶装置。

[15] 前記書き換え指示信号は、プログラム指示信号または消去指示信号であることを特徴とする請求項 13に記載の不揮発性記憶装置。