WO2006120951A1 - 試験装置 - Google Patents

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WO2006120951A1
WO2006120951A1 PCT/JP2006/309053 JP2006309053W WO2006120951A1 WO 2006120951 A1 WO2006120951 A1 WO 2006120951A1 JP 2006309053 W JP2006309053 W JP 2006309053W WO 2006120951 A1 WO2006120951 A1 WO 2006120951A1
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WO
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test
unit
terminal
under test
determination
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Application number
PCT/JP2006/309053
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English (en)
French (fr)
Inventor
Masahiko Hata
Shinya Sato
Original Assignee
Advantest Corporation
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Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Definitions

  • the present invention relates to a test apparatus.
  • the present invention relates to a test apparatus for efficiently connecting and testing a plurality of devices under test.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a semiconductor memory test apparatus connects a plurality of semiconductor memories to be a device under test (DUT) and tests the plurality of semiconductor memories in parallel.
  • Such a test apparatus has a pin resource for inputting / outputting a signal to / from the corresponding terminal of the device under test.
  • a NOR flash memory has an address input terminal, a control input terminal, a data input / output terminal, and a status output terminal.
  • a 16M X 16-bit NOR flash memory has 24 address input terminals, 7 control input terminals, 16 data input / output terminals, and 1 status output terminal.
  • driver pin resources that output signals and IO common pin resources that input and output signals are mounted, and driver pin resources are allocated to address input terminals and control input terminals.
  • the IO common pin resource was assigned to the data input / output terminal and status output terminal.
  • test apparatus When testing a plurality of flash memories, if the writing to some of the flash memories fails, the test apparatus writes again to the flash memories that failed to write, and the ability to write successfully It is necessary to determine whether or not.
  • the test apparatus since the flash memory has a limited number of times of writing, the test apparatus masks rewriting to the flash memory in which writing was successful (see Patent Document 1). In this way, the test equipment
  • the entire pin resource can be assigned to each device under test using several predetermined division patterns. For example, when 384 pin resources are used, the following division pattern can be selected.
  • Patent Document 1 JP-A-7-130200
  • NAND-type flash memories generally input addresses using data input / output terminals.
  • a 256M x 16-bit NAND flash memory has six control input terminals, 16 data input / output terminals, and one status output terminal. Therefore, when testing NAND flash memory, the ratio of the number of required driver pin resources and IO common pin resources is different from that of NOR flash memory.
  • the conventional test apparatus can only divide pin resources by a predetermined division pattern, and the number of driver pin resources and IO common pin resources included in the set of divided pin resources. Is also determined in advance. Therefore, depending on the device under test, pin resources cannot be allocated efficiently, and a lot of pin resources may remain.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a plurality of memories under test, each of which is connected to one of the terminals of any one of the memories under test.
  • a plurality of test signal supply units that supply test signals for writing test data to the memory under test to the corresponding terminals, and each connected to and connected to one of the terminals of the memory under test.
  • a plurality of terminal correspondence determination units that output a terminal unit determination result indicating whether or not the test data read from the previous terminal matches the expected value, and each of the terminal correspondence determination units is connected to the connection destination Based on the determination side connection information storage unit for storing the determination side connection information associated with the memory under test, the plurality of terminal unit determination results and the determination side connection information collected from the plurality of terminal correspondence determination units.
  • Each of the memories under test further includes a supply side connection information storage unit that stores supply side connection information that associates the memory under test with the test signal supply unit connected to the memory under test
  • the determination result processing unit includes: A determination result selection unit that selects a plurality of terminal unit determination results output from the plurality of terminal correspondence determination units for each of the memories under test based on the determination side connection information; and the determination result selection Based on the selection result by each unit, a memory correspondence determination unit for determining success or failure of writing for each memory under test, and connection to the memory under test successfully written based on the supply side connection information! Being!
  • the test signal supply unit, the specifying unit for specifying the test signal supply unit connected to the memory under test for which writing has failed, and the test connected to the memory under test for which writing has succeeded With respect to the test signal supply unit connected to the memory under test that has failed to be written in a state in which supply of test signals for rewriting the test data to the memory under test is prohibited with respect to the signal supply unit
  • the determination side connection information storage unit stores the determination side connection information for associating each terminal correspondence determination unit with the connection destination terminal of the memory under test as a connection destination, and the determination result selection
  • the unit rearranges the plurality of terminal unit determination results output from the plurality of terminal correspondence determination units in an order corresponding to the plurality of terminals of the plurality of memories under test based on the determination side connection information.
  • the memory correspondence determining unit may determine the success or failure of writing to the memory under test based on the rearranged terminal unit determination results for each of the memories under test.
  • the supply side connection information storage unit stores the supply side connection information for associating each terminal of each of the memories under test with the test signal supply unit connected to the terminal.
  • the determining unit is configured to display the terminal unit determination result sorted for each of the memories under test! / When the deviation indicates a mismatch, all of the terminal unit determination results for the memory under test are converted into a mismatch determination result, thereby obtaining a plurality of the terminal unit determination results.
  • the plurality of write success / failure information corresponding to the plurality of terminals may be rearranged in an order corresponding to the plurality of test signal supply units to correspond to the plurality of test signal supply units.
  • each group obtained by dividing the plurality of memories under test into two or more memories under test two or more test signal supply units, two or more terminal correspondence determination units, the supply side connection information storage unit, The determination side connection information storage unit, the determination result selection unit, the memory correspondence determination unit, the specifying unit, and the mask processing unit, and each of the plurality of memories under test belongs to the memory under test
  • a device interface unit connected to the two or more test signal supply units associated with the group and the two or more terminal correspondence determination units may be further provided.
  • connection destination register for storing terminal identification information and a command broadcast from the control device of the test apparatus to the plurality of test signal supply units
  • the memory identification information specified by the command and And a command execution unit that executes the command on condition that the terminal identification information matches the memory identification information and the terminal identification information stored in the connection destination register.
  • the mask processing unit prohibits the test signal supply unit connected to the memory under test having been successfully written from supplying a test signal for rewriting test data to the memory under test.
  • the terminal correspondence determination unit connected to the memory under test is prohibited from determining whether the data read from the connection destination terminal matches the expected value, and the memory under test failed to write.
  • the test signal supply unit connected is instructed to supply a test signal for rewriting the test data to the memory under test, and is connected to the memory under test.
  • the terminal correspondence determination unit may be instructed to determine whether the data read from the connection destination terminal matches the expected value.
  • the plurality of test signal supply units and the plurality of terminal correspondence determination units include a plurality of tests each having two or more test signal supply units and two or more terminal correspondence determination units.
  • a plurality of sockets each of which mounts the device under test, a socket board that electrically connects the plurality of first connectors by wiring on a board, and the socket.
  • the board further includes a plurality of second connectors to which the plurality of first connectors are connected, and a mother board portion that is electrically connected to the plurality of test modules by cables. Good.
  • the mother board portion is commonly used for testing a plurality of types of devices under test having different terminal arrangements, and the socket board is replaced according to the type of the device under test, and the socket When the board is replaced, the determination side connection information for associating each terminal correspondence determination unit with the memory under test to which the terminal correspondence determination unit is connected by the socket board and the mother board unit is the determination side. You may further provide the control apparatus which writes in a connection information storage part.
  • two or more terminal correspondence determination units included in different test modules are connected to the two or more terminal correspondence determination units by the replaced socket board and the mother board unit.
  • the determination side connection information associated with the memory under test may be written in the determination side connection information storage unit! / ⁇ .
  • pin resources can be efficiently allocated to a device under test.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention.
  • FIG. 2 shows a configuration of a test module 120 according to an embodiment of the present invention.
  • FIG. 3 shows a configuration of a device interface unit 130 according to the embodiment of the present invention.
  • FIG. 4 shows a configuration of a determination result exchanging unit 140 according to the embodiment of the present invention.
  • FIG. 5 shows an exemplary configuration of a command execution unit 270 according to the embodiment of the present invention.
  • FIG. 6 shows a configuration of a test apparatus 10 according to a modification of the embodiment of the present invention.
  • FIG. 7 Connection portion with MB section 320 in test head 300 according to the embodiment of the present invention. The structure of is shown.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
  • the test apparatus 10 tests a plurality of DU T100s in parallel.
  • DUTIOO is a memory under test such as a flash memory or a built-in MCP device.
  • the test apparatus 10 according to the present embodiment allocates pin resources efficiently by providing a degree of freedom through connection between a plurality of test modules 120 and a plurality of DUTs 100.
  • the test apparatus 10 includes a control device 110, one or a plurality of test modules 120, a device interface unit 130, and a determination result exchange unit 140.
  • the control device 110 controls the test module 120 and the determination result exchanging unit 140 to perform a test of a plurality of DUTs 100.
  • the test module 120 has a plurality of pin resources.
  • the test module 120 supplies a test signal to the connected DUT 100 for each pin resource, and determines the quality of the DUT 100 based on the output signal output by the DUT 100 according to the test signal.
  • the test module 120 according to the present embodiment has a high degree of freedom in the connection relationship with the DUT 100. More specifically, each test module 120 may be connected to two or more DUTs 100. Two or more test modules 120 may be connected to the same DUT 100.
  • the device interface unit 130 connects a plurality of test modules 120 and a plurality of DUTs 100.
  • the test module 120 Therefore, the device interface unit 130 may be configured to connect the terminal of the test module 120 at the optimum position to the terminal of the DUT 100.
  • the determination result exchange unit 140 is connected to the plurality of test modules 120 and collects the determination results determined for each pin resource in each test module 120. Then, the determination result exchanging unit 140 determines pass / fail for each DUT 100 based on the collected determination results, and sets for each DUT 100 whether or not to perform a retest.
  • FIG. 2 shows a configuration of the test module 120 according to the present embodiment.
  • the test module 120 includes a timing generator 200, a no-turn generator 210, and a plurality of pin resources 220.
  • the timing generator 200 In response to an instruction from the pattern generator 210, the timing generator 200 generates a reference clock force that is a reference for the operation of the test apparatus 10 and generates a periodic clock indicating each execution cycle of the test program. Supply. Further, the timing generator 200 generates a timing for supplying a test signal based on the test pattern to the DUT 100 for each test cycle.
  • the pattern generator 210 executes a test program sequence designated by the user of the test apparatus 10 and generates a test pattern to be supplied to the DUT 100 at every test period designated by the periodic clock.
  • the pattern generator 210 generates an expected value pattern of the output signal output from the DUT 100 and supplies it to each pin resource 220.
  • the pattern generator 210 may include an ALPG (Algorithmic Pattern Generator) that generates a test pattern including addresses and data to be supplied to the DUT 100 based on a preset algorithm.
  • ALPG Algorithmic Pattern Generator
  • Each of the plurality of pin resources 220 is connected to any terminal of any DUT 100, supplies a test signal to the connection destination terminal, and is output from Z or the connection destination terminal. Input the output signal and compare it with the expected value.
  • the pin resource 220 includes a PDS 230, a test signal supply unit 240, a terminal correspondence determination unit 250, a connection destination register 260, and a command execution unit 270. With such a configuration, all the test signal supply units 240 and all the terminal correspondence determination units 250 included in the test apparatus 10 include a plurality of test signal supply units 240 and two or more terminal correspondence determination units 250, respectively.
  • the test module on 120 Divided and implemented.
  • the PDS 230 (Pattern Data Selector) is a command bit corresponding to the terminal to which the pin resource 220 including the PDS 230 is connected from the test pattern and / or the expected value pattern generated by the pattern generator 210, Select address bits or data bits.
  • the test signal supply unit 240 receives the test pattern from the non-turn generator 210 and forms a test signal waveform based on the timing received from the timing generator 200. Then, the test signal supply unit 240 supplies a test signal to the terminal of the connection destination DUT 100. More specifically, when testing the memory function of the DUT 100, the plurality of test signal supply units 240 supply test signals as follows.
  • each of the plurality of test signal supply units 240 supplies a test signal for writing test data to the connection destination DUT 100 to the connection destination terminal of the DUT 100.
  • the test signal supply unit 240 connected to the address input terminal of the DUT100 uses the address bit selected by the PDS230 among the test data write addresses for writing the test data as the test signal. Output to.
  • the test signal supply unit 240 connected to the data input / output terminal of the DUT 100 outputs the data bits selected by the PDS 230 out of the test data to be written with the test data to the DUT 100 as a test signal.
  • the test signal supply unit 240 uses the address bit selected by the PDS 230 in the write address in the address cycle to write the test data. It may be output to the DUT100 as a test signal. Also, the test signal supply unit 240 connected to the control input terminal of the DUT 100 outputs the command bits selected by the PDS 230 among the commands for writing test data to be written to the DUT 100 as test signals.
  • each of the plurality of test signal supply units 240 supplies a test signal for reading out the test data written as described above from the DUT 100 of the connection destination to the connection destination terminal of the DUT 100. That is, the test signal supply unit 240 connected to the address input terminal of the DUT 100 outputs, to the DUT 100, the address bits selected by the PDS 230 from the test data read address from which the test data is read as a test signal. In addition, the test signal supply unit 240 connected to the control input terminal of the DU T100 reads the test data. The command bit selected by PDS230 among the commands for reading the test data is output to the DUT100 as a test signal.
  • Terminal correspondence determination unit 250 determines whether or not the output signal output from the terminal connected to DUT 100 matches the expected value received from pattern generator 210 via PDS230. To do. That is, when the terminal is a data input / output terminal, the terminal correspondence determination unit 250 determines whether or not the test data read from the terminal force matches the expected value, and determines the determination result for the terminal. The terminal unit determination result shown is output to the determination result exchanging unit 140. As an example, when the test data matches the expected value, the terminal correspondence determination unit 250 outputs a terminal unit determination result of logical value L indicating that the test has passed, and the test data matches the expected value. If there is a failure, output a terminal unit judgment result of logical value H indicating failure in the test.
  • the connection destination register 260 is provided corresponding to the test signal supply unit 240 and the terminal correspondence determination unit 250 in the pin resource 220, and is connected to the test signal supply unit 240 and the terminal correspondence determination unit 250 in the pin resource 220.
  • the memory identification information for identifying the DUT 100 and the terminal identification information for identifying the terminal to which the DUT 100 is connected are stored.
  • the test apparatus 10 identifies a plurality of DUTs 100 to be tested by numbers assigned sequentially such as No. 1, No. 2,. Then, the connection destination register 260 stores a number for identifying the DUT 100 to which the pin resource 220 having the connection destination register 260 is connected.
  • test apparatus 10 identifies, for each DUT 100, a plurality of terminals of the DUT 100 by numbers assigned to sequential numbers such as No. 1, No. 2,... To do. Then, the connection destination register 260 stores a number for identifying the connection destination terminal of the pin resource 220 having the connection destination register 260.
  • the command execution unit 270 is provided corresponding to the PDS 230, the test signal supply unit 240, and the terminal correspondence determination unit 250 in the pin resource 220, and receives a command for the pin resource 220 from the control device 110. Then, execute the command.
  • the control device 110 transmits a write command, a read command, and the like for a register in any of the pin resources 220 to the plurality of test signal supply units 240 by broadcast.
  • Each command execution unit 270 receives a command broadcast by the control device 110. If the memory identification information and terminal identification information specified by the command match the memory identification information and terminal identification information stored in the connection destination register 260, the command is executed. As a result, even when each pin resource 220 is connected to a misplaced terminal of any DUT 100, the identification information of the DUT 100 and the terminal is stored in the connection destination register 260 in advance. The command can be issued appropriately by broadcasting.
  • FIG. 3 shows a configuration of the device interface unit 130 according to the present embodiment.
  • the device interface unit 130 includes a DSA unit 310 (Device Substitution Adapter) and an MB unit 320 (MotherBoard), and is mounted on a test head 300 in which a plurality of test modules 120 are built.
  • DSA unit 310 Device Substitution Adapter
  • MB unit 320 Malignant Boost
  • DSA 3 ⁇ 4 310 « is a product type exchange unit manufactured corresponding to the product type of DUT 100, and has a plurality of sockets 340 and a socket board 330.
  • the socket 340 carries the DUT 100 and electrically connects each terminal of the DUT 100 to the wiring on the socket board 330.
  • the socket board 330 is provided to electrically connect terminals of the plurality of sockets 340 and a plurality of connectors (first connectors) that connect the DSA unit 310 to the MB unit 320 by wiring on the board.
  • the socket board 330 guides the wiring from each terminal of each socket 340 to the first connector at a position suitable for connection to the test head 300.
  • each socket 340 and each first connector do not have to correspond one-to-one.
  • the MB unit 320 includes the DSA unit 310, and is connected to the plurality of first connectors of the DSA unit 310 by the plurality of second connectors. Then, the MB unit 320 electrically connects the plurality of second connectors and the plurality of test modules 120 with a cable such as a coaxial cable. Accordingly, the MB unit 320 electrically connects the DS unit 310 and the plurality of test modules 120.
  • the test apparatus 10 wiring according to the type of DUT 100 is performed in the DSA unit 310 as much as possible, and the MB unit 320 is shared by a plurality of types as much as possible. That is, the MB unit 320 is commonly used for testing a plurality of types of DUTs 100 having different terminal arrangements.
  • the DSA section 310 including the socket board 330 is manufactured for each type of DUT 100 and is exchanged according to the type of DUT 100.
  • the terminals of the DUT 100 to be connected to the respective test modules 120 are substantially fixed. For this reason, the DSA unit 310 alone cannot provide appropriate wiring, and the MB unit 320 has to be replaced depending on the product type.
  • the test apparatus 10 it is possible to determine with high flexibility which terminal resource of each DUT 100 is connected to the pin resource 220 in which test module 120.
  • the pin resource 220 can be selected at an appropriate position according to the situation. Therefore, according to the test apparatus 10 according to the present embodiment, the MB unit 320 can be shared by more types.
  • each test module 120 has a predetermined number of driver pin resources and IO common pin resources. For this reason, depending on the ratio of the number of input terminals and (input) output terminals, one pin resource becomes redundant, and it was difficult to allocate pin resources efficiently.
  • each test module 120 has a configuration in which the IO common pin resource is increased instead of the number of driver pin resources.
  • the test module 120 may have all the pin resources 220 power 0 common pin resources without the driver pin resources.
  • FIG. 4 shows a configuration of the determination result exchanging unit 140 according to the present embodiment.
  • the determination result exchange unit 140 includes a determination side connection information storage unit 400, a supply side connection information storage unit 410, a determination result selection unit 420, a memory correspondence determination unit 430, a specification unit 440, and a mask processing unit 450. And have.
  • the determination-side connection information storage unit 400 stores determination-side connection information indicating the connection destination of the terminal correspondence determination unit 250 in the pin resource 220 for each of the plurality of pin resources 220.
  • the determination side connection information storage unit 400 stores information associating each terminal correspondence determination unit 250 with the connection destination DUT 100 as the determination side connection information.
  • the determination side connection information storage unit 400 may further store information associating each terminal correspondence determination unit 250 with the connection destination terminal of the DUT 100 as the determination side connection information.
  • the control device 110 writes the determination side connection information used after the replacement in the determination side connection information storage unit 400.
  • the determination side connection information takes a value that associates each terminal correspondence determination unit 250 with the DUT 100 to which the terminal correspondence determination unit 250 is connected by the DSA unit 310 after replacement and the MB unit 320 that is not replaced.
  • the determination side connection information includes two or more terminal correspondence determination units 250 of different test modules 120, and the two or more terminal correspondence determination units 250 connected by the replaced DSA unit 310 and MB unit 320. It may be associated with the same DUT100 that follows.
  • the supply side connection information storage unit 410 stores supply side connection information indicating the test signal supply unit 240 connected to the DUT 100 for each of the plurality of DUTs 100.
  • the supply side connection information storage unit 410 stores information associating each DUT 100 with the test signal supply unit 240 connected to the DUT 100 as the supply side connection information.
  • the supply side connection information storage unit 410 stores information associating each terminal of each DUT 100 with the test signal supply unit 240 connected to the terminal as the supply side connection information. .
  • the control device 110 When the DSA unit 310 having the socket board 330 is replaced in order to change the type of the DUT 100 to be tested, the control device 110 writes the supply side connection information used after the replacement in the supply side connection information storage unit 410.
  • This supply-side connection information takes a value that associates each test signal supply unit 240 with the DUT 100 to which the test signal supply unit 240 is connected by the DS unit 310 after replacement and the MB unit 320 that is not replaced.
  • the supply side connection information includes two or more test signal supply units 240 included in different test modules 120, and the two or more test signal supply units 240 connected by the replaced DSA unit 310 and MB unit 320. It may be associated with the same DUT100 that follows.
  • the determination result selection unit 420, the memory correspondence determination unit 430, the specifying unit 440, and the mask processing unit 450 function as a determination result processing unit.
  • the determination result processing unit determines the success or failure of writing to each DUT 100 based on the plurality of terminal unit determination results collected from the plurality of terminal correspondence determination units 250 and the determination side connection information. Then, the DUT 100 that has failed to be written is tested again by the plurality of test signal supply units 240.
  • the determination result selection unit 420 inputs a plurality of terminal unit determination results output from the plurality of terminal correspondence determination units 250 as a result of the write test.
  • the plurality of terminal unit determination results input by the determination result selection unit 420 are arranged in the order in which the test signal supply unit 240 is arranged. Then, the determination result selection unit 420 selects a plurality of terminal unit determination results output from the plurality of terminal correspondence determination units 250 for each DUT 100 based on the determination side connection information. More specifically, the determination result selection unit 420 corresponds to the multiple terminal unit determination results output from the multiple terminal correspondence determination unit 250 based on the determination side connection information to the multiple terminals of the multiple DUTs 100. Rearrange in the order you want.
  • the determination-side connection information storage unit 400 stores determination-side connection information for identifying the terminal correspondence determination unit 250 connected to the terminal for each terminal of each DUT 100. That is, the determination-side connection information storage unit 400 stores information for identifying the pin resource 220 connected to the terminal corresponding to the first terminal of the first DUT 100, and so on. In correspondence with all the terminals of the DUT 100, information for identifying the pin resource 220 connected to the terminal is stored. Then, the determination result selection unit 420 selects the terminal unit determination result received from the pin resource 220 associated with the terminal from all the terminal unit determination results in the order of the first terminal force of the first DUT 100. Rearrange multiple terminal unit judgment results.
  • the memory correspondence determination unit 430 determines the success or failure of writing for each DUT 100 based on the selection result by the determination result selection unit 420.
  • the memory correspondence determination unit 430 determines the success or failure of writing to each DUT 100 based on the terminal unit determination result rearranged by the determination result selection unit 420. More specifically, if one of the rearranged terminal unit determination results for each DUT 100 indicates a mismatch, the memory correspondence determination unit 430 determines that all the terminal unit determination results for the DUT 100 do not match. Is converted to the judgment result. Thereby, the memory correspondence determination unit 430 converts the plurality of terminal unit determination results into a plurality of write success / failure information corresponding to the plurality of terminals.
  • the memory correspondence determination unit 430 displays a plurality of terminal unit determination results as DUT10. The logical sum is taken every 0, and the result may be used as the write success / failure information of each terminal of the DUT100.
  • the memory correspondence determination unit 430 displays the write success / failure information of all the terminals of the DUT 100 as a logic indicating that the write has failed. It can be the value H.
  • the specifying unit 440 Based on the supply side connection information stored in the supply side connection information storage unit 410, the specifying unit 440 includes the test signal supply unit 240 connected to the DUT 100 that has been successfully written, and the write has failed. Identify the test signal supply unit 240 connected to the DUT100.
  • the specifying unit 440 according to the present embodiment rearranges the plurality of write success / failure information corresponding to the plurality of terminals in the order corresponding to the plurality of test signal supply units 240 based on the supply-side connection information. Support multiple test signal supply units 240.
  • the supply side connection information storage unit 410 stores, for each test signal supply unit 240, supply side identification information for identifying the terminal of the DUT 100 connected to the test signal supply unit 240. That is, the supply-side connection information storage unit 410 corresponds to the first test signal supply unit 240 in the first test module 120 and stores information for identifying the terminal of the DUT 100 connected to the test signal supply unit 240. In the same manner, information for identifying the terminals of the DUT 100 connected to the test signal supply unit 240 is stored corresponding to all the test signal supply units 240.
  • the specifying unit 440 starts from the first test signal supply unit 240 in the first test module 120 and selects the terminal of the DUT 100 associated with the test signal supply unit 240 from all the write success / failure information. By selecting the write success / failure information, the plurality of write success / failure information is rearranged in the order of the test signal supply unit 240.
  • the mask processing unit 450 supplies a plurality of write success / failure information rearranged in the order of the test signal supply unit 240 to the corresponding test signal supply unit 240. Accordingly, the mask processing unit 450 prohibits the supply of the test signal for rewriting the test data to the DUT 100 to the test signal supply unit 240 connected to the DUT 100 that has been successfully written. In addition to this processing, the mask processing unit 450 prohibits the terminal correspondence determining unit 250 connected to the DUT 100 that has been successfully written from determining whether the data read from the connection destination terminal matches the expected value.
  • the mask processing unit 450 performs a test connected to the DUT 100 in which writing has failed. Instructs the signal supply unit 240 to supply a test signal for rewriting the test data to the DUT 100. In addition to this processing, the mask processing unit 450 performs a match determination between the data read from the connected terminal and the expected value for the terminal correspondence determination unit 250 connected to the DUT 100 in which the writing has failed. To instruct. As a result, the mask processing unit 450 can retest the DUT 100 for which writing has failed while prohibiting retesting for the DUT 100 for which writing has been successful.
  • the determination result exchanging unit 140 According to the determination result exchanging unit 140 described above, a plurality of terminal unit determination results arranged in the arrangement order of the pin resources 220 are rearranged in the terminal order for each DUT 100, and the writing success / failure for each DUT 100 is determined. can do. Then, the determination result exchanging unit 140 sets the write success / failure for each DUT 100 to all the terminals of each DUT 100 as the write success / failure information, and rearranges them in the order of the pin resources 220 and supplies them to the pin resources 220. It is possible to specify whether or not retesting is required for each pin resource 220.
  • the test apparatus 10 can efficiently connect the plurality of pin resources 220 in the plurality of test modules 120 and the plurality of terminals of the plurality of DUTs 100 according to the physical arrangement by the device interface unit 130. Can do. The test apparatus 10 does not prevent the selection and connection of two or more pin resources 220 included in different test modules 120 to the same DUT 100.
  • FIG. 5 shows an example of the configuration of the command execution unit 270 according to the present embodiment.
  • the command execution unit 270 executes a command issued by the control device 110 to the pin resource 220 having the command execution unit 270.
  • the command execution unit 270 according to the present embodiment receives and executes a write command for each register 530 in the pin resource 220.
  • Command execution unit 270 includes a coincidence detection unit 500, an AND gate 510, and a decoder 520.
  • the coincidence detection unit 500 inputs memory identification information for identifying the DUT 100 connected to the pin resource 220 and terminal identification information for identifying a connection destination terminal of the DUT 100 from the connection destination register 260.
  • the coincidence detection unit 500 matches the memory identification information and terminal identification information specified by the command received from the control device 110 with the memory identification information and terminal identification information input from the connection destination register 260. Detect whether or not. As a result of this detection, the coincidence detection unit 500 obtains a logical value H if there is a match, In this case, a logical L signal is output.
  • the AND gate 510 performs a logical product of the detection result by the coincidence detection unit 500 and a write valid bit that becomes a logical value H when a write command is received. As a result, the AND gate 510 outputs a logical value H when the write command is issued and the write to the pin resource 220 is performed.
  • the decoder 520 inputs the output of the AND gate 510 and the address for each function that is the register address of the write destination. When the output of the AND gate 510 is the logical value H, the decoder 520 outputs the register 530 specified by the address for each function. Write enable is set to logic H. As a result, the register 530 can store the write data designated by the write command.
  • the memory identification information and the terminal identification information of the pin resource 220 are input from the connection destination register 260, and only the command for the pin resource 220 is selected and executed. can do. Therefore, the control device 110 can broadcast the command specified for each terminal of the DUT 100 in the test program without specifying the pin resource 220 corresponding to the terminal.
  • FIG. 6 shows a configuration of a test apparatus 10 according to a modification example of the present embodiment.
  • the members denoted by the same reference numerals as those in FIG. 1 have the same functions and configurations as those in FIG.
  • the test apparatus 10 includes one or a plurality of test modules 120 and a determination result exchanging unit 140 for each group 600 obtained by dividing a plurality of DUTs 100 into two or more DUTs 100. Therefore, the test apparatus 10 includes, for each group 600, two or more test signal supply units 240 and a terminal correspondence determination unit 250 that are associated with the group 600. Furthermore, the test apparatus 10 includes a device interface unit 130 that connects each of the plurality of DUTs 100 to two or more test signal supply units 240 and two or more terminal correspondence determination units 250 associated with the group 600 to which the DUT 100 belongs. Prepare.
  • the device interface unit 130 connects one or more test modules 120 belonging to the group 600 and a plurality of DUTs 100 belonging to the group 600. In addition, none of the pin resources 220 is connected to the DUT 100 of the other group 600.
  • the determination result exchanging unit 140 of each group 600 is configured to input the terminal unit determination result in the group 600 and output the write success / failure information in the group 600. DUT100 can be tested properly.
  • the test apparatus 10 enables connection by the device interface unit 130 with a high degree of freedom while maintaining a reasonable number of inputs and outputs to each determination result exchanging unit 140. be able to.
  • Each test module 120 and each determination result exchanging unit 140 described above may be realized by separate semiconductor devices.
  • the number of pin resources 220 in the group 600 may be determined according to the number of terminals of the semiconductor device on which the determination result exchanging unit 140 is mounted.
  • FIG. 7 shows a configuration of a connection portion with the MB unit 320 in the test head 300 according to the present embodiment.
  • the board of each test module 120 provided in the test apparatus 10 is arranged such that the connectors 700 provided along the upper side of each board are arranged in a lattice pattern, also seeing the upper force of the test head 300. Is inserted into the test head 300.
  • a predetermined number of test modules 120 are assigned in the row direction and the column direction on the upper surface of the test head 300.
  • eight test modules 120 corresponding to four rows and two columns are assigned to each group 710a-b.
  • the test apparatus 10 can connect two or more test modules 120 having a high degree of freedom in connection between the plurality of test modules 120 and the plurality of DUTs 100 to the same DUT 100. . Therefore, the contacts to be connected to the same DUT 100 are wired so as to be gathered at positions near the test head 300, and the connection between the test module 120 and the DUT 100 is optimized. That is, for example, a pair of contacts in substantially the same column range of the connector 700a, the connector 700c, the connector 700e, and the connector 700g arranged in the row direction may be used as the device corresponding portion 720 that connects to the same DUT 100.
  • test module 120 can be connected to the same DUT 100, so that a test can be performed.
  • a set of contacts may be connected to the same DUT 100 as the device counterpart 720. This makes the physical layout of the wiring between test module 120 and DUT 100 more suitable. It can be done gracefully.

Abstract

　接続先の被試験メモリへ試験データを書き込むための試験信号を被試験メモリの端子に供給する複数の試験信号供給部と、接続先の端子から読み出された試験データが期待値と一致するか否かを示す端子単位判定結果を出力する複数の端子対応判定部と、複数の端子対応判定部から出力される複数の端子単位判定結果を、被試験メモリ毎に選択する判定結果選択部と、判定結果選択部による選択結果に基づいて、被試験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、書き込みが成功した被試験メモリに接続された試験信号供給部、および、書き込みが失敗した被試験メモリに接続された試験信号供給部を特定する特定部と、書き込みの成否に応じて各試験信号供給部に対して再試験を行うかどうかを指示するマスク処理部とを備える試験装置を提供する。

Description

試験装置
技術分野
[0001] 本発明は、試験装置に関する。特に本発明は、複数の被試験デバイスを効率よく 接続して試験する試験装置に関する。本出願は、下記の日本出願に関連する。文献 の参照による組み込みが認められる指定国については、下記の出願に記載された内 容を参照により本出願に組み込み、本出願の一部とする。
1.特願 2005— 140622 出願日 2005年 05月 13日
背景技術
[0002] 半導体メモリ試験装置は、被試験デバイス（DUT: Device Under Test)となる 半導体メモリを複数接続し、これらの複数の半導体メモリを並行して試験する。このよ うな試験装置は、被試験デバイスの各端子に対応して、当該端子との間で信号を入 出力するピンリソースを有する。
[0003] 例えば NOR型フラッシュメモリの場合、アドレス入力端子、制御入力端子、データ 入出力端子、状態出力端子を有する。一例として、 16M X 16ビット構成の NOR型フ ラッシュメモリの場合、アドレス入力端子を 24本、制御入力端子を 7本、データ入出 力端子を 16本、状態出力端子を 1本有する。従来の試験装置においては、信号を出 力するドライバピンリソースと、信号を入出力する IOコモンピンリソースとを所定の数 ずつ搭載し、アドレス入力端子および制御入力端子に対しドライバピンリソースを、デ ータ入出力端子および状態出力端子に IOコモンピンリソースを割り付けていた。
[0004] また、複数のフラッシュメモリを試験する場合、試験装置は、一部のフラッシュメモリ に対する書き込みが失敗すると、書き込みが失敗したフラッシュメモリに対して再度書 き込みを行い、書き込みが成功した力否かを判定する必要がある。ここで、フラッシュ メモリには書き込み回数に制限があるので、試験装置は、書き込みが成功したフラッ シュメモリへの再書き込みをマスクする（特許文献 1参照。；)。このように、試験装置は
、複数の被試験デバイスを試験する場合において、全体のピンリソースを被試験デ バイス毎に区別して制御可能とする必要がある。 [0005] そこで、従来の試験装置においては、全体のピンリソースを予め定められた数種類 の分割パターンにより各被試験デバイスに割り当て可能としていた。例えば、 384個 のピンリソースを用いる場合に、以下のような分割パターンが選択可能であった。
(1) 4個の被試験デバイスの同時試験
1から 96番目のピンリソースを被試験デバイス 1に、 97から 192番目を被試験デバ イス 2に、 193力ら 288番目を被試験デノ イス 3に、 289力ら 384番目を被試験デノ イス 4に割り当てる。
(2) 8個の被試験デバイスの同時試験
1から 48番目のピンリソースを被試験デバイス 1に、 49から 96番目を被試験デバイ ス 2に、…、 337力ら 384番目を被試験デノ イス 8に害 ijり当てる。
(3) 16個の被試験デバイスの同時試験
1力も 24番目のピンリソースを被試験デバイス 1に、 25力ら 48番目のピンリソースを 被試験デバイス 2に、 · ··、 361から 384番目のピンリソースを被試験デバイス 16に割 り当てる。
特許文献 1 :特開平 7— 130200号公報
発明の開示
発明が解決しょうとする課題
[0006] 近年、携帯電話、デジタル AV機器、または ICカード等の高機能化に伴 、、半導体 デバイスの高集積ィ匕が進んでいる。そして、複数の半導体メモリおよびロジックを単 一パッケージに搭載した MCP (Multi Chip Package)が普及してきている。このよ うな半導体デバイスは、アプリケーションに応じて端子の数が異なり、ドライバピンリソ ースに接続すべき入力端子の数および IOコモンピンリソースに接続すべき入出力端 子の数の比率も異なる。
[0007] また、 NAND型フラッシュメモリは、データ入出力端子を用いてアドレスを入力する ものが一般的である。一例として、 256M X 16ビットの NAND型フラッシュメモリの場 合、制御入力端子を 6本、データ入出力端子を 16本、状態出力端子を 1本有する。 したがって、 NAND型フラッシュメモリを試験する場合、必要となるドライバピンリソー スおよび IOコモンピンリソースの数の比率が NOR型フラッシュメモリとは異なってしま [0008] これに対し、従来の試験装置においては、予め定められた分割パターンによるピン リソースの分割しかできず、分割されたピンリソースの組に含まれるドライバピンリソー スの数および IOコモンピンリソースの数も予め定められている。したがって、被試験デ バイスによっては効率良くピンリソースを割り当てることができず、多くのピンリソース が余ってしまう可能性がある。
[0009] 例えば、上記の例において被試験デバイスが 50ピンである場合、各被試験デバイ ス当たり 48ピンし力割り当てられな 、8分割を用いることができず、 4分割を用いること となる。この場合、被試験デバイス当たり 96ピンが割り当てられるので、 46ピン分が 余ってしまう。
[0010] また例えば、分割されたピンリソースの組に含まれる IOコモンピンリソースの数が不 足する場合、ドライバピンリソースの数が十分であっても同時試験可能な被試験デバ イスの数を減らさなければならな 、。
[0011] そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目 的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより 達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0012] 本発明の第 1の形態によると、複数の被試験メモリを試験する試験装置であって、 それぞれがいずれかの前記被試験メモリのいずれかの端子に接続され、接続先の前 記被試験メモリへ試験データを書き込むための試験信号を当該端子に供給する複 数の試験信号供給部と、それぞれが!/、ずれかの前記被試験メモリの 、ずれかの端子 に接続され、接続先の前記端子から読み出された試験データが期待値と一致するか 否かを示す端子単位判定結果を出力する複数の端子対応判定部と、それぞれの前 記端子対応判定部を、接続先の前記被試験メモリに対応付ける判定側接続情報を 記憶する判定側接続情報記憶部と、前記複数の端子対応判定部から収集した複数 の前記端子単位判定結果および前記判定側接続情報に基づ!ヽて、それぞれの前 記被試験メモリに対する書き込みの成否を判定し、書き込みが失敗した前記被試験 メモリを前記複数の試験信号供給部により再度試験させる判定結果処理部とを備え る試験装置を提供する。
[0013] それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給 部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、前 記判定結果処理部は、前記判定側接続情報に基づいて、前記複数の端子対応判 定部から出力される複数の前記端子単位判定結果を、前記被試験メモリ毎に選択す る判定結果選択部と、前記判定結果選択部による選択結果に基づいて、前記被試 験メモリ毎の書き込みの成否を判定するメモリ対応判定部と、前記供給側接続情報 に基づ!/ヽて、書き込みが成功した前記被試験メモリに接続されて！ヽる前記試験信号 供給部、および、書き込みが失敗した前記被試験メモリに接続されている前記試験 信号供給部を特定する特定部と、書き込みが成功した前記被試験メモリに接続され ている前記試験信号供給部に対して前記被試験メモリへ試験データを再度書き込む ための試験信号の供給を禁止した状態で、書き込みが失敗した前記被試験メモリに 接続されて ヽる前記試験信号供給部に対して前記被試験メモリへ試験データを再度 書き込むための試験信号を供給するように指示するマスク処理部とを有してもょ 、。
[0014] 前記判定側接続情報記憶部は、それぞれの前記端子対応判定部を、接続先の前 記被試験メモリの接続先の前記端子に対応付ける前記判定側接続情報を記憶し、 前記判定結果選択部は、前記判定側接続情報に基づいて、前記複数の端子対応 判定部から出力される複数の前記端子単位判定結果を、複数の前記被試験メモリの 複数の前記端子に対応する順序に並べ替え、前記メモリ対応判定部は、それぞれの 前記被試験メモリについて、並べ替えられた前記端子単位判定結果に基づいて、当 該被試験メモリに対する書き込みの成否を判定してもよ 、。
[0015] 前記供給側接続情報記憶部は、それぞれの前記被試験メモリのそれぞれの前記 端子を、当該端子に接続される前記試験信号供給部に対応付ける前記供給側接続 情報を記憶し、前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並 ベ替えられた前記端子単位判定結果の！/ヽずれかが不一致を示す場合に、当該被試 験メモリにつ 、ての全ての前記端子単位判定結果を不一致の判定結果に変換する ことにより、複数の前記端子単位判定結果を、前記複数の端子に対応する複数の書 込成否情報に変換し、前記特定部は、前記供給側接続情報に基づいて、前記複数 の端子に対応する前記複数の書込成否情報を、複数の前記試験信号供給部に対 応する順序に並べ替えることにより、複数の前記試験信号供給部に対応させてもよ い。
[0016] 前記複数の被試験メモリを 2以上の前記被試験メモリに分割したグループ毎に、 2 以上の前記試験信号供給部、 2以上の前記端子対応判定部、前記供給側接続情報 記憶部、前記判定側接続情報記憶部、前記判定結果選択部、前記メモリ対応判定 部、前記特定部、および前記マスク処理部を備え、前記複数の被試験メモリのそれ ぞれを、当該被試験メモリが属する前記グループに対応付けられた 2以上の前記試 験信号供給部および 2以上の前記端子対応判定部に接続するデバイスインターフエ イス部を更に備えてもよい。
[0017] それぞれの前記試験信号供給部に対応して、当該試験信号供給部に接続された 前記被試験メモリを識別するメモリ識別情報と、当該被試験メモリの接続先の前記端 子を識別する端子識別情報とを記憶する接続先レジスタと、当該試験装置の制御装 置が前記複数の試験信号供給部に対してブロードキャストしたコマンドを受信した場 合に、当該コマンドにより指定されたメモリ識別情報および端子識別情報が、前記接 続先レジスタに記憶された前記メモリ識別情報および前記端子識別情報と一致した ことを条件として、当該コマンドを実行するコマンド実行部とを備えてもょ 、。
[0018] 前記マスク処理部は、書き込みが成功した前記被試験メモリに接続されている前記 試験信号供給部に対して、当該被試験メモリへ試験データを再度書き込むための試 験信号の供給を禁止すると共に、当該被試験メモリに接続されている前記端子対応 判定部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定 を禁止し、書き込みが失敗した前記被試験メモリに接続されて ヽる前記試験信号供 給部に対して、当該被試験メモリへ試験データを再度書き込むための試験信号を供 給するように指示すると共に、当該被試験メモリに接続されて ヽる前記端子対応判定 部に対して、接続先の前記端子から読み出されるデータと期待値との一致判定を行 うように指示してもよい。
[0019] 前記複数の試験信号供給部および前記複数の端子対応判定部は、 2以上の前記 試験信号供給部および 2以上の前記端子対応判定部をそれぞれ有する複数の試験 モジュールに分割して実装されており、前記被試験デバイスをそれぞれ搭載する複 数のソケットと、複数の第 1コネクタとの間を基板上の配線により電気的に接続するソ ケットボードと、前記ソケットボードを搭載し、前記複数の第 1コネクタが接続される複 数の第 2コネクタと、前記複数の試験モジュールとの間をケーブルにより電気的に接 続するマザ一ボード部とを更に備えてもよい。
[0020] 前記マザ一ボード部は、端子配列が異なる複数種類の前記被試験デバイスの試験 に共通して用いられ、前記ソケットボードは、前記被試験デバイスの種類に応じて交 換され、前記ソケットボードが交換された場合に、それぞれの前記端子対応判定部を 当該ソケットボードおよび前記マザ一ボード部により当該端子対応判定部が接続され る前記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶 部に書き込む制御装置を更に備えてもよい。
[0021] 前記制御装置は、異なる前記試験モジュールが有する 2以上の前記端子対応判定 部を、交換された前記ソケットボードおよび前記マザ一ボード部により当該 2以上の 端子対応判定部が接続される同一の前記被試験メモリに対応付ける前記判定側接 続情報を前記判定側接続情報記憶部に書き込んでもよ!/ヽ。
[0022] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0023] 本発明によれば、被試験デバイスに対し効率良くピンリソースを割り当てることがで きる。
図面の簡単な説明
[0024] [図 1]本発明の実施形態に係る試験装置 10の構成を示す。
[図 2]本発明の実施形態に係る試験モジュール 120の構成を示す。
[図 3]本発明の実施形態に係るデバイスインターフェイス部 130の構成を示す。
[図 4]本発明の実施形態に係る判定結果交換部 140の構成を示す。
[図 5]本発明の実施形態に係るコマンド実行部 270の構成の一例を示す。
[図 6]本発明の実施形態の変形例に係る試験装置 10の構成を示す。
[図 7]本発明の実施形態に係るテストヘッド 300における、 MB部 320との接続部分 の構成を示す。
符号の説明
10 試験装置
100 DUT
110 制御装置
120 試験モジュール
130 デノ イスインターフェイス咅
140 判定結果交換部
200 タイミング発生器
210 パターン発生器
220 ピンリソース
230 PDS
240 試験信号供給部
250 端子対応判定部
260 接続先レジスタ
270 コマンド実行部
300 テストヘッド
310 DSA部
320 MB部
330 ソケットボード
340 ソケット
400 判定側接続情報記憶部
410 供給側接続情報記憶部
420 判定結果選択部
430 メモリ対応判定部
440 特定部
450 マスク処理部
500 一致検出部 510 アンドゲート
520 デコーダ
530 レジスタ
600 グノレープ
700a〜g コネクタ
710a〜b グループ
720 デバイス対応部分
発明を実施するための最良の形態
[0026] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0027] 図 1は、本実施形態に係る試験装置 10の構成を示す。試験装置 10は、複数の DU T100を並行して試験する。一例として DUTIOOは、フラッシュメモリまたはメモリ内 蔵の MCPデバイス等の被試験メモリである。本実施形態に係る試験装置 10は、複 数の試験モジュール 120および複数の DUT100の間の接続により自由度を持たせ ることで、効率良くピンリソースを割り当てる。
[0028] 試験装置 10は、制御装置 110と、 1または複数の試験モジュール 120と、デバイス インターフェイス部 130と、判定結果交換部 140とを備える。制御装置 110は、試験 モジュール 120および判定結果交換部 140を制御して、複数の DUT100の試験を 行わせる。試験モジュール 120は、複数のピンリソースを有する。試験モジュール 12 0は、ピンリソース毎に、接続先の DUT100に対して試験信号を供給し、試験信号に 応じて当該 DUT100が出力する出力信号に基づいて DUT100の良否を判定する 。本実施形態に係る試験モジュール 120は、 DUT100との間の接続関係に高い自 由度を持たせている。より具体的には、各試験モジュール 120は、 2以上の DUT10 0に接続されてもよぐ 2以上の試験モジュール 120が同一の DUT100に接続されて ちょい。
[0029] デバイスインターフェイス部 130は、複数の試験モジュール 120と、複数の DUT10 0とを接続する。本実施形態に係る試験装置 10においては、試験モジュール 120お よび DUT100の間の接続関係の自由度が高いので、デバイスインターフェイス部 13 0は、 DUT100の端子に対し、最適な位置にある試験モジュール 120の端子を接続 するように構成されてよい。
[0030] 判定結果交換部 140は、複数の試験モジュール 120に接続され、各試験モジユー ル 120内のピンリソース毎に判定された判定結果を収集する。そして、判定結果交換 部 140は、収集した判定結果に基づいて DUT100毎の良否を判定し、再試験を行う か否かを DUT100毎に設定する。
[0031] 図 2は、本実施形態に係る試験モジュール 120の構成を示す。試験モジュール 12 0は、タイミング発生器 200と、ノターン発生器 210と、複数のピンリソース 220とを有 する。タイミング発生器 200は、パターン発生器 210からの指示に応じて、試験装置 1 0の動作の基準となる基準クロック力 試験プログラムの各実行サイクルを示す周期ク ロックを発生し、ノターン発生器 210へ供給する。また、タイミング発生器 200は、試 験周期毎に、試験パターンに基づく試験信号を DUT100に供給するタイミングを生 成する。
[0032] パターン発生器 210は、試験装置 10の利用者により指定された試験プログラムの シーケンスを実行し、周期クロックにより指定される試験周期毎に DUT100に供給す る試験パターンを生成する。また、パターン発生器 210は、 DUT100から出力される 出力信号の期待値パターンを生成し、各ピンリソース 220へ供給する。パターン発生 器 210は、予め設定されたアルゴリズムに基づいて、 DUT100に供給するアドレスお よびデータを含む試験パターンを生成する ALPG (Algorithmic Pattern Gener ator)を含んでよい。
[0033] 複数のピンリソース 220は、それぞれがいずれかの DUT100のいずれかの端子に 接続され、接続先の端子に対して試験信号を供給し、及び Z又は、接続先の端子か ら出力された出力信号を入力して期待値と比較する。ピンリソース 220は、 PDS230 と、試験信号供給部 240と、端子対応判定部 250と、接続先レジスタ 260と、コマンド 実行部 270とを含む。このような構成により、試験装置 10が有する全ての試験信号 供給部 240および全ての端子対応判定部 250は、 2以上の試験信号供給部 240お よび 2以上の端子対応判定部 250をそれぞれ有する複数の試験モジュール 120に 分割して実装される。
[0034] PDS 230 (Pattern Data Selector)は、パターン発生器 210により生成された 試験パターン及び/又は期待値パターンの中から、当該 PDS230を含むピンリソー ス 220の接続先の端子に対応するコマンドビット、アドレスビット、またはデータビット を選択する。試験信号供給部 240は、ノターン発生器 210から試験パターンを受け 取って、タイミング発生器 200から受け取ったタイミングに基づく試験信号波形に成 形する。そして、試験信号供給部 240は、接続先の DUT100の端子に試験信号を 供給する。より具体的には、 DUT100のメモリ機能を試験する場合、複数の試験信 号供給部 240は、次に示すように試験信号を供給する。
[0035] まず、複数の試験信号供給部 240のそれぞれは、接続先の DUT100へ試験デー タを書き込むための試験信号を、当該 DUT100の接続先の端子に供給する。すな わち、 DUT100のアドレス入力端子に接続された試験信号供給部 240は、試験デ ータを書き込むベぐ試験データの書込アドレスのうち PDS230により選択されたアド レスビットを試験信号として DUT100へ出力する。また、 DUT100のデータ入出力 端子に接続された試験信号供給部 240は、試験データを書き込むベぐ試験データ のうち PDS230により選択されたデータビットを試験信号として DUT100へ出力する 。ここで、 DUT100がデータ入出力端子力もアドレスを入力する仕様である場合、試 験信号供給部 240は、試験データを書き込むベぐアドレスサイクルにおいて書込ァ ドレスのうち PDS230により選択されたアドレスビットを試験信号として DUT100へ出 力してよい。また、 DUT100の制御入力端子に接続された試験信号供給部 240は、 試験データを書き込むベぐ試験データを書き込むコマンドのうち PDS230により選 択されたコマンドビットを試験信号として DUT100へ出力する。
[0036] 次に、複数の試験信号供給部 240のそれぞれは、上記により書き込んだ試験デー タを接続先の DUT100から読み出すための試験信号を、当該 DUT100の接続先 の端子に供給する。すなわち、 DUT100のアドレス入力端子に接続された試験信号 供給部 240は、試験データを読み出すベぐ試験データの読出アドレスのうち PDS2 30により選択されたアドレスビットを試験信号として DUT100へ出力する。また、 DU T100の制御入力端子に接続された試験信号供給部 240は、試験データを読み出 すべぐ試験データを読み出すコマンドのうち PDS230により選択されたコマンドビッ トを試験信号として DUT100へ出力する。
[0037] 端子対応判定部 250は、 DUT100の接続先の端子から出力される出力信号と、パ ターン発生器 210から PDS230を介して受け取った期待値とがー致するカゝ否かを判 定する。すなわち、当該端子がデータ入出力端子である場合、端子対応判定部 250 は、当該端子力 読み出された試験データが期待値と一致するか否かを判定し、当 該端子についての判定結果を示す端子単位判定結果を判定結果交換部 140に対 して出力する。一例として、端子対応判定部 250は、試験データが期待値と一致した 場合に、試験をパスしたことを示す論理値 Lの端子単位判定結果を出力し、試験デ ータが期待値と一致しなカゝつた場合に、試験にフェイルしたことを示す論理値 Hの端 子単位判定結果を出力する。
[0038] 接続先レジスタ 260は、ピンリソース 220内の試験信号供給部 240および端子対応 判定部 250に対応して設けられ、ピンリソース 220内の試験信号供給部 240および 端子対応判定部 250に接続された DUT100を識別するメモリ識別情報と、当該 DU T100の接続先の端子を識別する端子識別情報とを記憶する。一例として、本実施 形態に係る試験装置 10は、試験対象の複数の DUT100を、 1番、 2番、 ···、 X番等 のシーケンシャルに割り当てた番号により識別する。そして、接続先レジスタ 260は、 当該接続先レジスタ 260を有するピンリソース 220の接続先の DUT100を識別する 番号を記憶する。また、本実施形態に係る試験装置 10は、それぞれの DUT100に ついて、当該 DUT100が有する複数の端子を、 1番、 2番、 ···、 Y番等のシーケンシ ャルに割り当てた番号により識別する。そして、接続先レジスタ 260は、当該接続先レ ジスタ 260を有するピンリソース 220の接続先の端子を識別する番号を記憶する。
[0039] コマンド実行部 270は、ピンリソース 220内の PDS230、試験信号供給部 240およ び端子対応判定部 250に対応して設けられ、当該ピンリソース 220に対するコマンド を制御装置 110から受信した場合に、当該コマンドを実行する。一例として制御装置 110は、いずれかのピンリソース 220内のレジスタに対する書込コマンドおよび読出 コマンド等を、複数の試験信号供給部 240に対してブロードキャストにより送信する。 各コマンド実行部 270は、制御装置 110がブロードキャストしたコマンドを受信した場 合に、当該コマンドにより指定されたメモリ識別情報および端子識別情報が、接続先 レジスタ 260に記憶されたメモリ識別情報および端子識別情報と一致したことを条件 として、当該コマンドを実行する。これにより、それぞれのピンリソース 220がいずれの DUT100の 、ずれの端子に接続された場合にぉ 、ても、接続先レジスタ 260に当 該 DUT100および当該端子の識別情報を予め格納しておくことで、ブロードキャスト により適切にコマンドを発行することができる。
[0040] 図 3は、本実施形態に係るデバイスインターフェイス部 130の構成を示す。デバイス インターフェイス部 130は、 DSA部 310 (Device Substitution Adapter)と、 MB 部 320 (MotherBoard)とを有し、複数の試験モジュール 120が内蔵されるテストへ ッド 300の上に載置される。
[0041] DSA¾310«、 DUT100の品種に対応して製造される品種交換部であり、複数の ソケット 340と、ソケットボード 330とを有する。ソケット 340は、 DUT100を搭載し、 D UT100の各端子をソケットボード 330上の配線に電気的に接続する。ソケットボード 330は、複数のソケット 340の各端子と、 DSA部 310を MB部 320に接続する複数の コネクタ (第 1コネクタ）との間を基板上の配線により電気的に接続するべく設けられる 。これによりソケットボード 330は、各ソケット 340の各端子からの配線を、テストヘッド 300に接続するのに好適な位置の第 1コネクタへと導く。ここで、各ソケット 340と各第 1コネクタとは、 1対 1に対応していなくても良い。
[0042] MB部 320は、 DSA部 310を搭載し、複数の第 2コネクタにより DSA部 310の複数 の第 1コネクタに接続される。そして、 MB部 320は、複数の第 2コネクタと、複数の試 験モジュール 120との間を、同軸ケーブル等のケーブルにより電気的に接続する。こ れ〖こより MB部 320は、 DS A部 310と複数の試験モジュール 120との間を電気的に 接続する。
[0043] 本実施形態に係る試験装置 10においては、 DUT100の品種に応じた配線は可能 な限り DSA部 310内で行われ、 MB部 320は可能な限り複数の品種で共用される。 すなわち、 MB部 320は、端子配列が異なる複数種類の DUT100の試験に共通し て用いられる。一方、ソケットボード 330を含む DSA部 310は、 DUT100の種類毎 に製造され、 DUT100の種類に応じて交換される。 [0044] 従来の試験装置 10においては、それぞれの試験モジュール 120に接続されるべき DUT100の端子がほぼ固定的に定められている。このため、 DSA部 310のみでは 適切な配線の引き回しをすることができず、品種に応じて MB部 320を交換する必要 が生じていた。これに対し、本実施形態に係る試験装置 10によれば、各 DUT100の 端子をいずれの試験モジュール 120内のピンリソース 220に接続するかを高い自由 度で決めることができるので、 DSA部 310に応じた適切な位置のピンリソース 220を 選択することができる。したがって、本実施形態に係る試験装置 10によれば、より多く の品種で MB部 320を共用することができる。
[0045] また、従来の試験装置 10においては、それぞれの試験モジュール 120は、ドライバ ピンリソースと、 IOコモンピンリソースとを予め定めた数ずつ有していた。このため、入 力端子および (入）出力端子の数の比率によっては一方のピンリソースが余剰となり、 効率良くピンリソースを割り当てることができな力つた。これに対し、本実施形態にお いては、それぞれの試験モジュール 120は、ドライバピンリソースの数を減らす代わり に IOコモンピンリソースを増やした構成をとる。一例として試験モジュール 120は、ド ライバピンリソースを有さず全てのピンリソース 220力 0コモンピンリソースであって良 い。これにより、本実施形態に係る試験装置 10においては、それぞれの試験モジュ ール 120のピンリソース 220を余剰とすることなく有効活用し、より多くの DUT100を 試験することができる。
[0046] 図 4は、本実施形態に係る判定結果交換部 140の構成を示す。判定結果交換部 1 40は、判定側接続情報記憶部 400と、供給側接続情報記憶部 410と、判定結果選 択部 420と、メモリ対応判定部 430と、特定部 440と、マスク処理部 450とを有する。 判定側接続情報記憶部 400は、複数のピンリソース 220のそれぞれについて、当該 ピンリソース 220内の端子対応判定部 250の接続先を示す判定側接続情報を記憶 する。本実施形態において、判定側接続情報記憶部 400は、当該判定側接続情報 として、それぞれの端子対応判定部 250を、接続先の DUT100に対応付ける情報を 記憶する。また、判定側接続情報記憶部 400は、当該判定側接続情報として、それ ぞれの端子対応判定部 250を、当該 DUT100の接続先の端子に対応付ける情報を 更に記憶してよい。 制御装置 110は、試験対象の DUT100の種類を変更するべくソケットボード 330を 有する DSA部 310が交換された場合に、交換後に用いる判定側接続情報を判定側 接続情報記憶部 400に書き込む。この判定側接続情報は、それぞれの端子対応判 定部 250を、交換後の DSA部 310および交換されない MB部 320により当該端子対 応判定部 250が接続される DUT100に対応付ける値をとる。ここで、当該判定側接 続情報は、異なる試験モジュール 120が有する 2以上の端子対応判定部 250を、交 換された DSA部 310および MB部 320により当該 2以上の端子対応判定部 250が接 続される同一の DUT100に対応付けてよい。
[0047] 供給側接続情報記憶部 410は、複数の DUT100のそれぞれについて、当該 DU T100に接続された試験信号供給部 240を示す供給側接続情報を記憶する。本実 施形態において、供給側接続情報記憶部 410は、当該供給側接続情報として、それ ぞれの DUT100を、当該 DUT100に接続される試験信号供給部 240に対応付ける 情報を記憶する。ここで、供給側接続情報記憶部 410は、当該供給側接続情報とし て、それぞれの DUT100のそれぞれの端子を、当該端子に接続される試験信号供 給部 240に対応付ける情報を記憶してょ 、。
制御装置 110は、試験対象の DUT100の種類を変更するべくソケットボード 330を 有する DSA部 310が交換された場合に、交換後に用いる供給側接続情報を供給側 接続情報記憶部 410に書き込む。この供給側接続情報は、それぞれの試験信号供 給部 240を、交換後の DS A部 310および交換されない MB部 320により当該試験信 号供給部 240が接続される DUT100に対応付ける値をとる。ここで、当該供給側接 続情報は、異なる試験モジュール 120が有する 2以上の試験信号供給部 240を、交 換された DSA部 310および MB部 320により当該 2以上の試験信号供給部 240が接 続される同一の DUT100に対応付けてよい。
[0048] 判定結果選択部 420、メモリ対応判定部 430、特定部 440、およびマスク処理部 4 50は、判定結果処理部として機能する。当該判定結果処理部は、複数の端子対応 判定部 250から収集した複数の端子単位判定結果および判定側接続情報に基づい て、それぞれの DUT100に対する書き込みの成否を判定する。そして、書き込みが 失敗した DUT100を、複数の試験信号供給部 240により再度試験させる。 [0049] 判定結果選択部 420は、書込試験の結果複数の端子対応判定部 250から出力さ れる複数の端子単位判定結果を入力する。ここで、判定結果選択部 420が入力する 複数の端子単位判定結果は、試験信号供給部 240の並び順に配列されている。そ して、判定結果選択部 420は、判定側接続情報に基づいて、複数の端子対応判定 部 250から出力される複数の端子単位判定結果を、 DUT100毎に選択する。より具 体的には、判定結果選択部 420は、判定側接続情報に基づいて、複数の端子対応 判定部 250から出力される複数の端子単位判定結果を、複数の DUT100の複数の 端子に対応する順序に並べ替える。
[0050] 一例として、判定側接続情報記憶部 400は、各 DUT100の端子毎に、当該端子 に接続された端子対応判定部 250を識別する判定側接続情報を記憶する。すなわ ち、判定側接続情報記憶部 400は、 1番目の DUT100の 1番目の端子に対応して、 当該端子に接続されたピンリソース 220を識別する情報を記憶し、以下同様にして全 ての DUT100の全ての端子に対応して、当該端子に接続されたピンリソース 220を 識別する情報を記憶する。そして、判定結果選択部 420は、 1番目の DUT100の 1 番目の端子力 順に、全ての端子単位判定結果の中から当該端子に対応付けられ たピンリソース 220から受け取った端子単位判定結果を選択していくことにより、複数 の端子単位判定結果を並べ替える。
[0051] メモリ対応判定部 430は、判定結果選択部 420による選択結果に基づいて、 DUT 100毎の書き込みの成否を判定する。本実施形態に係るメモリ対応判定部 430は、 それぞれの DUT100について、判定結果選択部 420により並べ替えられた端子単 位判定結果に基づいて、当該 DUT100に対する書き込みの成否を判定する。より具 体的には、メモリ対応判定部 430は、それぞれの DUT100について、並べ替えられ た端子単位判定結果のいずれかが不一致を示す場合に、当該 DUT100について の全ての端子単位判定結果を、不一致の判定結果に変換する。これによりメモリ対 応判定部 430は、複数の端子単位判定結果を、複数の端子に対応する複数の書込 成否情報に変換する。
[0052] 例えば、試験のパス時に論理値 L、試験のフェイル時に論理値 Hの端子単位判定 結果を受ける場合、メモリ対応判定部 430は、複数の端子単位判定結果を DUT10 0毎に論理和をとり、この結果を当該 DUT100の各端子の書込成否情報としてもよ い。これによりメモリ対応判定部 430は、いずれかの端子の端子単位判定結果が論 理値 Hであった場合に、当該 DUT100の全端子の書込成否情報を、書き込みが失 敗したことを示す論理値 Hとすることができる。
[0053] 特定部 440は、供給側接続情報記憶部 410に記憶された供給側接続情報に基づ いて、書き込みが成功した DUT100に接続されている試験信号供給部 240、および 、書き込みが失敗した DUT100に接続されて ヽる試験信号供給部 240を特定する。 本実施形態に係る特定部 440は、供給側接続情報に基づいて、複数の端子に対応 する複数の書込成否情報を、複数の試験信号供給部 240に対応する順序に並べ替 えることにより、複数の試験信号供給部 240に対応させる。
[0054] 一例として、供給側接続情報記憶部 410は、試験信号供給部 240毎に、当該試験 信号供給部 240に接続された DUT100の端子を識別する供給側識別情報を記憶 する。すなわち、供給側接続情報記憶部 410は、 1番目の試験モジュール 120内の 1番目の試験信号供給部 240に対応して、当該試験信号供給部 240に接続された DUT100の端子を識別する情報を記憶し、以下同様にして全ての試験信号供給部 240に対応して、当該試験信号供給部 240に接続された DUT100の端子を識別す る情報を記憶する。そして、特定部 440は、 1番目の試験モジュール 120内の 1番目 の試験信号供給部 240から順に、全ての書込成否情報の中から当該試験信号供給 部 240に対応付けられた DUT100の端子についての書込成否情報を選択していく ことにより、複数の書込成否情報を試験信号供給部 240の並び順に並べ替える。
[0055] マスク処理部 450は、試験信号供給部 240の並び順に並べ替えられた複数の書込 成否情報を、対応する試験信号供給部 240へ供給する。これによりマスク処理部 45 0は、書き込みが成功した DUT100に接続されている試験信号供給部 240に対して 、 DUT100へ試験データを再度書き込むための試験信号の供給を禁止する。また、 マスク処理部 450は、この処理と共に、書き込みが成功した DUT100に接続されて いる端子対応判定部 250に対して、接続先の端子から読み出されるデータと期待値 との一致判定を禁止する。
[0056] 一方、マスク処理部 450は、書き込みが失敗した DUT100に接続されている試験 信号供給部 240に対して、 DUT100へ試験データを再度書き込むための試験信号 を供給するように指示する。また、マスク処理部 450は、この処理と共に、書き込みが 失敗した DUT100に接続されて ヽる端子対応判定部 250に対して、接続先の端子 力 読み出されるデータと期待値との一致判定を行うように指示する。これによりマス ク処理部 450は、書き込みが成功した DUT100に対する再試験を禁止した状態で、 書き込みが失敗した DUT100を再試験することができる。
[0057] 以上に示した判定結果交換部 140によれば、ピンリソース 220の並び順に配列され た複数の端子単位判定結果を、 DUT100毎の端子順に並べ替えて、 DUT100毎 の書込成否を判定することができる。そして、判定結果交換部 140は、 DUT100毎 の書込成否を各 DUT100の全端子につ!、ての書込成否情報とし、ピンリソース 220 の並び順に並べ替えてピンリソース 220に供給することにより、各ピンリソース 220に 対して再試験の要否を指定することができる。したがって、試験装置 10は、複数の試 験モジュール 120内の複数のピンリソース 220と複数の DUT100の複数の端子との 間を、デバイスインターフェイス部 130による物理的配置に合わせて効率よく接続す ることができる。そして、試験装置 10は、同一の DUT100に対し、異なる試験モジュ ール 120が有する 2以上のピンリソース 220を選択して接続することを妨げない。
[0058] 図 5は、本実施形態に係るコマンド実行部 270の構成の一例を示す。コマンド実行 部 270は、当該コマンド実行部 270を有するピンリソース 220に対して制御装置 110 が発行したコマンドを実行する。本実施形態に係るコマンド実行部 270は、一例とし て、ピンリソース 220内部の各レジスタ 530に対する書込コマンドを受信し、実行する
[0059] コマンド実行部 270は、一致検出部 500と、アンドゲート 510と、デコーダ 520とを 含む。一致検出部 500は、当該ピンリソース 220に接続された DUT100を識別する メモリ識別情報と、当該 DUT100の接続先の端子を識別する端子識別情報を接続 先レジスタ 260から入力する。そして、一致検出部 500は、制御装置 110から受信し たコマンドにより指定されたメモリ識別情報および端子識別情報と、接続先レジスタ 2 60から入力したメモリ識別情報および端子識別情報とがー致するカゝ否かを検出する 。一致検出部 500は、この検出結果として、一致した場合には論理値 H、不一致の 場合には論理値 Lの信号を出力する。
[0060] アンドゲート 510は、一致検出部 500による検出結果と、書込コマンドを受けた場合 に論理値 Hとなる書込有効ビットとの論理積をとる。これによりアンドゲート 510は、書 込コマンドが発行され、かつ、当該ピンリソース 220に対する書き込みである場合に 論理値 Hを出力する。デコーダ 520は、アンドゲート 510の出力と、書込先のレジスタ アドレスである機能毎アドレスとを入力し、アンドゲート 510の出力が論理値 Hである 場合に機能毎アドレスにより指定されるレジスタ 530のライトイネーブルを論理値 Hと する。これにより当該レジスタ 530は、書込コマンドにより指定された書込データを格 糸内することができる。
[0061] 以上に示したコマンド実行部 270によれば、ピンリソース 220のメモリ識別情報およ び端子識別情報を接続先レジスタ 260から入力し、当該ピンリソース 220に対するコ マンドのみを選択して実行することができる。したがって、制御装置 110は、試験プロ グラムにお 、て DUT100の端子毎に指定されるコマンドを、当該端子に対応するピ ンリソース 220を特定することなくブロードキャストすることができる。
[0062] 図 6は、本実施形態の変形例に係る試験装置 10の構成を示す。図 6において、図 1と同一の符号を付した部材は、図 1と同様の機能および構成をとるので、以下相違 点を除き説明を省略する。
[0063] 本変形例に係る試験装置 10は、複数の DUT100を 2以上の DUT100に分割した グループ 600毎に、 1または複数の試験モジュール 120と、判定結果交換部 140とを 備える。したがって、試験装置 10は、グループ 600毎に、当該グループ 600に対応 付けられた 2以上の試験信号供給部 240および端子対応判定部 250を備える。更に 、試験装置 10は、複数の DUT100のそれぞれを、当該 DUT100が属するグループ 600に対応付けられた 2以上の試験信号供給部 240および 2以上の端子対応判定 部 250に接続するデバイスインターフェイス部 130を備える。すなわち、本変形例に 係るデバイスインターフェイス部 130は、グループ 600毎に、当該グループ 600に属 する 1または複数の試験モジュール 120と、当該グループ 600に属する複数の DUT 100とを接続する。そして、いずれのピンリソース 220も、他のグループ 600の DUT1 00と接続しない構成をとる。 [0064] これにより各グループ 600の判定結果交換部 140は、当該グループ 600内の端子 単位判定結果を入力して当該グループ 600内の書込成否情報を出力する構成をと ることで、全ての DUT100の試験を適切に行うことができる。この構成をとることにより 、試験装置 10は、各判定結果交換部 140に対する入力および出力の数を妥当な数 に保ちつつ、グループ 600単位でデバイスインターフェイス部 130による接続を高い 自由度で可能とすることができる。
[0065] なお、以上に示した各試験モジュール 120および各判定結果交換部 140は、それ ぞれ別個の半導体デバイスにより実現されてよい。この場合、判定結果交換部 140 を実装する半導体デバイスの端子数に応じて、グループ 600内のピンリソース 220の 数を定めてよい。
[0066] 図 7は、本実施形態に係るテストヘッド 300における、 MB部 320との接続部分の構 成を示す。本実施形態において、試験装置 10が備える各試験モジュール 120の基 板は、各基板の上側の辺に沿って設けられたコネクタ 700が、テストヘッド 300の上 力も見て格子状に配列されるようにテストヘッド 300に挿入される。そして、各グルー プ 710に対応して、テストヘッド 300の上面において行方向および列方向に所定の 数分ずつの試験モジュール 120が割り当てられる。一例として図 7の場合、各グルー プ 710a〜bに対応して、 4行 2列分の 8つの試験モジュール 120が割り当てられる。
[0067] 本実施形態に係る試験装置 10は、複数の試験モジュール 120と複数の DUT100 との間の接続の自由度が高ぐ 2以上の試験モジュール 120を同一の DUT100に接 続することができる。そこで、同一の DUT100に接続されるべき各接点をなるベくテ ストヘッド 300上の近傍の位置に集めるように配線し、試験モジュール 120と DUT10 0との間の接続を最適化する。すなわち例えば、行方向に配列されたコネクタ 700a、 コネクタ 700c、コネクタ 700e、およびコネクタ 700gのほぼ同一の列範囲にある接点 の組を同一の DUT100に接続するデバイス対応部分 720としてよい。
[0068] 以上に示した通り、本実施形態に係る試験装置 10によれば、 2以上の試験モジュ ール 120を同一の DUT100に接続して試験を行うことができるので、複数のコネクタ 700の接点の組をデバイス対応部分 720として同一の DUT100に接続してよい。こ れにより、試験モジュール 120および DUT100の間の配線の物理的な配置をより適 切に行うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載力 明らかである。

Claims

請求の範囲
[1] 複数の被試験メモリを試験する試験装置であって、
それぞれカ^、ずれかの前記被試験メモリの 、ずれかの端子に接続され、接続先の 前記被試験メモリへ試験データを書き込むための試験信号を当該端子に供給する 複数の試験信号供給部と、
それぞれカ^、ずれかの前記被試験メモリの 、ずれかの端子に接続され、接続先の 前記端子力 読み出された試験データが期待値と一致する力否かを示す端子単位 判定結果を出力する複数の端子対応判定部と、
それぞれの前記端子対応判定部を、接続先の前記被試験メモリに対応付ける判定 側接続情報を記憶する判定側接続情報記憶部と、
前記複数の端子対応判定部から収集した複数の前記端子単位判定結果および前 記判定側接続情報に基づいて、それぞれの前記被試験メモリに対する書き込みの 成否を判定し、書き込みが失敗した前記被試験メモリを前記複数の試験信号供給部 により再度試験させる判定結果処理部と
を備える試験装置。
[2] それぞれの前記被試験メモリを、当該被試験メモリに接続される前記試験信号供給 部に対応付ける供給側接続情報を記憶する供給側接続情報記憶部を更に備え、 前記判定結果処理部は、
前記判定側接続情報に基づ!、て、前記複数の端子対応判定部から出力される複 数の前記端子単位判定結果を、前記被試験メモリ毎に選択する判定結果選択部と、 前記判定結果選択部による選択結果に基づ ヽて、前記被試験メモリ毎の書き込み の成否を判定するメモリ対応判定部と、
前記供給側接続情報に基づ!ヽて、書き込みが成功した前記被試験メモリに接続さ れている前記試験信号供給部、および、書き込みが失敗した前記被試験メモリに接 続されて!ヽる前記試験信号供給部を特定する特定部と、
書き込みが成功した前記被試験メモリに接続されて！ヽる前記試験信号供給部に対 して前記被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止し た状態で、書き込みが失敗した前記被試験メモリに接続されて!ヽる前記試験信号供 給部に対して前記被試験メモリへ試験データを再度書き込むための試験信号を供給 するように指示するマスク処理部と
を有する請求項 1に記載の試験装置。
[3] 前記判定側接続情報記憶部は、それぞれの前記端子対応判定部を、接続先の前 記被試験メモリの接続先の前記端子に対応付ける前記判定側接続情報を記憶し、 前記判定結果選択部は、前記判定側接続情報に基づいて、前記複数の端子対応 判定部から出力される複数の前記端子単位判定結果を、複数の前記被試験メモリの 複数の前記端子に対応する順序に並べ替え、
前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた 前記端子単位判定結果に基づ ヽて、当該被試験メモリに対する書き込みの成否を 判定する
請求項 2に記載の試験装置。
[4] 前記供給側接続情報記憶部は、それぞれの前記被試験メモリのそれぞれの前記 端子を、当該端子に接続される前記試験信号供給部に対応付ける前記供給側接続 情報を記憶し、
前記メモリ対応判定部は、それぞれの前記被試験メモリについて、並べ替えられた 前記端子単位判定結果のいずれかが不一致を示す場合に、当該被試験メモリにつ いての全ての前記端子単位判定結果を不一致の判定結果に変換することにより、複 数の前記端子単位判定結果を、前記複数の端子に対応する複数の書込成否情報 に変換し、
前記特定部は、前記供給側接続情報に基づいて、前記複数の端子に対応する前 記複数の書込成否情報を、複数の前記試験信号供給部に対応する順序に並べ替 えることにより、複数の前記試験信号供給部に対応させる
請求項 3に記載の試験装置。
[5] 前記複数の被試験メモリを 2以上の前記被試験メモリに分割したグループ毎に、 2 以上の前記試験信号供給部、 2以上の前記端子対応判定部、前記供給側接続情報 記憶部、前記判定側接続情報記憶部、前記判定結果選択部、前記メモリ対応判定 部、前記特定部、および前記マスク処理部を備え、 前記複数の被試験メモリのそれぞれを、当該被試験メモリが属する前記グループに 対応付けられた 2以上の前記試験信号供給部および 2以上の前記端子対応判定部 に接続するデバイスインターフェイス部を更に備える請求項 4に記載の試験装置。
[6] それぞれの前記試験信号供給部に対応して、
当該試験信号供給部に接続された前記被試験メモリを識別するメモリ識別情報と、 当該被試験メモリの接続先の前記端子を識別する端子識別情報とを記憶する接続 先レジスタと、
当該試験装置の制御装置が前記複数の試験信号供給部に対してブロードキャスト したコマンドを受信した場合に、当該コマンドにより指定されたメモリ識別情報および 端子識別情報が、前記接続先レジスタに記憶された前記メモリ識別情報および前記 端子識別情報と一致したことを条件として、当該コマンドを実行するコマンド実行部と を備える
請求項 4に記載の試験装置。
[7] 前記マスク処理部は、
書き込みが成功した前記被試験メモリに接続されて！ヽる前記試験信号供給部に対 して、当該被試験メモリへ試験データを再度書き込むための試験信号の供給を禁止 すると共に、当該被試験メモリに接続されている前記端子対応判定部に対して、接続 先の前記端子から読み出されるデータと期待値との一致判定を禁止し、
書き込みが失敗した前記被試験メモリに接続されている前記試験信号供給部に対 して、当該被試験メモリへ試験データを再度書き込むための試験信号を供給するよう に指示すると共に、当該被試験メモリに接続されている前記端子対応判定部に対し て、接続先の前記端子から読み出されるデータと期待値との一致判定を行うように指 示する
請求項 2に記載の試験装置。
[8] 前記複数の試験信号供給部および前記複数の端子対応判定部は、 2以上の前記 試験信号供給部および 2以上の前記端子対応判定部をそれぞれ有する複数の試験 モジュールに分割して実装されており、
前記被試験デバイスをそれぞれ搭載する複数のソケットと、複数の第 1コネクタとの 間を基板上の配線により電気的に接続するソケットボードと、
前記ソケットボードを搭載し、前記複数の第 1コネクタが接続される複数の第 2コネク タと、前記複数の試験モジュールとの間をケーブルにより電気的に接続するマザーボ ード部と
を更に備える請求項 1に記載の試験装置。
[9] 前記マザ一ボード部は、端子配列が異なる複数種類の前記被試験デバイスの試験 に共通して用いられ、
前記ソケットボードは、前記被試験デバイスの種類に応じて交換され、
前記ソケットボードが交換された場合に、それぞれの前記端子対応判定部を当該ソ ケットボードおよび前記マザ一ボード部により当該端子対応判定部が接続される前 記被試験メモリに対応付ける前記判定側接続情報を前記判定側接続情報記憶部に 書き込む制御装置を更に備える
請求項 8に記載の試験装置。
[10] 前記制御装置は、異なる前記試験モジュールが有する 2以上の前記端子対応判定 部を、交換された前記ソケットボードおよび前記マザ一ボード部により当該 2以上の 端子対応判定部が接続される同一の前記被試験メモリに対応付ける前記判定側接 続情報を前記判定側接続情報記憶部に書き込む請求項 9に記載の試験装置。
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