WO2010070895A1 - 不揮発性記憶装置及びその書き込み方法 - Google Patents

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WO2010070895A1
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voltage
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resistance
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高木剛
村岡俊作
東亮太郎
青野邦年
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile memory device including a so-called variable resistance nonvolatile memory element (resistance variable element) whose resistance value reversibly changes based on an electrical signal and a writing method thereof.
  • a nonvolatile memory device including a so-called variable resistance nonvolatile memory element (resistance variable element) whose resistance value reversibly changes based on an electrical signal and a writing method thereof.
  • the nonvolatile memory device includes a plurality of memory cells provided in a matrix corresponding to intersections of a plurality of word lines arranged in parallel to each other and a plurality of bit lines arranged to intersect the word lines. (Resistance change element).
  • Each memory cell includes a resistance change layer whose resistance value changes according to an electrical signal applied between a word line and a bit line, and reads / writes information using the resistance change of the resistance change layer. Is done.
  • variable resistance element in order to realize a stable operation, it is necessary to surely change the resistance value of the variable resistance layer in the variable resistance element.
  • the driving in the word line driving circuit and the bit line driving circuit that applies the writing voltage to each of the word line and the bit line. It is conceivable to increase the transistor size (gate width, etc.). However, increasing the size of such a transistor leads to an increase in the size of the above-described word line driving circuit and bit line driving circuit, which is not preferable.
  • the present invention has been made in view of such circumstances, and a main object of the present invention is a cross-point type nonvolatile memory capable of realizing stable operation without increasing the size of the drive circuit for the word line and the bit line. It is an object of the present invention to provide a sexual storage device and a writing method thereof.
  • an embodiment of a nonvolatile memory device includes a substrate, a plurality of first wirings formed in parallel to each other on the substrate, and the plurality of first wirings.
  • a plurality of second wirings formed so as to be three-dimensionally intersected with the plurality of first wirings in a plane parallel to the main surface of the substrate, and the plurality of first wirings; Provided corresponding to a three-dimensional intersection with a plurality of second wirings, interposed between the first wiring and the second wiring, and applied between the first wiring and the second wiring.
  • a memory cell array having a plurality of resistance change elements whose resistance state changes reversibly between a low resistance state and a high resistance state based on the polarity of the voltage to be applied, and a predetermined voltage applied to the plurality of first wirings.
  • a first drive circuit including a transistor to be applied; and the plurality of second circuits
  • a second driving circuit including a transistor for applying a predetermined voltage to the wiring, and selecting at least one resistance change element from the memory cell array by the first driving circuit and the second driving circuit.
  • a substrate bias circuit that applies a bias voltage to the substrate on which the transistors included in the first drive circuit and the second drive circuit are formed, and the resistance change element selected by the selection circuit
  • a writing circuit for supplying an electric signal for writing, and transistors included in the first driving circuit and the second driving circuit are formed in a region of the first conductivity type in the substrate, and A second conductivity type first diffusion region having a polarity opposite to that of the first conductivity type, a gate, and a second diffusion region of the second conductivity type.
  • At least one of the transistors included in the first drive circuit and the second drive circuit when an electrical signal for writing is given by the write circuit to the variable resistance element selected in the circuit A bias voltage is applied to the first conductivity type region in the substrate where the transistor is formed so as to be in the forward direction with respect to the first diffusion region and the second diffusion region.
  • a bias voltage is applied to the substrate of the driving transistor constituting the selection circuit for selecting the variable resistance element so as to be in the forward direction with respect to the driving transistor.
  • the on-resistance of the driving transistor is reduced due to the substrate bias effect, and a large voltage is applied to the resistance change element correspondingly, and as a result, without increasing the gate width of each driving transistor, The resistance value of the variable resistance element can be changed reliably. Therefore, a cross-point type nonvolatile memory device that can realize stable operation without increasing the size of the drive circuit for the word line and the bit line is realized.
  • the magnitude of the bias voltage may be any voltage that is lower than the threshold voltage at which current flows from the bonded P-type semiconductor to the N-type semiconductor.
  • the substrate bias circuit has an initial resistance value in which the resistance value of the resistance change element selected by the selection circuit is a resistance value when a voltage pulse is not yet applied after the resistance change element is manufactured.
  • the bias voltage may be applied.
  • the writing of the variable resistance element that performs the substrate bias may be limited to a case where the variable resistance element is initialized (or broken).
  • the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element by that amount, thereby ensuring more certainty.
  • Initialization processing is performed.
  • the substrate bias circuit may apply the bias voltage when changing the resistance state of the variable resistance element selected by the selection circuit from a low resistance state to a high resistance state. That is, it is limited to the case where the resistance change element is changed from the low resistance state to the high resistance state (that is, “high resistance”, abbreviated “HR” for short) as writing to the resistance change element that performs the substrate bias. Also good. As a result, in the HR conversion, the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a large voltage is applied to the resistance change element accordingly, so in the unstable high resistance state compared to the low resistance state. Variation in the resistance value of the variable resistance element is suppressed.
  • the substrate bias circuit may be configured to perform the additional writing on the variable resistance element after the write that changes the resistance state of the variable resistance element selected by the selection circuit is failed. May be applied. That is, the writing to the variable resistance element that performs the substrate bias may be limited to the case of performing additional writing to the variable resistance element. As a result, in additional writing, which requires a larger voltage than normal writing, the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element by that amount. Additional writes are completed (or fewer times).
  • the substrate bias circuit may apply the bias voltage when the number of times of writing with respect to the variable resistance element selected by the selection circuit reaches a predetermined number. That is, the writing to the resistance change element that performs the substrate bias may be limited to a refresh process, that is, a case where writing is performed with a larger writing voltage when a certain number of times is reached. As a result, in a refresh process that requires a larger voltage than normal writing, the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element by that amount. Refresh processing is performed.
  • the first conductivity type region in the substrate may be a first conductivity type well formed in the substrate, and the substrate bias circuit may apply the bias voltage to the well.
  • the driving transistor constituting the driving circuit may be formed in a well formed in the semiconductor substrate. Accordingly, since the substrate bias can be performed by applying a bias voltage to the well, the substrate bias can be performed while the substrate body is fixed to another potential (for example, ground).
  • the variable resistance element is a metal oxide whose resistance state reversibly changes between a low resistance state and a high resistance state based on a polarity of a voltage applied between the first wiring and the second wiring. It may contain things. Thereby, a resistance change element that stably changes resistance is realized.
  • the plurality of second wirings are a plurality of bit lines extending in the X direction in a plane parallel to the main surface of the substrate and formed in a plurality of layers in the Z direction perpendicular to the main surface of the substrate.
  • the plurality of first wirings are a plurality of word lines extending in a Y direction orthogonal to the X direction in a plane parallel to a main surface of the substrate and formed in each layer between the bit lines, For each bit line group aligned in the Z direction, the variable resistance element is formed between the bit line and the word line at each intersection position of the plurality of bit lines and the plurality of word lines.
  • a plurality of basic array planes having a common word line are arranged in the Y direction, and the even-numbered bit lines are connected in common to each of the basic array planes, and the odd layer Bit lines are connected in common and the non-volatile
  • the storage device further includes a global bit line and first and second selection switch elements provided for each of the basic array planes, wherein the first selection switch element is a global switch associated with the basic array plane.
  • the electrical connection and non-connection between the bit lines and the even-numbered bit lines connected in common in the basic array surface are controlled to be switched according to the even-numbered layer selection signal.
  • the electrical connection and non-connection of the global bit lines related to the basic array surface and the odd-numbered bit lines connected in common on the basic array surface are controlled to be switched according to the odd-numbered layer selection signal.
  • the substrate bias circuit further receives an electrical signal for writing to the even-numbered or odd-numbered bit lines connected in common on the selected basic array surface.
  • the first selection transistor and the second selection substrate over which a transistor is formed may be applied bias voltage.
  • an ultra-large capacity nonvolatile memory can be realized by applying a substrate bias to a driving transistor and a selection transistor that require a large number in a memory cell array having a multilayer structure.
  • the present invention can be realized not only as a nonvolatile memory device but also as a writing method to a memory cell (more strictly, a resistance change element) in the nonvolatile memory device.
  • one mode of a writing method is a writing method to a resistance change element included in a nonvolatile memory device, and a solid intersection of a plurality of first wirings and a plurality of second wirings on a substrate. And reversibly based on the polarity of the voltage applied via the first wiring and the second wiring, and interposed between the first wiring and the second wiring.
  • First drive including a transistor for applying a predetermined voltage to the plurality of first wirings from a memory cell array including a plurality of resistance change elements whose resistance state changes between a low resistance state and a high resistance state.
  • the second drive A substrate bias step of applying a bias voltage to the substrate on which the transistor included in the circuit is formed, and a writing step of supplying an electric signal for writing to the variable resistance element selected in the selection step,
  • the transistors included in the first drive circuit and the second drive circuit are formed in a region of the first conductivity type in the substrate, and a first conductivity type first transistor having a polarity opposite to that of the first conductivity type.
  • the variable resistance element selected in the selection step is subjected to writing by the writing step.
  • an electrical signal is applied, at least one of the transistors included in the first driver circuit and the second driver circuit is Transistor on the first conductivity type region in the substrate which is formed, such that the forward direction with respect to the first diffusion region and the second diffusion region, a bias voltage is applied.
  • variable resistance element when writing to the variable resistance element, a bias voltage is applied to the substrate of the driving transistor constituting the selection circuit for selecting the variable resistance element so as to be in the forward direction with respect to the driving transistor.
  • the on-resistance of the driving transistor is reduced due to the substrate bias effect, and a large voltage is applied to the resistance change element correspondingly, and as a result, without increasing the gate width of each driving transistor, The resistance value of the variable resistance element can be changed reliably.
  • the resistance value of the resistance change element selected in the selection step is an initial resistance value that is a resistance value when a voltage pulse is not yet applied after the resistance change element is manufactured.
  • the bias voltage may be applied.
  • the bias voltage may be applied when the resistance state of the variable resistance element selected in the selection step is changed from a low resistance state to a high resistance state.
  • the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a large voltage is applied to the resistance change element accordingly, so in the unstable high resistance state compared to the low resistance state. Variation in the resistance value of the variable resistance element is suppressed.
  • the bias voltage is applied when additional writing is performed on the variable resistance element after the write that changes the resistance state of the variable resistance element selected in the selection step has failed. May be applied.
  • additional writing which requires a larger voltage than normal writing, the ON resistance of the driving transistor is reduced due to the substrate bias effect, and a larger voltage is applied to the resistance change element by that amount. Additional writes are completed (or fewer times).
  • the bias voltage may be applied when the number of times of writing with respect to the variable resistance element selected in the selection step reaches a predetermined number.
  • the nonvolatile memory device and the writing method thereof according to the present invention it is possible to generate a voltage sufficient to change the resistance value of the variable resistance element without increasing the size of the driving transistor in the driving circuit of the memory cell array. Can do. Therefore, since the resistance value of the variable resistance element can be changed reliably, a stable operation can be realized without increasing the memory chip size.
  • FIG. 1 is a cross-sectional view showing a configuration of a variable resistance element used in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • 2 (a) to 2 (c) are cross-sectional views showing a manufacturing process of the variable resistance element used in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram showing a configuration of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 4 is a perspective view showing the configuration (configuration corresponding to 4 bits) of part A in FIG.
  • FIG. 5 is a cross-sectional view showing the configuration of the transistors included in the row selection circuit / driver and the column selection circuit / driver.
  • FIG. 6 is a cross-sectional view showing a configuration of a memory cell included in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 7 shows a voltage effectively applied to a resistance change element interposed between the word line and the bit line and a resistance value of the resistance change element when a predetermined voltage is applied between the word line and the bit line. It is a graph which shows the relationship.
  • FIG. 8 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 9 is a flowchart showing a procedure of a writing method by the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 10 is a flowchart showing a procedure of a writing method by the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIGS. 11A and 11B are graphs showing changes in the resistance state of the variable resistance element included in the nonvolatile memory device.
  • 12A and 12B are graphs showing the distribution of resistance values when the variable resistance element is rewritten 100 times.
  • FIG. 13 is a flowchart showing a procedure of a writing method by the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIGS. 14A and 14B are timing charts showing an operation example of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 15 is a graph showing a change in resistance state due to additional writing of a single variable resistance element.
  • FIG. 16A is a flowchart showing the procedure of the writing method by the nonvolatile memory device according to Embodiment 4 of the present invention
  • FIG. 16B is the writing step (S41) in FIG. It is a flowchart which shows a detailed procedure.
  • FIG. 17 is a flowchart showing a procedure of a writing method by the nonvolatile memory device according to Embodiment 5 of the present invention.
  • FIG. 18 is a perspective view showing a three-dimensional structure of a multilayer cross-point memory cell included in the nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 19 is a graph showing the current-voltage relationship of the memory cell in the sixth embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a configuration of a memory cell array in the nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 21 is a diagram showing an equivalent circuit in which one basic array surface is developed into a single layer structure.
  • FIG. 22 is a circuit diagram showing the memory cell array of FIG. 20 and its peripheral circuits.
  • FIG. 23 is a circuit diagram showing a main part of the nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 24 is a block diagram showing an overall configuration of a nonvolatile memory device according to Embodiment 6 of the present invention.
  • FIG. 25 is a timing chart showing an operation example of the memory cell array of FIG. 26 (a) to 26 (c) are circuit diagrams of various memory cells that can be used in the embodiments of the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of a variable resistance nonvolatile memory element (resistance variable element) used in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • the variable resistance element 10 includes a substrate 11, an oxide layer 12 formed on the substrate 11, a lower electrode 13 formed on the oxide layer 12, and a lower electrode 13.
  • the resistance change layer 14 formed on the upper surface and the upper electrode 15 formed on the resistance change layer 14 are provided.
  • the lower electrode 13 and the upper electrode 15 are electrically connected to the resistance change layer 14.
  • variable resistance element 10 a layer (substrate 11, oxide layer 12) below the lower electrode 13 is shown as the variable resistance element 10, but at least the lower electrode 13 is used as the variable resistance element according to the present invention. And the resistance change layer 14 and the upper electrode 15 may be provided.
  • the substrate 11 for example, a silicon single crystal substrate or a semiconductor substrate can be used.
  • the present invention is not limited to this. Since the resistance change layer 14 can be formed at a relatively low substrate temperature, it is also possible to form the resistance change layer 14 on a resin material or the like.
  • the lower electrode 13 and the upper electrode 15 are made of, for example, Au (gold), Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni (nickel), W (tungsten), Cu ( Copper) and TaN (tantalum nitride) or the like.
  • the resistance change layer 14 is a layer including a metal oxide whose resistance state reversibly changes between a low resistance state and a high resistance state based on a voltage pulse applied between the lower electrode 13 and the upper electrode 15.
  • the first tantalum oxide layer 14a and the second tantalum oxide layer 14b are laminated.
  • the first tantalum oxide layer 14a and the second tantalum oxide layer 14b are not insulators, and the oxygen content of the second tantalum oxide layer 14b is the same as that of the first tantalum oxide layer. It is higher than the oxygen content of 14a.
  • variable resistance element 10 configured as described above can be manufactured as follows.
  • FIGS. 2 (a) to 2 (c) are cross-sectional views showing manufacturing steps of the variable resistance element 10 used in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • an oxide layer 12 having a thickness of 200 nm is formed on a substrate 11 made of single crystal silicon by a thermal oxidation method. Then, a Pt thin film having a thickness of 100 nm as the lower electrode 13 is formed on the oxide layer 12 by a sputtering method. Thereafter, a first tantalum oxide layer 14a is formed on the lower electrode 13 by a reactive sputtering method using a Ta target.
  • the deposition of the first tantalum oxide layer 14a can be performed under the conditions described below. That is, after setting the substrate in the sputtering apparatus, the inside of the sputtering apparatus is evacuated to about 8 ⁇ 10 ⁇ 6 Pa. Then, using tantalum as a target, the power is set to 1.6 kW, argon gas is supplied at 34 sccm, oxygen gas is supplied at 21 sccm, the pressure in the sputtering apparatus is maintained at 0.17 Pa, and sputtering is performed for 20 seconds. As a result, a first tantalum oxide layer having a resistivity of 6 m ⁇ cm and an oxygen content of about 61 at% (TaO 1.6 ) can be deposited to 30 nm.
  • the outermost surface of the first tantalum oxide layer 14a is oxidized to modify its surface.
  • a second tantalum oxide layer 14b having a higher oxygen content than the first tantalum oxide layer 14a is formed.
  • a Pt thin film having a thickness of 150 nm as the upper electrode 15 is formed on the second tantalum oxide layer 14b by a sputtering method.
  • the upper electrode 15 is preferably formed immediately after the second tantalum oxide layer 14b is deposited.
  • a photoresist pattern 16 is formed by a photoresist process, and an element region 17 is formed by dry etching (see FIG. 2C).
  • the element region 17 may have a square shape with a side of 0.5 ⁇ m, for example.
  • the nonvolatile memory device of this embodiment includes a resistance change configured as described above at an intersection (a three-dimensional intersection) between a word line that is an example of a first wiring and a bit line that is an example of a second wiring. It is a cross-point type with an element interposed. Based on the voltage pulse applied between the word line and the bit line, the resistance change element 10 reversibly changes its resistance state between a low resistance state and a high resistance state. Details of the configuration will be described below.
  • FIG. 3 is a block diagram showing the configuration of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 4 is a perspective view showing a configuration (configuration corresponding to 4 bits) of part A in FIG.
  • the nonvolatile memory device 100 includes a memory main body 101 on a semiconductor substrate, and the memory main body 101 is a memory cell array 102 configured as described later.
  • a row selection circuit / driver 103 having a plurality of transistors (driving transistors) 103a for applying a predetermined voltage to each of a plurality of word lines included in the memory cell array 102, and a plurality of bit lines
  • a column selection circuit / driver 104 having a plurality of transistors (driving transistors) 104a for applying a predetermined voltage to each, a write circuit 105 for writing information, and a current flowing through the selected bit line Sense amplifier 106 for detecting the amount and discriminating data “1” or “0”, and terminal DQ To and a data output circuit 107 for performing input and output processing of input and output data.
  • the row selection circuit / driver 103 and the column selection circuit / driver 104 are examples of the first drive circuit and the second drive circuit according to the present invention, respectively.
  • the row selection circuit / driver 103 and the column selection circuit / driver 104 constitute a selection circuit according to the present invention that selects at least one resistance change element from the memory cell array 102.
  • the nonvolatile memory device 100 includes an address input circuit 108 that receives an address signal input from the outside, a control circuit 109 that controls the operation of the memory body 101 based on a control signal input from the outside, a row It further includes a transistor 103a included in the selection circuit / driver 103 and a substrate bias circuit 110 for forward-biasing a substrate on which the transistor 104a included in the column selection circuit / driver 104 is formed.
  • the memory cell array 102 includes word lines WL0, WL1, WL2,..., which are examples of a plurality of first wirings formed in parallel to each other on a semiconductor substrate, and these word lines.
  • a plurality of first lines are formed above WL0, WL1, WL2,... Parallel to each other in a plane parallel to the main surface of the semiconductor substrate and three-dimensionally intersecting with a plurality of word lines WL0, WL1, WL2,.
  • Bit lines BL0, BL1, BL2,... which are an example of two wirings.
  • memory cells M111, M112, M113, M121, M122, M123 provided in a matrix corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. , M131, M132, M133,... (Hereinafter referred to as “memory cells M111, M112,...”).
  • the memory cells M111, M112,... Correspond to the resistance change element 10 described with reference to FIG. However, in the present embodiment, these memory cells M111, M112,... Have a current suppression element as will be described later with reference to FIG.
  • the address input circuit 108 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 103 based on the address signal, and outputs a column address signal to the column selection circuit / driver 104. Output to.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M111, M112,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal, and the column address signal is also a signal indicating a column address.
  • control circuit 109 In the information write cycle, the control circuit 109 outputs a write signal instructing application of a write voltage to the write circuit 105 in accordance with the input data Din input to the data input / output circuit 107. On the other hand, in the information read cycle, the control circuit 109 outputs a read signal for instructing a read operation to the column selection circuit / driver 104.
  • the row selection circuit / driver 103 is an example of a first driving circuit including a plurality of driving transistors that apply a predetermined voltage to each of a plurality of first wirings (here, word lines).
  • a row address signal output from the circuit 108 is received, and any one of the plurality of word lines WL0, WL1, WL2,... Is selected in accordance with the row address signal, and the selected word line is selected.
  • a predetermined voltage is applied.
  • the column selection circuit / driver 104 is an example of a second drive circuit including a plurality of drive transistors for applying a predetermined voltage to each of a plurality of second wirings (here, bit lines).
  • a column address signal output from the address input circuit 108 is received, and one of a plurality of bit lines BL0, BL1, BL2,... Is selected according to the column address signal, and the selected bit line is selected. Then, a writing voltage or a reading voltage is applied.
  • the row selection circuit / driver 103 and the column selection circuit / driver 104 constitute a selection circuit that selects at least one memory cell (resistance change element) from the memory cell array 102 in accordance with a signal from the address input circuit 108.
  • the write circuit 105 is an example of a write circuit that supplies a write electric signal to the variable resistance element selected by the selection circuit described above.
  • the write circuit 105 A signal for instructing the driver 103 to apply a voltage to the selected word line, and a signal for instructing the column selection circuit to apply a write voltage to the selected bit line to the driver 104 Is output.
  • the sense amplifier 106 detects a resistance state of the variable resistance element selected by the selection circuit described above, thereby reading out information (“0” / “1”) stored in the variable resistance element. For example, in the information read cycle, the amount of current flowing through the selected bit line to be read is detected, and data “1” or “0” is determined. The output data DO obtained as a result is output to an external circuit via the data input / output circuit 107.
  • the substrate bias circuit 110 is provided in the row selection circuit / driver 103 by controlling the potentials of the P-type well in which the row selection circuit / driver 103 is formed and the P-type well in which the column selection circuit / driver 104 is formed.
  • a substrate bias voltage can be applied to the transistor 103 a and the transistor 104 a included in the column selection circuit / driver 104.
  • FIG. 5 is a cross-sectional view showing the configuration of the transistor 103a included in the row selection circuit / driver 103 (the same applies to the transistor 104a included in the column selection circuit / driver 104). More specifically, the transistor 103a included in the row selection circuit / driver 103 is formed in a first conductivity type region (here, P-type well 401a) formed in the N-type silicon substrate 11, A first diffusion region (here, drain 402a connected to a power source) of a second conductivity type (here, N type) having a polarity opposite to that of the first conductivity type, a gate insulating film 403a, a gate electrode 403b, This is a driving transistor (here, an NMOS transistor) composed of a second diffusion region (here, source 402b connected to the word line WLn) of the second conductivity type (here, N type).
  • a driving transistor here, an NMOS transistor
  • the P-type well 401a is connected to the substrate bias circuit 110 via the bias line WLB, and the substrate bias circuit 110 applies a voltage to the P-type well 401a via the bias line WLB, thereby causing the transistor 103a to be connected.
  • a forward substrate bias voltage (a forward voltage with respect to the drain 402a and the source 402b, which is an N-type diffusion region, more strictly, a forward voltage with respect to the source 402b) can be applied. Thereby, the substrate potential of the transistor 103a is controlled.
  • the transistor 104a included in the column selection circuit / driver 104 is formed in the N-type silicon substrate 11 and in the P-type well 401a connected to the substrate bias circuit 110 via the bias line BLB.
  • a driving transistor here, an NMOS transistor
  • an N type diffusion region here, a source 402b connected to the bit line BLn
  • a forward substrate bias voltage is applied to the transistor 104a (forward with respect to the drain 402a and the source 402b which are N-type diffusion regions). (More strictly speaking, a forward voltage) can be applied to the source 402b. Thereby, the substrate potential of the transistor 104a is controlled.
  • applying a forward substrate bias voltage means that a substrate region (or well) of the first conductivity type in which a transistor is formed and a source and a drain (particularly a source) of the transistor are formed. This means that a voltage is applied to the substrate region so that the second conductivity type diffusion region is forward-biased.
  • the first conductivity type substrate region is a P-type semiconductor.
  • the second conductivity type diffusion region is an N-type semiconductor, a positive voltage is applied to the first conductivity type substrate region with reference to the second conductivity type diffusion region, and vice versa.
  • the first conductivity type substrate region is an N-type semiconductor and the second conductivity type diffusion region is a P-type semiconductor
  • the second conductivity type diffusion region is used as a reference with respect to the first conductivity type substrate region. Applying a negative voltage to
  • FIG. 6 is a cross-sectional view showing a configuration of the memory cell 120 included in the nonvolatile memory device according to Embodiment 1 of the present invention. Note that FIG. 6 shows the configuration in the B part of FIG.
  • each memory cell 120 included in the nonvolatile memory device is a 1-bit memory element in which a resistance change element and a current suppression element are connected in series. It is interposed between a lower wiring 122 (corresponding to the word line WL1 in FIG. 4) which is a wiring and an upper wiring 121 (corresponding to the bit line BL1 in FIG. 4) which is also a copper wiring, and the lower electrode 127.
  • the current suppressing layer 126, the internal electrode 125, the resistance change layer 124, and the upper electrode 123 are stacked in this order.
  • the internal electrode 125, the resistance change layer 124, and the upper electrode 123 correspond to the lower electrode 13, the resistance change layer 14, and the upper electrode 15 in the resistance change element 10 shown in FIG.
  • a current suppression layer (in this case, a bidirectional diode) is formed by sandwiching the current suppression layer 126 between the lower electrode 127 and the internal electrode 125 arranged above and below, and in series with the resistance change layer 124 via the internal electrode 125.
  • This current suppressing element is an element typified by a diode, and exhibits a non-linear current characteristic with respect to a voltage.
  • the current suppressing element has a bidirectional current characteristic with respect to the voltage, and conducts at a predetermined threshold voltage Vf (for example, +1 V or more or ⁇ 1 V or less with respect to one electrode). It is configured.
  • Vf predetermined threshold voltage
  • the region (P-type well 401a) of the substrate 11 where the transistors 103a and 104a included in the row selection circuit / driver 103 and the column selection circuit / driver 104 are formed is forward-biased. .
  • the on-resistance of the transistor can be reduced, and the voltage applied to the variable resistance element can be increased.
  • the resistance can be reliably changed.
  • a favorable memory device can be realized without increasing the transistor size (particularly, the gate width of the transistor) of the row selection circuit / driver 103 and the column selection circuit / driver 104.
  • characteristics of the nonvolatile memory device of this embodiment will be described with attention paid to the sizes of these transistors.
  • FIG. 7 shows a voltage that is effectively applied to the resistance change element 10 interposed between the word line and the bit line when a predetermined voltage is applied between the word line and the bit line (hereinafter referred to as an element applied voltage).
  • 4 is a graph showing the relationship between the resistance value of the variable resistance element 10 and the resistance value (hereinafter, element resistance value).
  • the current suppression element selection diode that selects each resistance change element 10 is in an ON state (conduction state), and the resistance of the current suppression element is very small.
  • the substrate bias is performed using the same bias voltage as that in the present embodiment.
  • the relationship between the element applied voltage and the element resistance value when the variable resistance element 10 is shifted from the low resistance state to the high resistance state (when a positive voltage is applied) is represented by a graph C1.
  • the relationship between the element applied voltage and the element resistance value when the state is shifted to the low resistance state (when a negative voltage is applied) is shown as a graph C2.
  • FIG. 7 showing the results obtained under the above conditions, as can be seen by comparing the graph A1 and the graph B1, even when the same voltage is applied to the memory cell, the size of the transistors 103a and 104a is small. The device applied voltage is lower. This is the same when the graph A2 and the graph B2 are compared.
  • the resistance value (on-resistance) when the transistors 103a and 104a are in the on state decreases in inverse proportion to the gate width W of the transistors 103a and 104a, and when the gate width W is small, the transistors 103a and 104a This is because the on-resistance is increased, thereby increasing the voltage applied to the transistors 103a and 104a and decreasing the voltage distributed to the resistance change element 10.
  • the substrate bias of this embodiment is performed, so that the element It can be seen that the applied voltage can be increased. This is the same when the graph B2 and the graph C2 are compared. This is because by applying the substrate bias voltage in the forward direction, the threshold voltage can be lowered and the on-resistance can be reduced, so that the voltage applied to the transistors 103a and 104a is reduced and distributed to the resistance change element 10. This is because the voltage increases.
  • the element applied voltage can be increased without increasing the size of the transistors 103a and 104a, and as a result, the resistance value of the resistance change element 10 can be reliably set. Can be changed. Therefore, stable operation of the nonvolatile memory device can be realized without increasing the size of the row selection circuit / driver and the column selection circuit / driver including the transistors 103a and 104a.
  • the resistance change element 10 when the resistance change element 10 is increased in resistance (transition from the low resistance state to the high resistance state), the resistance change element 10 is in the low resistance state immediately before that, so that the resistance value of the resistance change element 10 is And the resistance relationship between the transistors 103a and 104a, the voltage distributed to the variable resistance element 10 itself is reduced. Therefore, the substrate bias in the present embodiment is more reliably applied to the resistance change element 10 when the resistance change element 10 has a higher resistance than when the resistance change element 10 has a low resistance (transition from the high resistance state to the low resistance state). This is effective as a method for applying a voltage.
  • the threshold voltages of the transistors 103a and 104a are decreased.
  • the PN junction diode formed in the P-type well 401a and the N-type diffusion regions of the transistors 103a and 104a is turned on.
  • the threshold voltage must be set to 0.7V or less. More specifically, 0.5 V or less is desirable in order to more reliably prevent the phenomenon that current flows from the P-type well to the resistance change element.
  • the present invention may of course use PMOS transistors.
  • the conductivity type of the diffusion region of the well and the transistor has the opposite polarity to that of the NMOS transistor, and the polarity of the substrate bias applied to the well also has the opposite polarity.
  • FIG. 8 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • an example of operation when the variable resistance layer is assigned to the information “1” when the resistance change layer is in the high resistance state and the information “0” is assigned to the case where the resistance change layer is in the low resistance state is shown.
  • the memory cells M111 and M122 For convenience of explanation, only the case where information is written to and read from the memory cells M111 and M122 is shown.
  • VP in FIG. 8 indicates a pulse voltage necessary for the resistance change of the memory cell composed of the resistance change element and the current suppression element.
  • Vf the relationship of VP / 2 ⁇ threshold voltage Vf is satisfied. This is because the leakage current flowing around the unselected memory cells can be suppressed. As a result, it is possible to suppress an excessive current supplied to the memory cell that does not need to write information, and to further reduce the current consumption. Further, there is an advantage that unintentional shallow writing (generally referred to as disturb) to unselected memory cells is suppressed.
  • a write cycle time that is a time required for one write cycle is indicated by tW
  • a read cycle time that is a time required for one read cycle is indicated by tR.
  • the bias voltage VB is supplied to the bias line WLB by the substrate bias circuit 110 based on the signal from the write circuit 105.
  • the bias voltage VB is applied to the substrate on which the transistor 103a included in the row selection circuit / driver 103 is formed.
  • a pulse voltage VP having a pulse width tP is applied to the word line WL0 by the row selection circuit / driver 103, and a voltage of 0V is applied to the bit line BL0 by the column selection circuit / driver 104 according to the timing. Applied.
  • a write voltage for writing information “1” to the memory cell M111 is applied, and as a result, the resistance change layer of the memory cell M111 has a high resistance. That is, information “1” is written in the memory cell M111.
  • the threshold voltage of the transistor 103a can be lowered.
  • the voltage applied to the memory cell M111 can be increased, and as a result, the resistance change layer of the memory cell M111 can be reliably increased in resistance.
  • the bias voltage VB is supplied to the bias line BLB by the substrate bias circuit 110 based on the signal from the write circuit 105.
  • the bias voltage VB is applied to the substrate on which the transistor 104a included in the column selection circuit / driver 104 is formed.
  • a voltage of 0 V having a pulse width tP is applied to the word line WL1 by the row selection circuit / driver 103, and the pulse voltage VP is similarly applied to the bit line BL1 by the column selection circuit / driver 104 according to the timing. Applied.
  • a write voltage for writing information “0” to M122 is applied, and as a result, the resistance change layer of the memory cell M122 has a low resistance. That is, information “0” is written in the memory cell M122.
  • the threshold voltage of the transistor 104a can be lowered by forward biasing the substrate on which the transistor 104a is formed by applying the bias voltage VB by the substrate bias circuit 110.
  • the voltage applied to the memory cell M122 can be increased, and as a result, the resistance change layer of the memory cell M122 can be reliably reduced in resistance.
  • the substrate bias circuit 110 is supplied with the row selection circuit / driver 103 and the column selection circuit / circuit when the write circuit 105 gives an electrical signal for writing to the variable resistance element selected by the selection circuit.
  • a bias voltage is applied to the P-type well 401a in the substrate 11 on which the transistor is formed so as to be forward with respect to the source and drain of the transistor. Apply.
  • the row selection circuit / driver 103 causes the pulse voltage having a smaller amplitude than the pulse at the time of writing, and a voltage having a value larger than 0V and smaller than VP / 2 to the word line WL0. To be applied. Also, in accordance with this timing, the column selection circuit / driver 104 causes a pulse voltage having a smaller amplitude than the pulse at the time of writing, and having a value larger than VP / 2 and smaller than VP to the bit line BL0. Applied. As a result, a current corresponding to the resistance value of the resistance change layer 124 of the memory cell M111 having a high resistance is output, and the sense amplifier 106 detects the output current value, whereby information “1” is read.
  • the same voltage as that for the previous read cycle for the memory cell M111 is applied to the word line WL1 and the bit line BL1.
  • a current corresponding to the resistance value of the resistance change layer 124 of the memory cell M122 whose resistance has been reduced is output, and the sense amplifier 106 detects the output current value, whereby information “0” is read out.
  • FIG. 9 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device 100 according to the present embodiment. Here, the procedure of the writing method by the nonvolatile memory device according to the present invention is shown.
  • the control circuit 109 determines whether to perform a write cycle or a read cycle for the memory cell specified by the address input circuit 108 (S11).
  • the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104) is selected by instructing the substrate bias circuit 110 and the write circuit 105 to that effect. Further, a write cycle with a substrate bias is performed on at least one memory cell (resistance change element) (S12).
  • the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104) is instructed by instructing the substrate bias circuit 110 and the sense amplifier 106 to that effect.
  • a read cycle without substrate bias is performed on at least one selected memory cell (resistance change element) (S13).
  • the substrate on which the transistor is formed (P-type well 401a in this embodiment) is provided.
  • a bias voltage (for example, 0.3 V) is applied in the forward direction.
  • the forward direction with respect to the semiconductor substrate (well) on which the transistor constituting the selection circuit for selecting the memory cell is formed. Since a bias voltage is applied to the resistance change element, a larger voltage is applied to the resistance change element. As a result, more stable writing is performed, and the nonvolatile memory device can be operated more stably without increasing the gate width of the transistor.
  • the resistance value of the resistance change element is changed to the initial resistance value (the voltage is applied only after the resistance change element is created).
  • the resistance value is, that is, the resistance value when a voltage pulse is not yet applied after the variable resistance element is manufactured
  • a voltage higher than the voltage applied during normal writing is set.
  • an application process hereinafter referred to as “initialization process”.
  • the initialization process is performed by forwardly biasing the substrate on which the transistors included in the row selection circuit / driver 103 and the column selection circuit / driver 104 are formed by applying a bias voltage by the substrate bias circuit. Is a non-volatile storage device.
  • the configuration of the nonvolatile memory device according to the second embodiment is the same as that in the first embodiment, and thus the description of the basic configuration is omitted.
  • the nonvolatile memory device according to the present embodiment performs the substrate bias only during the initialization process.
  • the nonvolatile memory device of the second embodiment executes the substrate bias by the substrate bias circuit 110 in the initialization process. That is, in the initialization process, the write process in the first embodiment described above is executed.
  • FIG. 10 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method by the nonvolatile memory device according to the present invention is shown.
  • the control circuit 109 determines whether or not the memory cell specified by the address input circuit 108 is the first writing after manufacture (that is, initialization processing) (S21). If it is determined that the process is an initialization process (Yes in S21), the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104) is instructed to the substrate bias circuit 110 and the writing circuit 105 to that effect. A write cycle with a substrate bias is performed on at least one memory cell (resistance change element) selected by (1) (S22). On the other hand, when it is determined that the initialization process is not performed (the second and subsequent writings) (No in S21), the selection circuit (row selection circuit) is instructed to that effect to the substrate bias circuit 110 and the writing circuit 105.
  • a write cycle without substrate bias is performed on at least one memory cell (resistance change element) selected by the driver 103 and the column selection circuit / driver 104) (S23).
  • the element application voltage in the initialization process can be increased more than the element application voltage in the normal writing process, and as a result, the subsequent resistance change can be stabilized.
  • FIG. 11A and 11B are graphs showing changes in the resistance state of the variable resistance element included in the nonvolatile memory device, and FIG. 11A is a nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 11B shows a change in the resistance state of the variable resistance element when the initialization process is not performed.
  • a voltage of ⁇ 1.5V is applied to the resistance change element as a stimulation pulse only during the initialization process, and + 1.5V is used as a voltage for increasing resistance in the subsequent writing process.
  • a voltage for lowering resistance -1.0 V is repeatedly applied alternately.
  • the voltage of ⁇ 1.5 V given as the stimulation pulse is obtained by applying a forward substrate bias by applying a bias voltage by the substrate bias circuit 110 as in the timing of the “write cycle” shown in FIG. .
  • the initialization process is not performed, and 1.5 V as the voltage for increasing the resistance and ⁇ 1.1 V as the voltage for decreasing the resistance are alternately and repeatedly applied to the variable resistance element. ing.
  • the resistance value is stable.
  • the initialization process for giving such a stimulation pulse is not performed, as shown in FIG. 11 (b), in both the high resistance state and the low resistance state, the resistance value becomes 20 until the resistance value is stabilized.
  • a voltage pulse of about 30 to 30 must be given.
  • the substrate bias circuit 110 is used to perform the forward substrate bias, thereby immediately increasing the resistance. It becomes possible to stabilize the resistance change of the change element. Thereby, a nonvolatile memory device capable of stable operation can be realized.
  • nonvolatile memory device of this embodiment performs the substrate bias only during the initialization process, but in addition to the initialization process, the substrate bias is also performed in the normal write cycle as in the first embodiment. May be.
  • Embodiment 3 is a nonvolatile memory device that performs a forward substrate bias by applying a bias voltage by a substrate bias circuit when shifting from a low resistance state to a high resistance state.
  • the basic configuration of the nonvolatile memory device according to the third embodiment is the same as that of the first embodiment, and a description thereof will be omitted.
  • the nonvolatile memory device according to the present embodiment is the same as that of the first embodiment in which the substrate bias is performed in both the increase in resistance (“1” write) and the decrease in resistance (“0” write) of the resistance change element in the write cycle. Unlike the nonvolatile memory device, the substrate bias is performed only when the resistance is increased.
  • description will be made with reference to FIG.
  • FIGS. 12A and 12B are graphs showing the distribution of resistance values when the resistance change element is rewritten 100 times.
  • FIG. 12A shows +1.4 V as the voltage for increasing the resistance
  • FIG. 12B shows the case where + 1.8V is applied as the voltage for increasing resistance
  • -1.3V is applied as the voltage for reducing resistance.
  • the resistance value distribution is shown. That is, in FIGS. 12A and 12B, the voltage for lowering resistance is the same, but only the voltage for increasing resistance is different, and FIG. 12B is the same as FIG. ) Is higher than
  • the resistance value of the resistance change element in the low resistance state is relatively stable in both cases.
  • the resistance values in the high resistance state are different from each other, and in FIG. 12A, there are variations and unstable, but FIG. 12B is stable as in the low resistance state. . Therefore, the higher the value of “voltage for increasing resistance / voltage for decreasing resistance (ratio of the absolute value of the voltage for increasing resistance to the absolute value of the voltage for decreasing resistance)” is higher, It can be seen that the resistance value in the resistance state can be stabilized.
  • the nonvolatile memory device performs forward substrate bias by applying a bias voltage by the substrate bias circuit 110 only when a voltage for increasing resistance is applied. By increasing the value of “/ voltage for lowering resistance”, the resistance value in the high resistance state is stabilized.
  • FIG. 13 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method by the nonvolatile memory device according to the present invention is shown.
  • the control circuit 109 determines whether to increase the resistance ("1" write) or reduce the resistance ("0" write) to the memory cell specified by the address input circuit 108 (S31). When the resistance is increased (Yes in S31), the selection is made by the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104) by instructing the substrate bias circuit 110 and the writing circuit 105 to that effect.
  • the at least one memory cell (resistance change element) is subjected to a write cycle with a substrate bias for the transistor 103a included in the row selection circuit / driver 103 (S32).
  • the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104) is instructed to the substrate bias circuit 110 and the writing circuit 105 to that effect.
  • a write cycle without a substrate bias is performed on at least one memory cell (resistance change element) selected by the above (S33).
  • FIG. 14 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 3 of the present invention. Here, an operation example is shown in which information “1” is written to the memory cell M111 (when the resistance is increased) and information “0” is written (when the resistance is decreased).
  • FIG. 14A when information “1” is written (when resistance is increased), it is the same as in the first embodiment described above with reference to FIG.
  • FIG. 14B when the information “0” is written (when the resistance is lowered), the bias voltage VB is not applied by the substrate bias circuit 110 unlike FIG. That is, when the resistance is reduced, the same operation as the conventional operation is performed.
  • the forward substrate bias by the substrate bias circuit 110 is not performed when the resistance is reduced, but only when the resistance is increased, compared with a case where such a substrate bias is not performed at all.
  • the value of “voltage for increasing resistance / voltage for decreasing resistance” can be increased. Thereby, the resistance value in the high resistance state can be stabilized, and the stable operation of the nonvolatile memory device can be realized.
  • the substrate bias is performed only when the resistance is increased.
  • the substrate bias in the initialization process as described in the second embodiment is performed. May be.
  • the writing process may be completed by performing additional writing to write the same information again.
  • a bias voltage is applied by the substrate bias circuit 110 to bias the substrate on which the transistor is formed in the forward direction.
  • FIG. 15 shows an example of the write characteristics of the variable resistance element alone. Although resistance reduction and resistance increase by alternating pulses of -1.5V and + 2.3V are repeated, high resistance has failed in the middle. As shown in FIG. 15, + 2.3V, which is usually used for increasing resistance, remains in a low resistance state even when applied twice, and remains in a low resistance state even when + 2.4V is applied, but + 2.5V When applied, the resistance is increased as in normal operation. After successfully increasing the resistance by applying + 2.5V, the resistance changes with normal alternating pulses of -1.5V and + 2.3V. When the resistance change fails as described above, the resistance change can be stabilized by performing additional writing with an applied voltage slightly higher than usual.
  • the substrate bias circuit 110 applies the forward substrate bias by applying the bias voltage, so that the voltage applied during normal writing is higher than that applied during normal writing. A high voltage is applied to stabilize the change in the resistance state of the variable resistance element.
  • the basic configuration of the nonvolatile memory device according to the fourth embodiment is the same as that of the first embodiment, and thus the description thereof is omitted.
  • the nonvolatile memory device according to the present embodiment performs the substrate bias only in the case of additional writing.
  • description will be made with reference to FIG.
  • the nonvolatile memory device executes the substrate bias by the substrate bias circuit 110 in the additional writing process performed when the writing fails. That is, in the additional writing process, the writing process in the first embodiment described above with reference to FIG. 8 is executed.
  • FIG. 16A is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method by the nonvolatile memory device according to the present invention is shown.
  • control circuit 109 instructs the write circuit 105 to apply a substrate to the resistance change element constituting the memory cell selected by the selection circuit (row selection circuit / driver 103 and column selection circuit / driver 104). A write cycle without bias is performed (S41).
  • control circuit 109 reads the information held in the memory cell by the sense amplifier 106, and determines (that is, verifies) whether or not the read information matches the previous write information (S42). ).
  • the writing is terminated, but if the read information does not match the previous write information (S42).
  • the selection circuit causes the write voltage (word line voltage and bit line voltage applied immediately before) to be applied.
  • the control circuit 109 After preparing to increase the voltage for writing by a predetermined voltage (for example, 0.1 V) (difference from the voltage) (S43), the control circuit 109 again writes data using the voltage for writing. A cycle is performed (S41). Thereafter, the process of increasing the voltage for writing (S43) and the writing cycle again (S41) are repeated until the writing is successful (pass by verification).
  • FIG. 16B is a flowchart showing a detailed procedure of the writing step (S41) in FIG.
  • the control circuit 109 determines whether or not it is additional writing (S41a). If it is additional writing (Yes in S41a), the control circuit 109 instructs the substrate bias circuit 110 and the writing circuit 105 to that effect. Thus, a write cycle with a substrate bias is performed (S41b). On the other hand, if it is not the additional writing (the first writing) (No in S41a), this is instructed to the substrate bias circuit 110 and the writing circuit 105, so that the writing cycle without the substrate bias is performed (S41c). ).
  • the transistor constituting the selection circuit that selects the memory cell is changed.
  • a bias voltage is applied in the forward direction to the formed semiconductor substrate (well).
  • the effective voltage applied to the resistance change element can be increased as shown in FIG. That is, as shown in FIG. 15, the same effect as that obtained by increasing the applied voltage at the time of additional writing can be obtained.
  • the additional write pulse obtained by applying the bias voltage by the substrate bias circuit 110 is applied to the variable resistance element, so that the resistance state of the subsequent variable resistance element is changed. Changes can be stabilized. As a result, a nonvolatile memory device capable of stable operation can be realized.
  • the nonvolatile memory device of this embodiment performs the substrate bias only at the time of additional writing, the substrate bias may also be performed at the time of initialization processing as in the second embodiment.
  • the substrate bias at the time of additional writing of the present embodiment may be further subjected to the substrate bias both at the time of increasing the resistance and at the time of decreasing the resistance as in the first embodiment. Further, the substrate bias at the time of additional writing of the present embodiment may be further increased in the same manner as in the third embodiment when the resistance is increased.
  • the resistance change element may not change its resistance after a certain number of times. In order to prevent the occurrence of such a situation, it is preferable to apply a voltage higher than the voltage applied during normal writing when the writing process reaches a predetermined number of times. By performing such processing (hereinafter referred to as “refresh processing”), stable operation of the nonvolatile memory device can be realized.
  • Embodiment 5 is a nonvolatile memory device that performs a refresh process by performing a forward substrate bias by applying a bias voltage by a substrate bias circuit.
  • the basic configuration of the nonvolatile memory device according to the fifth embodiment is the same as that in the first embodiment, and thus the description thereof is omitted.
  • the nonvolatile memory device according to the present embodiment performs the substrate bias only during the refresh process.
  • the nonvolatile memory device performs forward substrate bias by the substrate bias circuit 110 in the refresh process. That is, in the refresh process, the write process in the first embodiment described above with reference to FIG. 8 is executed. Such a refresh process is executed when a predetermined number of writes are performed, for example, when the write process reaches 1 million times.
  • FIG. 17 is a flowchart showing a substrate bias procedure which is a characteristic operation of the nonvolatile memory device according to the present embodiment. Here, the procedure of the writing method by the nonvolatile memory device according to the present invention is shown.
  • the control circuit 109 determines whether or not the write processing for the memory cell specified by the address input circuit 108 has reached a predetermined number of times (for example, 1 million times) using a counter included therein (S51). If it is determined that the write processing has reached the predetermined number of times (Yes in S51), the selection circuit (row selection circuit / driver 103 and column selection) is instructed to that effect by the substrate bias circuit 110 and the write circuit 105. A write cycle with a substrate bias is performed on at least one memory cell (resistance change element) selected by the circuit / driver 104) (S52).
  • the selection circuit (row selection circuit / driver 103) is instructed to that effect to the substrate bias circuit 110 and the write circuit 105.
  • a write cycle without a substrate bias is performed on at least one memory cell (resistance change element) selected by the column selection circuit / driver 104) (S53). Note that after the refresh process (substrate bias and writing) is performed, the control circuit 109 resets the internal counter to zero and performs the same process (S51 to S53).
  • the element application voltage in the refresh process can be made higher than the element application voltage in the normal write process, and as a result, the resistance It is possible to avoid a situation where the change element does not change in resistance. Thereby, a nonvolatile memory device capable of stable operation can be realized.
  • the nonvolatile memory device of this embodiment performs the substrate bias only during the refresh process, the substrate bias may be performed during the initialization process as in the second embodiment.
  • the refresh process may be performed by counting and holding the number of times of writing for each memory cell, and may be performed only for the memory cell in which the number of times of writing has reached a predetermined value. Counting and holding may be performed for all the memory cells constituting the memory cell array 102 when the number of times of writing reaches a predetermined value.
  • the substrate bias at the time of the high resistance and the low resistance may be applied to the substrate bias at the time of the refresh process of the present embodiment, similarly to the first embodiment.
  • the substrate bias at the time of the refresh process of the present embodiment may be applied when the resistance is increased as in the third embodiment.
  • substrate bias at the time of refresh processing according to the present embodiment may be further subjected to substrate bias at the time of additional writing as in the fourth embodiment.
  • the sixth embodiment is a non-volatile memory device including a multi-layered memory cell array.
  • FIG. 18 is a perspective view showing a three-dimensional structure of a multilayer cross-point memory cell included in the nonvolatile memory device according to Embodiment 6 of the present invention.
  • bit lines and word lines are alternately arranged in the vertical direction, and a memory cell MC is formed by being sandwiched between the bit lines and the word lines. That is, the single-layer cross-point memory cells shown in FIG. 4 are stacked.
  • FIG. 19 is a graph showing the current-voltage relationship of the memory cell in the sixth embodiment of the present invention.
  • the horizontal axis indicates the voltage applied between the bit line and the word line
  • the vertical axis indicates the current flowing through the memory cell.
  • “LR cell” represents a case where the memory cell is in a low resistance state
  • “HR cell” represents a case where the memory cell is in a high resistance state.
  • the current increases greatly when the voltage rises and exceeds about “2 V”.
  • the resistance value of the memory cell changes to enter a high resistance state (HR cell), and the current is greatly reduced.
  • the resistance value of the memory cell changes to enter a low resistance state (LR cell), and the current greatly increases.
  • the resistance change occurs in both directions.
  • FIG. 20 is a circuit diagram showing a configuration of the memory cell array 200 in the nonvolatile memory device according to Embodiment 6 of the present invention.
  • the direction in which the bit lines extend is the X direction
  • the direction in which the word lines extend is the Y direction
  • the direction in which the bit line and word line layers overlap is the Z direction.
  • the bit line BL extends in the X direction and is formed in a plurality of layers (five layers in FIG. 20), and the word line WL extends in the Y direction, and each layer between the bit lines (four layers in FIG. 20). ).
  • each memory cell MC is sandwiched between the bit line BL and the word line WL at the intersection of the bit line BL and the word line WL. For simplification of the drawing, a part of the memory cell MC and a part of the word line are not shown.
  • the basic array planes 0 to 3 are formed by the memory cells MC formed between the word lines WL and the bit line BL groups of the respective layers aligned in the Z direction. In each of the basic array planes 0 to 3, the word line WL is common. In the example of FIG. 20, on each of the basic array planes 0 to 3, 32 memory cells MC are arranged in the X direction and 8 in the Z direction.
  • the memory cell array 200 is composed of four basic array planes 0 to 3 arranged in the Y direction. However, the number of memory cells on the basic array surface and the number of basic array surfaces arranged in the Y direction are not limited to this.
  • even-numbered bit lines BL are connected in common (BL_e0 to BL_e3), and odd-numbered bit lines BL are connected in common (BL_o0 to BL_o3).
  • global bit lines GBL000 to GBL003 are formed extending in the Y direction.
  • the first selection transistors 201 to 204 and the second selection transistors 211 to 214 are provided on the basic array planes 0 to 3, respectively. In FIG. 20, it is assumed that the first selection transistors 201 to 204 and the second selection transistors 211 to 214 are constituted by NMOS transistors.
  • the first select transistors 201 to 204 are electrically connected to and disconnected from the global bit lines GBL000 to GBL003 related to the basic array plane and the even-numbered bit lines BL_e0 to BL_e3 connected in common on the basic array plane. The connection is switched according to the even layer selection signal BLs_e0.
  • the second selection transistors 211 to 214 are electrically connected to and disconnected from the global bit lines GBL000 to GBL003 related to the basic array surface and the odd-numbered bit lines BL_o0 to BL_o3 connected in common on the basic array surface. The connection is switched in accordance with the odd layer selection signal BLs_o0.
  • a bias voltage is applied to the substrates of the first selection transistors 201 to 204 and the second selection transistors 211 to 214 by a substrate bias circuit as will be described later.
  • This configuration realizes the multilayer cross-point structure described above.
  • a hierarchical bit line system using the bit line BL and the global bit line GBL is realized.
  • the even-numbered bit lines BL and the odd-numbered bit lines BL are connected in common, so that the number of selection transistors for realizing the hierarchical bit line system is reduced to two. Can be reduced.
  • a memory cell array having a small array size can be realized without increasing the layout area.
  • FIG. 21 is a diagram showing an equivalent circuit in which one basic array surface is developed into a single layer structure. As shown in FIG. 21, the basic array surface in which 32 memory cells MC are arranged in 8 layers is equivalent to an array in which 2 memory cells MC are arranged in 128 layers, and even-numbered bit lines BL and odd-numbered layers. It can be understood that the bit lines BL may be connected in common.
  • FIG. 22 is a circuit diagram showing the memory cell array 200 of FIG. 20 and its peripheral circuits.
  • a global bit line decoder / driver 222 controls driving of the global bit line GBL.
  • the sub bit line selection circuit 223 controls the even layer selection signal BLs_e0 and the odd layer selection signal BLs_o0 according to the address signals A0 to Ax.
  • the word line decoder / driver 221 drives and controls each word line WL.
  • FIG. 23 is a circuit diagram showing the main part of the nonvolatile memory device according to Embodiment 6 of the present invention.
  • a memory cell array 300 is configured by arranging a plurality of memory cell arrays 200 shown in FIG. In the example of FIG. 23, (n + 1) ⁇ 16 memory cell arrays 200 are arranged.
  • the word line decoder / driver 301 controls driving of each word line WL
  • the global bit line decoder / driver 302 controls driving of each global bit line GBL.
  • the sub bit line selection circuit 303 controls the even layer selection signals BLs_e0 to BLs_en and the odd layer selection signals BLs_o0 to BLs_on for each memory cell array 200 according to the address signals A0 to Ax.
  • a substrate bias circuit 304 is connected to the global bit line decoder / driver 302 via a bias line GLB. As described above, the substrate bias circuit 304 switches and controls the electrical connection and disconnection between the global bit line related to the basic array surface and the bit lines of the even layer connected in common on the basic array surface.
  • a selection transistor and a substrate on which a selection transistor for switching and controlling electrical connection and disconnection between a global bit line related to the basic array surface and an odd-numbered bit line commonly connected to the basic array surface is formed. It is a circuit for applying a bias voltage.
  • FIG. 24 is a block diagram showing the overall configuration of the nonvolatile memory device according to Embodiment 6 of the present invention.
  • the main part 400 corresponds to the configuration shown in FIG.
  • an address input circuit 311 temporarily latches an external address signal during an erase cycle, a write cycle or a read cycle, and the latched address signal is sub-bit line selection circuit 303, global bit line decoder / driver 302 and the word line decoder / driver 301.
  • the control circuit 312 receives a plurality of input signals and outputs signals indicating the erase cycle, the write cycle, the read cycle, and the standby state to the sub bit line selection circuit 303, the global bit line decoder / driver 302, the word line decoder, The signals are output to the driver 301, the write circuit 314, the read circuit 316 and the data input / output circuit 315 as corresponding signals.
  • the control circuit 312 outputs an erase, write, or read pulse generation trigger signal to the write pulse generation circuit 313 during the erase cycle, the write cycle, and the read cycle.
  • the write pulse generation circuit 313 generates each erase, write, or read time pulse in an erase cycle, a write cycle, and a read cycle for an arbitrary period (tp_E, tp_P, tp_R), and the global bit line decoder / driver 302 and the word Output to the line decoder / driver 301.
  • FIG. 25 is a timing chart showing an operation example of the memory cell array 200 of FIG. As shown in FIG. 25, the operation of the memory cell array 200 is roughly divided into an erase cycle, a write cycle, a read cycle, and a standby.
  • the write cycle will be described.
  • the resistance variable element of the selected memory cell changes from the high resistance state to the low resistance state, or from the low resistance state to the high resistance state.
  • the write voltage Vw is applied to the selected global bit line (GBL000 in FIG. 25).
  • the write voltage Vw is not applied to the other non-selected global bit lines.
  • the selected bit line selection signal (BLs_e0 in FIG. 25) changes to the voltage Vsel.
  • Other non-selected bit line selection signals do not change.
  • a bias voltage VB is applied to the bias line GLB by the substrate bias circuit 304.
  • the even layer selection signal BLs_e0 changes to the voltage Vsel
  • the first selection transistors 201 to 204 which are N-type transistors, are turned on. Since the write voltage Vw is applied to the global bit line GBL000, the voltage Vw is applied to the even layer bit lines BL_e0 connected in common in the basic array plane 0. That is, the bit line BL_e0 becomes the selected bit line. The voltage Vw is not applied to the other non-selected bit lines.
  • the voltage of the selected word line (WL00000 in FIG. 25) is changed from V0 to 0V.
  • the other non-selected word lines remain at the voltage V0.
  • the substrate on which the first selection transistor 201 that controls switching between connection and non-connection between the selected global bit line GBL000 and the selected bit line BL_e0 is formed in the forward direction. Therefore, the threshold voltage of the first selection transistor 201 can be lowered. As a result, the voltage applied to the selected memory cell MC can be increased, and as a result, the resistance change layer of the memory cell MC can be reliably changed.
  • the basic operation is the same as that in the write cycle, except that a reverse voltage Ve is applied to the selected memory cell MC. That is, since the voltage of the selected global bit line GBL000 remains 0V, when the bit line selection signal BLs_e0 changes to the voltage Vsel, the voltage of the selected bit line BL_e0 becomes 0V. On the other hand, the voltage of the selected word line WL00000 changes from V0 to the erase voltage Ve. As a result, the voltage Ve in the direction opposite to the write cycle is applied to the memory cell MC sandwiched between the selected bit line BL_e0 and the selected word line WL00000, thereby changing the resistance value of the memory cell MC.
  • the basic operation in the read cycle is the same as that in the write cycle, except that a read voltage (Vr ⁇ Vr0) smaller than the write voltage Vw is applied to the selected memory cell MC. That is, since the voltage of the selected global bit line GBL000 changes to the voltage Vr, when the bit line selection signal BLs_e0 changes to the voltage Vsel, the voltage of the selected bit line BL_e0 becomes Vr. On the other hand, the voltage of the selected word line WL00000 changes from V0 to Vr0.
  • a voltage (Vr ⁇ Vr0) is applied to the memory cell MC sandwiched between the selected bit line BL_e0 and the selected word line WL00000, so that the resistance variable element of the memory cell MC is in a high resistance state or low.
  • the resistance state can be read out.
  • the first selection transistors 201 to 204 that switch and control the connection between the global bit line and the even-numbered bit line on the basic array plane, and the global bit line and the basic bit line.
  • the substrate bias circuit 304 applies a substrate bias voltage to the region of the substrate where the second selection transistors 211 to 214 for switching control of connection and disconnection with the odd-numbered bit lines on the array surface are formed.
  • the threshold voltage of these select transistors is lowered and the ON resistance is reduced, so that the voltage applied to the selected memory cell is increased, and as a result, the memory cell is The resistance state of the variable resistance element is surely changed.
  • the forward substrate bias is applied to the selection transistor that connects the global bit line and each bit line.
  • the transistors to be subjected to the substrate bias are not limited to these.
  • the forward substrate is also used for various driver transistors in this embodiment, for example, the word line decoder / driver 301, the global bit line decoder / driver 302, and the final stage driving transistors in the sub bit line selection circuit 303.
  • a bias may be implemented.
  • the variable resistance layer has a laminated structure of a tantalum oxide layer, but the present invention is not limited to this, and any layer that causes a resistance change may be used. Therefore, for example, the resistance change layer may be composed of a single layer of a tantalum oxide layer, and is not a tantalum oxide layer but another metal oxide layer such as a hafnium oxide layer or a zircon oxide layer. Also good. Note that even when a hafnium oxide layer or a zircon oxide layer is used, a stacked structure of a first oxide layer and a second oxide layer having different oxygen contents is preferable.
  • the bias voltage may be applied by the substrate bias circuit 110 in both the initialization process and the refresh process by combining the second and fifth embodiments. This makes it possible to realize a nonvolatile memory device that can maintain stable operation for a longer time.
  • the second embodiment and the sixth embodiment are combined so that a nonvolatile memory device including a multilayer cross-point memory cell applies a bias voltage by the substrate bias circuit 304 during the initialization process. May be.
  • the memory cell in each of the above embodiments includes a resistance change element 501 in which a resistance change occurs in both directions, and a current suppression element connected in series to the resistance change element 501. And a bidirectional diode element 502.
  • the memory cell according to the present invention is not limited to this, and only a unidirectional memory cell as shown in FIG. 26B or a resistance change element as shown in FIG. It is also possible to employ a configured diodeless memory cell.
  • the nonvolatile storage device of the present invention is useful as a storage device used in various electronic devices such as personal computers and portable telephones, and particularly as a nonvolatile memory having a large storage capacity.

Abstract

　安定した動作を実現することができる、抵抗変化素子を備える不揮発性記憶装置（１００）を提供する。不揮発性記憶装置（１００）は、複数のワード線（ＷＬ０，ＷＬ１，…）と複数のビット線（ＢＬ０，ＢＬ１，…）との立体交差点に対応して設けられ、電気的信号に基づいて可逆的に抵抗値が変化するメモリセル（Ｍ１１１，Ｍ１１２，…）と、ワード線（ＷＬ０，ＷＬ１，…）に所定の電圧を印加するトランジスタ（１０３ａ）を具備する行選択回路・ドライバ（１０３）と、ビット線（ＢＬ０，ＢＬ１，…）に所定の電圧を印加するトランジスタ（１０４ａ）を具備する列選択回路・ドライバ（１０４）と、これらのトランジスタ（１０３ａ，１０４ａ）の基板に対して順方向にバイアス電圧を印加する基板バイアス回路（１１０）とを備えている。

Description

不揮発性記憶装置及びその書き込み方法
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する、いわゆる抵抗変化型の不揮発性記憶素子（抵抗変化素子）を備えた不揮発性記憶装置及びその書き込み方法に関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電等の電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み及び読み出し時間の高速化、及び長寿命化等の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる抵抗変化型の不揮発性記憶素子の場合、抵抗変化層を下部電極と上部電極とでサンドイッチしたような単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、及び低消費電力化等が期待されている。
　このような抵抗変化素子を用いた不揮発性記憶装置の一つとして、いわゆるクロスポイント型の不揮発性記憶装置が提案されている（例えば、特許文献１を参照。）。この不揮発性記憶装置は、互いに平行に配された複数のワード線及びそれらのワード線と交差するように配された複数のビット線の交点に対応してマトリクス状に設けられた複数のメモリセル（抵抗変化素子）を備えている。各メモリセルは、ワード線とビット線との間に与えられる電気的信号に応じて抵抗値が変化する抵抗変化層を具備しており、この抵抗変化層の抵抗変化を利用して情報の読み書きが行われる。
　このようなクロスポイント型の不揮発性記憶装置の場合、各メモリセルにトランジスタを設ける必要がないため、セルの高密度配置を実現することができる等の利点がある。
特開２００３－６８９８４号公報
　ところで、上記のような抵抗変化素子を備えた不揮発性記憶装置の場合、安定した動作を実現するためには、抵抗変化素子における抵抗変化層の抵抗値を確実に変化させることが必要になる。そして、抵抗変化層の抵抗値を確実に変化させるためには、通常の書き込みの際に用いられる電圧よりも高い電圧を抵抗変化素子に対して一時的に与える必要がある場合がある。
　このように、通常の書き込みの際よりも高い電圧を抵抗変化素子に与えるためには、ワード線及びビット線のそれぞれに書き込み用の電圧を印加するワード線駆動回路及びビット線駆動回路における駆動用のトランジスタのサイズ（ゲート幅等）を大きくすることが考えられる。しかしながら、このようなトランジスタのサイズを大きくすることは、上述したワード線駆動回路やビット線駆動回路のサイズの増大を招くことにつながり、好ましくない。
　本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、ワード線及びビット線の駆動回路のサイズを大きくすることなく、安定した動作を実現することができるクロスポイント型の不揮発性記憶装置及びその書き込み方法を提供することにある。
　上述した課題を解決するために、本発明の不揮発性記憶装置の一形態は、基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行で且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられ、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線及び前記第２の配線間に印加される電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する複数の抵抗変化素子を具備するメモリセルアレイと、前記複数の第１の配線に所定の電圧を印加するトランジスタを具備する第１の駆動回路と、前記複数の第２の配線に所定の電圧を印加するトランジスタを具備する第２の駆動回路とを具備し、前記第１の駆動回路及び前記第２の駆動回路によって前記メモリセルアレイから少なくとも一つの抵抗変化素子を選択する選択回路と、前記第１の駆動回路及び前記第２の駆動回路が具備する前記トランジスタが形成された前記基板にバイアス電圧を印加する基板バイアス回路と、前記選択回路で選択された抵抗変化素子に対して書き込み用の電気信号を与える書き込み回路とを備え、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタは、前記基板内の第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備し、前記基板バイアス回路は、前記選択回路で選択された前記抵抗変化素子に対して前記書き込み回路によって書き込み用の電気的信号が与えられるときに、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタのうちの少なくとも一方について、当該トランジスタが形成された前記基板内の第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、バイアス電圧を印加する。
　これにより、抵抗変化素子への書き込み時に、その抵抗変化素子を選択する選択回路を構成する駆動用トランジスタの基板に、その駆動用トランジスタに対して順方向となるようにバイアス電圧が印加されるので、基板バイアス効果により、その駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各駆動用トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。よって、ワード線及びビット線の駆動回路のサイズを大きくすることなく、安定した動作を実現することができるクロスポイント型の不揮発性記憶装置が実現される。
　なお、バイアス電圧の大きさとしては、接合されたＰ型半導体からＮ型半導体に電流が流れるしきい値電圧よりも小さい電圧であればよい。
　ここで、前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記バイアス電圧を印加してもよい。つまり、基板バイアスを実施する抵抗変化素子の書き込みとして、抵抗変化素子を初期化（あるいは、ブレイク）するケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる初期化処理において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に初期化処理が行われる。
　また、前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記バイアス電圧を印加してもよい。つまり、基板バイアスを実施する抵抗変化素子への書き込みとして、抵抗変化素子を低抵抗状態から高抵抗状態に遷移（つまり、「高抵抗化」、略して「ＨＲ化」）させるケースに限定してもよい。これにより、ＨＲ化において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されるので、低抵抗状態に比べて不安定な高抵抗状態における抵抗変化素子の抵抗値のばらつきが抑制される。
　また、前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記バイアス電圧を印加してもよい。つまり、基板バイアスを実施する抵抗変化素子への書き込みとして、抵抗変化素子に追加書き込みをするケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる追加書き込みにおいて、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に（あるいは、より少ない回数で）追加書き込みが完遂される。
　また、前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記バイアス電圧を印加してもよい。つまり、基板バイアスを実施する抵抗変化素子への書き込みとして、リフレッシュ処理、つまり、一定回数に達したときにより大きな書き込み電圧で書き込むケースに限定してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされるリフレッシュ処理において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実にリフレッシュ処理が行われる。
　また、前記基板内の第１導電型の領域は、前記基板に形成された第１導電型のウェルであり、前記基板バイアス回路は、前記ウェルに対して前記バイアス電圧を印加してもよい。つまり、駆動回路を構成する駆動用トランジスタは、半導体基板に形成されたウェル内に形成されてもよい。これにより、ウェルに対してバイアス電圧を印加することで基板バイアスを実施することができるので、基板本体を別の電位（例えば、グランド）に固定したまま、基板バイアスを実施することができる。
　また、前記抵抗変化素子は、前記第１の配線及び前記第２の配線間に与えられる電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含んでいてもよい。これにより、安定して抵抗変化を生じる抵抗変化素子が実現される。
　また、前記複数の第２の配線は、前記基板の主面に平行な面内においてＸ方向に延び、前記基板の主面に垂直なＺ方向において複数の層に形成された複数のビット線であり、前記複数の第１の配線は、前記基板の主面に平行な面内において前記Ｘ方向と直交するＹ方向に延び、前記ビット線間の各層に形成された複数のワード線であり、前記複数のビット線と前記複数のワード線との各交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて前記抵抗変化素子が形成され、前記Ｚ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、前記Ｙ方向に並んで配置され、前記各基本アレイ面では、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、前記不揮発性記憶装置は、さらに、グローバルビット線と、前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続及び非接続を、偶数層選択信号に従って切替制御するものであり、前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続及び非接続を、奇数層選択信号に従って切替制御するものであり、前記基板バイアス回路は、さらに、選択された前記基本アレイ面の共通に接続された偶数層または奇数層のビット線に対して書き込み用の電気的信号が与えられるときに、前記第１の選択トランジスタ及び前記第２の選択トランジスタが形成された基板にバイアス電圧を印加してもよい。
　これにより、多層化構造のメモリセルアレイに対して、多くの数が必要とされる駆動用トランジスタ及び選択トランジスタに対して基板バイアスを適用することで、超大容量不揮発性メモリが実現される。
　なお、本発明は、不揮発性記憶装置として実現されるだけでなく、その不揮発性記憶装置におけるメモリセル（より厳密には抵抗変化素子）への書き込み方法として実現することもできる。
　つまり、本発明に係る書き込み方法の一形態は、不揮発性記憶装置が備える抵抗変化素子への書き込み方法であって、基板上に複数の第１の配線と複数の第２の配線との立体交差点に対応して設けられ、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線及び前記第２の配線を介して与えられる電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する複数の抵抗変化素子を具備するメモリセルアレイから、前記複数の第１の配線に所定の電圧を印加するトランジスタを具備する第１の駆動回路と、前記複数の第２の配線に所定の電圧を印加するトランジスタを具備する第２の駆動回路とを用いて、少なくとも一つの抵抗変化素子を選択する選択ステップと、前記第１の駆動回路及び前記第２の駆動回路が具備する前記トランジスタが形成された前記基板にバイアス電圧を印加する基板バイアスステップと、前記選択ステップで選択された抵抗変化素子に対して書き込み用の電気信号を与える書き込みステップとを含み、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタは、前記基板内の第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備し、前記基板バイアスステップでは、前記選択ステップで選択された前記抵抗変化素子に対して前記書き込みステップによって書き込み用の電気的信号が与えられるときに、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタのうちの少なくとも一方について、当該トランジスタが形成された前記基板内の第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、バイアス電圧を印加する。
　これにより、抵抗変化素子への書き込み時に、その抵抗変化素子を選択する選択回路を構成する駆動用トランジスタの基板に、その駆動用トランジスタに対して順方向となるようにバイアス電圧が印加されるので、基板バイアス効果により、その駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されることになり、その結果、各駆動用トランジスタのゲート幅を大きくすることなく、抵抗変化素子の抵抗値を確実に変化させることができる。
　ここで、前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記バイアス電圧を印加してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる初期化処理において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に初期化処理が行われる。
　また、前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記バイアス電圧を印加してもよい。これにより、ＨＲ化において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加されるので、低抵抗状態に比べて不安定な高抵抗状態における抵抗変化素子の抵抗値のばらつきが抑制される。
　また、前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記バイアス電圧を印加してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされる追加書き込みにおいて、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実に（あるいは、より少ない回数で）追加書き込みが完遂される。
　また、前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記バイアス電圧を印加してもよい。これにより、通常の書き込みよりも大きな電圧が必要とされるリフレッシュ処理において、基板バイアス効果により、駆動用トランジスタのＯＮ抵抗が減少し、その分だけ抵抗変化素子に大きな電圧が印加され、より確実にリフレッシュ処理が行われる。
　本発明に係る不揮発性記憶装置及びその書き込み方法によれば、メモリセルアレイの駆動回路における駆動用トランジスタのサイズを大きくすることなく抵抗変化素子の抵抗値を変化させるのに十分な電圧を発生させることができる。したがって、抵抗変化素子の抵抗値を確実に変化させることができるため、メモリのチップサイズを大きくすることなく、安定した動作を実現することができる。
　よって、不揮発性記憶装置の高集積化が可能となり、本発明の実用的意義は極めて高い。
図１は、本発明の実施の形態１に係る不揮発性記憶装置に用いられる抵抗変化素子の構成を示す断面図である。 図２（ａ）～（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置に用いられる抵抗変化素子の製造工程を示す断面図である。 図３は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。 図４は、図３におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図５は、行選択回路・ドライバ及び列選択回路・ドライバが具備するトランジスタの構成を示す断面図である。 図６は、本発明の実施の形態１に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。 図７は、ワード線及びビット線間に所定の電圧を印加したときに、これらのワード線及びビット線間に介在する抵抗変化素子に実効的に印加される電圧と当該抵抗変化素子の抵抗値との関係を示すグラフである。 図８は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図９は、本発明の実施の形態１に係る不揮発性記憶装置による書き込み方法の手順を示すフローチャートである。 図１０は、本発明の実施の形態２に係る不揮発性記憶装置による書き込み方法の手順を示すフローチャートである。 図１１（ａ）及び（ｂ）は、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフである。 図１２（ａ）及び（ｂ）は、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフである。 図１３は、本発明の実施の形態３に係る不揮発性記憶装置による書き込み方法の手順を示すフローチャートである。 図１４（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。 図１５は、抵抗変化素子単体の追加書き込みによる抵抗状態の変化を示すグラフである。 図１６（ａ）は、本発明の実施の形態４に係る不揮発性記憶装置による書き込み方法の手順を示すフローチャートであり、図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。 図１７は、本発明の実施の形態５に係る不揮発性記憶装置による書き込み方法の手順を示すフローチャートである。 図１８は、本発明の実施の形態６に係る不揮発性記憶装置が備える多層クロスポイントメモリセルの立体構造を示す斜視図である。 図１９は、本発明の実施の形態６におけるメモリセルの電流－電圧の関係を示すグラフである。 図２０は、本発明の実施の形態６に係る不揮発性記憶装置におけるメモリセルアレイの構成を示す回路図である。 図２１は、１個の基本アレイ面を単層構造に展開した等価回路を示す図である。 図２２は、図２０のメモリセルアレイとその周辺回路を示す回路図である。 図２３は、本発明の実施の形態６に係る不揮発性記憶装置の主要部を示す回路図である。 図２４は、本発明の実施の形態６に係る不揮発性記憶装置の全体構成を示すブロック図である。 図２５は、図２０のメモリセルアレイの動作例を示すタイミングチャートである。 図２６（ａ）～（ｃ）は、本発明の各実施の形態に利用可能な各種のメモリセルの回路図である。
　以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
　（実施の形態１）
　まず、本発明に係る実施の形態１における不揮発性記憶装置について説明する。
　［抵抗変化素子の構成］
　図１は、本発明の実施の形態１に係る不揮発性記憶装置に用いられる抵抗変化型の不揮発性記憶素子（抵抗変化素子）の構成を示す断面図である。図１に示すように、この抵抗変化素子１０は、基板１１と、基板１１の上に形成された酸化物層１２と、酸化物層１２の上に形成された下部電極１３と、下部電極１３の上に形成された抵抗変化層１４と、抵抗変化層１４の上に形成された上部電極１５とを備えている。下部電極１３及び上部電極１５は、抵抗変化層１４と電気的に接続されている。なお、本図では、抵抗変化素子１０として、下部電極１３よりも下の層（基板１１、酸化物層１２）が図示されているが、本発明に係る抵抗変化素子としては、少なくとも下部電極１３と、抵抗変化層１４と、上部電極１５とを具備していればよい。
　基板１１としては、例えばシリコン単結晶基板または半導体基板を用いることができる。しかし、これに限定されるわけではない。抵抗変化層１４は、比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１４を形成することも可能である。
　また、下部電極１３及び上部電極１５は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）及びＴａＮ（窒化タンタル）等のうちの１つまたは複数の材料を用いて構成される。
　抵抗変化層１４は、下部電極１３及び上部電極１５間に印加される電圧パルスに基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含む層であり、第１のタンタル酸化物層１４ａと第２のタンタル酸化物層１４ｂとが積層されて構成されている。ここで、第１のタンタル酸化物層１４ａと第２のタンタル酸化物層１４ｂとは共に絶縁体ではなく、かつ第２のタンタル酸化物層１４ｂの酸素含有率は、第１のタンタル酸化物層１４ａの酸素含有率よりも高くなっている。
　なお、上述した抵抗変化素子の構成については、本実施の形態１のみならず、後述する実施の形態２乃至６においても、同様に適用される。
　［抵抗変化素子の製造方法］
　上記のように構成される抵抗変化素子１０は、次のようにして製造することが可能である。
　図２（ａ）～（ｃ）は、本発明の実施の形態１に係る不揮発性記憶装置に用いられる抵抗変化素子１０の製造工程を示す断面図である。
　まず、図２（ａ）に示すように、単結晶シリコンである基板１１上に、厚さ２００ｎｍの酸化物層１２を熱酸化法により形成する。そして、下部電極１３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１２上に形成する。その後、下部電極１３上に、第１のタンタル酸化物層１４ａを、Ｔａターゲットを用いた反応性スパッタリング法で形成する。
　ここで、第１のタンタル酸化物層１４ａの堆積は、以下に述べる条件で行うことが可能である。すなわち、スパッタリング装置内に基板を設置した後、スパッタリング装置内を８×１０－６Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを１．６ｋＷとし、アルゴンガスを３４ｓｃｃｍ、酸素ガスを２１ｓｃｃｍ流して、スパッタリング装置内の圧力を０．１７Ｐａに保ち、２０秒間スパッタリングを行う。これにより、抵抗率が６ｍΩｃｍで酸素含有率が約６１ａｔ％（ＴａＯ１．６）の第１のタンタル酸化物層を３０ｎｍ堆積できる。
　次に、図２（ｂ）に示すように、第１のタンタル酸化物層１４ａの最表面を酸化してその表面を改質する。この酸化処理により、第１のタンタル酸化物層１４ａよりも酸素含有率の高い第２のタンタル酸化物層１４ｂが形成される。
　その後、第２のタンタル酸化物層１４ｂ上に、上部電極１５としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。なお、第２のタンタル酸化物層１４ｂが大気中で酸化されるのを避けるため、上部電極１５の形成は、第２のタンタル酸化物層１４ｂを堆積後速やかに行うことが好ましい。最後に、フォトレジスト工程によって、フォトレジストによるパターン１６を形成し、ドライエッチングによって、素子領域１７を形成する（図２（ｃ）参照）。ここで素子領域１７は、例えば一辺が０．５μｍの四角形状とすることができる。
　［不揮発性記憶装置の構成］
　本実施の形態の不揮発性記憶装置は、第１の配線の一例であるワード線と第２の配線の一例であるビット線との交点（立体交差点）に、上述したように構成される抵抗変化素子を介在させたクロスポイント型のものである。このワード線とビット線との間に印加される電圧パルスに基づいて、抵抗変化素子１０は可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する。以下、その構成の詳細について説明する。
　なお、本実施の形態の不揮発性記憶装置の構成は、後述する第２乃至第６の実施の形態においても、同様に適用される。
　図３は、本発明の実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。また、図４は、図３におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
　図３に示すように、本実施の形態に係る不揮発性記憶装置１００は、半導体基板上にメモリ本体部１０１を備えており、このメモリ本体部１０１は、後述するように構成されるメモリセルアレイ１０２と、メモリセルアレイ１０２が備える複数のワード線のそれぞれに対して所定の電圧を印加するための複数のトランジスタ（駆動用トランジスタ）１０３ａを具備する行選択回路・ドライバ１０３と、同じく複数のビット線のそれぞれに対して所定の電圧を印加するための複数のトランジスタ（駆動用トランジスタ）１０４ａを具備する列選択回路・ドライバ１０４と、情報の書き込みを行うための書き込み回路１０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７とを具備している。なお、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４は、それぞれ、本発明に係る第１の駆動回路及び第２の駆動回路の一例である。また、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４は、メモリセルアレイ１０２から少なくとも一つの抵抗変化素子を選択する本発明に係る選択回路を構成している。
　また、不揮発性記憶装置１００は、外部から入力されるアドレス信号を受け取るアドレス入力回路１０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１０９と、行選択回路・ドライバ１０３に具備されるトランジスタ１０３ａ、及び列選択回路・ドライバ１０４に具備されるトランジスタ１０４ａが形成された基板を順方向にバイアスするための基板バイアス回路１１０とをさらに備えている。
　メモリセルアレイ１０２は、図３及び図４に示すように、半導体基板上に互いに平行に形成された複数の第１の配線の一例であるワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数の第２の配線の一例であるビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
　また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
　ここで、メモリセルＭ１１１，Ｍ１１２，…は、図１を参照して説明した抵抗変化素子１０に相当する。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、図６を参照して後述するように電流抑制素子を備えている。
　なお、図３におけるメモリセルＭ１１１，Ｍ１１２，…は、図４において符号１２０で示されている。
　アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ１０３へ出力するとともに、列アドレス信号を列選択回路・ドライバ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
　制御回路１０９は、情報の書き込みサイクルにおいては、データ入出力回路１０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路１０９は、読み出し動作を指示する読み出し信号を列選択回路・ドライバ１０４へ出力する。
　行選択回路・ドライバ１０３は、複数の第１の配線（ここでは、ワード線）の夫々に所定の電圧を印加する複数の駆動用トランジスタを具備する第１の駆動回路の一例であり、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路・ドライバ１０４は、複数の第２の配線（ここでは、ビット線）の夫々に所定の電圧を印加する複数の駆動用トランジスタを具備する第２の駆動回路の一例であり、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　なお、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４は、アドレス入力回路１０８からの信号に従ってメモリセルアレイ１０２から少なくとも一つのメモリセル（抵抗変化素子）を選択する選択回路を構成している。
　書き込み回路１０５は、上述した選択回路で選択された抵抗変化素子に対して書き込み用の電気信号を与える書き込み回路の一例であり、制御回路１０９から出力された書き込み信号を受け取った場合、行選択回路・ドライバ１０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路・ドライバ１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
　また、センスアンプ１０６は、上述した選択回路で選択された抵抗変化素子の抵抗状態を検出することで当該抵抗変化素子に記憶されていた情報（「０」／「１」）を読み出す読み出し回路の一例であり、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路１０７を介して、外部回路へ出力される。
　基板バイアス回路１１０は、行選択回路・ドライバ１０３が形成されるＰ型ウェル及び列選択回路・ドライバ１０４が形成されるＰ型ウェルの電位を制御することによって、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａ、及び列選択回路・ドライバ１０４が具備するトランジスタ１０４ａに基板バイアス電圧を印加することができる。
　図５は、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａ（列選択回路・ドライバ１０４が具備するトランジスタ１０４ａについても同様）の構成を示す断面図である。より詳細について説明すると、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａは、Ｎ型シリコンの基板１１内に形成された第１導電型の領域（ここでは、Ｐ型ウェル４０１ａ）内に形成され、第１導電型と逆極性の第２導電型（ここでは、Ｎ型）の第１の拡散領域（ここでは、電源に接続されたドレイン４０２ａ）と、ゲート絶縁膜４０３ａと、ゲート電極４０３ｂと、第２導電型（ここでは、Ｎ型）の第２の拡散領域（ここでは、ワード線ＷＬｎに接続されたソース４０２ｂ）とからなる駆動用のトランジスタ（ここでは、ＮＭＯＳトランジスタ）である。このＰ型ウェル４０１ａは、基板バイアス回路１１０とバイアス線ＷＬＢを介して接続されており、基板バイアス回路１１０がバイアス線ＷＬＢを介して当該Ｐ型ウェル４０１ａに電圧を印加することによって、トランジスタ１０３ａに順方向の基板バイアス電圧（Ｎ型拡散領域であるドレイン４０２ａ及びソース４０２ｂに対して順方向となる電圧、より厳密には、ソース４０２ｂに対して順方向の電圧）を印加することができる。これにより、トランジスタ１０３ａの基板電位が制御される。
　同様にして、列選択回路・ドライバ１０４が具備するトランジスタ１０４ａは、Ｎ型シリコンの基板１１内に形成され、且つ、基板バイアス回路１１０とバイアス線ＢＬＢを介して接続されたＰ型ウェル４０１ａ内に形成され、第１導電型と逆極性の第２導電型（ここでは、Ｎ型）の第１の拡散領域（ここでは、一定電圧に接続されたドレイン４０２ａ）と、ゲート絶縁膜４０３ａと、ゲート電極４０３ｂと、第２導電型（ここでは、Ｎ型）の第２の拡散領域（ここでは、ビット線ＢＬｎに接続されたソース４０２ｂ）とからなる駆動用のトランジスタ（ここでは、ＮＭＯＳトランジスタ）である。基板バイアス回路１１０がバイアス線ＢＬＢを介して当該Ｐ型ウェル４０１ａに電圧を印加することによって、トランジスタ１０４ａに順方向の基板バイアス電圧（Ｎ型拡散領域であるドレイン４０２ａ及びソース４０２ｂに対して順方向となる電圧、より厳密には、ソース４０２ｂに対して順方向の電圧）を印加することができる。これにより、トランジスタ１０４ａの基板電位が制御される。
　なお、「順方向の基板バイアス電圧を印加する」とは、トランジスタが形成されている第１導電型の基板領域（あるいは、ウェル）と、そのトランジスタのソース及びドレイン（特に、ソース）が形成されている第２導電型の拡散領域とが順方向にバイアスされるように、基板領域に電圧を印加することを意味し、具体的には、第１導電型の基板領域がＰ型半導体であって第２導電型の拡散領域がＮ型半導体である場合には第１導電型の基板領域に対して第２導電型の拡散領域を基準に正の電圧を印加することであり、その逆に、第１導電型の基板領域がＮ型半導体であって第２導電型の拡散領域がＰ型半導体である場合には第１導電型の基板領域に対して第２導電型の拡散領域を基準に負の電圧を印加することである。
　［メモリセルの構成］
　図６は、本発明の実施の形態１に係る不揮発性記憶装置が備えるメモリセル１２０の構成を示す断面図である。なお、図６には、図４のＢ部における構成が示されている。
　図６に示すように、本実施の形態に係る不揮発性記憶装置が備える個々のメモリセル１２０は、抵抗変化素子と電流抑制素子とが直列に接続された１ビット分のメモリ素子であり、銅配線である下部配線１２２（図４におけるワード線ＷＬ１に相当する）と、同じく銅配線である上部配線１２１（図４におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極１２７と、電流抑制層１２６と、内部電極１２５と、抵抗変化層１２４と、上部電極１２３とがこの順に積層されて構成されている。
　ここで、内部電極１２５、抵抗変化層１２４、及び上部電極１２３は、図１に示した抵抗変化素子１０における下部電極１３、抵抗変化層１４、及び上部電極１５にそれぞれ相当する。
　上下に配置された下部電極１２７および内部電極１２５で電流抑制層１２６を挟持することにより電流抑制素子（ここでは、双方向ダイオード）を構成し、内部電極１２５を介して、抵抗変化層１２４と直列接続される負荷素子である。この電流抑制素子は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または－１Ｖ以下）で導通するように構成されている。具体的には、ＭＳＭ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、バリスタ等を用いることができる。
　［トランジスタのサイズについて］
　上記の通り、本実施の形態では、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４が具備するトランジスタ１０３ａ及び１０４ａが形成された基板１１の領域（Ｐ型ウェル４０１ａ）を順方向にバイアスする。これにより、トランジスタのオン抵抗を低下させて、抵抗変化素子に対して与える電圧を増大させることができ、その結果、抵抗変化を確実に行うことができる。この構成によれば、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４のトランジスタのサイズ（特に、トランジスタのゲート幅）を大きくすることなく、良好な記憶装置を実現することができる。以下では、これらのトランジスタのサイズに着目した上で、本実施の形態の不揮発性記憶装置の特性について説明する。
　図７は、ワード線及びビット線間に所定の電圧を印加したときに、これらのワード線及びビット線間に介在する抵抗変化素子１０に実効的に印加される電圧（以下、素子印加電圧）と当該抵抗変化素子１０の抵抗値（以下、素子抵抗値）との関係を示すグラフである。
　各抵抗変化素子１０を選択する電流抑制素子（選択ダイオード）がオン状態（導通状態）を仮定し、その電流抑制素子の抵抗は非常に小さいものとしている。
　図７においては、ワード線を駆動する行選択回路・ドライバ１０３及びビット線を駆動する列選択回路・ドライバ１０４が具備するトランジスタ１０３ａ及び１０４ａの１辺の長さＷが１０．９μｍの場合に、抵抗変化素子１０を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ１とし、同じく抵抗変化素子１０を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＡ２としている。なお、ここでは、正電圧とは下部電極１３を基準にしたときの上部電極１５に印加する電圧とし、負電圧とは上部電極１５を基準にしたときの下部電極に１３印加する電圧とする。
　なお、これらのグラフＡ１及びグラフＡ２においては、本実施の形態のような基板バイアスを行っていない。
　また、上記のトランジスタ１０３ａ及び１０４ａの１辺の長さＷが０．４４μｍの場合に、抵抗変化素子１０を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ１とし、同じく抵抗変化素子１０を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＢ２としている。
　なお、これらのグラフＢ１及びグラフＢ２においても、本実施の形態のような基板バイアスを行っていない。
　さらに、上記のトランジスタ１０３ａ及び１０４ａの１辺の長さＷはグラフＢ１及びグラフＢ２の場合と同様であるものの、上記の本実施の形態と同様のバイアス電圧を用いて基板バイアスを行った場合の、抵抗変化素子１０を低抵抗状態から高抵抗状態へ移行させるとき（正電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ１とし、同じく、抵抗変化素子１０を高抵抗状態から低抵抗状態へ移行させるとき（負電圧を印加するとき）の素子印加電圧と素子抵抗値との関係をグラフＣ２としている。
　以上の条件にて行った結果を示す図７において、グラフＡ１及びグラフＢ１を比較すると分かるように、メモリセルに対して同一の電圧を印加したとしても、トランジスタ１０３ａ及び１０４ａのサイズが小さい場合の方が素子印加電圧は低くなる。このことは、グラフＡ２とグラフＢ２とを比較した場合も同様である。これは、トランジスタ１０３ａ及び１０４ａがオン状態にある場合の抵抗値（オン抵抗）がトランジスタ１０３ａ及び１０４ａのゲート幅Ｗに反比例して小さくなり、このゲート幅Ｗが小さい場合にはトランジスタ１０３ａ及び１０４ａのオン抵抗が高くなって、これによりトランジスタ１０３ａ及び１０４ａへの印加電圧が大きくなり、抵抗変化素子１０に分配される電圧が小さくなるからである。
　また、以上のグラフＢ１とグラフＣ１とを比較すると、１辺の長さが同一であるトランジスタ１０３ａ及び１０４ａに同一の電圧を印加したとしても、本実施の形態の基板バイアスを行うことによって、素子印加電圧を増大させることができることが分かる。このことは、グラフＢ２とグラフＣ２とを比較した場合も同様である。これは、基板バイアス電圧を順方向に印加することにより、しきい値電圧が低下し、オン抵抗も低減できるため、トランジスタ１０３ａ及び１０４ａへの印加電圧が小さくなって、抵抗変化素子１０に分配される電圧が大きくなるためである。
　このように、本実施の形態の基板バイアスを行うことによって、トランジスタ１０３ａ及び１０４ａのサイズを大きくすることなく、素子印加電圧を増大させることができ、その結果、抵抗変化素子１０の抵抗値を確実に変化させることができる。したがって、当該トランジスタ１０３ａ及び１０４ａを具備する行選択回路・ドライバ及び列選択回路・ドライバのサイズを大きくすることなく、不揮発性記憶装置の安定動作を実現することができる。
　特に、抵抗変化素子１０を高抵抗化する（低抵抗状態から高抵抗状態に遷移させる）際には、その直前においては抵抗変化素子１０が低抵抗状態にあるため、抵抗変化素子１０の抵抗値とトランジスタ１０３ａ及び１０４ａの抵抗値との分配関係により、抵抗変化素子１０自体に分配される電圧が小さくなる。よって、本実施の形態における基板バイアスは、抵抗変化素子１０を低抵抗化する（高抵抗状態から低抵抗状態に遷移させる）ときよりも高抵抗化する場合に、より確実に抵抗変化素子１０に電圧を印加する手法として有効である。
　なお、基板バイアス電圧を上げるとトランジスタ１０３ａ及び１０４ａのしきい値電圧は低下するが、上げすぎるとＰ型ウェル４０１ａ及びトランジスタ１０３ａ及び１０４ａのＮ型拡散領域で形成されるＰＮ接合ダイオードがオンしてしまい、Ｐ型ウェル４０１ａからワード線及びビット線に電流が流れ込んでしまう。通常、シリコンのＰＮダイオードの拡散電位は０．７Ｖ程度であるので、しきい値電圧は０．７Ｖ以下に設定する必要がある。より具体的には、Ｐ型ウェルから抵抗変化素子へ電流が流れ込んでしまう現象をより確実に防止するためには、０．５Ｖ以下が望ましい。
　以上のことは、トランジスタ１０３ａ及び１０４ａがＮＭＯＳトランジスタの場合について説明したが、本発明は、もちろんＰＭＯＳトランジスタを用いてもよい。その場合、ウェルやトランジスタの拡散領域の導電型は、ＮＭＯＳトランジスタの場合と逆の極性になり、ウェルに印加される基板バイアスの極性も逆の極性となる。
　［不揮発性記憶装置の動作］
　次に、情報を書き込む場合の書き込みサイクル及び情報を読み出す場合の読み出しサイクルにおける本実施の形態に係る不揮発性記憶装置の動作例について、図８に示すタイミングチャートを参照しながら説明する。
　図８は、本発明の実施の形態１に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１及びＭ１２２について情報の書き込み及び読み出しをする場合のみについて示す。
　図８におけるＶＰは、抵抗変化素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
　また、図８において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
　メモリセルＭ１１１に対する書き込みサイクルにおいて、バイアス線ＷＬＢに対し、書き込み回路１０５からの信号に基づいて基板バイアス回路１１０によってバイアス電圧ＶＢが供給される。その結果、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａが形成された基板にバイアス電圧ＶＢが印加される。また、行選択回路・ドライバ１０３によりワード線ＷＬ０に対してパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、列選択回路・ドライバ１０４によりビット線ＢＬ０に対して同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
　このように、基板バイアス回路１１０によるバイアス電圧ＶＢの印加によりトランジスタ１０３ａが形成された基板を順方向にバイアスすることによって、当該トランジスタ１０３ａのしきい値電圧を下げることができる。これにより、メモリセルＭ１１１に対して印加する電圧を増大させることが可能となり、その結果、メモリセルＭ１１１の抵抗変化層を確実に高抵抗化させることができる。
　次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、バイアス線ＢＬＢに対し、書き込み回路１０５からの信号に基づいて基板バイアス回路１１０によってバイアス電圧ＶＢが供給される。その結果、列選択回路・ドライバ１０４が具備するトランジスタ１０４ａが形成された基板にバイアス電圧ＶＢが印加される。また、行選択回路・ドライバ１０３によりワード線ＷＬ１に対してパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、列選択回路・ドライバ１０４によりビット線ＢＬ１に対して同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
　この場合も、基板バイアス回路１１０によるバイアス電圧ＶＢの印加により、トランジスタ１０４ａが形成された基板を順方向にバイアスすることによって、当該トランジスタ１０４ａのしきい値電圧を下げることができる。これにより、メモリセルＭ１２２に対して印加する電圧を増大させることが可能となり、その結果、メモリセルＭ１２２の抵抗変化層を確実に低抵抗化させることができる。
　このように、基板バイアス回路１１０は、上記選択回路で選択された抵抗変化素子に対して書き込み回路１０５によって書き込み用の電気的信号が与えられるときに、行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４が具備するトランジスタ１０３ａ及び１０４ａのうちの少なくとも一方について、当該トランジスタが形成された基板１１内のＰ型ウェル４０１ａに、当該トランジスタのソース及びドレインに対して順方向となるように、バイアス電圧を印加する。
　メモリセルＭ１１１に対する読み出しサイクルにおいては、行選択回路・ドライバ１０３により、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、列選択回路・ドライバ１０４により、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層１２４の抵抗値に対応した電流が出力され、センスアンプ１０６がその出力電流値を検出することにより、情報「１」が読み出される。
　次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１及びビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層１２４の抵抗値に対応した電流が出力され、センスアンプ１０６がその出力電流値を検出することにより、情報「０」が読み出される。
　図９は、本実施の形態における不揮発性記憶装置１００の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込み方法の手順が示されている。
　制御回路１０９は、アドレス入力回路１０８で特定されたメモリセルに対して、書き込みサイクル及び読み出しサイクルのいずれを行うかを判断する（Ｓ１１）。書き込みサイクルを行う場合には（Ｓ１１でＹｅｓ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴う書き込みサイクルを実施させる（Ｓ１２）。一方、読み出しサイクルを行う場合には（Ｓ１１でＮｏ）、その旨を基板バイアス回路１１０及びセンスアンプ１０６に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴わない読み出しサイクルを行わせる（Ｓ１３）。
　これによって、選択回路で選択されたメモリセルを構成する抵抗変化素子に書き込み用の電圧パルスが印加されるときに、抵抗変化素子に書き込まれる情報（「１」／「０」）に応じて、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａ及び列選択回路・ドライバ１０４が具備するトランジスタ１０４ａの一方に対して、そのトランジスタが形成されている基板（本実施の形態では、Ｐ型ウェル４０１ａ）に対して、順方向にバイアス電圧（例えば、０．３Ｖ）が印加される。このような順方向バイアス電圧の印加によって、トランジスタのＯＮ抵抗が減少し、その結果、より大きな電圧が抵抗変化素子に印加される。
　このように、本実施の形態によれば、メモリセル（抵抗変化素子）への書き込みサイクルにおいて、メモリセルを選択する選択回路を構成するトランジスタが形成された半導体基板（ウェル）に対して順方向にバイアス電圧が印加されるので、より大きな電圧が抵抗変化素子に印加される。その結果、より安定した書き込みが行われることになり、トランジスタのゲート幅を大きくすることなく、不揮発性記憶装置をより安定して動作させることができる。
　（実施の形態２）
　次に、本発明に係る実施の形態２における不揮発性記憶装置について説明する。
　抵抗変化素子を用いた不揮発性記憶装置の場合、抵抗変化素子の抵抗値を安定して繰り返し変化させるために、抵抗変化素子の抵抗値が初期抵抗値（抵抗変化素子を作成した後に初めて電圧印加するときの抵抗値、言い換えると、抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値）にある場合において、通常の書き込みの際に印加される電圧よりも高い電圧を印加する処理（以下、「初期化処理」という）を行うときがある。実施の形態２は、基板バイアス回路によるバイアス電圧の印加により行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４が具備するトランジスタが形成された基板を順方向にバイアスすることによって、当該初期化処理を実現する不揮発性記憶装置である。
　なお、実施の形態２の不揮発性記憶装置の構成については、実施の形態１の場合と同様であるので、基本構成の説明を省略する。本実施の形態の不揮発性記憶装置は、書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、初期化処理時にだけ基板バイアスを行う。以下では、図３を随時参照しながら説明を行う。
　上述したように、実施の形態２の不揮発性記憶装置は、初期化処理において、基板バイアス回路１１０による基板バイアスを実行する。すなわち、初期化処理において、上述した実施の形態１における書き込み処理を実行する。
　図１０は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込み方法の手順が示されている。
　制御回路１０９は、アドレス入力回路１０８で特定されたメモリセルに対する、製造後の初めての書き込み（つまり、初期化処理）であるか否かを判断する（Ｓ２１）。初期化処理であると判断した場合には（Ｓ２１でＹｅｓ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴う書き込みサイクルを実施させる（Ｓ２２）。一方、初期化処理でない（２回目以降の書き込みである）と判断した場合には（Ｓ２１でＮｏ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴わない書き込みサイクルを実施させる（Ｓ２３）。これにより、初期化処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、その後の抵抗変化の安定化を実現することができる。
　図１１（ａ）及び（ｂ）は、不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を示すグラフであり、図１１（ａ）は本発明の実施の形態２に係る不揮発性記憶装置が備える抵抗変化素子の抵抗状態の変化を、図１１（ｂ）は初期化処理を行わない場合の抵抗変化素子の抵抗状態の変化をそれぞれ示している。
　図１１（ａ）においては、初期化処理のときのみ刺激パルスとして－１．５Ｖの電圧を抵抗変化素子に印加し、その後の書き込み処理においては、高抵抗化用の電圧として＋１．５Ｖを、低抵抗化用の電圧として－１．０Ｖを交互に繰り返し印加している。この刺激パルスとして与えられる－１．５Ｖの電圧は、図８に示される「書き込みサイクル」のタイミングのように、基板バイアス回路１１０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって得られる。
　他方、図１１（ｂ）においては、初期化処理は行わず、高抵抗化用の電圧として１．５Ｖを、低抵抗化用の電圧として－１．１Ｖを抵抗変化素子に交互に繰り返し印加している。
　初期化処理において、基板バイアス回路１１０による順方向の基板バイアス下で刺激パルスを抵抗変化素子に与えた場合、図１１（ａ）に示すように、初期化処理の時点から高抵抗状態及び低抵抗状態の何れについても、その抵抗値は安定している。これに対し、そのような刺激パルスを与える初期化処理を行わない場合、図１１（ｂ）に示すように、高抵抗状態及び低抵抗状態の何れについても、その抵抗値が安定するまでに２０乃至３０程度繰り返し電圧パルスを与えなければならない。
　このように、初期化処理の際に、通常の書き込み時より絶対値の大きい刺激パルスをメモリセルに対し適用するため、基板バイアス回路１１０を用いて順方向の基板バイアスを行うことによって、直ちに抵抗変化素子の抵抗変化を安定させることが可能になる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、初期化処理時にだけ基板バイアスを行ったが、初期化処理時に加えて、実施の形態１と同様に、通常の書き込みサイクルにおいても基板バイアスを行ってもよい。
　（実施の形態３）
　次に、本発明に係る実施の形態３における不揮発性記憶装置について説明する。
　実施の形態３は、低抵抗状態から高抵抗状態へ移行させる場合に、基板バイアス回路によるバイアス電圧の印加によって順方向の基板バイアスを行う不揮発性記憶装置である。
　なお、実施の形態３の不揮発性記憶装置の基本構成については、実施の形態１の場合と同様であるので、説明を省略する。本実施の形態の不揮発性記憶装置は、書き込みサイクルにおける抵抗変化素子の高抵抗化（「１」書き込み）と低抵抗化（「０」書き込み）の両方において基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、高抵抗化の場合にだけ基板バイアスを行う。以下では、図３を随時参照しながら説明を行う。
　図１２（ａ）及び（ｂ）は、抵抗変化素子を１００回書き換えた場合の抵抗値の分布を示すグラフであり、図１２（ａ）は高抵抗化用の電圧として＋１．４Ｖを、低抵抗化用の電圧として－１．３Ｖをそれぞれ印加した場合、図１２（ｂ）は高抵抗化用の電圧として＋１．８Ｖを、低抵抗化用の電圧として－１．３Ｖをそれぞれ印加した場合の抵抗値の分布を示している。すなわち、図１２（ａ）及び（ｂ）においては、低抵抗化用の電圧は共通である一方、高抵抗化用の電圧のみが異なっており、図１２（ｂ）の方が図１２（ａ）よりも電圧が高くなっている。
　図１２（ａ）及び（ｂ）に示すように、低抵抗状態における抵抗変化素子の抵抗値は何れの場合も比較的安定している。しかしながら、高抵抗状態における抵抗値は両者で異なっており、図１２（ａ）においてはばらつきがあって不安定であるが、図１２（ｂ）は低抵抗状態の場合と同様に安定している。このことから、「高抵抗化用の電圧／低抵抗化用の電圧（低抵抗化用の電圧の絶対値に対する高抵抗化用の電圧の絶対値の比）」の値が高い方が、高抵抗状態における抵抗値を安定させることができることがわかる。
　本実施の形態の不揮発性記憶装置は、高抵抗化用の電圧を印加する場合にだけ、基板バイアス回路１１０によるバイアス電圧の印加により順方向の基板バイアスを行って、「高抵抗化用の電圧／低抵抗化用の電圧」の値を増大させることにより、高抵抗状態における抵抗値を安定させる。
　図１３は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込み方法の手順が示されている。
　制御回路１０９は、アドレス入力回路１０８で特定されたメモリセルに対して、高抵抗化（「１」書き込み）及び低抵抗化（「０」書き込み）のいずれを行うかを判断する（Ｓ３１）。高抵抗化を行う場合には（Ｓ３１でＹｅｓ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、行選択回路・ドライバ１０３が具備するトランジスタ１０３ａに対する基板バイアスを伴う書き込みサイクルを実施させる（Ｓ３２）。一方、低抵抗化を行う場合には（Ｓ３１でＮｏ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴わない書き込みサイクルを行わせる（Ｓ３３）。
　図１４は、本発明の実施の形態３に係る不揮発性記憶装置の動作例を示すタイミングチャートである。ここでは、メモリセルＭ１１１に対して情報「１」を書き込む場合（高抵抗化する場合）及び情報「０」を書き込む場合（低抵抗化する場合）における動作例を示している。
　図１４（ａ）に示すように、情報「１」を書き込む場合（高抵抗化する場合）は、図８を参照して上述した実施の形態１の場合と同様である。他方、図１４（ｂ）に示すように、情報「０」を書き込む場合（低抵抗化する場合）は、図８と異なり、基板バイアス回路１１０によるバイアス電圧ＶＢの印加が行われない。すなわち、低抵抗化する場合においては、従来の動作と同様の動作を行うことになる。
　以上のように、基板バイアス回路１１０による順方向の基板バイアスを、低抵抗化する場合には行わず、高抵抗化する場合のみ行うことによって、このような基板バイアスをまったく行わない場合と比べて、「高抵抗化用の電圧／低抵抗化用の電圧」の値を増大させることができる。これにより、高抵抗状態における抵抗値を安定させることができ、不揮発性記憶装置の安定動作を実現することができる。
　なお、本実施の形態では、高抵抗化時にだけ基板バイアスが実施されたが、本実施の形態における基板バイアスに加えて、実施の形態２で説明したような初期化処理時における基板バイアスを行ってもよい。
　（実施の形態４）
　次に、本発明に係る実施の形態４における不揮発性記憶装置について説明する。
　何らかの理由により書き込み処理に失敗した場合、同一の情報を改めて書き込む追加書き込みを行うことによって、書き込み処理を完了させることがある。実施の形態４は、抵抗変化素子を用いた不揮発性記憶装置の場合に、この追加書き込み処理において、基板バイアス回路１１０によるバイアス電圧の印加により、トランジスタが形成された基板を順方向にバイアスし、通常の書き込みの際に印加される電圧よりも高い電圧を印加することによって、その後の抵抗変化素子の抵抗状態の変化を安定させることが可能である。
　図１５は、抵抗変化素子単体の書き込み特性の一例を示している。－１．５Ｖ、＋２．３Ｖの交互パルスによる低抵抗化、高抵抗化を繰り返しているが、途中で高抵抗化に失敗している。図１５に示すように、通常高抵抗化に用いる＋２．３Ｖを二回印加しても低抵抗状態のままで、＋２．４Ｖを印加しても低抵抗状態のままであるが、＋２．５Ｖを印加すると通常動作時と同様に高抵抗化している。＋２．５Ｖ印加で高抵抗化に成功した後は、通常通りの－１．５Ｖ、＋２．３Ｖの交互パルスで抵抗変化している。このように抵抗変化に失敗した場合に、通常より少し高い印加電圧で追加書き込みすることで、抵抗変化を安定化することができる。
　そこで、実施の形態４では、追加書き込み処理を実行する際にだけ、基板バイアス回路１１０によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、通常の書き込みの際に印加される電圧よりも高い電圧を印加し、抵抗変化素子の抵抗状態の変化を安定させる。
　なお、実施の形態４の不揮発性記憶装置の基本構成については、実施の形態１の場合と同様であるので、説明を省略する。本実施の形態の不揮発性記憶装置は、通常の書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、追加書き込みの場合にだけ基板バイアスを行う。以下では、図３を随時参照しながら説明を行う。
　上述したように、実施の形態４の不揮発性記憶装置は、書き込みが失敗した場合に行われる追加書き込み処理において、基板バイアス回路１１０による基板バイアスを実行する。すなわち、追加書き込み処理において、図８を参照して上述した実施の形態１における書き込み処理を実行する。
　図１６（ａ）は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込み方法の手順が示されている。
　まず、制御回路１０９は、書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択されたメモリセルを構成する抵抗変化素子に対して、基板バイアスを伴わない書き込みサイクルを行わせる（Ｓ４１）。次に、制御回路１０９は、センスアンプ１０６によってそのメモリセルに保持されている情報を読み出し、読み出された情報が直前の書き込み情報と一致するか否かを判断（つまり、ベリファイ）する（Ｓ４２）。
　その結果、読み出された情報が直前の書き込み情報と一致する場合には（Ｓ４２でＹｅｓ）、この書き込みを終了するが、読み出された情報が直前の書き込み情報と一致しない場合には（Ｓ４２でＮｏ）、制御回路１０９からの指示の下で、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）は、直前に印加した書き込み用の電圧（ワード線の電圧とビット線の電圧との差）よりも予め定められた電圧（例えば、０．１Ｖ）だけ書き込み用の電圧を増加させる準備をした後に（Ｓ４３）、再び、制御回路１０９は、その書き込み用電圧を用いた書き込みサイクルを行わせる（Ｓ４１）。以下、書き込みに成功する（ベリファイでパスする）まで、書き込み用の電圧を増加させる処理（Ｓ４３）と、再度の書き込みサイクル（Ｓ４１）とを繰り返す。
　図１６（ｂ）は、図１６（ａ）における書き込みステップ（Ｓ４１）の詳細な手順を示すフローチャートである。書き込みにおいては、制御回路１０９は、追加書き込みであるか否かを判断し（Ｓ４１ａ）、追加書き込みである場合には（Ｓ４１ａでＹｅｓ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、基板バイアスを伴う書き込みサイクルを実施させる（Ｓ４１ｂ）。一方、追加書き込みでない（初回の書き込みである）場合には（Ｓ４１ａでＮｏ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、基板バイアスを伴わない書き込みサイクルを実施させる（Ｓ４１ｃ）。
　これにより、メモリセルを構成する抵抗変化素子への書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合にだけ、そのメモリセルを選択する選択回路を構成するトランジスタが形成された半導体基板（ウェル）に対して順方向にバイアス電圧が印加される。
　追加書き込みの際に基板バイアスを実行すると、図７で示したように抵抗変化素子にかかる実効的な電圧を高くすることができる。すなわち図１５で示したように追加書き込み時の印加電圧を高くしたのと同じ効果が得られる。
　このように、書き込み処理に失敗した後に行う追加書き込み処理において、基板バイアス回路１１０によるバイアス電圧の印加により得られる追加書き込みパルスを抵抗変化素子に印加することによって、その後の抵抗変化素子の抵抗状態の変化を安定させることができる。その結果、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、追加書き込み時にだけ基板バイアスを行ったが、実施の形態２と同様に、初期化処理時においても基板バイアスを行ってもよい。
　また、本実施の形態の追加書き込み時の基板バイアスは、これに加えてさらに、実施の形態１と同様に、高抵抗化時および低抵抗化時の双方において基板バイアスを行ってもよい。また、本実施の形態の追加書き込み時の基板バイアスは、これに加えてさらに、実施の形態３と同様に、高抵抗化する場合に基板バイアスを行ってもよい。
　（実施の形態５）
　次に、本発明に係る実施の形態５における不揮発性記憶装置について説明する。
　抵抗変化素子を用いた不揮発性記憶装置の場合、書き込み処理を繰り返し実行すると、ある回数以降から抵抗変化素子が抵抗変化しなくなることがある。このような状況を招くのを未然に防止するために、書き込み処理が所定の回数に達したときに、通常の書き込みの際に印加される電圧よりも高い電圧を印加することが好ましい。このような処理（以下、「リフレッシュ処理」という）を行うことによって、不揮発性記憶装置の安定動作を実現することができる。
　実施の形態５は、基板バイアス回路によるバイアス電圧の印加により順方向の基板バイアスを行うことによって、リフレッシュ処理を実行する不揮発性記憶装置である。
　なお、実施の形態５の不揮発性記憶装置の基本構成については、実施の形態１の場合と同様であるので、説明を省略する。本実施の形態の不揮発性記憶装置は、全ての書き込みサイクルにおいて基板バイアスを行った実施の形態１の不揮発性記憶装置と異なり、リフレッシュ処理時にだけ基板バイアスを行う。以下では、図３を随時参照しながら説明を行う。
　上述したように、実施の形態５の不揮発性記憶装置は、リフレッシュ処理において、基板バイアス回路１１０による順方向の基板バイアスを実行する。すなわち、リフレッシュ処理において、図８を参照して上述した実施の形態１における書き込み処理を実行する。このようなリフレッシュ処理は、例えば書き込み処理が１００万回に達したとき等、所定の回数の書き込みが行われた場合に実行される。
　図１７は、本実施の形態における不揮発性記憶装置の特徴的な動作である基板バイアスの手順を示すフローチャートである。ここでは、本発明に係る不揮発性記憶装置による書き込み方法の手順が示されている。
　制御回路１０９は、内部に有するカウンタを用いて、アドレス入力回路１０８で特定されたメモリセルに対する書き込み処理が所定の回数（例えば、１００万回）に達したか否かを判断する（Ｓ５１）。書き込み処理が所定の回数に達したと判断した場合には（Ｓ５１でＹｅｓ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴う書き込みサイクルを実施させる（Ｓ５２）。一方、書き込み処理が所定の回数に達していないと判断した場合には（Ｓ５１でＮｏ）、その旨を基板バイアス回路１１０及び書き込み回路１０５に指示することで、選択回路（行選択回路・ドライバ１０３及び列選択回路・ドライバ１０４）によって選択された少なくとも一つのメモリセル（抵抗変化素子）に対して、基板バイアスを伴わない書き込みサイクルを実施させる（Ｓ５３）。なお、リフレッシュ処理（基板バイアスと書き込み）を行った後は、制御回路１０９は、内部のカウンタをゼロにリセットした上で、同様の処理（Ｓ５１～Ｓ５３）を行う。
　このように、リフレッシュ処理において基板バイアス回路１１０による順方向の基板バイアスを行うことにより、リフレッシュ処理における素子印加電圧を、通常の書き込み処理における素子印加電圧よりも増大させることができ、その結果、抵抗変化素子が抵抗変化しなくなる状況を回避することができる。これにより、安定動作が可能な不揮発性記憶装置を実現することができる。
　なお、本実施の形態の不揮発性記憶装置は、リフレッシュ処理時にだけ基板バイアスを行ったが、実施の形態２と同様に、初期化処理時においても基板バイアスを行ってもよい。
　また、リフレッシュ処理は、メモリセルごとに書き込み回数をカウントして保持し、書き込み回数が所定値に達したメモリセルだけに対して実施するようにしてもよいし、メモリセルアレイ１０２全体に対する書き込み回数をカウントして保持し、書き込み回数が所定値に達したときに、メモリセルアレイ１０２を構成する全メモリセルに対して実施するようにしてもよい。
　また、本実施の形態のリフレッシュ処理時の基板バイアスは、これに加えてさらに、実施の形態１と同様に、高抵抗化時および低抵抗化時の双方において基板バイアスを行ってもよい。また、本実施の形態のリフレッシュ処理時の基板バイアスは、これに加えてさらに、実施の形態３と同様に、高抵抗化する場合に基板バイアスを行ってもよい。
　また、本実施の形態のリフレッシュ処理時の基板バイアスは、これに加えてさらに、実施の形態４と同様に、追加書き込み時にも基板バイアスを行ってもよい。
　（実施の形態６）
　次に、本発明に係る実施の形態６における不揮発性記憶装置について説明する。
　図３及び図４に示す実施の形態１に係る不揮発性記憶装置におけるメモリセルアレイ１０２を、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。実施の形態６は、多層化メモリセルアレイを備える不揮発性記憶装置である。
　図１８は、本発明の実施の形態６に係る不揮発性記憶装置が備える多層クロスポイントメモリセルの立体構造を示す斜視図である。図１８に示すように、ビット線及びワード線が上下方向に交互に配置され、それらのビット線とワード線との間のそれぞれに挟まれてメモリセルＭＣが構成されている。すなわち、図４に示す単層のクロスポイントメモリセルが積み重ねられた構造となっている。
　図１９は、本発明の実施の形態６におけるメモリセルの電流－電圧の関係を示すグラフである。図１９において、横軸はビット線－ワード線間にかかる電圧、縦軸はメモリセルに流れる電流をそれぞれ示している。また、「ＬＲセル」はメモリセルが低抵抗状態である場合、「ＨＲセル」はメモリセルが高抵抗状態である場合を表している。図１９に示すように、いまメモリセルが低抵抗状態である（ＬＲセル）ものとすると、電圧が上昇して「２Ｖ」程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して「４Ｖ」に近くなったとき、メモリセルの抵抗値が変化して高抵抗状態になり（ＨＲセル）、電流が大きく減少する。一方、電圧が低下して「－４Ｖ」程度を下回ったとき、メモリセルの抵抗値が変化して低抵抗状態になり（ＬＲセル）、電流が大きく増加する。このように、抵抗変化が双方向において生じる。
　図２０は、本発明の実施の形態６に係る不揮発性記憶装置におけるメモリセルアレイ２００の構成を示す回路図である。図２０において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線及びワード線の層が重なる方向をＺ方向としている。
　図２０において、ビット線ＢＬはＸ方向に延び、複数の層（図２０では５層）に形成されており、ワード線ＷＬはＹ方向に延び、ビット線の間の各層（図２０では４層）に形成されている。そして、メモリセルアレイ２００において、ビット線ＢＬとワード線ＷＬとの交点位置に、各メモリセルＭＣが当該ビット線ＢＬと当該ワード線ＷＬとに挟まれて形成されている。なお、図の簡略化のために、メモリセルＭＣの一部及びワード線の一部については図示を省略している。
　そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセルＭＣによって、基本アレイ面０～３がそれぞれ構成されている。各基本アレイ面０～３において、ワード線ＷＬは共通である。図２０の例では、各基本アレイ面０～３において、メモリセルＭＣがＸ方向に３２個、Ｚ方向に８個、配置されている。またメモリセルアレイ２００は、Ｙ方向に並ぶ４個の基本アレイ面０～３によって構成されている。ただし、基本アレイ面におけるメモリセルの個数及びＹ方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。
　そして、各基本アレイ面０～３において、偶数層のビット線ＢＬが共通に接続されており（ＢＬ＿ｅ０～ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが共通に接続されている（ＢＬ＿ｏ０～ＢＬ＿ｏ３）。
　さらに、グローバルビット線ＧＢＬ０００～ＧＢＬ００３がＹ方向に延びて形成されている。また、各基本アレイ面０～３に、第１の選択トランジスタ２０１～２０４及び第２の選択トランジスタ２１１～２１４がそれぞれ設けられている。図２０において、第１の選択トランジスタ２０１～２０４及び第２の選択トランジスタ２１１～２１４は、ＮＭＯＳトランジスタによって構成されているものとする。
　第１の選択トランジスタ２０１～２０４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該基本アレイ面において共通に接続された偶数層のビット線ＢＬ＿ｅ０～ＢＬ＿ｅ３との電気的な接続及び非接続を、偶数層選択信号ＢＬｓ＿ｅ０に従って切替制御する。第２の選択トランジスタ２１１～２１４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該基本アレイ面において共通に接続された奇数層のビット線ＢＬ＿ｏ０～ＢＬ＿ｏ３との電気的な接続及び非接続を、奇数層選択信号ＢＬｓ＿ｏ０に従って切替制御する。
　これらの第１の選択トランジスタ２０１～２０４及び第２の選択トランジスタ２１１～２１４の基板には、後述するように基板バイアス回路によってバイアス電圧が印加される。
　この構成により、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬ及びグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０～３において、偶数層のビット線ＢＬ及び奇数層のビット線ＢＬをそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択トランジスタの数を２個に減らすことができる。これにより、アレイサイズの小さなメモリセルアレイを、レイアウト面積を増大させることなく、実現することができる。
　図２１は、１個の基本アレイ面を単層構造に展開した等価回路を示す図である。図２１に示すように、メモリセルＭＣが３２個ずつ８層分並んだ基本アレイ面は、メモリセルＭＣが１２８個ずつ２層分並んだアレイと等価となり、偶数層のビット線ＢＬ及び奇数層のビット線ＢＬをそれぞれ共通接続してもよいことが理解できる。
　図２２は、図２０のメモリセルアレイ２００とその周辺回路を示す回路図である。図２２において、グローバルビット線デコーダ・ドライバ２２２はグローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路２２３はアドレス信号Ａ０～Ａｘに応じて、偶数層選択信号ＢＬｓ＿ｅ０及び奇数層選択信号ＢＬｓ＿ｏ０を制御する。ワード線デコーダ・ドライバ２２１は各ワード線ＷＬを駆動制御する。
　図２３は、本発明の実施の形態６に係る不揮発性記憶装置の主要部を示す回路図である。図２３に示すように、実際の装置では、図２０に示すメモリセルアレイ２００が複数個配置されることによって、メモリセルアレイ３００が構成される。図２３の例では、メモリセルアレイ２００が（ｎ＋１）×１６個、配置されている。ワード線デコーダ・ドライバ３０１は各ワード線ＷＬを駆動制御し、グローバルビット線デコーダ・ドライバ３０２は各グローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路３０３はアドレス信号Ａ０～Ａｘに応じて、各メモリセルアレイ２００に対する偶数層選択信号ＢＬｓ＿ｅ０～ＢＬｓ＿ｅｎ及び奇数層選択信号ＢＬｓ＿ｏ０～ＢＬｓ＿ｏｎを制御する。
　グローバルビット線デコーダ・ドライバ３０２には、バイアス線ＧＬＢを介して、基板バイアス回路３０４が接続されている。この基板バイアス回路３０４は、上述したように、基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続及び非接続を切替制御する選択トランジスタ、及び基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続及び非接続を切替制御する選択トランジスタが形成された基板にバイアス電圧を印加するための回路である。
　図２４は、本発明の実施の形態６に係る不揮発性記憶装置の全体構成を示すブロック図である。図２４において、主要部４００が図２３に示す構成に相当している。
　図２４において、アドレス入力回路３１１は、消去サイクル、書込みサイクルまたは読出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路３０３、グローバルビット線デコーダ・ドライバ３０２、及びワード線デコーダ・ドライバ３０１へ出力する。制御回路３１２は、複数の入力信号を受けて、消去サイクル、書込みサイクル、読出しサイクル、及びスタンバイ時の状態を表す信号を、サブビット線選択回路３０３、グローバルビット線デコーダ・ドライバ３０２、ワード線デコーダ・ドライバ３０１、書込み回路３１４、読出し回路３１６及びデータ入出力回路３１５へそれぞれに相応した信号として出力する。また制御回路３１２は、消去サイクル、書込みサイクル、及び読出しサイクル時の消去、書込み、または読出しパルス発生トリガー信号を書込みパルス発生回路３１３へ出力する。書込みパルス発生回路３１３は、消去サイクル、書込みサイクル、及び読出しサイクル内の各消去、書込み、または読出し時間パルスを任意の期間（ｔｐ＿Ｅ，ｔｐ＿Ｐ，ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ・ドライバ３０２及びワード線デコーダ・ドライバ３０１へ出力する。
　図２５は、図２０のメモリセルアレイ２００の動作例を示すタイミングチャートである。メモリセルアレイ２００の動作は、図２５に示すように、消去サイクル、書込みサイクル、読出しサイクル及びスタンバイの４つに大きく分けられる。
　まず書込みサイクルについて説明する。書込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に、あるいは低抵抗状態から高抵抗状態に変化する。まず、選択されたグローバルビット線（図２５ではＧＢＬ０００）に、書込み電圧Ｖｗが印加される。これ以外の非選択グローバルビット線には書込み電圧Ｖｗは印加されない。また、ビット線選択信号（偶数層選択信号及び奇数層選択信号）のうち、選択されたビット線選択信号（図２５ではＢＬｓ＿ｅ０）が、電圧Ｖｓｅｌに変化する。これ以外の非選択のビット線選択信号は変化しない。さらに、バイアス線ＧＬＢには、基板バイアス回路３０４によってバイアス電圧ＶＢが印加される。
　図２０において、偶数層選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したことによって、Ｎ型トランジスタである第１の選択トランジスタ２０１～２０４がオンする。そして、グローバルビット線ＧＢＬ０００に書込み電圧Ｖｗが印加されているので、基本アレイ面０における共通に接続された偶数層ビット線ＢＬ＿ｅ０に電圧Ｖｗが加わる。すなわち、ビット線ＢＬ＿ｅ０が選択ビット線となる。これ以外の非選択ビット線には電圧Ｖｗは加わらない。
　そして、選択ワード線（図２５ではＷＬ０００００）の電圧をＶ０から０Ｖに変化させる。これ以外の非選択ワード線は電圧Ｖ０のままとする。
　また、バイアス線ＧＬＢにバイアス電圧が印加されることにより、選択グローバルビット線ＧＢＬ０００と選択ビット線ＢＬ＿ｅ０との接続及び非接続の切替制御を行う第１の選択トランジスタ２０１が形成された基板が順方向にバイアスされるため、当該第１の選択トランジスタ２０１のしきい値電圧を下げることができる。これにより、選択されたメモリセルＭＣに対して印加する電圧を増大させることが可能となり、その結果、メモリセルＭＣの抵抗変化層を確実に変化させることができる。
　消去サイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに逆方向の電圧Ｖｅが加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は０Ｖのままなので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧は０Ｖになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０から消去電圧Ｖｅに変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに、書込みサイクルとは逆方向の電圧Ｖｅが加わり、これによって、このメモリセルＭＣの抵抗値が変化する。
　読出しサイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに、書込み電圧Ｖｗよりも小さい読み出し電圧（Ｖｒ－Ｖｒ０）が加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は電圧Ｖｒに変化するので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧はＶｒになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０からＶｒ０に変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに電圧（Ｖｒ－Ｖｒ０）が加わり、これによって、このメモリセルＭＣの抵抗変化型素子が高抵抗状態か低抵抗状態かの読み出しを行うことができる。
　以上のように、本実施の形態では、グローバルビット線と基本アレイ面における偶数層のビット線との接続及び非接続を切替制御する第１の選択トランジスタ２０１～２０４、及び、グローバルビット線と基本アレイ面における奇数層のビット線との接続及び非接続を切替制御する第２の選択トランジスタ２１１～２１４が形成された基板の領域に対して、基板バイアス回路３０４が基板バイアス電圧を印加する。このような基板バイアス電圧の印加によって、これらの選択トランジスタのしきい値電圧が低下するとともにＯＮ抵抗が減少するため、選択されたメモリセルに印加される電圧が増大され、その結果、メモリセルを構成する抵抗変化素子の抵抗状態が確実に変化することになる。
　なお、本実施の形態では、グローバルビット線と各ビット線とを接続する選択トランジスタに対して順方向の基板バイアスが実施されたが、基板バイアスを実施する対象となるトランジスタとしては、これらに限定されず、本実施の形態における各種ドライバ用トランジスタ、例えば、ワード線デコーダ・ドライバ３０１、グローバルビット線デコーダ・ドライバ３０２、サブビット線選択回路３０３における終段の駆動用トランジスタに対しても順方向の基板バイアスを実施してもよい。
　以上、本発明に係る不揮発性記憶装置及びその書き込み方法について、実施の形態１～６に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の主旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も、本発明に含まれる。
　たとえば、上記の各実施の形態においては、抵抗変化層がタンタル酸化物層の積層構造となっているが、本発明はこれに限定されるわけではなく、抵抗変化を起こす層であればよい。したがって、例えば、抵抗変化層がタンタル酸化物層の単層により構成されていてもよく、タンタル酸化物層ではなくハフニウム酸化物層またはジルコン酸化物層などの他の金属酸化物層などであってもよい。なお、このように、ハフニウム酸化物層またはジルコン酸化物層を用いる場合であっても、酸素含有率が異なる第１の酸化物層及び第２の酸化物層の積層構造にすることが好ましい。
　また、上記の各実施の形態は、適宜組み合わせることが可能である。すなわち、例えば実施の形態２と実施の形態５とを組み合わせて、初期化処理及びリフレッシュ処理の両処理において、基板バイアス回路１１０によるバイアス電圧の印加を行うようにしてもよい。これにより、安定動作をより長く保つことができる不揮発性記憶装置を実現すること等が可能になる。その他にも、例えば実施の形態２と実施の形態６とを組み合わせて、多層クロスポイントメモリセルを備える不揮発性記憶装置が初期化処理の際に基板バイアス回路３０４によるバイアス電圧の印加を行うようにしてもよい。
　また、上記の各実施の形態におけるメモリセルは、図２６（ａ）に示すように、抵抗変化が双方向において生じる抵抗変化素子５０１と、この抵抗変化素子５０１に直列に接続された電流抑制素子である双方向ダイオード素子５０２とによって構成されている。しかしながら、本発明に係るメモリセルとしては、これに限定されるわけではなく、図２６（ｂ）に示すような単方向型メモリセル、または図２６（ｃ）に示すような抵抗変化素子のみで構成したダイオードレスメモリセルを採用することも可能である。
　本発明の不揮発性記憶装置は、パーソナルコンピュータ及び携帯型電話機などの種々の電子機器に用いられる記憶装置などとして、特に、大きい記憶容量をもつ不揮発性のメモリとして、有用である。
　１０　　抵抗変化素子
　１１　　基板
　１２　　酸化物層
　１３　　下部電極
　１４　　抵抗変化層
　１４ａ　　第１のタンタル酸化物層
　１４ｂ　　第２のタンタル酸化物層
　１５　　上部電極
　１６　　フォトレジストパターン
　１７　　素子領域
　１００　　不揮発性記憶装置
　１０１　　メモリ本体部
　１０２　　メモリセルアレイ
　１０３　　行選択回路・ドライバ
　１０３ａ　　トランジスタ
　１０４　　列選択回路・ドライバ
　１０４ａ　　トランジスタ
　１０５　　書き込み回路
　１０６　　センスアンプ
　１０７　　データ入出力回路
　１０８　　アドレス入力回路
　１０９　　制御回路
　１１０　　基板バイアス回路
　１２０　　メモリセル
　１２１　　上部配線
　１２２　　下部配線
　１２３　　上部電極
　１２４　　抵抗変化層
　１２５　　内部電極
　１２６　　電流抑制層
　１２７　　下部電極
　２００　　メモリセルアレイ
　２０１～２０４　　第１の選択トランジスタ
　２１１～２１４　　第２の選択トランジスタ
　２２１　　ワード線デコーダ・ドライバ
　２２２　　グローバルビット線デコーダ・ドライバ
　２２３　　サブビット線選択回路
　３００　　メモリセルアレイ
　３０１　　ワード線デコーダ・ドライバ
　３０２　　グローバルビット線デコーダ・ドライバ
　３０３　　サブビット線選択回路
　３０４　　基板バイアス回路
　３１１　　アドレス入力回路
　３１２　　制御回路
　３１３　　書込みパルス発生回路
　３１４　　書込み回路
　３１５　　データ入出力回路
　３１６　　読出し回路
　４００　　主要部
　４０１ａ　　Ｐ型ウェル（Ｐ型拡散層）
　４０２ａ　　第１のＮ型拡散層領域（ドレイン）
　４０２ｂ　　第２のＮ型拡散層領域（ソース）
　４０３ａ　　ゲート絶縁膜
　４０３ｂ　　ゲート電極
　５０１　　抵抗変化素子
　５０２　　双方向ダイオード素子
　ＢＬ　　ビット線
　ＢＬＢ，ＷＬＢ，ＧＬＢ　　バイアス線
　ＧＢＬ　　グローバルビット線
　Ｍ，ＭＣ　　メモリセル
　ＷＬ　　ワード線

Claims (13)

  1. 　基板と、
    　前記基板上に互いに平行に形成された複数の第１の配線と、
    　前記複数の第１の配線の上方に前記基板の主面に平行な面内において互いに平行で且つ前記複数の第１の配線と立体交差するように形成された複数の第２の配線と、
    　前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられ、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線及び前記第２の配線間に印加される電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する複数の抵抗変化素子を具備するメモリセルアレイと、
    　前記複数の第１の配線に所定の電圧を印加するトランジスタを具備する第１の駆動回路と、前記複数の第２の配線に所定の電圧を印加するトランジスタを具備する第２の駆動回路とを具備し、前記第１の駆動回路及び前記第２の駆動回路によって前記メモリセルアレイから少なくとも一つの抵抗変化素子を選択する選択回路と、
    　前記第１の駆動回路及び前記第２の駆動回路が具備する前記トランジスタが形成された前記基板にバイアス電圧を印加する基板バイアス回路と、
    　前記選択回路で選択された抵抗変化素子に対して書き込み用の電気信号を与える書き込み回路とを備え、
    　前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタは、前記基板内の第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備し、
    　前記基板バイアス回路は、前記選択回路で選択された前記抵抗変化素子に対して前記書き込み回路によって書き込み用の電気的信号が与えられるときに、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタのうちの少なくとも一方について、当該トランジスタが形成された前記基板内の第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、バイアス電圧を印加する
    　不揮発性記憶装置。
  2. 　前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記バイアス電圧を印加する
    　請求項１に記載の不揮発性記憶装置。
  3. 　前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記バイアス電圧を印加する
    　請求項１または請求項２に記載の不揮発性記憶装置。
  4. 　前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記バイアス電圧を印加する
    　請求項１乃至請求項３の何れかに記載の不揮発性記憶装置。
  5. 　前記基板バイアス回路は、前記選択回路で選択された抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記バイアス電圧を印加する
    　請求項１乃至請求項４の何れかに記載の不揮発性記憶装置。
  6. 　前記基板内の第１導電型の領域は、前記基板に形成された第１導電型のウェルであり、
    　前記基板バイアス回路は、前記ウェルに対して前記バイアス電圧を印加する
    　請求項１乃至請求項５の何れかに記載の不揮発性記憶装置。
  7. 　前記抵抗変化素子は、前記第１の配線及び前記第２の配線間に与えられる電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する金属酸化物を含んでいる
    　請求項１乃至請求項６の何れかに記載の不揮発性記憶装置。
  8. 　前記複数の第２の配線は、前記基板の主面に平行な面内においてＸ方向に延び、前記基板の主面に垂直なＺ方向において複数の層に形成された複数のビット線であり、
    　前記複数の第１の配線は、前記基板の主面に平行な面内において前記Ｘ方向と直交するＹ方向に延び、前記ビット線間の各層に形成された複数のワード線であり、
    　前記複数のビット線と前記複数のワード線との各交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて前記抵抗変化素子が形成され、
    　前記Ｚ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、前記Ｙ方向に並んで配置され、
    　前記各基本アレイ面では、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、
    　前記不揮発性記憶装置は、さらに、
    　グローバルビット線と、
    　前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、
    　前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続及び非接続を、偶数層選択信号に従って切替制御するものであり、
    　前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続及び非接続を、奇数層選択信号に従って切替制御するものであり、
    　前記基板バイアス回路は、さらに、選択された前記基本アレイ面の共通に接続された偶数層または奇数層のビット線に対して書き込み用の電気的信号が与えられるときに、前記第１の選択トランジスタ及び前記第２の選択トランジスタが形成された基板にバイアス電圧を印加する
    　請求項１乃至請求項６の何れかに記載の不揮発性記憶装置。
  9. 　不揮発性記憶装置が備える抵抗変化素子への書き込み方法であって、
    　基板上に複数の第１の配線と複数の第２の配線との立体交差点に対応して設けられ、前記第１の配線と前記第２の配線との間に介在し、前記第１の配線及び前記第２の配線を介して与えられる電圧の極性に基づいて可逆的に抵抗状態が低抵抗状態と高抵抗状態との間で変化する複数の抵抗変化素子を具備するメモリセルアレイから、前記複数の第１の配線に所定の電圧を印加するトランジスタを具備する第１の駆動回路と、前記複数の第２の配線に所定の電圧を印加するトランジスタを具備する第２の駆動回路とを用いて、少なくとも一つの抵抗変化素子を選択する選択ステップと、
    　前記第１の駆動回路及び前記第２の駆動回路が具備する前記トランジスタが形成された前記基板にバイアス電圧を印加する基板バイアスステップと、
    　前記選択ステップで選択された抵抗変化素子に対して書き込み用の電気信号を与える書き込みステップとを含み、
    　前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタは、前記基板内の第１導電型の領域内に形成され、前記第１導電型と逆極性の第２導電型の第１の拡散領域と、ゲートと、前記第２導電型の第２の拡散領域とを具備し、
    　前記基板バイアスステップでは、前記選択ステップで選択された前記抵抗変化素子に対して前記書き込みステップによって書き込み用の電気的信号が与えられるときに、前記第１の駆動回路及び前記第２の駆動回路が具備するトランジスタのうちの少なくとも一方について、当該トランジスタが形成された前記基板内の第１導電型の領域に、前記第１の拡散領域及び前記第２の拡散領域に対して順方向となるように、バイアス電圧を印加する
    　書き込み方法。
  10. 　前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗値が、当該抵抗変化素子が製造されてから未だ電圧パルスが印加されていないときの抵抗値である初期抵抗値である場合に、前記バイアス電圧を印加する
    　請求項９に記載の書き込み方法。
  11. 　前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる場合に、前記バイアス電圧を印加する
    　請求項９または請求項１０に記載の書き込み方法。
  12. 　前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子の抵抗状態を変化させる書き込みに失敗した後であって、当該抵抗変化素子に対して追加書き込みを行う場合に、前記バイアス電圧を印加する
    　請求項９乃至請求項１１の何れかに記載の書き込み方法。
  13. 　前記基板バイアスステップでは、前記選択ステップで選択された抵抗変化素子に対する書き込みの回数が所定の回数に達した場合に、前記バイアス電圧を印加する
    　請求項９乃至請求項１２の何れかに記載の書き込み方法。
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