WO2010113291A1 - データ転送回路及びデータ転送方法 - Google Patents

データ転送回路及びデータ転送方法 Download PDF

Info

Publication number
WO2010113291A1
WO2010113291A1 PCT/JP2009/056742 JP2009056742W WO2010113291A1 WO 2010113291 A1 WO2010113291 A1 WO 2010113291A1 JP 2009056742 W JP2009056742 W JP 2009056742W WO 2010113291 A1 WO2010113291 A1 WO 2010113291A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
port
unit
data request
arbitration
Prior art date
Application number
PCT/JP2009/056742
Other languages
English (en)
French (fr)
Inventor
健 西屋敷
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP2011506910A priority Critical patent/JP5035469B2/ja
Priority to EP09842645.5A priority patent/EP2416253B1/en
Priority to PCT/JP2009/056742 priority patent/WO2010113291A1/ja
Publication of WO2010113291A1 publication Critical patent/WO2010113291A1/ja
Priority to US13/137,983 priority patent/US8819323B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration

Definitions

  • a system board and an I / O (Input / Output) board are connected, and data such as a crossbar board that mediates data transfer between the system board and the I / O board.
  • the present invention relates to a transfer circuit and a data transfer method.
  • control device such as a CPU (Central Processing Unit) as an arithmetic processing device, a system board including an I / O port, a memory and a system controller, and an I / O board including an external storage device and an I / O port
  • CPU Central Processing Unit
  • System board and I / O board transmit data to other system board or I / O board via crossbar board.
  • arbitration of data transfer requests is performed by priority control in the crossbar board through which data transmitted by each system board and I / O board passes. (Arbitration) is performed.
  • an arbitration method has been proposed in which arbitration is performed by excluding a memory bus acquisition request for a memory bank in a memory bank busy state as a target for memory access of a computer device.
  • a communication interface device having a high memory bus use priority may automatically wait for a memory bus use request sent from a communication interface device having a low priority.
  • an arbitration method that suppresses transmission of a bus use request from a device and cancels the suppression when the number of suppressions exceeds a predetermined value.
  • arbitration is executed as the first-stage arbitration in each I / O port of the data request source, and the data request for which the transmission right is acquired is transmitted to each I / O port of the request destination.
  • Arbitration of data requests from a plurality of I / O ports is executed as a second-stage arbitration at each I / O port.
  • requests that cannot be output due to resource busy remain in the second stage arbiter even though there are interdependencies between request types of the same data request source or I / O ports of the data request destination.
  • the data request order must be overtaken between specific data requests, the data request that must be overtaken cannot participate in the first stage of arbitration, so the right of the data request is acquired in the arbitration. Inability to continue, deadlock could occur.
  • the data request source I / O port does not output another type of data request until the output data request acquires the resource of the data request destination I / O port. For this reason, even if the request destination I / O port of another type of data request is in a state where the resource is not busy, a state in which the right of the data request cannot be acquired continues, and the data transfer throughput is reduced.
  • the disclosed technique has been made in order to solve the above problems (issues), and is a data transfer circuit and data for avoiding a live block state, a deadlock state, and a decrease in data transfer throughput.
  • An object is to provide a transfer method.
  • the disclosed technique is a data transfer circuit in which a control circuit and a data input / output circuit are connected and data is transferred between the control circuit and / or the data input / output circuit. And a data transfer method performed by the corresponding data transfer circuit, which monitors the use status of the reception resources of the control circuit and / or the data input / output circuit on the receiving side that receives data corresponding to a data request for requesting data transfer.
  • the data request input from the control circuit and / or the data input / output circuit on the data transmission side and the corresponding data transmission side is stored in the data request storage unit, and the data request stored in the data request storage unit is output.
  • Accepts multiple data requests output from multiple data request storage units Select one data request from multiple data requests by arbitration, perform data transfer of the data request selected by the arbitration step, and suppress the output of the data request when the reception resource usage status is busy. Requirement.
  • FIG. 1 is a block diagram illustrating an outline of a configuration of a computer apparatus according to the related art and the disclosed technique.
  • FIG. 2 is a block diagram showing a configuration of a conventional crossbar 100.
  • FIG. 3 is a flowchart showing a conventional arbitration processing procedure.
  • FIG. 4 is a block diagram illustrating a configuration of a port A request queue according to an example of the first embodiment.
  • FIG. 5 is a block diagram illustrating a configuration of a crossbar according to an example of the first embodiment.
  • FIG. 6 is a flowchart showing an arbitration processing procedure according to an example of the first embodiment.
  • FIG. 7 is a block diagram illustrating a configuration of a port A arbiter unit according to an example of the second embodiment.
  • FIG. 8 is a block diagram illustrating a configuration of a crossbar according to an example of the second embodiment.
  • FIG. 9 is a flowchart illustrating an arbitration processing procedure according to an example of the second embodiment.
  • FIG. 10 is a flowchart illustrating a resource release waiting flag control processing procedure according to an example of the second embodiment.
  • FIG. 11 is a block diagram illustrating a configuration of a port A request queue according to an example of the third embodiment.
  • FIG. 12 is a block diagram illustrating a configuration of a port X arbiter unit according to an example of the third embodiment.
  • FIG. 13 is a block diagram illustrating a configuration of a crossbar according to an example of the third embodiment.
  • FIG. 14 is a flowchart illustrating an arbitration processing procedure according to an example of the third embodiment.
  • FIG. 15 is a flowchart illustrating a resource release waiting flag control processing procedure according to an example of the third embodiment.
  • FIG. 16 is a flowchart illustrating a live block prevention circuit
  • FIG. 1 is a block diagram illustrating an outline of a configuration of a computer apparatus according to the related art and the disclosed technique.
  • a system board A 500, a system board B 600, an I / O board X 700, and an I / O board Y 800 are connected to a crossbar board (hereinafter abbreviated as “crossbar”, which corresponds to a data transfer circuit) 100.
  • crossbar a crossbar board
  • resource refers to a storage area for each request type of a reception buffer of a system board and an I / O board described later. The reception buffer and request type will be described later.
  • a CPU 501 and a CPU 502 as arithmetic processing units, and a memory 503 and a memory 504 are connected to a system controller 505.
  • the CPU 501 and the CPU 502 are arithmetic devices that perform various arithmetic processes in the computer apparatus 10.
  • the memory 503 and the memory 504 are storage units that temporarily store calculation results performed by the CPU 501 and the CPU 502 and store data transferred from the I / O board X700 and / or the I / O board Y800.
  • the system controller 505 is a control circuit that controls the entire system board A500.
  • the system controller 505 includes transmission / reception buffers for various data requests and various data transmitted and received between the CPU 501 and the CPU 502 or between the memory 503 and the memory 504 and the crossbar 100.
  • the system controller 505 includes a transmission buffer 506 for various data requests and various data transmitted from the CPU 501 and CPU 502 or the memory 503 and memory 504 to the crossbar 100, and various data requests and various data received from the crossbar 100. Buffer 507.
  • the transmission buffer 506 is a buffer that temporarily stores various data requests output from the CPU 501 or the CPU 502 to other system boards or I / O boards.
  • the data request temporarily stored in the transmission buffer 506 is transmitted to the input port 104 of the port A 103 of the crossbar 100 described later.
  • the data request is a request related to data transmission / reception. There is actual data that is sent and received in response to a data request.
  • the reception buffer 507 temporarily stores various requests or data received from the crossbar 100 described later. Various requests and data temporarily stored in the reception buffer 507 are output to the CPU 501 and / or the CPU 502, the memory 503, and the / memory 504, respectively.
  • the system board B600 has the same configuration as the system board A500.
  • the system board B 600 includes a system controller 605 including a CPU 601 and a CPU 602, a memory 603 and a memory 604, a transmission buffer 606 and a reception buffer 607.
  • the functions and processes of the components of the system board B600 are the same as those of the components of the system board A500.
  • the functional units having the same name except for the reference numerals have the same function and perform the same processing.
  • system board connected to the crossbar 100 is not limited to the two system boards A500 and B600 described above.
  • Each system board includes two CPUs and two memories, but is not limited to “two”, and may include functional units other than the CPU and the memory.
  • the crossbar 100 includes an arbiter unit 101, a data crossbar 102, a port A103 and a port B108, a port X113 and a port Y118.
  • the arbiter unit 101 arbitrates various requests output from the port A 103, the port B 108, the port X 113, and the port Y 118 according to priority control such as round robin and LRU (Least Recently Used) algorithm.
  • the data crossbar 102 outputs data corresponding to the data request that won the arbitration by the arbiter unit 101 to the destination port among the data requests output from each port in the crossbar 100.
  • winning arbitration means that the data request acquires the right to make an actual data request in the arbitration in the arbiter unit 101.
  • the data request that won the arbitration is output from the data crossbar to the destination port.
  • losing arbitration means that the data request cannot acquire the right to make an actual data request in the arbitration. In other words, a data request lost to arbitration is not output from the data crossbar to the destination port.
  • the port A103 includes an input port 104, a port A request queue 105a, a port A data control unit 106a, and an output port 107.
  • the input port 104 distributes the data request received from the transmission buffer 506 of the system controller 505 of the system board A 505 to the port A request queue 105a and outputs the data to the port A data control unit 106a.
  • the port A request queue 105 a outputs a data request input from the input port 104 to the arbiter unit 101.
  • the port A data control unit 106a temporarily stores data corresponding to a data request input from the input port 104 to the port A request queue 105a.
  • the port A data control unit 106 a When the port A data control unit 106 a is notified from the arbiter unit 101 that the corresponding data request has won the arbitration, the port A data control unit 106 a outputs data corresponding to the data request that has won the arbitration to the data crossbar 102.
  • the output port 107 receives data output from the data crossbar as a destination port.
  • the port B108 is a port corresponding to the system board B600.
  • the port B108 has the same configuration as the port A.
  • the port B 108 includes an input port 109, a port B request queue 105b, a port B data control unit 106b, and an output port 112.
  • the functional units having the same name except the reference numerals have the same functions as the functional units in the port A 103 and perform the same processing.
  • the port X113 includes an input port 114, a request queue 115, a data control unit, and an output port 117
  • a port Y118 includes an input port 119, a request queue 120, a data control unit 121, and an output port 122.
  • Each functional unit differs only in that an I / O board X700 or an I / O board Y800 is connected instead of the system board A500 or the system board B600, and the same function as the corresponding functional unit of the 500 port A103 and the port B108. The same processing is performed.
  • the I / O board 700 is configured such that the card slot 701 and the card slot 702, and the disk storage device 703 and the disk storage device 704 are connected to the I / O controller 705.
  • the card slot 701 and the card slot 702 are interfaces as function expansion devices for connecting an external storage device to the computer device 10.
  • the disk storage device 703 and the disk storage device 704 are storage devices that store data used by the computer device 10.
  • the I / O controller 705 controls the data input / output of the entire I / O board X700.
  • the I / O controller 705 includes a card slot 701 or an external storage device connected to the card slot 702, a disk storage device 703 or various data requests transmitted and received between the disk storage device 704 and the crossbar 100, Includes a send / receive buffer for data.
  • the I / O controller 705 is an external storage device connected to the card slot 701 and the card slot 702, or various data requests, various data transmitted and received between the disk storage device 703 and the disk storage device 704 and the crossbar 100, etc. Transmission buffer 706, and various data requests received from the crossbar 100, various data reception buffers 707.
  • the transmission buffer 706 is a buffer that temporarily stores data transmitted in response to a data request from the system board A 500 or the system board B 600. Data temporarily stored in the transmission buffer 706 is transmitted to the input port 114 of the port X113 of the crossbar 100 described later.
  • the reception buffer 707 temporarily stores data corresponding to various data requests received from the crossbar 100 described later. Various data stored in the reception buffer 707 are output to an external storage device connected to the card slot 701 and the card slot 702, or to the disk storage device 703 and the disk storage device 704, respectively.
  • the I / O board Y800 has the same configuration as the I / O board X700.
  • the I / O board Y800 has an I / O controller 805 including a card slot 801 and a card slot 802, a disk storage device 803 and a disk storage device 804, a transmission buffer 806, and a reception buffer 807.
  • the function and processing of each component is the same as each component of the I / O board X700.
  • the functional units having the same name except for the reference numerals have the same function and perform the same processing.
  • each I / O board connected to the crossbar 100 is not limited to the two I / O boards X700 and Y800 described above.
  • Each I / O board includes two card slots and two disk storage devices, but is not limited to “two”, and functions other than the card slot and disk storage device are provided. May be included.
  • FIG. 2 is a block diagram showing a configuration of a conventional crossbar 100.
  • the arbiter unit 101, the data crossbar 102, the port A request queue 105a and the port B request queue 105b, the port A data control unit 106a and the port B data control unit 106b are shown, and the description of other configurations is omitted. Yes.
  • the arbiter unit 101 includes a port X resource management unit 101a, a port X arbiter unit 101b, a port Y resource management unit 101c, and a port Y arbiter unit 101d.
  • the arbiter unit 101 includes a port A resource management unit, a port A arbiter unit, a port B resource management unit, and a port B arbiter unit. This is because a case where a data request is transmitted to the port X113 from the port A request queue 105a of the port A103 will be described as an example.
  • the port A request queue 105a and the port B request queue 105b are queues for managing data input from the input port 104 and the input port 109, and hold information necessary for arbitration, for example, a data destination and a data size.
  • the port A request queue 105a includes a port AQ0_105a00, a port AQ1_105a01,..., A port AQn_105a0n, a port A local arbiter unit 105a1, and a destination determination unit 105a2 that accept data requests for each type.
  • Q0, Q1,..., Qn represent data request types (hereinafter referred to as request types).
  • the port A local arbiter unit 105a1 arbitrates data requests input from the port AQ0_105a00, port AQ1_105a01,..., Port AQn_105a0n. Then, the destination determination unit 105a2 outputs the data request that has won the arbitration to the port X arbiter unit 101b or the port Y arbiter unit 101d according to the destination. That is, arbitration is performed in two stages: the port A local arbiter unit 105a1 and the port X arbiter unit 101b or the port Y arbiter unit 101d.
  • the port B request queue 105b includes a port BQ0_105b00, a port BQ1_105b01,..., A port BQn_105b0n, a port B local arbiter unit 105b1, and a destination determination unit 105b2.
  • the functions and processes of the components of the port B request queue 105b are the same as those of the components of the port A request queue 105a.
  • the functional units having the same name except for the reference numerals have the same function and perform the same processing.
  • the port X resource management unit 101a of the arbiter unit 101 includes a resource information unit (for Q0) 101a0, a resource information unit (for Q1) 101a1,..., And a resource information unit (for Qn) 101an.
  • the resource information part (for Q0) 101a0, the resource information part (for Q1) 101a1,..., The resource information part (for Qn) 101an are stored in the reception buffer 707 of the I / O board X700 connected to the crossbar 100.
  • the queue Q0, queue Q1,..., Queue Qn usage status for each type of request data is acquired and managed.
  • the resource information managed by each resource information section indicates the usable amount of the reception buffer 707 as a resource. At the time of data output, the usable amount decreases when the data is temporarily stored in the reception buffer 707, and the usable amount increases when the temporary storage of data is released.
  • the port X arbiter unit 101b includes a port A resource check unit 101b0, a port B resource check unit 101b1, an interport X port arbiter unit 101b2, an output control unit 101b3, and an arbitration information unit 101b4.
  • the port A resource check unit 101b0 has a resource information part (for Q0) 101a0, a resource information part (for Q1) 101a1,..., Resource information according to the type of request for the data request input from the port A request queue 105a. Part (for Qn) 101an is referred to.
  • the port B resource check unit 101b1 has a resource information unit (for Q0) 101a0, a resource information unit (for Q1) 101a1,... According to the type of data request received from the port B request queue 105b. Reference is made to the resource information part (for Qn) 101an.
  • the port A resource check unit 101b0 When the queue corresponding to the data request is not busy in the reception buffer 707, the port A resource check unit 101b0 outputs the data request to the interport X port arbiter unit 101b2. Similarly, when the queue corresponding to the data request is not busy in the reception buffer 707, the port B resource check unit 101b1 outputs the data request to the interport X port arbiter unit 101b2.
  • the output control unit 101b3 instructs the port A data control unit 106a or the port B data control unit 106b to output data corresponding to the data request that has won the arbitration in the interport X port arbiter unit 101b2.
  • the arbitration information unit 101b4 holds information indicating the priority order between ports or request types used in arbitration in the port X interport arbiter unit 101b2.
  • the port A data control unit 106a includes a data buffer 106a1 and a read control unit 106a2.
  • the port B data control unit 106b includes a data buffer 106b1 and a read control unit 106b2.
  • the read control unit 106a2 of the port A data control unit 106a or the read control unit 106b2 of the port B data control unit 106b sends the corresponding data to the data buffer 106a1 and the data buffer 106b1, respectively. Instruct to read.
  • the data buffer 106a1 and the data buffer 106b1 output corresponding data to the port X data selector 102a and the port Y data selector 102b of the data crossbar 102, respectively.
  • the port Y resource management unit 101c of the arbiter unit 101 includes a resource information unit (for Q0) 101c0, a resource information unit (for Q1) 101c1,..., And a resource information unit (for Qn) 101cn.
  • the resource information part (for Qn) 101cn are the resource information part (for Q0) 101a0 and the resource information part (for Q1). 101a1,..., Resource information part (for Qn) 101an, queue Q0, queue Q1,...
  • the usage status of the queue Qn is acquired and managed.
  • the port Y arbiter unit 101d includes a port A resource check unit 101d0, a port B resource check unit 101d1, an interport Y port arbiter unit 101d2, and an output control unit 101d3.
  • the port A resource check unit 101d0 has a resource information part (for Q0) 101c0, a resource information part (for Q1) 101c1,..., Resource information according to the type of request for the data request input from the port A request queue 105a. Part (for Qn) 101cn is referred to.
  • the port B resource check unit 101d1 has a resource information part (for Q0) 101c0, a resource information part (for Q1) 101c1,... According to the type of data request received from the port B request queue 105b. Reference is made to the resource information part (for Qn) 101cn.
  • the port A resource check unit 101d0 When the queue corresponding to the data request is not busy in the reception buffer 807, the port A resource check unit 101d0 outputs the data request to the interport Y port arbiter unit 101d2. Similarly, when the queue corresponding to the data request is not busy in the reception buffer 807, the port B resource check unit 101d1 outputs the data request to the inter-port Y port arbiter unit 101d2.
  • the output control unit 101d3 instructs the port A data control unit 106a or the port B data control unit 106b to output data corresponding to the data request that won the arbitration in the port Y interport arbiter unit 101d2.
  • the read control unit 106a2 of the port A data control unit 106a or the read control unit 106b2 of the port B data control unit 106b that has received an instruction from the output control unit 101d3 corresponds to the data buffer 106a1 and the data buffer 106b1, respectively. Instructs to read data. Then, the data buffer 106a1 and the data buffer 106b1 output the corresponding data to the port X data selector 102a and the port Y data selector 102b of the data crossbar 102, respectively.
  • FIG. 3 is a flowchart showing a conventional arbitration processing procedure.
  • a data request of the request type Q0 is transmitted from the system board A500 to the port X via the port A103 is shown.
  • the crossbar 100 receives a data request and data (packet) having a request type of Q0 from the system board A500.
  • the port AQ0_105a00 of the port A request queue 105a of the crossbar 100 registers a data request of the request type Q0 from the system board A500.
  • the data buffer 106a1 of the port A data control unit 106a stores data (packets) corresponding to the data request of the request type Q0 from the system board A500.
  • step S102 the port AQ0_105a00 inputs the registered request type Q0 data request to the port A local arbiter unit 105a1 in order to participate in the port A local arbitration performed inside the port A request queue 105a.
  • the port A local arbiter unit 105a1 to which the data request is input performs local arbitration inside the port A request queue 105a.
  • step S103 the port A local arbiter unit 105a1 determines whether or not the data request input in step S102 has won the local arbitration. If it is determined that the player has won (Yes at Step S103), the process proceeds to Step S104. If it is not determined that the player has won (No at Step S103), the process proceeds to Step S102.
  • step S104 the port A local arbiter unit 105a1 determines whether or not the read control unit 106a2 of the port A data control unit is busy. When it is determined that it is busy (Yes at Step S104), the process proceeds to Step S102, and when it is not determined that it is busy (No at Step S104), the process proceeds to Step S105.
  • step S105 the port A local arbiter unit 105a1 outputs a data request that has won the local arbitration from the destination determination unit 105a2 to the arbiter unit of the destination port (here, the port X arbiter unit 101b).
  • the port A local arbiter unit 105 a 1 outputs the corresponding data request addressed to the port X to the port A resource check unit 101 b 0 of the port X arbiter unit 101 b of the arbiter unit 101.
  • step S106 the port A resource check unit 101b0 of the port X arbiter unit 101b of the arbiter unit 101 refers to the resource information unit 101a0 of the port X resource management unit 101a, and the resource of the request type Q0 of the reception buffer 707 is busy. It is determined whether or not there is. When it is determined that it is busy (Yes at Step S106), the process proceeds to Step S102 (or Step S106), and when it is not determined that it is busy (No at Step S106), the process proceeds to Step S107.
  • step S107 the port A resource check unit 101b0 inputs a data request of the request type Q0 to the interport Xport arbiter unit 101b2 to participate in the interport X port arbitration performed by the port X arbiter unit 101b2.
  • the port X port arbiter unit 101b2 to which the data request is input performs arbitration between the port X ports in the port X arbiter unit 101b2.
  • step S108 the port X port arbiter unit 101b2 determines whether or not the data request of the request type Q0 has won the arbitration between port X ports. If it is determined that the game has been won (Yes at Step S108), the process proceeds to Step S109. If it is not determined that the game has been won (No at Step S108), the process proceeds to Step S106.
  • step S109 the interport X port arbiter unit 101b2 clears the queue of request type Q0 data requests registered in the port AQ0_105a00 that has won the interport X port arbitration. Further, the output control unit 101b3 instructs the read control unit 106a2 of the port A data control unit to output data corresponding to the data request that has won the arbitration between the port X port.
  • step S110 the read control unit 106a2 reads the data (packet) corresponding to the corresponding data request addressed to the port X from the data buffer 106a1 according to the instruction from the output control unit 101b3, and the port X data selector of the data crossbar 102 To 102a.
  • step S101, step S105, step S106, step S107, and step S109 is represented by each arrow which attaches
  • the port A resource check unit 101b0 of the port X arbiter unit 101b of the arbiter unit 101 refers to the resource information unit 101a0 of the port X resource management unit 101a, and receives the reception buffer.
  • the resource of the request type Q0 707 is busy, the following two correspondences can be considered.
  • step S102 Cancel the data request and start over from the local arbitration in the port A request queue 105a (refer to the wavy arrow indicated by (A) in FIG. 2; if the result in step 106 is affirmative in FIG. 3, the process proceeds to step S102).
  • step S102 Continue to re-inject the data request into the port A resource check unit 101b0 of the port X arbiter unit 101b until the resource busy state of the reception buffer 707 is resolved (a wavy arrow indicated by (B) in FIG. 2) (Refer to step S106 in the case of step 106 in FIG. 3)
  • the above (1) has the following problems. That is, (Problem 1) If a steady resource busy state continues, there is a possibility that a live lock state is established. Specifically, the resource information of the request type Q0 of the port X113 is updated, and another data request from the port A103 (for example, the request type Q1 addressed to the port Y118) is secured at the timing when the resources necessary for data transmission are secured. Is selected, and a data request of the request type Q0 addressed to the port X113 from the port B108 is selected.
  • the resource for the request type Q0 of the port X113 is used by the port B108, and the data request of the request type Q0 addressed from the port A103 to the port X113 falls into the resource busy state again. If this state continues, the resource request is sequentially released, so that a live request state in which data requests from some ports are not constantly selected, such as port A103, is established.
  • the port A request queue 205a may reduce the opportunity to input data requests of other request types that are not in shortage of resources, and may reduce throughput.
  • the resource for the request type Q0 in the port X113 is interdependent with either the data request of another request type Q1 to Qn in the port X113 or the request type Q0 to Qn in the output port different from the port X113.
  • a specific data request remains in the arbiter unit 101, and other data that needs to be overtaken by the port A local arbiter unit 105a1
  • the possibility of deadlock is further increased by making it impossible to submit a request. If a specific data request does not stay in the arbiter unit 101, there is a problem that a live block may occur.
  • the crossbar 200 includes a port A request queue 205a and a port B request queue 205b instead of the port A request queue 105a and the port B request queue 105b. Specifically, for example, a port A request queue 205a is provided instead of the port A request queue 105a. The same applies to the request queues of other request types.
  • the port A request queue 205a is configured such that the requester resource busy flag control unit 205a30 to the requester resource busy flag control unit 205a3n are connected to the ports AQ0_205a00 to AQn_205a0n for the request types Q0 to Qn, respectively. .
  • the port A resource check unit 201b0 of the port X arbiter unit 201b refers to the resource information unit 201a0 of the port X resource management unit 201a, so that the data request from the port AQ0_205a00 is busy. If it is determined that output to the port X interport arbiter unit 201b2 is not possible, the requester resource busy flag control unit 205a30 of the port AQ0_205a00 is instructed to turn on the busy flag.
  • the port AQ0_205a00 suppresses outputting a data request as long as the busy flag is on. When the busy flag is off, the port AQ0_205a00 does not prevent the data request from being output.
  • FIG. 6 is a flowchart showing an arbitration processing procedure according to an example of the first embodiment. Steps S201 to S210 in FIG. 6 are the same as the conventional arbitration processing procedure shown in FIG. The difference is the branch process in step S206.
  • step S206 the port A resource check unit 201b0 of the port X arbiter unit 201b of the arbiter unit 201 refers to the resource information unit 201a0 of the port X resource management unit 201a, and the resource of the request type Q0 of the reception buffer 707 is busy. If it is determined that there is (Yes at Step S206), the process proceeds to Step S211.
  • step S211 the port A resource check unit 201b0 sends a cancel notification to the port A request queue 205a.
  • the requester resource busy flag control unit 205a30 sets a requester resource busy flag in response to the cancellation notification.
  • step S213 the resource information unit 201a0 of the port X resource management unit 201a determines whether the resource busy has been resolved. When it is determined that the problem has been resolved (Yes at Step S213), the process proceeds to Step S214. When it is not determined that the problem has been resolved (No at Step S213), the process proceeds to Step S213. In step S214, the requester resource busy flag control unit 205a30 receives a notification that the resource busy has been released from the resource information unit 201a0 of the port X resource management unit 201a, and resets (turns off) the requester resource busy flag. When this process ends, the process proceeds to step S202.
  • the request queue 205a00 can know the busy state of the resource for each request type, and suppresses the output of data requests that are highly likely to be lost due to arbitration between ports.
  • the above (Problem 2) can be solved.
  • the port X arbiter unit 301b of the arbiter unit 301 further includes a resource release waiting flag storage unit 301b5.
  • the resource release waiting flag storage unit 301b5 holds a resource release waiting flag for each request type and each input port.
  • the resource release wait flag storage unit 301b5 sets (turns on) a resource release wait flag when a resource shortage is detected in the resource check in the output port.
  • resource release wait flag of any input port of the request type If the resource release wait flag of any input port of the request type is set, data requests from other input ports that do not have the resource release wait flag set will be in the resource busy state even if they are not in the resource busy state. . This prevents a new data request from winning the arbitration before the preceding input port waiting for resource release. That is, the order of waiting for resource release is maintained.
  • the port A resource check unit 301b0 cancels the data request when detecting a resource shortage of the corresponding request type. Further, when the port A resource check unit 301b0 does not detect a shortage of resources of the corresponding request type, the port A resource check unit 301b0 inputs a data request to the port X port arbiter unit 301b2. In this way, if there is no shortage of resources, the data request stays in the arbiter unit 301, so that it is not necessary to start again from the local arbiter, and the data request that is likely to be output can be efficiently participated in the arbitration between ports. .
  • the resource information part 301a0 of the port X resource management part recognizes that the resource information has been updated and the resource shortage has been resolved, the information in the resource release waiting flag storage part 301b5 and the arbitration information held in the arbitration information part 301b4
  • the requester resource busy flag of the corresponding request type of the input port that holds the data request with the highest priority based on is reset (turned off).
  • the resource release wait flag held in the resource release wait flag storage unit 301b5 is selected again by the interport X port arbiter unit 301b2 through the port A local arbiter unit 305a1. Reset.
  • the requester resource busy flag of the corresponding request type of the input port with the next highest priority is reset.
  • FIG. 9 is a flowchart illustrating an arbitration processing procedure according to an example of the second embodiment.
  • steps S301 to S306 the same processing as in steps S101 to S106 is performed. If step S306 is positive, the process proceeds to step S315. If step S306 is negative, the process proceeds to step S307.
  • step S307 the port A resource check unit 301b0 refers to the resource release wait flag storage unit 301b5 and determines whether all the resource release wait flags are off (“0”). When it is not determined that all the resource release waiting flags are off (“0”) (Yes at Step S307), the process proceeds to Step S308, and when it is determined that all the resource release waiting flags are off (“0”). (No at step S307), the process proceeds to step S309.
  • step S308 the port A resource check unit 301b0 determines whether the resource release wait flag of the target port is on (“1”). If it is determined that the resource release wait flag of the target port is on (“1”) (Yes at Step S308), the process proceeds to Step S309, and it is determined that the resource release wait flag of the target port is on (“1”). If not (No at Step S308), the process proceeds to Step S315.
  • step S311 the port X port arbiter unit 301b2 determines whether or not the resource release wait flag of the corresponding request type of the port that has won the arbitration is on (“1”). If it is determined that the resource release wait flag of the corresponding request type of the port that won the arbitration is on (“1”) (Yes in step S311), the process proceeds to step S312 and the corresponding request type of the port that won the arbitration. If it is not determined that the resource release waiting flag is on (“1”) (No at step S311), the process proceeds to step S313.
  • step S312 the port X port arbiter unit 301b2 instructs the resource release wait flag storage unit 301b5 to reset the resource release wait flag of the corresponding request type of the target port.
  • the resource release wait flag storage unit 301b5 resets the resource release wait flag of the target port.
  • step S315 the port A resource check unit 301b0 notifies the port A request queue 305a of the cancellation of the data request and sets the resource release waiting flag storage unit 301b5 of the target port so as to set the resource release waiting flag. Instruct. In response to this instruction, the resource release wait flag storage unit 301b5 sets the resource release wait flag of the target port.
  • step S316 the requester resource busy flag control unit 305a30 sets a requester resource busy flag in response to the cancellation notification.
  • step S317 the requester resource busy flag control unit 305a30 waits for a reset instruction when the information in the resource information unit 301a0 of the port X resource management unit is updated.
  • step S318 the same process as in step S214 is performed.
  • FIG. 10 is a flowchart illustrating a resource release waiting flag control processing procedure according to an example of the second embodiment.
  • the resource release waiting flag storage unit 301b5 waits for a flag setting instruction from any of the resource check units. If no setting is instructed for any of the resource release waiting flags (No at Step S321), the process proceeds to Step S321. If setting is instructed for any of the resource release waiting flags (Yes at step S321), the process proceeds to step 322.
  • step S322 the resource information unit 301a0 of the port X resource management unit determines whether the resource busy has been resolved. If it is determined that the resource busy has been resolved (Yes at Step S322), the process proceeds to Step S323, and if it is not determined that the resource busy has been resolved (No at Step S322), the process proceeds to Step S322.
  • step S323 the resource information unit 301a0 of the port X resource management unit resets the requester resource busy flag according to the type of data request and the information of the arbitration information unit 301b4 and the resource release waiting flag storage unit 301b5 of the output port. Select.
  • step S324 the resource information unit 301a0 of the port X resource management unit instructs the requester resource busy flag control unit 305a30 of the target port to reset the requester resource busy flag.
  • step 318 is executed.
  • step S325 the resource information unit 301a0 of the port X resource management unit waits for an instruction to reset the target port resource release flag in step S312.
  • step S326 in response to the instruction in step S312, the corresponding resource release waiting flag in the resource release waiting flag storage unit 301b5 is reset.
  • step S327 the resource information unit 301a0 of the port X resource management unit determines whether all the resource release waiting flags in the resource release waiting flag storage unit 301b5 are off (“0”). If it is determined that all the resource release wait flags are off (“0”) (Yes at Step S327), the process proceeds to Step S321, and it is determined that all the resource release wait flags are off (“0”). If not (No at step S327), the process proceeds to step S322.
  • the arbitration information unit 301b4 and the resource release wait flag storage unit 301b5 are at the timing when it is guaranteed by the resource release wait flag control of the example of the second embodiment that resources are secured for the input port waiting for resource release. Using this information, it becomes possible to make a data request participate in arbitration between ports again for the port to be prioritized, and the above (Problem 1) can be solved.
  • the crossbar 400 according to the example of the third embodiment includes a livelock monitoring timer for each request queue for each request type in addition to the configuration of the crossbar 300 according to the example of the second embodiment, and the count value of the livelock monitoring timer is The live block prevention circuit is activated when the live block monitoring threshold is exceeded.
  • the port AQ0_405a00 of the port A request queue 405a further includes a live block monitoring timer 405a40, a comparator 405a50, and a destination determination unit 405a60.
  • the port AQ0_405a01 further includes a live lock monitoring timer 405a41, a comparator 405a51, and a destination determination unit 405a61.
  • the port AQ0_405a0n further includes a live block monitoring timer 405a4n, a comparator 405a5n, and a destination determination unit 405a6n.
  • the port A request queue 405a includes a live block monitoring threshold storage unit 405a7 and is connected to the comparators 405a50, 405a51, and 405a5n.
  • the live lock monitoring timer will be described by taking port AQ0_405a00 as an example, as shown in FIGS.
  • the live lock monitoring timer 405a40 starts timing when the resource check unit 401b0 cancels the request due to resource busy, and inputs the timing result to the comparator 405a50.
  • the comparator 405a50 always compares the predetermined threshold value stored in the live lock monitoring threshold value storage unit 405a7 with the input time measurement result. If the time measurement result exceeds a predetermined time threshold, the destination determination unit 405a60 determines the destination of the data request of the request type Q0 output from the port AQ0_405a00, and the request type Q0 data request live is output to the destination output port. Instructs to activate the lock prevention function.
  • the timer reset timing of the live block monitoring timer 405a40 is when the target data request is selected by the interport X port arbiter unit 401b2.
  • the port X arbiter unit 401b further includes a live block prevention circuit enable bit storage unit 401b6.
  • the live block prevention circuit enable bit storage unit 401b6 of the port X arbiter unit 401b stores a live block prevention circuit enable bit for enabling the live block prevention circuit for each request type.
  • the live block prevention circuit enable bit is set to a bit (“1”) based on a signal output by determining the output port from the destination determination unit 405a60 of the port A request queue.
  • live lock prevention circuit enable bit Until the live lock prevention circuit enable bit is set, data requests from input ports that do not have the resource release wait flag set are not treated as resource busy. When resolving the resource busy is recognized, all the requester resource busy flag and resource release waiting flag of the corresponding input port are reset.
  • the live lock prevention circuit enable bit is reset when the request that detected the live lock state by the live lock monitor timer is selected by the interport X port arbiter unit 401b2, and the comparator 405a50 resets the threshold value. Reset when no more is detected.
  • FIG. 14 is a flowchart illustrating an arbitration processing procedure according to an example of the third embodiment. Steps S401 to S406 in FIG. 14 are the same as steps S301 to S306 in the arbitration processing procedure of the example of the second embodiment shown in FIG.
  • step S407 the port A resource check unit 401b0 determines whether the livelock prevention circuit is valid and all the resource release wait flags are off (“0”). If it is determined that the livelock prevention circuit is valid and the resource release wait flags are not all off (“0”) (Yes at step S407), the process proceeds to step S408, and the livelock prevention circuit valid and resource release wait flags are all off ( If it is not determined that it is not “0”) (No at Step S407), the process proceeds to Step S409.
  • step S410 are the same as steps S308, S309, and S310 of the arbitration processing procedure of the example of the second embodiment shown in FIG. If the determination in step S410 is affirmative, the process proceeds to step S411. If the determination in step S410 is negative, the process proceeds to step S406.
  • step S411 the port X port arbiter unit 401b2 determines whether or not the resource release waiting flag of the port that won the live lock prevention circuit and that has won the arbitration is on (“1”). If it is determined that the resource release wait flag of the port that has won the live lock prevention circuit and has won arbitration is on (“1”) (Yes in step S411), the process proceeds to step S412 and the live block prevention circuit has been turned on and wins the arbitration. If it is not determined that the resource release wait flag of the selected port is on (“1”) (No at step S411), the process proceeds to step S413. Steps S412 to S414 in FIG. 14 are the same as steps S312 to S314 in the arbitration processing procedure of the example of the second embodiment shown in FIG.
  • step S415 in FIG. 14 is the same as step S315 in the arbitration processing procedure of the example of the second embodiment shown in FIG.
  • step S416 the port A resource check unit 401b0 instructs the livelock monitoring timer to start timing.
  • Steps S417 to S419 in FIG. 14 are the same as steps S316 to S318 in the arbitration processing procedure of the example of the second embodiment shown in FIG. When step S419 ends, the process proceeds to step S401.
  • FIG. 15 is a flowchart illustrating a resource release waiting flag control processing procedure according to an example of the third embodiment. Steps S421 and S422 in FIG. 15 are the same as steps S321 and S322 in the resource release wait flag control processing procedure of the example of the second embodiment shown in FIG.
  • step S423 the resource information unit 401a0 of the port X resource management unit refers to the live block prevention circuit enable bit storage unit 401b6, sets the live block prevention circuit enable bit, and the live block prevention circuit is enabled. It is determined whether or not. If it is determined that the livelock prevention circuit is valid (Yes at step S423), the process proceeds to step S424. If it is not determined that the livelock prevention circuit is valid (No at step S423), step S429 is performed. Move on.
  • Steps S424 to S428 in FIG. 15 are the same as steps S323 to S327 of the resource release waiting flag control processing procedure in the example of the second embodiment shown in FIG.
  • step S429 the resource information unit 401a0 of the port X resource management unit instructs to reset the requester resource busy flag of all ports.
  • step S430 the resource information unit 401a0 of the port X resource management unit instructs resetting of the resource release waiting flag of all ports.
  • FIG. 16 is a flowchart illustrating a live block prevention circuit control processing procedure according to an example of the third embodiment.
  • the livelock monitoring timer 405a40 waits for the monitoring timer to be activated in S416.
  • the process proceeds to Step S432, and when the live lock monitor timer 405a40 is not activated (No at Step S431), the process proceeds to Step S431.
  • step S432 the live lock monitoring timer 405a40 determines whether or not the data request to be monitored is selected by the interport X port arbiter unit 401b2.
  • the process proceeds to step S437, and the data request to be monitored is selected by the port X port arbiter unit 401b2. If it is not determined that the result is negative (No at step S432), the process proceeds to step S433.
  • step S433 the comparator 405a50 determines whether or not the value counted by the livelock monitoring timer 450a40 exceeds the livelock monitoring threshold stored in the livelock monitoring threshold storage unit 405a7. If it is determined that the live block monitoring threshold has been exceeded (Yes at step S433), the process proceeds to step S434. If it is not determined that the live block monitoring threshold has been exceeded (No at step S433), the process proceeds to step S435.
  • step S434 the live block monitoring timer 405a40 sets the live block prevention circuit enable bit for each request type in the live block prevention circuit enable bit storage unit 401b6 through the destination determination unit 405a60, and enables the live block prevention circuit. To do.
  • step S435 a predetermined value (for example, 1) is added to the value counted by the live lock monitoring timer 405a40. When this process ends, the process moves to step S432.
  • step S436 the live lock monitoring timer 405a40 determines whether the data request to be monitored is selected by the interport X port arbiter unit 401b2 after enabling the live lock prevention circuit.
  • the process proceeds to step S437, and the data request to be monitored is selected by the port X port arbiter unit 401b2. If it is not determined that the result is negative (No at step S436), the process proceeds to step S436.
  • step S437 the live lock monitoring timer 405a40 corresponding to the request selected by the port X port arbiter unit 401b2 is initialized (reset).
  • the comparator 405a50 does not detect exceeding the threshold value
  • the live lock prevention circuit enable bit for each request type in the live lock prevention circuit enable bit storage unit 401b6 is reset, and the live lock monitor timer 405a40 is reset. Disable the lock prevention circuit.
  • the process moves to step S431.
  • the requester resource busy flag 405a30, the resource release waiting flag storage unit 401b5, and The activation of the livelock prevention circuit including the port A resource check unit 401b0 for controlling these is suppressed when the resource busy that occurs in a short time until the time measured by the livelock monitoring timer exceeds the livelock monitoring threshold.
  • a decrease in data transfer throughput within the crossbar 400 can be suppressed by suppressing the operation of the live lock prevention circuit.
  • Example of this invention was described, this invention is not limited to this, In the range of the technical idea described in the claim, it may be implemented with a various different Example. Is. Moreover, the effect described in the Example is not limited to this.
  • each component of each illustrated apparatus is functionally conceptual and does not necessarily need to be physically configured as illustrated.
  • the specific form of distribution / integration of each device is not limited to that shown in the figure, and all or a part thereof may be functionally or physically distributed or arbitrarily distributed in arbitrary units according to various loads or usage conditions. Can be integrated and configured.

Abstract

　ポートＡリクエストキュー（２０５）は、リクエストタイプＱ０～Ｑｎ毎のポートＡＱ０（＿２０５ａ００）～ポートＡＱｎ（＿２０５ａ０ｎ）にそれぞれリクエスタ資源ビジーフラグ制御部（２０５ａ３０）～リクエスタ資源ビジーフラグ制御部（２０５ａ３ｎ）が接続された構成である。ポートＸアービタ部（２０１ｂ）のポートＡ資源チェック部（２０１ｂ０）は、ポートＸ資源管理部（２０１ａ）の資源情報部（２０１ａ０）を参照した結果、ポートＡＱ０（＿２０５ａ００）からのデータリクエストが資源ビジーのためにポートＸポート間アービタ部（２０１ｂ２）へ出力可能でないと判断した場合、ポートＡＱ０（＿２０５ａ００）のリクエスタ資源ビジーフラグ制御部（２０５ａ４）に対してビジーフラグをオンにするよう指示する。ポートＡＱ０（＿２０５ａ００）は、ビジーフラグがオンである限りデータリクエストを出力することを抑止する。

Description

データ転送回路及びデータ転送方法
　情報処理装置としてのコンピュータ装置において、システムボード及びＩ／Ｏ（Input／Output、入出力）ボードが接続され、システムボード及びＩ／Ｏボードの各ボード間のデータ転送を調停するクロスバボード等のデータ転送回路及びデータ転送方法に関する。
　従来から、演算処理装置としてのＣＰＵ（Central　Processing　Unit）等の制御装置、Ｉ／Ｏポート、メモリ、システムコントローラを含むシステムボード、及び、外部記憶装置、Ｉ／Ｏポートを含むＩ／Ｏボードをクロスバボードで接続するような構成のコンピュータ装置が知られている。
　システムボード及びＩ／Ｏボードは、クロスバボードを介して他のシステムボード又はＩ／Ｏボードへデータを送信する。クロスバボードを介して複数のシステムボード及びＩ／Ｏボードが接続される構成の場合、各システムボード及びＩ／Ｏボードが送信するデータが経由するクロスバボードでは、優先制御によってデータ転送のリクエストのアービトレーション（調停）が行なわれる。
　クロスバボード内でデータの転送のアービトレーションを効率的に行い、データ転送効率を向上させるため、様々な従来技術が提供されてきた。例えば、従来技術として、コンピュータ装置のメモリアクセスに関し、メモリバンクビジー状態のメモリバンクに対するメモリバス獲得リクエストを対象から除外してアービトレーションを行うアービトレーション方法が提案されている。
　また、従来技術として、コンピュータ装置のメモリアクセスに関し、メモリバスの使用優先度の高い通信インターフェース装置は、優先度の低い通信インターフェース装置から送出されているメモリバス使用要求が待たされているとき、自装置からのバス使用要求の送出を抑止し、抑止回数が所定値以上になったとき抑止を解除するアービトレーション方法が提案されている。
　また、従来技術として、コンピュータ装置のメモリアクセスに関し、バス・エージェントがトランザクションを初めて実行し、中断されたのちに他のバス・エージェントがトランザクションを完了すると、トランザクションを完了できない状態が続くバス・エージェントにバス・アクセス権をトランザクションが終了するまで独占的に与えるアービトレーション方法が提案されている。
　また、従来技術として、クロスバボード内でデータの転送のアービトレーションを一段階ではなく二段階で行う事が提案されている。すなわち、データリクエスト元の各Ｉ／Ｏポート内でアービトレーションを一段階目のアービトレーションとして実行する、そして、送出権を獲得したデータリクエストをリクエスト先の各Ｉ／Ｏポートへ送信し、リクエスト先の各Ｉ／Ｏポートのそれぞれで複数のＩ／Ｏポートからのデータリクエストのアービトレーションを二段階目のアービトレーションとして実行する。このように、複数のリクエスト元からの複数のリクエスト先に対するデータリクエストを同時にアービトレーションすることによってデータ転送効率を向上させるアービトレーション方法が提案されている。
特開平１１－１６７５４６号公報 特開平９－２９３０５０号公報 特開平１１－１４３８２４号公報
　ところで、近年、Ｉ／Ｏポート毎のリクエストタイプの種類が増加してきている。このため、上記従来技術では、リクエスト先のＩ／Ｏポートが資源ビジー状態であるデータリクエストを一段階目のアービトレーションに参加させない様に制御したとしても、リクエスト先のＩ／Ｏポートが資源ビジー状態でない多くのデータリクエストが一段階目のアービトレーションの参加対象となり、バスが占有される。このため、リクエスト先のＩ／Ｏポートの資源ビジー状態が解消したタイミングに、二段階目のアービトレーションに参加できず、データリクエストの権利を獲得できないデータリクエストが存在する状態が続くというライブロック状態が発生する可能性があった。
　また、同一データリクエスト元のリクエストタイプ同士、又は、データリクエスト先のＩ／Ｏポート同士で相互依存関係があるにも関わらず、二段階目のアービタに資源ビジーにより出力不可能なリクエストが留まった場合を考える。この場合、特定のデータリクエスト間でデータのリクエストの順序の追い越しを行わなければならないとき、追い越しを行わなければならないデータリクエストが一段階目のアービトレーションに参加できないため、アービトレーションにおいてデータリクエストの権利を獲得できない状態が続き、デッドロック状態が発生する可能性があった。
　また、相互依存関係に関わらず、二段階目のアービタに資源ビジーにより出力不可能なリクエストが留まった場合を考える。この場合、データリクエスト元のＩ／Ｏポートは、出力したデータリクエストがデータリクエスト先のＩ／Ｏポートの資源を獲得するまで他の種類のデータリクエストを出力しない。このため、他の種類のデータリクエストのリクエスト先のＩ／Ｏポートが資源ビジーでない状態であってもデータリクエストの権利を獲得できない状態が続き、データ転送のスループットを低下させていた。
　開示の技術は、上記問題点（課題）を解消するためになされたものであって、データリクエストのライブロック状態、デッドロック状態、及び、データ転送のスループットの低下を回避するデータ転送回路及びデータ転送方法を提供することを目的とする。
　上述した問題を解決し、目的を達成するため、開示の技術は、制御回路及びデータ入出力回路が接続され、前記制御回路及び／又は前記データ入出力回路の間のデータ転送を行うデータ転送回路及び該当データ転送回路が行うデータ転送方法であって、データ転送を要求するデータリクエストに対応するデータを受信する受信側の前記制御回路及び／又は前記データ入出力回路の受信資源の使用状況を監視し、データリクエスト及び対応するデータの送信側の制御回路及び／又はデータ入出力回路から入力されたデータリクエストをデータリクエスト格納部に格納し、データリクエスト格納部に格納される前記データリクエストを出力するか否かを制御し、複数のデータリクエスト格納部から出力された複数のデータリクエストを受け付け、複数のデータリクエストから一つのデータリクエストを調停によって選択し、調停ステップによって選択されたデータリクエストのデータ転送を行い、受信資源の使用状況がビジー状態である場合、データリクエストの出力を抑止することを要件とする。
　開示の技術によれば、クロスバを介したデータ転送に必要な資源が定常的に枯渇している場合、資源枯渇状態解消時に優先すべきＩ／Ｏポート以外のＩ／Ｏポートからのデータリクエストがアービトレーションに参加することを抑止して、ライブロック状態が発生することを回避することが出来るという効果を奏する。
図１は、従来技術及び開示の技術に係るコンピュータ装置の構成の概略を示すブロック図である。 図２は、従来技術のクロスバ１００の構成を示すブロック図である。 図３は、従来技術のアービトレーション処理手順を示すフローチャートである。 図４は、第一実施形態の一例に係るポートＡリクエストキューの構成を示すブロック図である。 図５は、第一実施形態の一例に係るクロスバの構成を示すブロック図である。 図６は、第一実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。 図７は、第二実施形態の一例に係るポートＡアービタ部の構成を示すブロック図である。 図８は、第二実施形態の一例に係るクロスバの構成を示すブロック図である。 図９は、第二実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。 図１０は、第二実施形態の一例に係る資源解放待ちフラグ制御処理手順を示すフローチャートである。 図１１は、第三実施形態の一例に係るポートＡリクエストキューの構成を示すブロック図である。 図１２は、第三実施形態の一例に係るポートＸアービタ部の構成を示すブロック図である。 図１３は、第三実施形態の一例に係るクロスバの構成を示すブロック図である。 図１４は、第三実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。 図１５は、第三実施形態の一例に係る資源解放待ちフラグ制御処理手順を示すローチャートである。 図１６は、第三実施形態の一例に係るライブロック防止回路制御処理手順を示すフローチャートである。
符号の説明
１０　コンピュータ装置
１００、２００、３００、４００　クロスバ
１０５ａ、２０５ａ、３０５ａ、４０５ａ　ポートＡリクエストキュー
１０５ａ００、２０５ａ００、３０５ａ００、４０５ａ００　ポートＡＱ０
２０５ａ３０、２０５ａ３１、２０５ａ３ｎ、３０５ａ３０、４０５ａ３０　リクエスタ資源ビジーフラグ制御部
１０５ａ１、２０５ａ１、３０５ａ１、４０５ａ１　ポートＡローカルアービタ部
１０５ａ２、２０５ａ２、３０５ａ２、４０５ａ２　宛先判定部
１０１、２０１、３０１、４０１　アービタ部
１０１ａ、２０１ａ、３０１ａ、４０１ａ　ポートＸ資源管理部
１０１ａ０、２０１ａ０、３０１ａ０、４０１ａ０　資源情報部（Ｑ０用）
１０１ａ１、２０１ａ１、３０１ａ１、４０１ａ１　資源情報部（Ｑ１用）
１０１ａｎ、２０１ａｎ、３０１ａｎ、４０１ａｎ　資源情報部（Ｑｎ用）
１０１ｂ、２０１ｂ、３０１ｂ、４０１ｂ　ポートＸアービタ部
１０１ｂ０、２０１ｂ０、３０１ｂ０、４０１ｂ０　ポートＡ資源チェック部
１０１ｂ１、２０１ｂ１、３０１ｂ１、４０１ｂ１　ポートＢ資源チェック部
１０１ｂ２、２０１ｂ２、３０１ｂ２、４０１ｂ２　ポートＸポート間アービタ部
１０１ｂ３、２０１ｂ３、３０１ｂ３、４０１ｂ３　出力制御部
２０１ｂ４、３０１ｂ４、４０１ｂ４　アービトレーション情報部
３０１ｂ５、４０１ｂ５　資源開放待ちフラグ格納部
４０５ａ４０、４０５ａ４１、４０５ａ４ｎ　ライブロック監視タイマ
４０５ａ５０、４０５ａ５１、４０５ａ５ｎ　比較器
４０５ａ７　ライブロック監視閾値格納部
４０１ｂ６　ライブロック防止回路有効化ビット格納部
５００　システムボードＡ
７００　Ｉ／ＯボードＸ
　以下に添付図面を参照し、開示の技術に係る実施形態の一例を詳細に説明する。従来技術及び開示の技術に係る情報処理装置としてのコンピュータ装置の構成の概略、従来技術のアービトレーション処理と問題点、従来技術を解決する第一実施形態の一例、第二実施形態の一例、及び、第三実施形態の一例の順序で説明を行う。なお、以下の説明で用いる「データ」は「パケット」であり、「データリクエスト」は、「リクエストパケット」である。以下においては、後述のポートＡ１０３から後述のポートＸ１１３へ後述のリクエストタイプＱ０のデータリクエストを送信する場合を例として説明する。
［コンピュータ装置の構成の概略］
　図１は、従来技術及び開示の技術に係るコンピュータ装置の構成の概略を示すブロック図である。コンピュータ装置１０は、クロスバボード（以下、「クロスバ」と略記する、データ転送回路に相当）１００にシステムボードＡ５００、システムボードＢ６００、Ｉ／ＯボードＸ７００、Ｉ／ＯボードＹ８００が接続されている。
　なお、従来技術及び開示の技術に関し、システムボード及びＩ／Ｏボードは、クロスバに対する位置付けは同じである。また、従来技術及び開示の技術に関し、「資源」とは、後述のシステムボード及びＩ／Ｏボードの受信バッファのリクエストタイプ毎の記憶領域を指す。なお、受信バッファ、リクエストタイプについては後述する。
　処理部としてのシステムボードＡ５００は、演算処理装置としてのＣＰＵ５０１及びＣＰＵ５０２、及び、メモリ５０３及びメモリ５０４がシステムコントローラ５０５に接続される。ＣＰＵ５０１及びＣＰＵ５０２は、コンピュータ装置１０における各種演算処理を行う演算装置である。メモリ５０３及びメモリ５０４は、ＣＰＵ５０１及びＣＰＵ５０２が行った演算結果を一時記憶し、また、Ｉ／ＯボードＸ７００及び／又はＩ／ＯボードＹ８００から転送されるデータを記憶する記憶部である。
　システムコントローラ５０５は、システムボードＡ５００全体の制御を司る制御回路である。特に、システムコントローラ５０５は、ＣＰＵ５０１及びＣＰＵ５０２、又は、メモリ５０３及びメモリ５０４とクロスバ１００との間で送受信される各種データリクエスト、各種データ等の送受信バッファを含む。システムコントローラ５０５は、ＣＰＵ５０１及びＣＰＵ５０２、又は、メモリ５０３及びメモリ５０４からクロスバ１００へ送信される各種データリクエスト、各種データ等の送信バッファ５０６と、クロスバ１００から受信する各種データリクエスト、各種データ等の受信バッファ５０７とを含む。
　送信バッファ５０６は、ＣＰＵ５０１又はＣＰＵ５０２から他のシステムボード若しくはＩ／Ｏボードへ出力される各種データリクエストを一時記憶するバッファである。送信バッファ５０６に一時記憶されるデータリクエストは、後述するクロスバ１００のポートＡ１０３の入力ポート１０４へ送信される。ここで、データリクエストとは、データの送受信に関するリクエストである。データリクエストに対応して送受信される実データが存在する。
　受信バッファ５０７は、後述するクロスバ１００から受信した各種リクエスト又はデータを一時記憶する。受信バッファ５０７に一時記憶される各種リクエスト、データは、ＣＰＵ５０１及び／又はＣＰＵ５０２、メモリ５０３及び／メモリ５０４にそれぞれ出力される。
　なお、システムボードＢ６００は、システムボードＡ５００と同一の構成である。システムボードＢ６００は、ＣＰＵ６０１及びＣＰＵ６０２、メモリ６０３及びメモリ６０４、送信バッファ６０６及び受信バッファ６０７を含むシステムコントローラ６０５を有する。システムボードＢ６００の各構成部の機能及び処理は、システムボードＡ５００の各構成部と同様である。符号を除き名称が一致する機能部は、同一の機能を有し、同一の処理を行う。
　また、クロスバ１００に接続されるシステムボードの数は、上記したシステムボードＡ５００及びシステムボードＢ６００の二つに限定されるものではない。また、各システムボードは、それぞれ二つのＣＰＵ及び二つのメモリを含むが、それぞれ「二つ」に限定されるものではなく、また、ＣＰＵ及びメモリ以外の機能部を含んでもよい。
　クロスバ１００は、アービタ部１０１、データクロスバ１０２、ポートＡ１０３及びポートＢ１０８、ポートＸ１１３及びポートＹ１１８を含む。アービタ部１０１は、ラウンドロビン、ＬＲＵ（Least　Recently　Used）アルゴリズム等の優先制御に従ってポートＡ１０３、ポートＢ１０８、ポートＸ１１３、ポートＹ１１８から出力される各種リクエストをアービトレーションする。
　データクロスバ１０２は、クロスバ１００内の各ポートから出力されるデータリクエストの内、アービタ部１０１によってアービトレーションに勝ったデータリクエストに対応するデータを宛先のポートへ出力する。ここで、「アービトレーションに勝つ」とは、アービタ部１０１におけるアービトレーションにおいてデータリクエストが実際のデータリクエストを行う権利を獲得することを意味する。ここで、アービトレーションに勝ったデータリクエストは、データクロスバから、宛先のポートへ出力されることになる。一方、「アービトレーションに負ける」とは、アービトレーションにおいてデータリクエストが実際のデータリクエストを行う権利を獲得出来なかったことを意味する。すなわち、アービトレーションに負けたデータリクエストは、データクロスバから、宛先のポートへは出力されない。
　ポートＡ１０３は、入力ポート１０４、ポートＡリクエストキュー１０５ａ、ポートＡデータ制御部１０６ａ、出力ポート１０７を含む。入力ポート１０４は、システムボードＡ５０５のシステムコントローラ５０５の送信バッファ５０６から受信したデータリクエストをポートＡリクエストキュー１０５ａへ、データをポートＡデータ制御部１０６ａへと振り分けて出力する。
　ポートＡリクエストキュー１０５ａは、入力ポート１０４から入力されるデータリクエストをアービタ部１０１へ出力する。ポートＡデータ制御部１０６ａは、入力ポート１０４からポートＡリクエストキュー１０５ａへ入力されるデータリクエストに対応するデータを一時記憶する。そして、ポートＡデータ制御部１０６ａは、対応するデータリクエストがアービトレーションに勝ったことをアービタ部１０１から通知されると、アービトレーションに勝ったデータリクエストに対応するデータをデータクロスバ１０２へ出力する。出力ポート１０７は、データクロスバから宛先のポートとして出力されるデータが入力される。
　なお、ポートＢ１０８は、システムボードＢ６００に対応するポートである。ポートＢ１０８は、ポートＡと同一の構成である。ポートＢ１０８は、入力ポート１０９、ポートＢリクエストキュー１０５ｂ、ポートＢデータ制御部１０６ｂ、出力ポート１１２を含む。符号を除き名称が一致する機能部は、ポートＡ１０３における機能部と同一の機能を有し、同一の処理を行う。
　また、ポートＸ１１３は、入力ポート１１４、リクエストキュー１１５、データ制御部、出力ポート１１７を含み、ポートＹ１１８は、入力ポート１１９、リクエストキュー１２０、データ制御部１２１、出力ポート１２２を含む。各機能部は、システムボードＡ５００又はシステムボードＢ６００の代わりにＩ／ＯボードＸ７００又はＩ／ＯボードＹ８００が接続される点のみが異なり、５００ポートＡ１０３及びポートＢ１０８の対応する機能部と同一の機能を有し、同一の処理を行う。
　Ｉ／Ｏボード７００は、カードスロット７０１及びカードスロット７０２、及び、ディスク記憶装置７０３及びディスク記憶装置７０４がＩ／Ｏコントローラ７０５に接続される構成である。カードスロット７０１及びカードスロット７０２は、コンピュータ装置１０に外部記憶装置を接続する機能拡張装置としてのインターフェースである。ディスク記憶装置７０３及びディスク記憶装置７０４は、コンピュータ装置１０で利用するデータを記憶する記憶装置である。
　Ｉ／Ｏコントローラ７０５は、Ｉ／ＯボードＸ７００全体のデータ入出力の制御を司る。特に、Ｉ／Ｏコントローラ７０５は、カードスロット７０１若しくはカードスロット７０２に接続される外部記憶装置、又は、ディスク記憶装置７０３若しくはディスク記憶装置７０４とクロスバ１００との間で送受信される各種データリクエスト、各種データ等の送受信バッファを含む。
　Ｉ／Ｏコントローラ７０５は、カードスロット７０１及びカードスロット７０２に接続される外部記憶装置、又は、ディスク記憶装置７０３及びディスク記憶装置７０４とクロスバ１００との間で送受信される各種データリクエスト、各種データ等の送信バッファ７０６と、クロスバ１００から受信する各種データリクエスト、各種データ等の受信バッファ７０７とを含む。
　送信バッファ７０６は、システムボードＡ５００又はシステムボードＢ６００からのデータリクエストに応じて送信されるデータを一時記憶するバッファである。送信バッファ７０６に一時記憶されるデータは、後述するクロスバ１００のポートＸ１１３の入力ポート１１４へ送信される。
　受信バッファ７０７は、後述するクロスバ１００から受信した各種データリクエストに対応するデータを一時記憶する。受信バッファ７０７に記憶される各種データは、カードスロット７０１及びカードスロット７０２に接続される外部記憶装置、又は、ディスク記憶装置７０３及びディスク記憶装置７０４にそれぞれ出力される。
　なお、Ｉ／ＯボードＹ８００は、Ｉ／ＯボードＸ７００と同一の構成である。Ｉ／ＯボードＹ８００は、カードスロット８０１及びカードスロット８０２、ディスク記憶装置８０３及びディスク記憶装置８０４、送信バッファ８０６及び受信バッファ８０７を含むＩ／Ｏコントローラ８０５を有する。各構成部の機能及び処理は、Ｉ／ＯボードＸ７００の各構成部と同様である。符号を除き名称が一致する機能部は、同一の機能を有し、同一の処理を行う。
　また、クロスバ１００に接続されるＩ／Ｏボードの数は、上記したＩ／ＯボードＸ７００及びＩ／ＯボードＹ８００の二つに限定されるものではない。また、各Ｉ／Ｏボードは、それぞれ二つのカードスロット及び二つのディスク記憶装置を含むが、それぞれ「二つ」に限定されるものではなく、また、カードスロット及びディスク記憶装置以外の機能部を含んでもよい。
［従来技術のクロスバの詳細構成］
　図２は、従来技術のクロスバ１００の構成を示すブロック図である。図２では、アービタ部１０１、データクロスバ１０２、ポートＡリクエストキュー１０５ａ及びポートＢリクエストキュー１０５ｂ、ポートＡデータ制御部１０６ａ及びポートＢデータ制御部１０６ｂのみを示し、その他の構成の記載を省略している。
　アービタ部１０１は、ポートＸ資源管理部１０１ａ、ポートＸアービタ部１０１ｂ、ポートＹ資源管理部１０１ｃ、ポートＹアービタ部１０１ｄを含む。なお、アービタ部１０１は、ポートＡ資源管理部、ポートＡアービタ部、ポートＢ資源管理部、ポートＢアービタ部を含むが、説明を省略する。これは、ポートＡ１０３のポートＡリクエストキュー１０５ａからポートＸ１１３宛てにデータリクエストを送信する場合を例に説明するためである。
　ポートＡリクエストキュー１０５ａ及びポートＢリクエストキュー１０５ｂは、入力ポート１０４及び入力ポート１０９から入力されるデータを管理するキューであり、アービトレーションに必要な情報、例えば、データの宛先、データサイズを保持する。
　ポートＡリクエストキュー１０５ａは、種類毎にデータリクエストを受け付けるポートＡＱ０＿１０５ａ００、ポートＡＱ１＿１０５ａ０１、・・・、ポートＡＱｎ＿１０５ａ０ｎ、ポートＡローカルアービタ部１０５ａ１、宛先判定部１０５ａ２を含む。なお、Ｑ０、Ｑ１、・・・、Ｑｎは、データリクエストの種類（以下、リクエストタイプと呼ぶ）を表す。
　ポートＡローカルアービタ部１０５ａ１は、ポートＡＱ０＿１０５ａ００、ポートＡＱ１＿１０５ａ０１、・・・、ポートＡＱｎ＿１０５ａ０ｎから入力されるデータリクエストのアービトレーションを行う。そして、宛先判定部１０５ａ２は、アービトレーションに勝ったデータリクエストを宛先に応じてポートＸアービタ部１０１ｂ又はポートＹアービタ部１０１ｄへ出力する。すなわち、ポートＡローカルアービタ部１０５ａ１と、ポートＸアービタ部１０１ｂ又はポートＹアービタ部１０１ｄとの二段階でアービトレーションを行う。
　なお、ポートＢリクエストキュー１０５ｂは、ポートＢＱ０＿１０５ｂ００、ポートＢＱ１＿１０５ｂ０１、・・・、ポートＢＱｎ＿１０５ｂ０ｎ、ポートＢローカルアービタ部１０５ｂ１、宛先判定部１０５ｂ２を含む。ポートＢリクエストキュー１０５ｂの各構成部の機能及び処理は、ポートＡリクエストキュー１０５ａの各構成部と同様である。符号を除き名称が一致する機能部は、同一の機能を有し、同一の処理を行う。
　アービタ部１０１のポートＸ資源管理部１０１ａは、資源情報部（Ｑ０用）１０１ａ０、資源情報部（Ｑ１用）１０１ａ１、・・・、資源情報部（Ｑｎ用）１０１ａｎを含む。なお、資源情報部（Ｑ０用）１０１ａ０、資源情報部（Ｑ１用）１０１ａ１、・・・、資源情報部（Ｑｎ用）１０１ａｎは、クロスバ１００に接続されるＩ／ＯボードＸ７００の受信バッファ７０７のリクエストデータの種類毎のキューＱ０、キューＱ１、・・・、キューＱｎの使用状況をそれぞれ取得及び管理する。
　なお、各資源情報部で管理される資源情報は、資源としての受信バッファ７０７の使用可能量を示す。データの出力時、受信バッファ７０７においてデータが一時記憶されると、使用可能量は減少し、データの一時記憶が解除されると、使用可能量は増加する。
　ポートＸアービタ部１０１ｂは、ポートＡ資源チェック部１０１ｂ０、ポートＢ資源チェック部１０１ｂ１、ポートＸポート間アービタ部１０１ｂ２、出力制御部１０１ｂ３、アービトレーション情報部１０１ｂ４を含む。ポートＡ資源チェック部１０１ｂ０は、ポートＡリクエストキュー１０５ａから入力されるデータリクエストのリクエストの種類に応じて資源情報部（Ｑ０用）１０１ａ０、資源情報部（Ｑ１用）１０１ａ１、・・・、資源情報部（Ｑｎ用）１０１ａｎを参照する。
　また、ポートＢ資源チェック部１０１ｂ１は、ポートＢリクエストキュー１０５ｂから入力されるデータリクエストのリクエストの種類に応じて資源情報部（Ｑ０用）１０１ａ０、資源情報部（Ｑ１用）１０１ａ１、・・・、資源情報部（Ｑｎ用）１０１ａｎを参照する。
　そして、ポートＡ資源チェック部１０１ｂ０は、受信バッファ７０７においてデータリクエストに対応するキューがビジー状態でない場合、データリクエストをポートＸポート間アービタ部１０１ｂ２へ出力する。同様に、ポートＢ資源チェック部１０１ｂ１は、受信バッファ７０７においてデータリクエストに対応するキューがビジー状態でない場合、データリクエストをポートＸポート間アービタ部１０１ｂ２へ出力する。
　そして、出力制御部１０１ｂ３は、ポートＸポート間アービタ部１０１ｂ２においてアービトレーションに勝ったデータリクエストに対応するデータを出力する様、ポートＡデータ制御部１０６ａ又はポートＢデータ制御部１０６ｂに指示する。アービトレーション情報部１０１ｂ４は、ポートＸポート間アービタ部１０１ｂ２においてアービトレーションの際に使用するポート間もしくはリクエストタイプ間の優先順位を示す情報を保持する。
　ポートＡデータ制御部１０６ａは、データバッファ１０６ａ１、リード制御部１０６ａ２を含む。また、ポートＢデータ制御部１０６ｂは、データバッファ１０６ｂ１、リード制御部１０６ｂ２を含む。出力制御部１０１ｂ３から指示を受けたポートＡデータ制御部１０６ａのリード制御部１０６ａ２、又は、ポートＢデータ制御部１０６ｂのリード制御部１０６ｂ２は、データバッファ１０６ａ１、データバッファ１０６ｂ１に対してそれぞれ該当データを読み出す様に指示する。
　そして、データバッファ１０６ａ１、データバッファ１０６ｂ１は、データクロスバ１０２のポートＸデータセレクタ１０２ａ、ポートＹデータセレクタ１０２ｂへそれぞれ該当データを出力する。
　アービタ部１０１のポートＹ資源管理部１０１ｃは、資源情報部（Ｑ０用）１０１ｃ０、資源情報部（Ｑ１用）１０１ｃ１、・・・、資源情報部（Ｑｎ用）１０１ｃｎを含む。なお、資源情報部（Ｑ０用）１０１ｃ０、資源情報部（Ｑ１用）１０１ｃ１、・・・、資源情報部（Ｑｎ用）１０１ｃｎは、資源情報部（Ｑ０用）１０１ａ０、資源情報部（Ｑ１用）１０１ａ１、・・・、資源情報部（Ｑｎ用）１０１ａｎと同様に、クロスバ１００に接続されるＩ／ＯボードＹ８００の受信バッファ８０７のリクエストデータの種類毎のキューＱ０、キューＱ１、・・・、キューＱｎの使用状況をそれぞれ取得及び管理する。
　ポートＹアービタ部１０１ｄは、ポートＡ資源チェック部１０１ｄ０、ポートＢ資源チェック部１０１ｄ１、ポートＹポート間アービタ部１０１ｄ２、出力制御部１０１ｄ３を含む。ポートＡ資源チェック部１０１ｄ０は、ポートＡリクエストキュー１０５ａから入力されるデータリクエストのリクエストの種類に応じて資源情報部（Ｑ０用）１０１ｃ０、資源情報部（Ｑ１用）１０１ｃ１、・・・、資源情報部（Ｑｎ用）１０１ｃｎを参照する。
　また、ポートＢ資源チェック部１０１ｄ１は、ポートＢリクエストキュー１０５ｂから入力されるデータリクエストのリクエストの種類に応じて資源情報部（Ｑ０用）１０１ｃ０、資源情報部（Ｑ１用）１０１ｃ１、・・・、資源情報部（Ｑｎ用）１０１ｃｎを参照する。
　そして、ポートＡ資源チェック部１０１ｄ０は、受信バッファ８０７においてデータリクエストに対応するキューがビジー状態でない場合、データリクエストをポートＹポート間アービタ部１０１ｄ２へ出力する。同様に、ポートＢ資源チェック部１０１ｄ１は、受信バッファ８０７においてデータリクエストに対応するキューがビジー状態でない場合、データリクエストをポートＹポート間アービタ部１０１ｄ２へ出力する。
　そして、出力制御部１０１ｄ３は、ポートＹポート間アービタ部１０１ｄ２においてアービトレーションに勝ったデータリクエストに対応するデータを出力する様、ポートＡデータ制御部１０６ａ又はポートＢデータ制御部１０６ｂに指示する。
　そして、出力制御部１０１ｄ３から指示を受けたポートＡデータ制御部１０６ａのリード制御部１０６ａ２、又は、ポートＢデータ制御部１０６ｂのリード制御部１０６ｂ２は、データバッファ１０６ａ１、データバッファ１０６ｂ１に対してそれぞれ該当データを読み出す様に指示する。そして、データバッファ１０６ａ１、データバッファ１０６ｂ１は、データクロスバ１０２のポートＸデータセレクタ１０２ａ、ポートＹデータセレクタ１０２ｂへそれぞれ該当データを出力する。
　［従来技術のアービトレーション処理と問題点］
　図３は、従来技術のアービトレーション処理手順を示すフローチャートである。以下では、システムボードＡ５００からポートＡ１０３を介してポートＸへリクエストタイプＱ０のデータリクエストを送信する例を示す。なお、以下の第一実施形態の一例、第二実施形態の一例、第三実施形態の一例も同様である。
　先ず、ステップＳ１０１では、クロスバ１００は、システムボードＡ５００からリクエストタイプがＱ０のデータリクエスト及びデータ（パケット）を受け付ける。具体的には、クロスバ１００のポートＡリクエストキュー１０５ａのポートＡＱ０＿１０５ａ００は、システムボードＡ５００からのリクエストタイプＱ０のデータリクエストを登録する。また、ポートＡデータ制御部１０６ａのデータバッファ１０６ａ１は、システムボードＡ５００からのリクエストタイプＱ０のデータリクエストに対応するデータ（パケット）を格納する。
　ステップＳ１０２では、ポートＡＱ０＿１０５ａ００は、登録したリクエストタイプＱ０のデータリクエストを、ポートＡリクエストキュー１０５ａの内部で行われるポートＡローカルアービトレーションに参加させるため、ポートＡローカルアービタ部１０５ａ１に入力する。データリクエストを入力されるポートＡローカルアービタ部１０５ａ１は、ポートＡリクエストキュー１０５ａの内部でのローカルアービトレーションを行う。
　ステップＳ１０３では、ポートＡローカルアービタ部１０５ａ１は、ステップＳ１０２で入力されるデータリクエストがローカルアービトレーションに勝ったか否かを判定する。勝ったと判定された場合（ステップＳ１０３肯定）、ステップＳ１０４へ移り、勝ったと判定されなかった場合（ステップＳ１０３否定）、ステップＳ１０２へ移る。
　ステップＳ１０４では、ポートＡローカルアービタ部１０５ａ１は、ポートＡデータ制御部のリード制御部１０６ａ２がビジー状態であるか否かを判定する。ビジー状態であると判定された場合（ステップＳ１０４肯定）、ステップＳ１０２へ移り、ビジー状態であると判定されなかった場合（ステップＳ１０４否定）、ステップＳ１０５へ移る。
　ステップＳ１０５では、ポートＡローカルアービタ部１０５ａ１は、ローカルアービトレーションに勝ったデータリクエストを宛先判定部１０５ａ２から宛先ポートのアービタ部（ここでは、ポートＸアービタ部１０１ｂ）へ出力する。ポートＡローカルアービタ部１０５ａ１は、ポートＸ宛である該当データリクエストをアービタ部１０１のポートＸアービタ部１０１ｂのポートＡ資源チェック部１０１ｂ０へ出力する。
　ステップＳ１０６では、アービタ部１０１のポートＸアービタ部１０１ｂのポートＡ資源チェック部１０１ｂ０は、ポートＸ資源管理部１０１ａの資源情報部１０１ａ０を参照し、受信バッファ７０７のリクエストタイプＱ０の資源がビジー状態であるか否かを判定する。ビジー状態であると判定された場合（ステップＳ１０６肯定）、ステップＳ１０２（または、ステップＳ１０６）へ移り、ビジー状態であると判定されなかった場合（ステップＳ１０６否定）、ステップＳ１０７へ移る。
　ステップＳ１０７では、ポートＡ資源チェック部１０１ｂ０は、リクエストタイプＱ０のデータリクエストを、ポートＸアービタ部１０１ｂ２で行われるポートＸポート間アービトレーションに参加させるため、ポートＸポート間アービタ部１０１ｂ２に入力する。データリクエストが入力されるポートＸポート間アービタ部１０１ｂ２は、ポートＸアービタ部１０１ｂ２でのポートＸポート間アービトレーションを行う。
　ステップＳ１０８では、ポートＸポート間アービタ部１０１ｂ２は、リクエストタイプＱ０のデータリクエストがポートＸポート間アービトレーションに勝ったか否かを判定する。勝ったと判定された場合（ステップＳ１０８肯定）、ステップＳ１０９へ移り、勝ったと判定されなかった場合（ステップＳ１０８否定）、ステップＳ１０６へ移る。
　ステップＳ１０９では、ポートＸポート間アービタ部１０１ｂ２は、ポートＸポート間アービトレーションに勝ったポートＡＱ０＿１０５ａ００に登録されているリクエストタイプＱ０のデータリクエストのキューをクリアする。また、出力制御部１０１ｂ３は、ポートＸポート間アービトレーションに勝ったデータリクエストに対応するデータを出力する様、ポートＡデータ制御部のリード制御部１０６ａ２に対して指示する。
　ステップＳ１１０では、リード制御部１０６ａ２は、出力制御部１０１ｂ３からの指示に応じてポートＸ宛である該当データリクエストに対応するデータ（パケット）をデータバッファ１０６ａ１から読み出し、データクロスバ１０２のポートＸデータセレクタ１０２ａへ出力する。
　なお、上記ステップＳ１０１、ステップＳ１０５、ステップＳ１０６、ステップＳ１０７、ステップＳ１０９の各処理は、図２に各ステップ番号を付して示す各矢印で表される。
　ここで、上記従来技術のアービトレーション処理では、ステップＳ１０６において、アービタ部１０１のポートＸアービタ部１０１ｂのポートＡ資源チェック部１０１ｂ０は、ポートＸ資源管理部１０１ａの資源情報部１０１ａ０を参照し、受信バッファ７０７のリクエストタイプＱ０の資源がビジー状態である時、次の二通りの対応が考えられる。
　（１）データリクエストをキャンセルし、ポートＡリクエストキュー１０５ａにおけるローカルアービトレーションからやり直すこと（図２において（Ａ）で指し示される波線矢印参照、図３においてステップ１０６肯定の場合、ステップＳ１０２へ移る）。（２）受信バッファ７０７の資源のビジー状態が解消されるまでデータリクエストをポートＸアービタ部１０１ｂのポートＡ資源チェック部１０１ｂ０に再投入し続けること（図２において（Ｂ）で指し示される波線矢印参照、図３においてステップ１０６肯定の場合、ステップＳ１０６へ移る）。
　しかし、上記（１）では、次の問題点があった。すなわち、（問題点１）定常的な資源ビジー状態が続くとライブロック状態になる可能性がある。具体的には、ポートＸ１１３のリクエストタイプＱ０の資源情報が更新され、データ送信に必要な資源が確保されるタイミングで、ポートＡ１０３からの別のデータリクエスト（例えば、ポートＹ１１８宛のリクエストタイプＱ１）が選択され、ポートＢ１０８からポートＸ１１３宛のリクエストタイプＱ０のデータリクエストが選択される場合を考える。
　この場合、ポートＸ１１３のリクエストタイプＱ０用の資源は、ポートＢ１０８によって使用され、ポートＡ１０３からポートＸ１１３宛のリクエストタイプＱ０のデータリクエストは、再度資源ビジー状態に陥る。この状態が継続すると、資源は順次解放されるにも関わらず、例えばポートＡ１０３の様に一部のポートからのデータリクエストが定常的に選択されないライブロック状態となる。
　（問題点２）また、資源不足により受け付けられないデータリクエストの投入は、他の有効なデータリクエストの妨げとなる。具体的には、例えばローカルアービタは、ポートＸ１１３の資源情報を参照せずにデータリクエストを発行するため、ポートＸ１１３へ無駄なデータリクエストを出力してしまう可能性がある。このため、ポートＡリクエストキュー２０５ａは、資源不足ではない他のリクエストタイプのデータリクエストを投入する機会が減り、スループットが低下する可能性がある。
　また、上記（２）では、次の問題があった。すなわち、（問題点３）資源不足のデータリクエストがポートＸアービタ部１０１ｂに留まるため、デッドロック又は大幅なスループットの低下が発生する可能性がある。
　例えば、ポートＸ１１３内のリクエストタイプＱ０用の資源は、ポートＸ１１３内の別のリクエストタイプＱ１～Ｑｎのデータリクエスト、若しくはポートＸ１１３とは異なる出力ポート内のリクエストタイプＱ０～Ｑｎの何れかと相互依存関係を持つとする。特定のリクエストキュー間で追い越しを行わなければデッドロックが発生することがプロトコル上明白であるとき、アービタ部１０１に特定のデータリクエストが留まり、ポートＡローカルアービタ部１０５ａ１で追い越しが必要な別のデータリクエストを投入できなくなることにより、デッドロック発生の可能性がより高まる。アービタ部１０１に特定のデータリクエストが留まらなければ、ライブロック発生の可能性の問題がある。
　また、上記リクエストタイプの相互依存関係の有無に関わらず、ポートＸ１１３のリクエストタイプＱ０用の資源が解放されるまでの間、ポートＡ１０３から他のデータリクエストタイプＱ１～Ｑｎのリクエストデータを出力する機会を逃す可能性があり、スループット低下の要因となる。開示の技術は、上記（問題点１）～（問題点３）を解消するためになされた。
［第一実施形態の一例］
　以下に図４～図６を参照して、開示の技術の第一実施形態の一例を説明する。図４及び図５のブロック図で示す各機能部は、符号の違いを除き名称が一致するものは同一の処理機能を有する。第一実施形態の一例に係るクロスバ２００は、ポートＡリクエストキュー１０５ａ及びポートＢリクエストキュー１０５ｂの代わりにポートＡリクエストキュー２０５ａ及びポートＢリクエストキュー２０５ｂを備える。詳細には、例えば、ポートＡリクエストキュー１０５ａに代えて、ポートＡリクエストキュー２０５ａを備えることを特徴とする。その他の各リクエストタイプのリクエストキューも同様である。
　図４に示す様に、例えば、ポートＡリクエストキュー２０５ａは、リクエストタイプＱ０～Ｑｎ毎のポートＡＱ０＿２０５ａ００～ポートＡＱｎ＿２０５ａ０ｎにそれぞれリクエスタ資源ビジーフラグ制御部２０５ａ３０～リクエスタ資源ビジーフラグ制御部２０５ａ３ｎが接続される構成である。その他の入力ポートも同様である。
　さらに、図５を参照すると、ポートＸアービタ部２０１ｂのポートＡ資源チェック部２０１ｂ０は、ポートＸ資源管理部２０１ａの資源情報部２０１ａ０を参照した結果、ポートＡＱ０＿２０５ａ００からのデータリクエストが資源ビジーのためにポートＸポート間アービタ部２０１ｂ２へ出力可能でないと判断した場合、ポートＡＱ０＿２０５ａ００のリクエスタ資源ビジーフラグ制御部２０５ａ３０に対してビジーフラグをオンするように指示する。
　ポートＡＱ０＿２０５ａ００は、ビジーフラグがオンである限りデータリクエストを出力することを抑止する。なお、ビジーフラグがオフである場合、ポートＡＱ０＿２０５ａ００は、データリクエストを出力することを抑止しない。
［第一実施形態の一例に係るアービトレーション処理］
　図６は、第一実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。図６のステップＳ２０１～ステップＳ２１０は、図３に示した従来技術のアービトレーション処理手順と同一である。異なる点は、ステップＳ２０６の分岐処理である。
　ステップＳ２０６で、アービタ部２０１のポートＸアービタ部２０１ｂのポートＡ資源チェック部２０１ｂ０によって、ポートＸ資源管理部２０１ａの資源情報部２０１ａ０を参照し、受信バッファ７０７のリクエストタイプＱ０の資源がビジー状態であると判定された場合（ステップＳ２０６肯定）、ステップＳ２１１へ移る。
　ステップＳ２１１では、ポートＡ資源チェック部２０１ｂ０は、ポートＡリクエストキュー２０５ａに対してキャンセル通知を行う。ステップＳ２１２では、リクエスタ資源ビジーフラグ制御部２０５ａ３０は、キャンセル通知に応じて、リクエスタ資源ビジーフラグをセットする。
　ステップＳ２１３では、ポートＸ資源管理部２０１ａの資源情報部２０１ａ０は、資源ビジーが解消されたか否かを判定する。解消されたと判定された場合（ステップＳ２１３肯定）、ステップＳ２１４へ移り、解消されたと判定されなかった場合（ステップＳ２１３否定）、ステップＳ２１３へ移る。ステップＳ２１４では、リクエスタ資源ビジーフラグ制御部２０５ａ３０は、ポートＸ資源管理部２０１ａの資源情報部２０１ａ０から資源ビジーが解除されたことの通知を受け、リクエスタ資源ビジーフラグをリセット（オフに）する。この処理が終了すると、ステップＳ２０２へ移る。
　上記第一実施形態の一例のリクエスタ資源ビジーフラグ制御によって、リクエストキュー２０５ａ００は、リクエストタイプ毎の資源のビジー状態を知ることができ、ポート間アービトレーションで負ける可能性が高いデータリクエストの出力を抑制するので、上記（問題点２）を解決することができる。
［第二実施形態の一例］
　以下に図７～図１０を参照して、開示の技術の第二実施形態の一例を説明する。図７及び図８のブロック図で示す各機能部は、符号の違いを除き名称が一致するものは同一の処理機能を有する。第二実施形態の一例に係るクロスバ３００は、第一実施形態の一例に係るクロスバ２００の構成に加え、アービタ部３０１のポートＸアービタ部３０１ｂが資源解放待ちフラグ格納部３０１ｂ５をさらに備える。
　資源解放待ちフラグ格納部３０１ｂ５は、図７及び図８に示す様に、リクエストタイプ毎、入力ポート毎に資源解放待ちフラグを保持する。資源解放待ちフラグ格納部３０１ｂ５は、出力ポート内の資源チェックにおいて、資源不足を検出した場合、資源解放待ちフラグをセットする（オンにする）。
　リクエストタイプの何れかの入力ポートの資源開放待ちフラグがセットされている場合、資源開放待ちフラグがセットされていない他の入力ポートからのデータリクエストは、資源ビジー状態でなくとも資源ビジー状態とする。これにより、先行する資源開放待ちの入力ポートよりも先に新規のデータリクエストがアービトレーションに勝つことを防止する。すなわち、資源開放待ちの順序を維持する。
　ポートＡ資源チェック部３０１ｂ０は、対応するリクエストタイプの資源不足を検出した場合、データリクエストをキャンセルする。また、ポートＡ資源チェック部３０１ｂ０は、対応するリクエストタイプの資源不足を検出しなかった場合、データリクエストをポートＸポート間アービタ部３０１ｂ２に入力する。この様に、資源不足でない場合、データリクエストをアービタ部３０１に留まらせることで、再度ローカルアービタからやり直す必要がなくなり、出力できる可能性が高いデータリクエストを効率よくポート間アービトレーションに参加させることが出来る。
　ポートＸ資源管理部の資源情報部３０１ａ０は、資源情報が更新され、資源不足が解消したことを認識すると、資源解放待ちフラグ格納部３０１ｂ５の情報、およびアービトレーション情報部３０１ｂ４に保持しているアービトレーション情報に基づいて最も優先度が高いデータリクエストを保持する入力ポートの該当するリクエストタイプのリクエスタ資源ビジーフラグをリセットする（オフにする）。
　資源解放待ちフラグ格納部３０１ｂ５に保持される資源開放待ちフラグは、リクエスタ資源ビジーフラグがリセットされることによって、再度ポートＡローカルアービタ部３０５ａ１を通ってポートＸポート間アービタ部３０１ｂ２で選択される時点でリセットされる。資源開放待ちフラグをリセットする場合、資源が残っており、他の資源開放待ちフラグが残っている場合、次に優先度が高い入力ポートの該当するリクエストタイプのリクエスタ資源ビジーフラグをリセットする。
［第二実施形態の一例に係るアービトレーション処理］
　図９は、第二実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。ステップＳ３０１～ステップＳ３０６では、上記ステップＳ１０１～ステップＳ１０６と同一の処理を行う。ステップＳ３０６肯定の場合、ステップＳ３１５へ移り、ステップＳ３０６否定の場合、ステップＳ３０７へ移る。
　ステップＳ３０７では、ポートＡ資源チェック部３０１ｂ０は、資源開放待ちフラグ格納部３０１ｂ５を参照して、資源開放待ちフラグが全てオフ（“０”）か否かを判定する。資源開放待ちフラグが全てオフ（“０”）であると判定されなかった場合（ステップＳ３０７肯定）、ステップＳ３０８へ移り、資源開放待ちフラグが全てオフ（“０”）であると判定された場合（ステップＳ３０７否定）、ステップＳ３０９へ移る。
　ステップＳ３０８では、ポートＡ資源チェック部３０１ｂ０は、対象ポートの資源開放待ちフラグがオン（“１”）であるか否かを判定する。対象ポートの資源開放待ちフラグがオン（“１”）であると判定された場合（ステップＳ３０８肯定）、ステップＳ３０９へ移り、対象ポートの資源開放待ちフラグがオン（“１”）であると判定されなかった場合（ステップＳ３０８否定）、ステップＳ３１５へ移る。
　ステップＳ３０９、ステップＳ３１０では、上記ステップＳ１０７、ステップＳ１０８とそれぞれ同様の処理を行う。ステップＳ３１１では、ポートＸポート間アービタ部３０１ｂ２は、アービトレーションに勝ったポートの該当するリクエストタイプの資源開放待ちフラグがオン（“１”）であるか否かを判定する。アービトレーションに勝ったポートの該当するリクエストタイプの資源開放待ちフラグがオン（“１”）であると判定された場合（ステップＳ３１１肯定）、ステップＳ３１２へ移り、アービトレーションに勝ったポートの該当するリクエストタイプの資源開放待ちフラグがオン（“１”）であると判定されなかった場合（ステップＳ３１１否定）、ステップＳ３１３へ移る。
　ステップＳ３１２では、ポートＸポート間アービタ部３０１ｂ２は、対象ポートの該当するリクエストタイプの資源開放待ちフラグをリセットする様、資源開放待ちフラグ格納部３０１ｂ５に対して指示する。この指示に応じて、資源開放待ちフラグ格納部３０１ｂ５は、対象ポートの資源開放待ちフラグをリセットする。そして、ステップＳ３１３、ステップＳ３１４では、上記ステップＳ１０９、ステップＳ１１０と同様の処理をそれぞれ行う。
　一方、ステップＳ３１５では、ポートＡ資源チェック部３０１ｂ０は、データリクエストのキャンセルをポートＡリクエストキュー３０５ａへ通知し、対象ポートの資源開放待ちフラグをセットする様、資源開放待ちフラグ格納部３０１ｂ５に対して指示する。この指示に応じて、資源開放待ちフラグ格納部３０１ｂ５は、対象ポートの資源開放待ちフラグをセットする。ステップＳ３１６では、リクエスタ資源ビジーフラグ制御部３０５ａ３０は、キャンセル通知に応じてリクエスタ資源ビジーフラグをセットする。ステップＳ３１７では、リクエスタ資源ビジーフラグ制御部３０５ａ３０は、ポートＸ資源管理部の資源情報部３０１ａ０の情報が更新される事によるリセット指示を待つ。ステップＳ３１８では、上記ステップＳ２１４と同様の処理を行う。
［第二実施形態の一例に係る資源解放待ちフラグ制御処理］
　図１０は、第二実施形態の一例に係る資源解放待ちフラグ制御処理手順を示すフローチャートである。先ず、ステップＳ３２１では、資源開放待ちフラグ格納部３０１ｂ５は何れかの資源チェック部からのフラグのセット指示を待つ。何れの資源解放待ちフラグに対してもセットが指示されなかった場合（ステップＳ３２１否定）、ステップＳ３２１へ移る。何れかの資源解放待ちフラグに対してセットが指示された場合（ステップＳ３２１肯定）、ステップ３２２へ移る。
　ステップＳ３２２では、ポートＸ資源管理部の資源情報部３０１ａ０は、資源ビジーが解消されたか否かを判定する。資源ビジーが解消されたと判定された場合（ステップＳ３２２肯定）、ステップＳ３２３へ移り、資源ビジーが解消されたと判定されなかった場合（ステップＳ３２２否定）、ステップＳ３２２へ移る。
　ステップＳ３２３では、ポートＸ資源管理部の資源情報部３０１ａ０は、データリクエストの種類及び出力ポートのアービトレーション情報部３０１ｂ４と資源解放待ちフラグ格納部３０１ｂ５の情報に応じてリクエスタ資源ビジーフラグのリセット対象のデータリクエストを選択する。ステップＳ３２４では、ポートＸ資源管理部の資源情報部３０１ａ０は、対象ポートのリクエスタ資源ビジーフラグ制御部３０５ａ３０に対してリクエスタ資源ビジーフラグのリセットを指示する。ステップＳ３２４を受け、上記ステップ３１８が実行される。
　ステップＳ３２５では、ポートＸ資源管理部の資源情報部３０１ａ０は、ステップＳ３１２の対象ポート資源解放フラグのリセット指示を待つ。ステップＳ３２６では、上記ステップＳ３１２の指示を受け、資源開放待ちフラグ格納部３０１ｂ５の該当資源解放待ちフラグをリセットする。
　ステップＳ３２７では、ポートＸ資源管理部の資源情報部３０１ａ０は、資源開放待ちフラグ格納部３０１ｂ５の全ての資源解放待ちフラグがオフ（“０”）であるか否かを判定する。全ての資源解放待ちフラグがオフ（“０”）であると判定された場合（ステップＳ３２７肯定）、ステップＳ３２１へ処理を移し、全ての資源解放待ちフラグがオフ（“０”）であると判定されなかった場合（ステップＳ３２７否定）、ステップＳ３２２へ処理を移す。
　上記第二実施形態の一例の資源開放待ちフラグ制御によって、資源開放待ちの入力ポートに対して資源が確保できていることが保証されているタイミングでアービトレーション情報部３０１ｂ４と資源解放待ちフラグ格納部３０１ｂ５の情報を用いて優先すべきポートに対して再度データリクエストをポート間アービトレーションに参加させる事が可能になり、上記（問題点１）を解決することができる。
［第三実施形態の一例］
　以下に図１１～図１６を参照して、開示の技術の第三実施形態の一例を説明する。図１１～図１３のブロック図で示す各機能部は、符号の違いを除き名称が一致するものは同一の処理機能を有する。第三実施形態の一例に係るクロスバ４００は、第二実施形態の一例に係るクロスバ３００の構成に加え、リクエストタイプ毎のリクエストキュー毎にライブロック監視タイマを備え、ライブロック監視タイマの計数値がライブロック監視閾値を超えた場合に、ライブロック防止回路を起動させる構成となっている。
［ライブロック監視タイマ］
　図１１及び図１３に示す様に、ポートＡリクエストキュー４０５ａのポートＡＱ０＿４０５ａ００には、ライブロック監視タイマ４０５ａ４０、比較器４０５ａ５０、宛先判定部４０５ａ６０がさらに備えられる。同様に、ポートＡＱ０＿４０５ａ０１には、ライブロック監視タイマ４０５ａ４１、比較器４０５ａ５１、宛先判定部４０５ａ６１がさらに備えられる。同様に、ポートＡＱ０＿４０５ａ０ｎには、ライブロック監視タイマ４０５ａ４ｎ、比較器４０５ａ５ｎ、宛先判定部４０５ａ６ｎがさらに備えられる。また、ポートＡリクエストキュー４０５ａには、ライブロック監視閾値格納部４０５ａ７が備えられ、比較器４０５ａ５０、比較器４０５ａ５１、比較器４０５ａ５ｎに接続されている。
　ライブロック監視タイマについて、図１１及び図１３に示す様に、ポートＡＱ０＿４０５ａ００を例に説明する。ライブロック監視タイマ４０５ａ４０は、資源チェック部４０１ｂ０が資源ビジーによってリクエストをキャンセルすると計時を開始し、計時結果を比較器４０５ａ５０に入力する。比較器４０５ａ５０は、ライブロック監視閾値格納部４０５ａ７に格納されている時間の所定閾値と、入力される計時結果とを常に比較する。そして、計時結果が時間の所定閾値を越えた場合、宛先判定部４０５ａ６０にポートＡＱ０＿４０５ａ００から出力されるリクエストタイプＱ０のデータリクエストの宛先判定を行い、宛先の出力ポートにリクエストタイプＱ０のデータリクエストのライブロック防止機能を起動するよう指示する。
　なお、ライブロック監視タイマ４０５ａ４０のタイマリセットのタイミングは、ポートＸポート間アービタ部４０１ｂ２で対象となるデータリクエストが選択されるときである。
［ライブロック防止回路有効化ビット格納部］
　図１２及び図１３に示す様に、ポートＸアービタ部４０１ｂは、ライブロック防止回路有効化ビット格納部４０１ｂ６をさらに備える。ポートＸアービタ部４０１ｂのライブロック防止回路有効化ビット格納部４０１ｂ６は、リクエストタイプ毎にライブロック防止回路を有効化するライブロック防止回路有効化ビットを格納する。ライブロック防止回路有効化ビットは、ポートＡリクエストキューの宛先判定部４０５ａ６０から出力ポートを判定して出力される信号に基づきビット（“１”）がセットされる。
　ライブロック防止回路有効化ビットがセットされるまで、資源開放待ちフラグがセットされていない入力ポートからのデータリクエストについては資源ビジーとして取り扱わない。そして、資源ビジーの解消を認識すると、対応する入力ポートのリクエスタ資源ビジーフラグと資源開放待ちフラグを全てリセットする。また、ライブロック防止回路有効化ビットは、ライブロック監視タイマによってライブロック状態を検出したリクエストがポートＸポート間アービタ部４０１ｂ２で選択される事によってライブロック監視タイマがリセットされ、比較器４０５ａ５０で閾値超えを検出しなくなるとリセットされる。
［第三実施形態の一例に係るアービトレーション処理］
　図１４は、第三実施形態の一例に係るアービトレーション処理手順を示すフローチャートである。図１４のステップＳ４０１～ステップＳ４０６は、図９に示した第二実施形態の一例のアービトレーション処理手順のステップＳ３０１～ステップＳ３０６と同一である。
　ステップＳ４０７では、ポートＡ資源チェック部４０１ｂ０は、ライブロック防止回路が有効かつ資源開放待ちフラグが全てオフ（“０”）か否かを判定する。ライブロック防止回路が有効かつ資源開放待ちフラグが全てオフ（“０”）でないと判定された場合（ステップＳ４０７肯定）、ステップＳ４０８へ移り、ライブロック防止回路有効かつ資源開放待ちフラグが全てオフ（“０”）でないと判定されなかった場合（ステップＳ４０７否定）、ステップＳ４０９へ移る。
　図１４のステップＳ４０８、ステップＳ４０９及びステップＳ４１０は、図９に示した第二実施形態の一例のアービトレーション処理手順のステップＳ３０８、ステップＳ３０９及びステップＳ３１０と同一である。ステップＳ４１０の判定が肯定の場合、ステップＳ４１１へ移り、ステップＳ４１０の判定が否定の場合、ステップＳ４０６へ移る。
　ステップＳ４１１では、ポートＸポート間アービタ部４０１ｂ２は、ライブロック防止回路有効かつアービトレーションに勝ったポートの資源解放待ちフラグがオン（“１”）であるか否かを判定する。ライブロック防止回路有効かつアービトレーションに勝ったポートの資源解放待ちフラグがオン（“１”）であると判定された場合（ステップＳ４１１肯定）、ステップＳ４１２へ移り、ライブロック防止回路有効かつアービトレーションに勝ったポートの資源解放待ちフラグがオン（“１”）であると判定されなかった場合（ステップＳ４１１否定）、ステップＳ４１３へ移る。図１４のステップＳ４１２～ステップＳ４１４は、図９に示した第二実施形態の一例のアービトレーション処理手順のステップＳ３１２～ステップＳ３１４と同一である。
　一方、図１４のステップＳ４１５は、図９に示した第二実施形態の一例のアービトレーション処理手順のステップＳ３１５と同一である。ステップＳ４１６では、ポートＡ資源チェック部４０１ｂ０は、ライブロック監視タイマの計時の開始を指示する。図１４のステップＳ４１７～ステップＳ４１９は、図９に示した第二実施形態の一例のアービトレーション処理手順のステップＳ３１６～ステップＳ３１８とそれぞれ同一である。ステップＳ４１９が終了すると、ステップＳ４０１へ移る。
［第三実施形態の一例に係る資源解放待ちフラグ制御処理］
　図１５は、第三実施形態の一例に係る資源解放待ちフラグ制御処理手順を示すフローチャートである。図１５のステップＳ４２１、ステップＳ４２２は、図１０に示した第二実施形態の一例の資源解放待ちフラグ制御処理手順のステップＳ３２１、ステップＳ３２２とそれぞれ同一である。
　ステップＳ４２３では、ポートＸ資源管理部の資源情報部４０１ａ０は、ライブロック防止回路有効化ビット格納部４０１ｂ６を参照し、ライブロック防止回路有効化ビットがセットされ、ライブロック防止回路が有効となっているか否かを判定する。ライブロック防止回路が有効となっていると判定された場合（ステップＳ４２３肯定）、ステップＳ４２４へ移り、ライブロック防止回路が有効となっていると判定されなかった場合（ステップＳ４２３否定）、ステップＳ４２９へ移る。
　図１５のステップＳ４２４～ステップＳ４２８は、図１０に示した第二実施形態の一例の資源解放待ちフラグ制御処理手順のステップＳ３２３～ステップＳ３２７とそれぞれ同一である。
　一方、ステップＳ４２９は、ポートＸ資源管理部の資源情報部４０１ａ０は、全ポートのリクエスタ資源ビジーフラグのリセットを指示する。ステップＳ４３０では、ポートＸ資源管理部の資源情報部４０１ａ０は、全ポートの資源解放待ちフラグのリセットを指示する。この処理が終了すると、ステップＳ４２１へ処理を移す。
［第三実施形態の一例に係るライブロック防止回路制御処理］
　図１６は、第三実施形態の一例に係るライブロック防止回路制御処理手順を示すフローチャートである。ステップＳ４３１では、ライブロック監視タイマ４０５ａ４０は、Ｓ４１６によって監視タイマが起動されるのを待つ。ライブロック監視タイマ４０５ａ４０が起動された場合（ステップＳ４３１肯定）、ステップＳ４３２へ移り、ライブロック監視タイマ４０５ａ４０が起動されなかった場合（ステップＳ４３１否定）、ステップＳ４３１へ移る。
　ステップＳ４３２では、ライブロック監視タイマ４０５ａ４０は、監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたか否かを判定する。監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたと判定された場合（ステップＳ４３２肯定）、ステップＳ４３７へ移り、監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたと判定されなかった場合（ステップＳ４３２否定）、ステップＳ４３３へ移る。
　ステップＳ４３３では、比較器４０５ａ５０は、ライブロック監視タイマ４５０ａ４０が計時する値がライブロック監視閾値格納部４０５ａ７に格納されるライブロック監視閾値を超えたか否かを判定する。ライブロック監視閾値を超えたと判定された場合（ステップＳ４３３肯定）、ステップＳ４３４へ移り、ライブロック監視閾値を超えたと判定されなかった場合（ステップＳ４３３否定）、ステップＳ４３５へ移る。
　ステップＳ４３４では、ライブロック監視タイマ４０５ａ４０は、宛先判定部４０５ａ６０を通して、ライブロック防止回路有効化ビット格納部４０１ｂ６のリクエストタイプ毎のライブロック防止回路有効化ビットをセットし、ライブロック防止回路を有効化する。一方、ステップＳ４３５では、ライブロック監視タイマ４０５ａ４０が計時する値に所定値（例えば、１）を加算する。この処理が終了すると、ステップＳ４３２へ移る。
　ステップＳ４３６では、ライブロック監視タイマ４０５ａ４０は、ライブロック防止回路有効化後に、監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたか否かを判定する。監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたと判定された場合（ステップＳ４３６肯定）、ステップＳ４３７へ移り、監視対象であるデータリクエストがポートＸポート間アービタ部４０１ｂ２によって選択されたと判定されなかった場合（ステップＳ４３６否定）、ステップＳ４３６へ移る。
　ステップＳ４３７では、ポートＸポート間アービタ部４０１ｂ２で選択されたリクエストに対応する、ライブロック監視タイマ４０５ａ４０を初期化（リセット）する。ライブロック監視タイマ４０５ａ４０が初期化される事で比較器４０５ａ５０は閾値超えを検出しなくなり、ライブロック防止回路有効化ビット格納部４０１ｂ６のリクエストタイプ毎のライブロック防止回路有効化ビットがリセットされ、ライブロック防止回路を無効化する。この処理が終了すると、ステップＳ４３１へ移る。
　第三実施形態の一例に係る資源解放待ちフラグ制御処理、及び、第三実施形態の一例に係るライブロック防止回路制御処理によれば、リクエスタ資源ビジーフラグ４０５ａ３０、資源解放待ちフラグ格納部４０１ｂ５、及び、これらを制御するポートＡ資源チェック部４０１ｂ０を含むライブロック防止回路の有効化をライブロック監視タイマの計時時間がライブロック監視閾値を超えるまでの短時間に発生する資源ビジー時に抑止する。そして、ライブロックの危険性がない状態で資源ビジーを検出した場合、ライブロック防止回路の動作を抑止することによって、クロスバ４００内でのデータ転送のスループットの低下を抑制することができる。
　以上、本発明の実施例を説明したが、本発明は、これに限られるものではなく、請求の範囲に記載した技術的思想の範囲内で、更に種々の異なる実施例で実施されてもよいものである。また、実施例に記載した効果は、これに限定されるものではない。
　また、上記実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記実施例で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示のように構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

Claims (12)

  1. 　制御回路及びデータ入出力回路が接続され、前記制御回路及び／又は前記データ入出力回路の間のデータ転送を行うデータ転送回路であって、
    　前記データ転送を要求するデータリクエストに対応するデータを受信する受信側の前記制御回路及び／又は前記データ入出力回路の受信資源の使用状況を監視する受信資源使用状況監視部と、
    　前記データリクエスト及び対応するデータの送信側の前記制御回路及び／又は前記データ入出力回路から入力された前記データリクエストを格納するデータリクエスト格納部と、
    　前記データリクエスト格納部に格納される前記データリクエストを出力するか否かを制御する出力制御部と、
    　複数の前記データリクエスト格納部から出力された複数のデータリクエストを受信し、前記複数のデータリクエストから一つのデータリクエストを調停によって選択する調停部と、
    　前記調停部によって選択されたデータリクエストのデータ転送を行うデータ転送部と
    　を備え、
    　前記出力制御部は、前記受信資源使用状況監視部によって監視される前記受信資源の使用状況がビジー状態である場合、前記データリクエストの出力を抑止する
    　ことを特徴とするデータ転送回路。
  2. 　前記出力制御部は、前記受信資源使用状況監視部によって監視される前記受信資源の使用状況のビジー状態が解消された場合、前記データリクエストの出力の抑止を解除する
    　ことを特徴とする請求項１記載のデータ転送回路。
  3. 　前記調停部は、
    　送信側の前記制御回路又は前記データ入出力回路毎に前記複数のデータリクエストから一つのデータリクエストを調停によって選択する第一の調停部と、
    　受信側の前記制御回路又は前記データ入出力回路毎に前記複数のデータリクエストから一つのデータリクエストを調停によって選択する第二の調停部と
    　を含むことを特徴とする請求項１又は２記載のデータ転送回路。
  4. 　送信側の前記制御回路及び前記データ入出力回路毎、及び、前記データリクエストのタイプ毎に前記受信資源の使用状況のビジー状態の解消待ち情報を記憶するビジー状態解消待ち情報記憶部と、
    　送信側の何れかの前記制御回路及び前記データ入出力回路の前記ビジー状態解消待ち情報が前記ビジー状態解消待ち情報記憶部に記憶されている場合、全ての送信側の前記制御回路及び前記データ入出力回路の該当するデータリクエストと同一タイプのデータリクエストに対して前記受信資源の使用状況をビジー状態とするビジー状態解消待ち制御部と
    　を備えたことを特徴とする請求項３記載のデータ転送回路。
  5. 　前記ビジー状態解消待ち制御部は、前記第二の調停部による前記データリクエストの調停の際に前記受信資源使用状況監視部によって前記受信資源のビジー状態が検出された場合に前記ビジー状態解消待ち情報をセットし、前記第二の調停部によって前記データリクエストが選択された場合に前記ビジー状態解消待ち情報をリセットする
    　ことを特徴とする請求項４記載のデータ転送回路。
  6. 　送信側の前記制御回路及び前記データ入出力回路毎、及び、前記データリクエストのタイプ毎に前記受信資源使用状況監視部が監視する前記受信資源の使用状況がビジー状態であるため、前記第二の調停部へのデータリクエストの投入が抑止される際に計時を開始し、前記第二の調停部によって選択された際に計時を終了する計時部と、
    　前記計時部によって計時される時間が所定閾値を上回ったとき、前記ビジー状態解消待ち制御部の機能を有効化する機能有効化部と
    　を備えたことを特徴とする請求項５記載のデータ転送回路。
  7. 　制御回路及びデータ入出力回路が接続され、前記制御回路及び／又は前記データ入出力回路の間のデータ転送を行うデータ転送回路が行うデータ転送方法であって、
    　前記データ転送を要求するデータリクエストに対応するデータを受信する受信側の前記制御回路及び／又は前記データ入出力回路の受信資源の使用状況を監視する受信資源使用状況監視ステップと、
    　前記データリクエスト及び対応するデータの送信側の前記制御回路及び／又は前記データ入出力回路から入力された前記データリクエストをデータリクエスト格納部に格納するデータリクエスト格納ステップと、
    　前記データリクエスト格納部に格納される前記データリクエストを出力するか否かを制御する出力制御ステップと、
    　複数の前記データリクエスト格納部から出力された複数のデータリクエストを受信し、前記複数のデータリクエストから一つのデータリクエストを調停によって選択する調停ステップと、
    　前記調停ステップによって選択されたデータリクエストのデータ転送を行うデータ転送ステップと
    　を含み、
    　前記出力制御ステップは、前記受信資源使用状況監視ステップによって監視される前記受信資源の使用状況がビジー状態である場合、前記データリクエストの出力を抑止する
    　ことを特徴とするデータ転送方法。
  8. 　前記出力制御ステップは、前記受信資源使用状況監視ステップによって監視される前記受信資源の使用状況のビジー状態が解消された場合、前記データリクエストの出力の抑止を解除する
    　ことを特徴とする請求項７記載のデータ転送方法。
  9. 　前記調停ステップは、
    　送信側の前記制御回路又は前記データ入出力回路毎に前記複数のデータリクエストから一つのデータリクエストを調停によって選択する第一の調停ステップと、
    　受信側の前記制御回路又は前記データ入出力回路毎に前記複数のデータリクエストから一つのデータリクエストを調停によって選択する第二の調停ステップと
    　を含むことを特徴とする請求項７又は８記載のデータ転送方法。
  10. 　送信側の前記制御回路及び前記データ入出力回路毎、及び、前記データリクエストのタイプ毎に前記受信資源の使用状況のビジー状態の解消待ち情報をビジー状態解消待ち情報記憶部に記憶するビジー状態解消待ち情報記憶ステップと、
    　送信側の何れかの前記制御回路及び前記データ入出力回路の前記ビジー状態解消待ち情報が前記ビジー状態解消待ち情報記憶部に記憶されている場合、全ての送信側の前記制御回路及び前記データ入出力回路の該当するデータリクエストと同一タイプのデータリクエストに対して前記受信資源の使用状況をビジー状態とするビジー状態解消待ち制御ステップと
    　を含むことを特徴とする請求項９記載のデータ転送方法。
  11. 　前記ビジー状態解消待ち制御ステップは、前記第二の調停ステップによる前記データリクエストの調停の際に前記受信資源使用状況監視ステップによって前記受信資源のビジー状態が検出された場合に前記ビジー状態解消待ち情報をセットし、前記第二の調停ステップによって前記データリクエストが選択された場合に前記ビジー状態解消待ち情報をリセットする
    　ことを特徴とする請求項１０記載のデータ転送方法。
  12. 　送信側の前記制御回路及び前記データ入出力回路毎、及び、前記データリクエストのタイプ毎に前記受信資源使用状況監視ステップによって監視される前記受信資源の使用状況がビジー状態であるため、前記第二の調停ステップへのデータリクエストの投入が抑止される際に計時を開始し、前記第二の調停ステップによって選択された際に計時を終了する計時ステップと、
    　前記計時ステップによって計時される時間が所定閾値を上回ったとき、前記ビジー状態解消待ち制御ステップの機能を有効化する機能有効化ステップと
    　を含むことを特徴とする請求項１１記載のデータ転送方法。
PCT/JP2009/056742 2009-03-31 2009-03-31 データ転送回路及びデータ転送方法 WO2010113291A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011506910A JP5035469B2 (ja) 2009-03-31 2009-03-31 データ転送回路及びデータ転送方法
EP09842645.5A EP2416253B1 (en) 2009-03-31 2009-03-31 Data transmission circuit and data transmission method
PCT/JP2009/056742 WO2010113291A1 (ja) 2009-03-31 2009-03-31 データ転送回路及びデータ転送方法
US13/137,983 US8819323B2 (en) 2009-03-31 2011-09-22 Data transfer circuit and data transfer method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/056742 WO2010113291A1 (ja) 2009-03-31 2009-03-31 データ転送回路及びデータ転送方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/137,983 Continuation US8819323B2 (en) 2009-03-31 2011-09-22 Data transfer circuit and data transfer method

Publications (1)

Publication Number Publication Date
WO2010113291A1 true WO2010113291A1 (ja) 2010-10-07

Family

ID=42827623

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/056742 WO2010113291A1 (ja) 2009-03-31 2009-03-31 データ転送回路及びデータ転送方法

Country Status (4)

Country Link
US (1) US8819323B2 (ja)
EP (1) EP2416253B1 (ja)
JP (1) JP5035469B2 (ja)
WO (1) WO2010113291A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10270010B2 (en) * 2014-01-28 2019-04-23 Kaneka Corporation Substrate with transparent electrode and method for producing same
US9875211B2 (en) * 2015-06-04 2018-01-23 Synaptics Incorporated Signal conditioner for high-speed data communications
US10055368B2 (en) * 2016-02-26 2018-08-21 Sandisk Technologies Llc Mobile device and method for synchronizing use of the mobile device's communications port among a plurality of applications
JP7401050B2 (ja) * 2018-09-18 2023-12-19 キヤノン株式会社 バス制御回路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916542A (ja) * 1995-04-20 1997-01-17 Sun Microsyst Inc パケット交換コンピュータ・システムにおける割込み通信方法および装置
JPH09293050A (ja) 1996-04-25 1997-11-11 Nec Eng Ltd 情報処理システム
JPH11143824A (ja) 1997-11-11 1999-05-28 Nec Corp バス・アービトレーション方式
JPH11167546A (ja) 1997-12-04 1999-06-22 Nec Corp バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム
JPH11191076A (ja) * 1997-12-26 1999-07-13 Fujitsu Ltd 情報処理装置
JP2002123371A (ja) * 2000-10-13 2002-04-26 Nec Corp ディスクアレイ制御装置及びディスクアレイ制御方法
JP2002519785A (ja) * 1998-06-30 2002-07-02 エス・アール・シィ・コンピューターズ・インコーポレイテッド マルチプロセッサコンピュータシステムのための分割ディレクトリベースのキャッシュコヒーレンシ技術

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265257A (en) * 1990-06-22 1993-11-23 Digital Equipment Corporation Fast arbiter having easy scaling for large numbers of requesters, large numbers of resource types with multiple instances of each type, and selectable queuing disciplines
EP1016957B1 (en) * 1994-04-04 2011-08-10 MagnaChip Semiconductor Ltd. Method of managing resources shared by multiple processing units
US5907485A (en) 1995-03-31 1999-05-25 Sun Microsystems, Inc. Method and apparatus for flow control in packet-switched computer system
EP0752666A3 (en) * 1995-07-06 2004-04-28 Sun Microsystems, Inc. Method and apparatus for fast-forwarding slave requests in a packet-switched computer system
US6141715A (en) * 1997-04-03 2000-10-31 Micron Technology, Inc. Method and system for avoiding live lock conditions on a computer bus by insuring that the first retired bus master is the first to resubmit its retried transaction
US6230229B1 (en) * 1997-12-19 2001-05-08 Storage Technology Corporation Method and system for arbitrating path contention in a crossbar interconnect network
US6973521B1 (en) * 2000-05-16 2005-12-06 Cisco Technology, Inc. Lock controller supporting blocking and non-blocking requests
US6892259B2 (en) * 2001-09-29 2005-05-10 Hewlett-Packard Development Company, L.P. Method and apparatus for allocating computer bus device resources to a priority requester and retrying requests from non-priority requesters
US7080174B1 (en) * 2001-12-21 2006-07-18 Unisys Corporation System and method for managing input/output requests using a fairness throttle
US7986625B2 (en) * 2002-12-10 2011-07-26 International Business Machines Corporation Resource-aware system, method and program product for managing request traffic based on a management policy
US7308510B2 (en) * 2003-05-07 2007-12-11 Intel Corporation Method and apparatus for avoiding live-lock in a multinode system
US7748001B2 (en) * 2004-09-23 2010-06-29 Intel Corporation Multi-thread processing system for detecting and handling live-lock conditions by arbitrating livelock priority of logical processors based on a predertermined amount of time
US7246188B2 (en) * 2005-02-10 2007-07-17 Qualcomm Incorporated Flow control method to improve bus utilization in a system-on-a-chip integrated circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916542A (ja) * 1995-04-20 1997-01-17 Sun Microsyst Inc パケット交換コンピュータ・システムにおける割込み通信方法および装置
JPH09293050A (ja) 1996-04-25 1997-11-11 Nec Eng Ltd 情報処理システム
JPH11143824A (ja) 1997-11-11 1999-05-28 Nec Corp バス・アービトレーション方式
JPH11167546A (ja) 1997-12-04 1999-06-22 Nec Corp バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム
JPH11191076A (ja) * 1997-12-26 1999-07-13 Fujitsu Ltd 情報処理装置
JP2002519785A (ja) * 1998-06-30 2002-07-02 エス・アール・シィ・コンピューターズ・インコーポレイテッド マルチプロセッサコンピュータシステムのための分割ディレクトリベースのキャッシュコヒーレンシ技術
JP2002123371A (ja) * 2000-10-13 2002-04-26 Nec Corp ディスクアレイ制御装置及びディスクアレイ制御方法

Also Published As

Publication number Publication date
US20120017017A1 (en) 2012-01-19
EP2416253A1 (en) 2012-02-08
EP2416253A4 (en) 2012-12-05
EP2416253B1 (en) 2014-07-23
US8819323B2 (en) 2014-08-26
JPWO2010113291A1 (ja) 2012-10-04
JP5035469B2 (ja) 2012-09-26

Similar Documents

Publication Publication Date Title
CN107078959B (zh) 用于减轻分布式非核结构中的业务量引导低效的系统和方法
KR100203441B1 (ko) 시스템 버스의 중앙집중화된 중재 제어를 행하는 컴퓨터 시스템 및 멀티프로세서시스템
US6519666B1 (en) Arbitration scheme for optimal performance
US8364874B1 (en) Prioritized polling for virtual network interfaces
JP5035469B2 (ja) データ転送回路及びデータ転送方法
US20140115197A1 (en) Inter-queue anti-starvation mechanism with dynamic deadlock avoidance in a retry based pipeline
US9135195B2 (en) Prediction of electronic component behavior in bus-based systems
US6763418B1 (en) Request bus arbitration
JP4184614B2 (ja) バスシステム及びその実行順序の調整方法
US9367349B2 (en) Multi-core system and scheduling method
JP2008293487A (ja) プロセッサシステム、バス制御方法および半導体装置
US7054330B1 (en) Mask-based round robin arbitration
US20140372646A1 (en) Receiver based communication permission token allocation
WO2009147744A1 (ja) バス調停装置
US7930456B1 (en) Data packet arbitration system
JP2006338184A (ja) 割り込み分配装置及び割り込み分配システム
JP7318203B2 (ja) 演算処理装置及び演算処理装置の制御方法
TWI282057B (en) System bus controller and the method thereof
JP4151362B2 (ja) バス調停方式、データ転送装置、及びバス調停方法
JP2009251652A (ja) マルチコアシステム
JP4669174B2 (ja) チューナブルブロードキャスト／ポイントツーポイントパケットアービトレーション
JP2000250853A (ja) バス調整制御装置
CN115269467B (zh) 一种总线仲裁的方法、装置、存储介质及电子设备
JP2002342295A (ja) マルチプロセッサシステム
CN112306698A (zh) 一种numa系统中的临界区执行方法及装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09842645

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2011506910

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2009842645

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE