WO2013122389A1 - Semiconductor package - Google Patents

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Abstract

Disclosed is a semiconductor package able to improve PI characteristics by incorporating a PI-characteristic-improving part in the package. The semiconductor package which is disclosed is one comprising a semiconductor chip, wherein the semiconductor package comprises: a substrate PCB which is formed so as to have a powersource-supplying power layer, and which is electrically connected with the semiconductor chip by means of an electrical mediator; and a power-integrity-characteristic improving element which is provided either between the semiconductor chip and the powersource-supplying power layer or on the semiconductor chip and the substrate PCB on the opposite side, and is provided in a region other than the region where the electrical mediator is positioned. In this way, power integrity characteristics can be improved by positioning the power-integrity-characteristic improving element on the inside of the semiconductor package (i.e. the substrate PCB floor surface) rather than positioning same on the outside of the semiconductor package. In particular, the size of the semiconductor package can be optimised by providing the power-integrity-characteristic improving element in a usable area.

Description

반도체 패키지Semiconductor package
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 PCB의 상부에 반도체 칩이 실장되고 기판 PCB의 하부에 솔더 볼이 형성된 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which a semiconductor chip is mounted on an upper portion of a substrate PCB and solder balls are formed on a lower portion of the substrate PCB.
종래 반도체 패키지의 일 예로는 도 1에서와 같이 반도체 칩(12)이 에폭시 등으로 몰딩된 반도체 패키지(1)를 들 수 있다. 도 1에서, 참조부호 10은 몰딩부이다. As an example of the conventional semiconductor package, as shown in FIG. 1, the semiconductor package 1 in which the semiconductor chip 12 is molded with epoxy or the like may be used. In Fig. 1, reference numeral 10 denotes a molding part.
도 1의 반도체 패키지(1)는 기판 PCB(14)를 사용하지 않게 되면 솔더 볼(16)의 배열이 용이하지 않게 된다. 그래서, 반도체 패키지(1)를 테스트 보드(PCB; 도시 생략) 등에 실장(장착)하기 위해, 중간 매개체의 역할로 PCB를 사용하고 예를 들어 솔더 볼(16)을 납땜시킨다. 여기서, 중간 매개체 역할의 PCB를 기판 PCB(Substrate PCB)(14)라고 한다. When the semiconductor package 1 of FIG. 1 does not use the substrate PCB 14, the arrangement of the solder balls 16 is not easy. Thus, in order to mount (mount) the semiconductor package 1 on a test board (PCB (not shown)) or the like, a PCB is used as the intermediate medium and solder balls 16 are soldered, for example. Here, the PCB serving as an intermediate medium is referred to as a substrate PCB 14.
따라서, 반도체 칩(12)은 기판 PCB(14)에 다양한 방법으로 전기적 접촉을 하고, 기판 PCB(14)는 반도체 패키지(1)가 실제로 실장되는 PCB(도시 생략)에 납땜을 할 수 있는 매개체 역할을 한다.Accordingly, the semiconductor chip 12 makes electrical contact with the substrate PCB 14 in various ways, and the substrate PCB 14 serves as a medium capable of soldering to a PCB (not shown) in which the semiconductor package 1 is actually mounted. Do it.
이와 같은 종래의 반도체 패키지는 PCB에 실장되는 경우 도 2에서와 같이 테스트 보드 PCB(18)의 일면에 실장된다. 도 2에서, 참조부호 22는 솔더 볼(16)과 PI 특성 개선용 부품(20)간의 연결선이다.When such a conventional semiconductor package is mounted on a PCB, it is mounted on one surface of the test board PCB 18 as shown in FIG. In FIG. 2, reference numeral 22 denotes a connection line between the solder ball 16 and the PI characteristic improving component 20.
한편, 종래에는 PCB(18)의 하측면에 PI(Power Integrity; 전력 무결성) 특성 개선용 부품(예컨대, 캐패시터)(20)이 장착되었다. On the other hand, conventionally, a component (for example, a capacitor) 20 for improving PI (Power Integrity) characteristics is mounted on a lower side of the PCB 18.
이로 인해, 반도체 패키지(1)와 PI 특성 개선용 부품(20)은 PCB(18)의 두께만큼의 간격(도 2에서 L1)으로 인해 고속 반도체로 갈수록 신호 전달 및 전원 전달측면에서 열악해지는 불합리한 조건을 갖게 되었다.As a result, the semiconductor package 1 and the PI characteristic improving component 20 are unreasonable in terms of signal transmission and power transmission toward the high-speed semiconductor due to the thickness (L1 in FIG. 2) of the PCB 18. Got
즉 도 2에서, 선로의 길이(L1)가 길어질수록 신호의 흐름을 방해하는 저항값(R+jωL)이 증가하여 신호의 전달 이득을 감쇄시키고, 신호전달에 걸리는 시간을 지연시켜 빠른 응답을 저해하는 요소가 된다. 또한 선로의 길이가 동일하여도 사용주파수가 올라가면 인덕터값에 의한 저항값이 상승하여 신호전달 손실은 커지게 된다. 특히, 600MHz 이상의 고속 반도체에서는 도 2에서와 같이 선로의 길이(L1)가 길어서 파워가 속도를 따라가지 못하여 PI(Power Integrity) 특성이 저하된다.That is, in FIG. 2, as the length L1 of the line increases, the resistance value R + jωL that hinders the flow of the signal increases to attenuate the propagation gain of the signal and delay the time for signal transmission, thereby inhibiting a quick response. To become an element. In addition, even if the length of the line is the same, as the frequency of use increases, the resistance value due to the inductor value increases, resulting in a large signal transmission loss. In particular, in the high-speed semiconductor of 600MHz or more, as shown in FIG.
이와 같이 고속 반도체에서 PI 특성은 선로의 길이와 밀접한 영향이 있다. 그에 따라, 선로의 길이를 줄이기 위해, PI 특성 개선용 부품(20)을 반도체 패키지(1)의 근처에 배치시키기 위한 방안들이 강구되고 있다. 이에 의해, 반도체 패키지(1)와는 별개로 PCB(18)의 상측면에 PI 특성 개선용 부품(20)을 실장시키는 방안이 제시되었다.As such, the PI characteristic of the high-speed semiconductor has a close influence on the length of the line. Accordingly, in order to reduce the length of the track, measures for arranging the PI characteristic improving component 20 in the vicinity of the semiconductor package 1 have been taken. As a result, a method of mounting the PI characteristic improving component 20 on the upper side of the PCB 18 separately from the semiconductor package 1 has been proposed.
PI 특성 개선용 부품(20)을 반도체 패키지(1)와는 별개로 PCB(18)의 상측면에 실장시키게 되면 PCB(18)의 하측면에 장착하는 경우에 비해 반도체 패키지(1)와 PI 특성 개선용 부품(20)간의 선로의 길이가 짧아져서 PI 특성이 향상된다.When the PI characteristic improving component 20 is mounted on the upper side of the PCB 18 separately from the semiconductor package 1, the semiconductor package 1 and the PI characteristics are improved compared to the case where the PI characteristic improving component 20 is mounted on the lower side of the PCB 18. The length of the line between the components 20 is shortened, so that the PI characteristic is improved.
그러나, PI 특성 개선용 부품(20)을 반도체 패키지(1)와는 별개로 PCB(18)의 상측면에 실장시키는 방안의 경우에도 PI 특성 개선용 부품(20)이 반도체 패키지의 장착 영역 바깥 영역에 위치할 수 밖에 없으므로 반도체와 PI 특성 개선용 부품 사이에 여전히 도2의 선로 길이(L1)에 대응하는 거리가 존재하게 되고 결국 한계주파수에 도달하게 된다. 한계주파수에 도달하게 되면 반도체 패키지(1)와 PI 특성 개선용 부품(20)간의 선로의 길이로 인해 종래와 같은 문제가 발생하게 된다.However, even in a case where the PI characteristic improving component 20 is mounted on the upper side of the PCB 18 separately from the semiconductor package 1, the PI characteristic improving component 20 is placed outside the mounting area of the semiconductor package. Since there is no choice but to locate it, there is still a distance corresponding to the line length L1 of FIG. 2 between the semiconductor and the PI characteristic improving component and eventually reaches the limit frequency. When the limit frequency is reached, a problem similar to the conventional one occurs due to the length of the line between the semiconductor package 1 and the PI characteristic improving component 20.
또한, PI 특성 개선용 부품(20)을 반도체 패키지(1)와는 별개로 PCB(18)의 상측면에 실장시키는 방안의 경우에는 PI 특성 개선용 부품(20)이 실장 면적을 점유하고 있기 때문에 필요한 다른 부품을 실장하기가 곤란하게 된다. 즉, PI 특성 개선용 부품(20)을 반도체 패키지(1)와는 별개로 PCB(18)의 상측면에 실장시키는 방안은 PI 특성 개선용 부품(20)을 PCB(18)의 하측면에 장착하는 경우에 비해 PCB(18)의 상측면에 필요 부품(PI 특성 개선용 부품(20) 제외)을 실장시킬 수 있는 면적이 줄어들게하는 문제를 발생시킨다.In addition, in the case where the PI characteristic improving component 20 is mounted on the upper side of the PCB 18 separately from the semiconductor package 1, since the PI characteristic improving component 20 occupies a mounting area, it is necessary. It becomes difficult to mount other parts. That is, a method of mounting the PI characteristic improving component 20 on the upper side of the PCB 18 separately from the semiconductor package 1 may include mounting the PI characteristic improving component 20 on the lower side of the PCB 18. As compared with the case, a problem arises in that an area capable of mounting necessary components (except the PI characteristic improving component 20) on the upper side of the PCB 18 is reduced.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, PI 특성 개선용 부품을 패키지에 내장함으로써 PI 특성을 보다 개선할 수 있도록 한 반도체 패키지를 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and an object thereof is to provide a semiconductor package capable of further improving PI characteristics by embedding a PI characteristic improving component in a package.
또한, 본 발명의 다른 목적은 상기한 목적의 반도체 패키지를 기판 PCB상에 실장시킴으로써 필요한 여타 부품을 실장시키기 위한 테스트 보드 PCB면적의 축소를 해소시킬 수 있음에 있다.In addition, another object of the present invention is to mount the semiconductor package of the above-mentioned object on the substrate PCB can solve the reduction of the test board PCB area for mounting the other components required.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 반도체 패키지는, 반도체 칩을 포함하는 반도체 패키지에 있어서, 전기적 매개체를 매개로 상기 반도체 칩과 전기적으로 연결되며, 전원 공급용 파워층이 형성된 기판 PCB; 및 상기 반도체 칩과 상기 전원 공급용 파워층의 사이에 설치되되, 상기 전원 공급용 파워층의 일면에서 상기 전기적 매개체가 형성된 영역을 제외한 영역에 설치되고 상기 파워층에 전기적으로 연결된 전력 무결성 특성 개선용 소자;를 포함한다. In order to achieve the above object, a semiconductor package according to a preferred embodiment of the present invention, in a semiconductor package including a semiconductor chip, is electrically connected to the semiconductor chip via an electrical medium, the power layer for power supply Formed substrate PCB; And installed between the semiconductor chip and the power supply power layer, and installed in a region other than the region in which the electrical medium is formed on one surface of the power supply power layer and electrically connected to the power layer. An element;
본 발명의 바람직한 다른 실시양태에 따른 반도체 패키지는, 반도체 칩을 포함하는 반도체 패키지에 있어서, 전기적 매개체를 매개로 일면에 상기 반도체 칩이 전기적으로 연결되며, 전원 공급용 파워층이 형성된 기판 PCB; 및 상기 기판 PCB의 타면에 설치되되, 상기 기판 PCB가 테스트 보드 PCB 실장될 때 전기적 연결을 위해 전기적 매개체들이 위치하는 영역을 제외한 영역에 설치되고, 상기 전원 공급용 파워층에 전기적으로 연결된 전력 무결성 특성 개선용 소자;를 포함한다.According to another preferred embodiment of the present invention, a semiconductor package includes: a semiconductor package including a semiconductor chip, comprising: a substrate PCB having the semiconductor chip electrically connected to one surface via an electrical medium, and having a power layer for supplying power; And a power integrity characteristic installed on the other surface of the substrate PCB, wherein the substrate PCB is installed in an area excluding an area in which electrical media are positioned for electrical connection when the substrate PCB is mounted on the test board PCB, and is electrically connected to the power layer for power supply. Improvement element; includes.
상기 파워층은 전원 공급을 위한 도전층이 패턴화되어 형성된 하나 이상의 서브 파워층이 적층된 형태로 구성되며, 상기 전력 무결성 특성 개선용 소자는 상기 파워층을 관통하며, 상기 도전층 중 1이상과 전기적으로 접속된 비아를 통해 상기 파워층으로부터 전원을 공급받는 것을 특징으로 한다.The power layer has a form in which one or more sub-power layers formed by patterning a conductive layer for supplying power are stacked, and the device for improving power integrity characteristics penetrates the power layer and at least one of the conductive layers. Power is supplied from the power layer through electrically connected vias.
이러한 구성의 본 발명에 따르면, 전력 무결성(PI; Power integrity) 특성 개선용 소자가 기판 PCB의 저면에 장착되고, 전력 무결성 특성 개선용 소자에게 전원을 공급하는 전원 공급용 파워층이 해당 반도체 패키지의 내부에 설치된다. According to the present invention of such a configuration, a power integrity (PI) element for improving the power integrity is mounted on the bottom surface of the substrate PCB, and a power supply power layer for supplying power to the element for improving the power integrity characteristic of the semiconductor package It is installed inside.
전력 무결성 특성 개선용 소자를 반도체 패키지의 외부에 위치시키는 것보다는 반도체 패키지의 내부(즉, 기판 PCB의 저면)에 위치시킴으로써 전력 무결성 특성을 개선시킬 수 있다. 특히, 활용 가능한 영역에 전력 무결성 특성 개선용 소자를 설치함으로써 해당 반도체 패키지의 사이즈를 최적화시킬 수 있다. The power integrity characteristics may be improved by placing the device for improving the power integrity characteristics inside the semiconductor package (ie, the bottom of the substrate PCB) rather than outside the semiconductor package. In particular, it is possible to optimize the size of the semiconductor package by installing a device for improving the power integrity characteristics in the usable area.
또한, 기존과 비교하여 전력 무결성 특성 개선용 소자를 설치하는 공간을 반도체 패키지의 외부에 별도로 할애할 필요가 없게 된다. 이는 전력 무결성 특성 개선용 소자를 반도체 패키지의 외부에 설치하는 것에 비해 600MHz 이상의 고속 반도체로 간다고 하더라도 PI(Power Integrity) 특성 저하를 충분히 방지할 수 있게 된다.In addition, the space for installing the device for improving power integrity characteristics does not need to be allocated outside the semiconductor package. This is enough to prevent the PI (Power Integrity) deterioration even if the device for improving power integrity characteristics goes to a high-speed semiconductor of 600MHz or more compared to installing it outside the semiconductor package.
한편, 전력 무결성 특성 개선용 소자가 반도체 칩과 전원 공급용 파워층의 사이에 설치된다. 이에 의해, 전력 무결성 특성을 개선시킬 수 있을 뿐만 아니라 해당 반도체 패키지의 사이즈를 최적화시킬 수 있다. On the other hand, an element for improving power integrity characteristics is provided between the semiconductor chip and the power layer for power supply. As a result, the power integrity characteristics can be improved and the size of the semiconductor package can be optimized.
또한, 전력 무결성 특성 개선용 소자를 반도체 패키지의 내부에 설치시킨다. 이에 의해, 전력 무결성 특성 개선용 소자를 PCB의 상면에 설치하는 종래의 방식에 비해 부품 실장 영역을 넓혀 주므로 필요한 여타의 부품 실장이 용이하고 보다 많은 부품 실장이 가능하다.In addition, an element for improving power integrity characteristics is installed inside the semiconductor package. This makes the component mounting area wider than the conventional method of installing the device for improving the power integrity characteristics on the upper surface of the PCB, so that other components can be easily mounted and more components can be mounted.
도 1은 종래의 반도체 패키지의 일 예를 나타낸 도면이다.1 is a view showing an example of a conventional semiconductor package.
도 2는 종래의 반도체 패키지의 문제점을 설명하기 위한 도면이다.2 is a view for explaining the problem of the conventional semiconductor package.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이다.3 is a diagram illustrating a configuration of a semiconductor package according to a first embodiment of the present invention.
도 4는 도 3의 저면 상태를 보여 주기 위한 도면이다.4 is a diagram for illustrating a bottom state of FIG. 3.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이다.5 is a diagram illustrating the configuration of a semiconductor package according to a second embodiment of the present invention.
도 6은 도 5의 사시도이다.6 is a perspective view of FIG. 5.
도 7은 도 5에 도시된 전원 공급용 파워층을 상세히 설명하기 위한 도면이다.FIG. 7 is a view for explaining the power supply power layer shown in FIG. 5 in detail.
도 8은 도 7의 A-A선의 단면도이다.8 is a cross-sectional view taken along the line A-A of FIG.
도 9 내지 도 11은 복수 개의 도전층이 형성된 하나의 파워층을 보여주는 도면이다.9 to 11 illustrate one power layer in which a plurality of conductive layers are formed.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 안된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, a semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings. Prior to the detailed description of the present invention, the terms or words used in the specification and claims described below should not be construed as being limited to the ordinary or dictionary meanings. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one of the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
(제1 실시예)(First embodiment)
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이고, 도 4는 도 3의 저면 상태를 보여 주기 위한 도면이다. 제1 실시예의 구성요소 중에서 도 1에서의 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하고, 그에 대한 설명은 생략한다. 3 is a diagram illustrating a configuration of a semiconductor package according to a first exemplary embodiment of the present invention, and FIG. 4 is a diagram illustrating a bottom state of FIG. 3. The same reference numerals are assigned to the same components as those in FIG. 1 among the components of the first embodiment, and description thereof will be omitted.
제1 실시예의 반도체 패키지는 반도체 칩(12)을 포함한다. The semiconductor package of the first embodiment includes a semiconductor chip 12.
반도체 칩(12)은 에폭시 등으로 몰딩되는데, 그 반도체 칩(12)을 몰딩하고 있는 부분을 몰딩부(10)라고 한다. 반도체 칩(12)의 내부에는 여러 종류의 반도체(예컨대, 메모리)가 들어 있을 수 있다. 반도체 칩(12)내의 반도체는 목적에 따라 다양한 기능을 수행하고, 해당 기능이 가능하도록 하는 전원이 공급되어야 한다. 그에 따라, 반도체 칩(12)은 적어도 한 종류 이상의 전원이 필요하다. 예를 들어, 상시 전원, 데이터 I/O용 전원(속도가 상시 전원보다 빠름) 등으로 나누어질 수 있다. 반도체 칩(12)을 웨이퍼(wafer)라고 칭할 수도 있다.The semiconductor chip 12 is molded with epoxy or the like, and a part of molding the semiconductor chip 12 is called a molding part 10. The semiconductor chip 12 may contain various kinds of semiconductors (eg, memories). The semiconductor in the semiconductor chip 12 needs to be supplied with power for performing various functions according to the purpose and enabling the corresponding function. Accordingly, the semiconductor chip 12 requires at least one kind of power supply. For example, the power supply may be divided into a constant power supply and a power supply for data I / O (speed is faster than a constant power supply). The semiconductor chip 12 may also be referred to as a wafer.
반도체 칩(12)은 기판 PCB(14)의 전원 공급용 파워층(30)의 상면에 장착된다. 전원 공급용 파워층(30)은 기판 PCB(14)의 상부에 추가적으로 형성된다. 제1 실시예에서, 파워층(30)은 4개의 서브 파워층(31, 32, 33, 34)으로 구성되고, 4개의 서브 파워층(31, 32, 33, 34)은 적층된 형태를 이룬다. 4개의 서브 파워층(31, 32, 33, 34)은 후술할 제2 실시예에서의 서브 파워층과 동일하므로, 후술하는 제2 실시예의 설명으로 갈음한다. The semiconductor chip 12 is mounted on the upper surface of the power layer 30 for power supply of the substrate PCB 14. The power supply power layer 30 is additionally formed on the substrate PCB 14. In the first embodiment, the power layer 30 is composed of four sub-power layers 31, 32, 33, and 34, and the four sub-power layers 31, 32, 33, and 34 are stacked. . The four sub-power layers 31, 32, 33, and 34 are the same as the sub-power layers in the second embodiment to be described later, and thus the description of the second embodiment to be described later will be replaced.
제1 실시예는 전력 무결성(PI; Power integrity) 특성 개선용 소자(예컨대, 캐패시터)(20)가 기판 PCB(14)의 저면에 장착됨을 특징으로 한다. 그에 따라, 전력 무결성 특성 개선용 소자(20)에게 전원을 공급하는 전원 공급용 파워층(30)이 해당 반도체 패키지의 내부에 설치된다. The first embodiment is characterized in that an element (eg, a capacitor) 20 for improving power integrity (PI) characteristics is mounted on the bottom surface of the substrate PCB 14. Accordingly, a power supply power layer 30 for supplying power to the device 20 for improving power integrity characteristics is installed inside the semiconductor package.
고속 반도체로 갈수록 파워(전력)는 라인(전원 연결선) 길이와 밀접한 관계가 있다. 전력 무결성 특성 개선용 소자(20)는 가급적 반도체 패키지의 근거리에 위치함이 바람직하다. 그에 따라, 본 발명의 제1 실시예에서와 같이 반도체 패키지의 내부(즉, 기판 PCB(14)의 저면)에 위치시키는 것이 반도체 패키지와 전력 무결성 특성 개선용 소자(20)간의 거리를 가장 최소한으로 하는 것이 되어 전력 무결성 특성을 가장 효과적으로 개선시킬 수 있게 된다.As high-speed semiconductors, power (power) is closely related to the line (power supply line) length. The device 20 for improving power integrity characteristics is preferably located at a short distance from the semiconductor package. Therefore, as in the first embodiment of the present invention, positioning the inside of the semiconductor package (that is, the bottom surface of the substrate PCB 14) minimizes the distance between the semiconductor package and the device 20 for improving power integrity characteristics. This allows for the most effective improvement of power integrity characteristics.
제1 실시예에서, 전원 공급용 파워층(30)과 기판 PCB(14)는 동일한 재질로 구성된다. 도면의 이해를 돕기 위해, 마치 전원 공급용 파워층(30)과 기판 PCB(14)는 서로 다른 것처럼 도시하였으나 실질적으로는 기판 PCB(14)의 상부에 4개층의 전원 공급용 파워층(30)이 기판 PCB(14)의 재질과 동일한 재질로 적층된 것이다. 즉, 외관상으로는 하나의 몸체로 보일 수 있다.In the first embodiment, the power supply power layer 30 and the substrate PCB 14 are made of the same material. For better understanding of the drawings, the power supply layer 30 and the substrate PCB 14 are shown as different from each other, but the four layers of power supply layer 30 are substantially on top of the substrate PCB 14. The substrate is laminated with the same material as that of the PCB 14. That is, it can be seen as one body in appearance.
기판 PCB(14)의 저면에는 솔더 볼(16)이 형성된다. 여기서 솔더 볼은 기판 PCB와 외부 장치(예를 들어 테스트 보드 PCB 사이의 전기적 매개체의 한 예이며, 솔더 볼 이외에 범퍼 본딩 또는 전도성 와이어 본딩 등 다양한 전기적 매개체가 사용될 수 있다. Solder balls 16 are formed on the bottom of the substrate PCB 14. Here, the solder ball is an example of an electrical medium between the substrate PCB and an external device (eg, a test board PCB), and various electrical media such as bumper bonding or conductive wire bonding may be used in addition to the solder ball.
기판 PCB(14)의 저면중에서 이러한 전기적 매개체가 위치하는 영역을 제외한 나머지 영역(즉, 활용 가능한 영역)에 전력 무결성 특성 개선용 소자(20)가 설치된다. The element 20 for improving the power integrity characteristics is installed in the remaining area (that is, the usable area) of the bottom surface of the substrate PCB 14 except for the area where the electrical medium is located.
기판 PCB(14)의 저면중에서 활용 가능한 영역에 전력 무결성 특성 개선용 소자(20)를 설치함으로써, 해당 반도체 패키지의 사이즈를 최적화시킬 수 있다. By installing the device 20 for improving the power integrity characteristics in a region available in the bottom of the substrate PCB 14, the size of the semiconductor package can be optimized.
물론, 전원 공급용 파워층(30)이 추가됨으로 인해 기존의 반도체 패키지에 비해 사이즈(즉, 두께)가 약간 커질 수 있다. 그러나, 전원 공급용 파워층(30)을 형성하더라도 종래 기판 PCB와 동일한 두께로 전원 공급용 파워층이 형성된 본 발명의 기판 PCB를 형성할 수도 있으며, 전원 공급용 파워층에 의해 종래 반도체 패키지보다 본 발명에 의한 반도체 패키지의 두께가 조금 더 두꺼워진다 하더라도 PCB상에는 더 큰 높이의 부품(예컨대, 탄탈 콘덴서)이 실장되고 있으므로, 약간의 사이즈 증가는 별 문제가 되지 않는다.Of course, since the power supply power layer 30 is added, the size (ie, thickness) may be slightly larger than that of the conventional semiconductor package. However, even if the power supply power layer 30 is formed, the substrate PCB of the present invention in which the power supply power layer is formed to have the same thickness as the conventional substrate PCB may be formed, and the power supply power layer is more effective than the conventional semiconductor package. Even if the thickness of the semiconductor package according to the invention is a little thicker, since a larger height component (for example, tantalum capacitor) is mounted on the PCB, a slight increase in size is not a problem.
또한 종래와 비교하여 전력 무결성 특성 개선용 소자(20)를 설치하는 공간을 반도체 패키지의 외부에 별도로 할애할 필요가 없게 된다. 그리고 전력 무결성 특성 개선용 소자를 반도체 패키지의 외부에 설치하는 것에 비해 반도체칩과 전력 무결성 특성 개선용 소자 사이의 거리가 줄어들어 600MHz 이상의 고속 반도체로 간다고 하더라도 PI(Power Integrity) 특성 저하를 충분히 방지할 수 있게 된다.In addition, there is no need to separately dedicate a space for installing the device 20 for improving power integrity characteristics to the outside of the semiconductor package as compared with the related art. In addition, the distance between the semiconductor chip and the power integrity improvement device is reduced compared to installing the power integrity improvement device outside the semiconductor package, so that the degradation of the power integrity (PI) characteristics can be sufficiently prevented even when going to a high-speed semiconductor of 600 MHz or more. Will be.
한편, 제1 실시예에서는 전원 공급용 파워층(30)이 기판 PCB(14)의 저면에 형성되고 그 전원 공급용 파워층(30)의 전기 선로와 솔더 볼(16)이 접촉되는 것으로 하여도 무방하다. 전원 공급용 파워층(30)이 기판 PCB(14)의 저면에 형성되어도 파워층(30)과 전력 무결성 특성 개선용 소자(20)와의 전기적 연결이 가능하기 때문이다. On the other hand, in the first embodiment, the power supply power layer 30 is formed on the bottom surface of the substrate PCB 14, and the electric line of the power supply power layer 30 and the solder ball 16 are in contact with each other. It's okay. This is because even if the power supply power layer 30 is formed on the bottom surface of the substrate PCB 14, the electrical connection between the power layer 30 and the device 20 for improving power integrity characteristics is possible.
(제2 실시예)(2nd Example)
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이고, 도 6은 도 5의 사시도이다. 제2 실시예의 구성요소 중에서 상술한 제1 실시예의 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 부여한다.5 is a diagram illustrating a configuration of a semiconductor package according to a second exemplary embodiment of the present invention, and FIG. 6 is a perspective view of FIG. 5. The same reference numerals are given to the same components as those of the above-described first embodiment among the components of the second embodiment.
제2 실시예의 반도체 패키지에서 반도체 칩(12)은 솔더 볼(36)을 매개로 기판 PCB(14)의 전원 공급용 파워층(30)의 상면에 장착된다. 여기서 솔더 볼은 반도체 칩과 기판 PCB(14) 사이의 전기적 연결을 매개하는 전기적 매개체의 일 예이며, 솔더 볼 이외에도 범퍼 본딩 또는 도전성 와이어 본딩에 의해 전기적으로 연결될 수 있다(실시예 1의 경우에도 전기적 매개체에 의해 반도체 칩과 기판 PCB가 연결되나 실시예 2에 비해 그 간격이 좁으므로 전기적 매개체 및 간격에 대한 도시를 생략함). In the semiconductor package of the second embodiment, the semiconductor chip 12 is mounted on the upper surface of the power supply layer 30 for power supply of the substrate PCB 14 via the solder balls 36. Here, the solder ball is an example of an electrical medium that mediates the electrical connection between the semiconductor chip and the substrate PCB 14, and may be electrically connected by bumper bonding or conductive wire bonding in addition to the solder ball (in the case of Embodiment 1, The semiconductor chip and the substrate PCB are connected by the mediator, but the spacing is narrower than that of Example 2, and thus the illustration of the electrical mediator and the spacing is omitted).
제2 실시예에서는 전력 무결성 특성 개선용 소자(20)가 반도체 칩(12)과 기판 PCB(14)의 사이에 설치된다. 즉, 전력 무결성 특성 개선용 소자(20)는 전원 공급용 파워층(30)의 상면에 실장되되, 전기적 매개체인 솔더 볼(36)이 형성된 영역을 제외한 나머지 영역(즉, 활용가능한 영역)에 설치된다. 반도체 칩(12)과 기판 PCB(14)의 사이에서 활용가능한 영역에 전력 무결성 특성 개선용 소자(20)를 설치함으로써, 해당 반도체 패키지의 사이즈를 최적화시킬 수 있다. 또한 필요에 따라서는 반도체 칩과 기판PCB 사이에 전기적 매개체 또는 전력 무결성 특성 개선용 소자(20)가 위치할 간격을 신뢰성 있게 확보하기 위한 스페이서(도시되어 있지 않음)를 구비할 수도 있다.In the second embodiment, an element 20 for improving power integrity characteristics is provided between the semiconductor chip 12 and the substrate PCB 14. That is, the device 20 for improving the power integrity characteristics is mounted on the upper surface of the power supply 30, but is installed in the remaining area (that is, the usable area) except the area where the solder ball 36, which is an electrical medium, is formed. do. The size of the semiconductor package can be optimized by providing the device 20 for improving the power integrity characteristics in an area available between the semiconductor chip 12 and the substrate PCB 14. In addition, if necessary, a spacer (not shown) may be provided between the semiconductor chip and the substrate PCB to reliably secure an interval at which the device 20 for improving the electrical medium or power integrity characteristics is located.
제2 실시예의 기판 PCB(14) 역시 제1 실시예의 기판 PCB와 동일하게 전원 공급용 파워층(30)을 구비한다. 제2 실시예의 기판 PCB(14)에 구비되는 전원 공급용 파워층(30) 역시 반도체칩 및 전력 무결성 특성 소자에 가깝도록 그 상면에 전원 공급용 파워층(30)을 구비하는 것이 보다 바람직하다.The substrate PCB 14 of the second embodiment also has a power supply 30 for power supply in the same manner as the substrate PCB of the first embodiment. It is more preferable that the power supply power layer 30 provided in the substrate PCB 14 of the second embodiment also includes the power supply power supply layer 30 on its upper surface so as to be close to the semiconductor chip and the power integrity characteristic element.
제2 실시예에 따른 반도체 패키지는 종래 반도체 패키지와 비교하여 전력 무결성 특성 개선용 소자(20)를 설치하는 공간을 반도체 패키지의 외부에 별도로 할애할 필요가 없게 된다. 또한 종래 반도체 패키지는 물론 제1 실시예에 따른 반도체 패키지에 비해서도 반도체칩과 전력 무결성 특성 개선용 소자 사이의 거리가 단축되어 600MHz 이상의 고속 반도체로 간다고 하더라도 PI(Power Integrity) 특성 저하를 충분히 방지할 수 있게 된다.The semiconductor package according to the second exemplary embodiment does not need to separately allocate a space for installing the power integrity characteristic improving element 20 to the outside of the semiconductor package as compared with the conventional semiconductor package. In addition, compared to the semiconductor package according to the first embodiment as well as the conventional semiconductor package, the distance between the semiconductor chip and the device for improving the power integrity characteristics is shortened, and even if a high-speed semiconductor of 600 MHz or more goes, the PI (Power Integrity) characteristics can be sufficiently prevented from deteriorating. Will be.
이하에서는 전원 공급용 파워층(30)에 대해 보다 자세히 설명한다. 제1 실시예의 파워층(30)과 제2 실시예의 파워층(30)은 동일한 재질 및 동일한 구성으로 이루어졌다. 후술하는 파워층(30)에 대한 설명은 제1 실시예의 파워층(30)에 대한 설명으로 이해하여도 무방하다. 도 7은 도 5에 도시된 전원 공급용 파워층을 상세히 설명하기 위한 도면이다.Hereinafter, the power supply power layer 30 will be described in more detail. The power layer 30 of the first embodiment and the power layer 30 of the second embodiment are made of the same material and the same configuration. The description of the power layer 30 to be described later may be understood as a description of the power layer 30 of the first embodiment. FIG. 7 is a view for explaining the power supply power layer shown in FIG. 5 in detail.
전원 공급용 파워층(30)은 복수 개의 서브 파워층(31, 32, 33, 34)이 적층된 형태로 구성된다. 각각의 서브 파워층은 기판 위에 형성된 도전층(310, 320, 330, 340)과 도전층이 형성된 기판 전체를 덮는 절연층으로 이루어지며, 서브 파워층을 관통하는 복수개의 홀이 형성되어 있다. 서브 파워층에 형성된 홀은 기판 PCB를 관통하는 홀과 연결되어 반도체 칩과 PCB사이의 전기적 연결을 위한 전기적 연결 통로가 되며, 이를 위해 홀 내부가 도금처리된다. 이러한 전기적 연결 통로를 비아(혹은 비아홀)라고 한다.The power supply power layer 30 is configured in such a manner that a plurality of sub power layers 31, 32, 33, and 34 are stacked. Each sub power layer is formed of a conductive layer 310, 320, 330, 340 formed on a substrate and an insulating layer covering the entire substrate on which the conductive layer is formed, and a plurality of holes penetrating the sub power layer are formed. The holes formed in the sub-power layer are connected to the holes penetrating the substrate PCB to form electrical connection paths for the electrical connection between the semiconductor chip and the PCB. This electrical connection path is called a via (or via hole).
도 7 은 전력 무결성 특성 개선용 소자(20), 각 서브 파워층, 및 비아가 어떻게 전기적으로 접속되는지를 용이하게 설명하기 위해 적층된 서브 파워층에서 도전성 영역 즉, 비아(42~50)와 도전층(310, 320, 330, 340)과 전력 무결성 특성 개선용 소자(20)만을 표시한 것이다.FIG. 7 illustrates conductive regions, that is, vias 42 to 50, in the stacked sub-power layers to easily explain how the device 20 for improving power integrity characteristics, each sub-power layer, and the vias are electrically connected. Only layers 310, 320, 330, and 340 and the device 20 for improving power integrity characteristics are shown.
복수 개의 도전층(310, 320, 330, 340)은 적층된 복수 개의 서브 파워층에 각각 형성된 도전층으로서 제1 구멍(51) 및 제2 구멍(52)을 갖는다. The plurality of conductive layers 310, 320, 330, and 340 each have a first hole 51 and a second hole 52 as conductive layers formed in the plurality of stacked sub-power layers.
여기서 제1 구멍(51)과 제2 구멍(52)은 각 서브 파워층을 관통하는 실질적인 구멍이 아니며 서브 파워층 상이 도전층이 형성되지 않은 영역으로서, 제1 구멍(51)은 서브 파워층의 도전층이 비아와 전기적으로 접촉되지 않도록 도전층을 형성하지 않은 영역이고, 제2 구멍(52)은 원래 도전층이 형성된 영역이지만 서브 파워층에 비아를 위한 홀을 형성하는 과정에서 제거되는 도전층 영역으로 비아 단면과 동일한 크기를 갖는 도전층이 형성되지 않은 영역이다. Here, the first hole 51 and the second hole 52 are not substantially holes penetrating through each sub power layer, and a region in which the conductive layer is not formed on the sub power layer, and the first hole 51 is a portion of the sub power layer. The conductive layer is a region in which the conductive layer is not formed so as not to be in electrical contact with the via, and the second hole 52 is a region in which the conductive layer is originally formed, but is removed in the process of forming a hole for the via in the sub-power layer. This is an area where no conductive layer having the same size as the via cross section is formed.
각 도전층은 동일한 종류의 파워를 공급하는 비아를 서로 연결한다. 즉, 각 도전층은 서브 파워층과 전기적으로 접속되어야 할 비아들을 서로 연결하도록 패턴된다. Each conductive layer connects vias that supply the same kind of power. That is, each conductive layer is patterned to connect the vias to be electrically connected with the sub power layer.
또한 도전층이 가능한 넓은 영역에 형성될수록 연결되는 비아 사이의 저항이 줄어들 수 있으므로 가능한 넓은 영역을 갖도록 형성하는 것이 바람직하다. 즉, 전기적으로 연결되지 않아야 하는 비아와 접촉하지 않기 위한 최소한의 내부 구멍(즉 제1 구멍)을 제외하고 전기적으로 접속되어야 할 비아들이 위치한 전 영역에 형성되는 것이 바람직하다.도 7의 제2 도전층(320)에 형성된 제1 구멍(51)은 제2 구멍(52)에 비해 직경이 커서 비아(42, 43, 47, 50, 44, 45)와 접촉하지 않는다. 도 7의 제2 도전층(320)에 형성된 제2 구멍(52)은 비아(41, 48, 49, 46)와 접촉한다. 여기서, 제1 구멍(51)에 접촉하지 않는 비아(42, 43, 47, 50, 44, 45)는 다른 서브 파워층의 도전층에 연결되기 위한 것이다. 그에 따라, 다른 서브 파워층에 연결되는 비아는 간섭이 되지 않도록 해당 서브 파워층의 구멍을 비접촉한 채로 관통하여 다른 서브 파워층으로 연결된다.In addition, since the resistance between the vias to be connected is reduced as the conductive layer is formed in the widest area possible, it is preferable to form the conductive layer to have the widest area possible. That is, it is desirable to be formed in the entire area where the vias to be electrically connected are located except the minimum internal hole (i.e., the first hole) for avoiding contact with the vias that should not be electrically connected. The first hole 51 formed in the layer 320 is larger in diameter than the second hole 52 and does not contact the vias 42, 43, 47, 50, 44, and 45. The second hole 52 formed in the second conductive layer 320 of FIG. 7 contacts the vias 41, 48, 49, and 46. Here, the vias 42, 43, 47, 50, 44, and 45 that do not contact the first hole 51 are intended to be connected to the conductive layer of another sub power layer. As a result, the vias connected to the other sub-power layers pass through the holes of the sub-power layer without being in contact with each other so as not to interfere.
제1 내지 제4 서브 파워층(31~34)을 수직적으로 내려다 보았을 때, 서브 파워층별로 서로 대향된 구멍은 비아를 형성하는 구멍으로서 모두 동일한 직경으로 형성될 수도 있으나, 필요에 따라서는 서로 다른 직경으로 형성될 수도 있으며, 해당 비아와 전기적으로 접촉하는 서브 파워층의 도전층은 비아와 동일한 구멍인 제2 구멍(52)을 해당 위치에 가지며, 해당 비아와 접촉하지 않는 서브 파워층의 도전층은 비아 보다 큰 제1 구멍(51)을 해당 영역에 갖는다. When the first to fourth sub-power layers 31 to 34 are vertically looked down, the holes facing each other for each sub-power layer may be formed to have the same diameter as holes for forming the vias, but may be different from each other if necessary. The conductive layer of the sub-power layer in electrical contact with the via may have a second hole 52, which is the same hole as the via, in the corresponding position, and the conductive layer of the sub-power layer not in contact with the via. Has a first hole 51 larger than the via in the region.
도 7에 도시된 제1 서브 파워층의 도전층(310)은 제2 내지 제4 서브 파워층의 도전층(320, 330, 340)에 비해 작은 사이즈로 구성된다. 예를 들어, 한쪽에서만 전원(파워)이 제공될 경우(즉, 한쪽 비아들에만 전원 공급이 필요한 경우) 제1 서브 파워층(310)이 넓게 구성되어 있을 필요가 없으므로, 최소한의 영역 안에서 제1 서브 파워층을 구성하기 위해 제1 서브 파워층(310)을 작게 하였다. 제2 내지 제4 서브 파워층(320, 330, 340)은 연결되는 비아(41~50)가 넓게 분포되어 있기 때문에 그 면적을 다 커버하기 위해서 넓게 구성시켰다.The conductive layer 310 of the first sub-power layer illustrated in FIG. 7 has a smaller size than the conductive layers 320, 330, and 340 of the second to fourth sub-power layers. For example, if power (power) is supplied from only one side (that is, only one via is required to supply power), the first sub-power layer 310 does not need to be widely configured, so that the first sub-power layer 310 does not need to be wide. In order to form the sub power layer, the first sub power layer 310 is made small. Since the second through fourth sub-power layers 320, 330, and 340 are widely distributed with the vias 41 to 50, the second to fourth sub-power layers 320, 330, and 340 are configured to cover the entire area.
비아(41~46)는 반도체 칩(12)으로의 전원 공급을 위해 사용되고, 비아(47, 48, 49, 50)는 전력 무결성 특성 개선용 소자(20)로의 전원 공급을 위해 사용된다. 즉, 비아(47, 48, 49, 50)는 서로 쌍을 이루는 서브 파워층 사이에서 전력 무결성 특성 개선용 소자(20)가 연결되는 서브 파워층에 전기적 선로를 구성한다.The vias 41 to 46 are used to supply power to the semiconductor chip 12, and the vias 47, 48, 49, and 50 are used to supply power to the device 20 for improving power integrity characteristics. That is, the vias 47, 48, 49, and 50 form an electrical line on the sub power layer to which the power integrity improvement element 20 is connected between the pair of sub power layers.
파워층(30)에는 (+), (-)가 한 쌍을 이루어 2종류의 전원이 인가되는 것으로 볼 수 있다. 즉, (VDD(+), VSS(-)), (VDDQ(+), VSSQ(-))와 같이 2종류의 전원이 파워층(30)에 인가되는 것으로 구성시킬 수 있다. 제2 실시예에서는 2종류의 전원이 파워층(30)으로 인가되는 것으로 하였으나, 필요에 따라서는 1종류이어도 되고, 3종류 이상이어도 무방하다.It can be seen that the power layer 30 has a pair of (+) and (-) applied with two kinds of power sources. That is, two kinds of power sources such as (VDD (+), VSS (-)), (VDDQ (+), VSSQ (-)) can be configured to be applied to the power layer 30. In the second embodiment, two kinds of power sources are applied to the power layer 30. However, one type may be used, or three or more types may be used as necessary.
도 8은 서브 파워층 구성에서 층간 연결구조를 상세히 예시한 것으로서, 랜드(또는 패드)(41a, 42a, 43a, 44a, 45a, 46a)에는 솔더 볼(36)과 같은 전기적 매개체가 위치하게 된다. 랜드(41b, 42b, 43b, 44b, 45b, 46b)는 솔더 볼(16)을 매개로 PCB(18; 도 2 참조)와 전기적으로 연결된다. 랜드(47a, 48a, 49a, 50a)는 솔더 볼(16)을 통해 PCB(18; 도 2 참조)와 전기적으로 연결된다.FIG. 8 illustrates the interlayer connection structure in detail in the sub-power layer configuration, in which lands (or pads) 41a, 42a, 43a, 44a, 45a, 46a are positioned with an electrical medium such as solder balls 36. Lands 41b, 42b, 43b, 44b, 45b, 46b are electrically connected to PCB 18 (see FIG. 2) via solder balls 16. Lands 47a, 48a, 49a, 50a are electrically connected to PCB 18 (see FIG. 2) through solder balls 16.
도 8의 "B"는 비아(44)가 제2 도전층(320)에 접촉하였음을 나타내고, "C"는 비아(43)가 제2 도전층(320)에 비접촉한 채로 관통하였음을 나타낸다. 여기서, 접촉이라 함은 비아(44)가 해당 서브 파워층의 도전층과 전기적으로 접촉하였음을 의미하고, 비접촉한 채로 관통이라 함은 비아(44)가 해당 서브 파워층의 도전층과 이격되어 전기적 접촉 없이 관통하였음을 의미한다."B" in FIG. 8 indicates that the via 44 has contacted the second conductive layer 320, and "C" indicates that the via 43 has penetrated without contacting the second conductive layer 320. Here, contact means that the via 44 is in electrical contact with the conductive layer of the sub-power layer, and penetration means that the via 44 is spaced apart from the conductive layer of the sub-power layer. It means penetrating without contact.
이와 같이, 비아(41~50)는 도 8에서와 같이 수직으로 형성되지만, 비아(41~50)는 각각의 서브 파워층의 도전층 패턴에 따라 도전층에 접촉하거나 비접촉하게 된다. As described above, the vias 41 to 50 are vertically formed as shown in FIG. 8, but the vias 41 to 50 are in contact with or not in contact with the conductive layer according to the conductive layer pattern of each sub power layer.
도 8에서, (VDD(+), VSS(-)), (VDDQ(+), VSSQ(-))와 같이 2종류의 전원이 파워층(30)에 인가되는 것으로 가정하였을 경우, 제 3서브 파워층(33)은 VSS(-) 및 VSSQ(-)용으로 사용되고, 제 2서브 파워층(32)은 VDD(+)용으로 사용되고, 제 4서브 파워층(34)은 VDDQ(+)용으로 사용된다. 여기서, 제3 서브 파워층(33)은 (-)전원용으로 공통되게 사용되므로 공통 접지층이 된다. 그리고, 제2 서브 파워층(32)과 제3 서브 파워층(33)이 쌍을 이루고 제3 서브 파워층(33)과 제4 서브 파워층(34)이 쌍을 이루는 것으로 볼 수 있다. 이 경우 하나의 비아가 2개의 서브 파워층과 전기적으로 연결될 수 있다. 한편, 제1 서브 파워층(31)은 VDD' 또는 VDDQ'와 같이 추가 전원 공급용으로 사용될 수 있다. In FIG. 8, when it is assumed that two kinds of power sources such as (VDD (+), VSS (-)), (VDDQ (+), VSSQ (-)) are applied to the power layer 30, the third sub The power layer 33 is used for VSS (-) and VSSQ (-), the second sub power layer 32 is used for VDD (+), and the fourth sub power layer 34 is used for VDDQ (+). Used as Here, since the third sub power layer 33 is commonly used for the negative power source, the third sub power layer 33 becomes a common ground layer. The second sub-power layer 32 and the third sub-power layer 33 may be paired, and the third sub-power layer 33 and the fourth sub-power layer 34 may be paired. In this case, one via may be electrically connected to two sub power layers. Meanwhile, the first sub power layer 31 may be used for additional power supply, such as VDD 'or VDDQ'.
위에서는 3개의 서브 파워층으로 2종류의 전원을 인가하는 것으로 설명하였는데, 4개의 서브 파워층으로 2종류의 전원을 인가하는 것으로 하여도 된다. 예를 들어, 제1 서브 파워층은 VDD(+)용으로 하고 제2 서브 파워층은 VSS(-)용으로 하여 서로 쌍을 이루게 하고, 제3 서브 파워층은 VDDQ(+)용으로 하고 제4 서브 파워층은 VSSQ(-)용으로 하여 서로 쌍을 이루게 하여도 된다. 이때, 기생 캐패시턴스를 억제하기 위해, 제2 서브 파워층과 제3 서브 파워층 사이에 차폐층을 두거나 제2 서브 파워층과 제3 서브 파워층의 도전층 사이를 충분히 이격시킬 수 있다.In the above description, two types of power are applied to the three sub power layers, but two types of power may be applied to the four sub power layers. For example, the first sub-power layer is used for VDD (+), the second sub-power layer is used for VSS (-) and paired with each other, and the third sub-power layer is used for VDDQ (+). The four sub-power layers may be paired with each other for VSSQ (-). In this case, in order to suppress parasitic capacitance, a shielding layer may be provided between the second sub power layer and the third sub power layer, or may be sufficiently spaced between the conductive layers of the second sub power layer and the third sub power layer.
또한 하나의 서브 파워층 내에 2이상의 전원을 인가하는 것도 가능하다. 즉, 예를 들어 도 9에 도시된 바와 같이 하나의 서브 파워층 내에 서로 분리된 2개의 도전층(O, P)을 형성하여 하나의 서브 파워층이 2개의 전원을 인가하도록 할 수 있으며, 도 10에 도시된 바와 같이 하나의 서브 파워층 내에 서로 분리된 3개의 도전층(O, P, Q을 형성하여 하나의 서브 파워층이 3개의 전원을 인가하도록 할 수 있으며, 도 11에 도시된 바와 같이 하나의 서브 파워층이 4개의 전원을 인가하도록 할 수도 있다. 몇 개의 분리된 도전층을 형성하여 몇 개의 서브 파워층으로 파워층을 형성할지 여부는 당업자가 반도체 패키지의 설계 및 이에 사용될 전원의 종류 등을 고려하여 선택할 수 있다.It is also possible to apply two or more power sources in one sub-power layer. That is, for example, as shown in FIG. 9, two conductive layers O and P separated from each other may be formed in one sub power layer so that one sub power layer may apply two power sources. As illustrated in FIG. 10, three conductive layers O, P, and Q separated from each other may be formed in one sub-power layer to allow one sub-power layer to apply three power sources, as shown in FIG. 11. Similarly, one sub-power layer may be configured to apply four power sources, and whether or not to form a plurality of separate conductive layers to form a power layer using several sub-power layers may be determined by those skilled in the art. The type can be selected in consideration of the type.
이와 같이 하나의 파워층이 2이상의 전원을 인가하도록 구성한 경우 전력 무결성 특성 개선용 소자는 2개의 분리된 도전층 사이(X)에 위치하여 전력 무결성 특성 개선용 소자(20)에 연결된 2개의 비아(47과 48) 중 하나(47)가 (-)단자에 연결되었다면 나머지 하나(48)가 이에 대응하는 (+)단자에 연결되게 된다.As such, when one power layer is configured to apply two or more power sources, the elements for improving the power integrity characteristics are located between two separate conductive layers (X) and are connected to two vias connected to the element for improving the power integrity characteristics. If one of 47 and 48 is connected to the negative terminal, the other 48 is connected to the corresponding positive terminal.
도 8에는 신호 전달용 비아를 도시하지 않았는데, 신호 전달용 비아는 상술한 비아(41~50)와는 별도로 존재하는 것으로 이해하면 된다. 신호 전달용 비아는 수직으로 도 8에서와 같이 수직으로 형성되어도 되고 내부 패턴으로 연결되어도 무방하다.Although not shown in FIG. 8, the vias for signal transmission may be understood to exist separately from the vias 41 to 50 described above. The signal transfer via may be vertically formed as shown in FIG. 8 or may be connected in an internal pattern.
또한 도 3과 도 5에서 전력 무결성 특성 개선용 소자(20)에 연결되는 비아가 파워층(30)과 기판 PCB(14)를 모두 관통하는 것으로 도시되어 있으나 도 5의 경우 전력 무결성 특성 개선용 소자(20) 반도체 칩(12)과 파워층(30) 사이에 위치하고 있으므로 필요에 따라 전력 무결성 특성 개선용 소자(20)에 연결되는 비아가 기판 PCB(14)를 관통하지 않도록 형성할 수도 있다.In addition, in FIG. 3 and FIG. 5, vias connected to the power integrity characteristic improvement device 20 are shown to penetrate both the power layer 30 and the substrate PCB 14. (20) Since it is located between the semiconductor chip 12 and the power layer 30, vias connected to the device 20 for improving the power integrity characteristics may be formed so as not to penetrate the substrate PCB 14 as necessary.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.On the other hand, the present invention is not limited only to the above-described embodiment, but can be modified and modified within the scope not departing from the gist of the present invention, the technical idea to which such modifications and variations are also applied to the claims Must see
<부호의 설명><Description of the code>
10 : 몰딩부 12 : 반도체 칩10 molding part 12 semiconductor chip
14 : 기판 PCB 16, 36 : 솔더 볼14: PCB PCB 16, 36: solder ball
20 : 전력 무결성 특성 개선용 소자 30 : 전원 공급용 파워층20: device for improving power integrity characteristics 30: power layer for power supply
31 : 제1 서브 파워층 32 : 제2 서브 파워층31: first sub power layer 32: second sub power layer
33 : 제3 서브 파워층 34 : 제4 서브 파워층33: third sub power layer 34: fourth sub power layer
51 : 제1 구멍 52 : 제2 구멍51: first hole 52: second hole
310: 제1 서브 도전층 320: 제2 서브 도전층310: first sub conductive layer 320: second sub conductive layer
330: 제3 서브 도전층 340: 제4 서브 도전층330: third sub-conductive layer 340: fourth sub-conductive layer

Claims (12)

  1. 반도체 칩을 포함하는 반도체 패키지에 있어서,In a semiconductor package comprising a semiconductor chip,
    전기적 매개체를 매개로 상기 반도체 칩과 전기적으로 연결되며, 전원 공급용 파워층이 형성된 기판 PCB; 및A substrate PCB electrically connected to the semiconductor chip through an electrical medium and having a power layer for supplying power; And
    상기 반도체 칩과 상기 전원 공급용 파워층의 사이에 설치되되, 상기 전원 공급용 파워층의 일면에서 상기 전기적 매개체가 형성된 영역을 제외한 영역에 설치되고 상기 파워층에 전기적으로 연결된 전력 무결성 특성 개선용 소자;를 포함하는 것을 특징으로 하는 반도체 패키지. A device installed between the semiconductor chip and the power supply power layer, wherein the device is installed in a region other than the region where the electrical medium is formed on one surface of the power supply power layer and electrically connected to the power layer. The semiconductor package comprising a.
  2. 반도체 칩을 포함하는 반도체 패키지에 있어서,In a semiconductor package comprising a semiconductor chip,
    전기적 매개체를 매개로 일면에 상기 반도체 칩이 전기적으로 연결되며, 전원 공급용 파워층이 형성된 기판 PCB; 및A substrate PCB having the semiconductor chip electrically connected to one surface through an electrical medium, and having a power layer for supplying power; And
    상기 기판 PCB의 타면에 설치되되, 상기 기판 PCB가 테스트 보드 PCB 실장될 때 전기적 연결을 위해 전기적 매개체들이 위치하는 영역을 제외한 영역에 설치되고, 상기 전원 공급용 파워층에 전기적으로 연결된 전력 무결성 특성 개선용 소자;를 포함하는 것을 특징으로 하는 반도체 패키지.Is installed on the other side of the PCB PCB, when the PCB PCB is mounted on the test board PCB is installed in the area other than the area where the electrical medium is located for electrical connection, and improve the power integrity characteristics electrically connected to the power layer for power supply A semiconductor package comprising a; element.
  3. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2,
    상기 파워층은 전원 공급을 위한 도전층이 패턴화되어 형성된 하나 이상의 서브 파워층이 적층된 형태로 구성되는 것을 특징으로 하는 반도체 패키지. The power layer is a semiconductor package, characterized in that the one or more sub-power layers formed by patterning the conductive layer for power supply is stacked.
  4. 제 3 항에 있어서,The method of claim 3, wherein
    상기 전력 무결성 특성 개선용 소자는 상기 파워층을 관통하며, 상기 도전층 중 1이상과 전기적으로 접속된 비아를 통해 상기 파워층으로부터 전원을 공급받는 것을 특징으로 하는 반도체 패키지.The device for improving the power integrity characteristics is a semiconductor package, characterized in that the power is supplied from the power layer through a via electrically connected to at least one of the conductive layer.
  5. 제 4 항에 있어서,The method of claim 4, wherein
    상기 하나 이상의 서브 파워층에 형성된 각 도전층은 서브 파워층을 관통하는 복수개의 비아 중 서브 파워층과 전기적으로 접속되어야 할 비아들을 서로 연결하도록 패턴된 것을 특징으로 하는 반도체 패키지.And each conductive layer formed on the at least one sub power layer is patterned to connect vias to be electrically connected to the sub power layer among a plurality of vias passing through the sub power layer.
  6. 제 5 항에 있어서,The method of claim 5,
    상기 각 도전층은 서브 파워층을 관통하는 복수개의 비아 중 전기적으로 연결되지 않아야 하는 비아와 접촉하지 않기 위한 내부 구멍을 제외하고 전기적으로 접속되어야 할 비아들이 위치한 전 영역에 형성되어 있는 것을 특징으로 하는 반도체 패키지.Each of the conductive layers is formed in the entire area where the vias to be electrically connected are located except for the inner hole for avoiding contact with the vias that should not be electrically connected among the plurality of vias passing through the sub-power layer. Semiconductor package.
  7. 제 3 항에 있어서,The method of claim 3, wherein
    상기 파워층은 하나 이상의 종류의 전원을 공급하는 것을 특징으로 하는 반도체 패키지.The power layer is a semiconductor package, characterized in that for supplying one or more kinds of power.
  8. 제 3 항에 있어서,The method of claim 3, wherein
    상기 파워층은 적어도 3개 이상의 서브 파워층으로 구성되는 것을 특징으로 하는 반도체 패키지.The power layer is a semiconductor package, characterized in that composed of at least three sub-power layer.
  9. 제 8 항에 있어서,The method of claim 8,
    상기 복수개의 서브 파워층이 3개의 서브 파워층으로 구성되는 경우, 상기 3개의 서브 파워층 중에서 중간에 배치된 서브 파워층을 공통 접지층으로 하고 나머지 2개의 서브 파워층을 서로 다른 전원 공급용 층으로 하는 것을 특징으로 하는 반도체 패키지.When the plurality of sub-power layers are composed of three sub-power layers, a sub-power layer disposed in the middle of the three sub-power layers is a common ground layer, and the remaining two sub-power layers are different power supply layers. A semiconductor package, characterized in that.
  10. 제 3 항에 있어서,The method of claim 3, wherein
    상기 파워층은 1개 또는 2개의 서브 파워층으로 구성되는 것을 특징으로 하는 반도체 패키지.The power layer is a semiconductor package, characterized in that consisting of one or two sub-power layer.
  11. 제 10 항에 있어서,The method of claim 10,
    상기 서브 파워층은 서로 분리된 2이상의 도전층 패턴이 형성되어 있는 것을 특징으로 하는 반도체 패키지.The sub power layer is a semiconductor package, characterized in that two or more conductive layer patterns separated from each other are formed.
  12. 제 11 항에 있어서, The method of claim 11,
    상기 분리된 도전층 패턴은 서로 다른 전원을 공급하는 것을 특징으로 하는 반도체 패키지.The separated conductive layer pattern is a semiconductor package, characterized in that for supplying different power.
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